DE3885963T2

DE3885963T2 - Ausgangsschaltung einer integrierten Halbleiterschaltungsanordnung.

Info

Publication number: DE3885963T2
Application number: DE88112482T
Authority: DE
Inventors: Masamichi Asano; Mizuho Imai; Hiroshi Iwahashi; Hidenobu Minagawa; Yuuichi Tatsumi
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp
Priority date: 1987-07-31
Filing date: 1988-08-01
Publication date: 1994-05-05
Anticipated expiration: 2008-08-02
Also published as: EP0301603B1; KR910009589B1; EP0301603A2; JPH0799639B2; DE3885963D1; EP0301603A3; US4882507B1; KR890002967A; JPH01138814A; US4882507A

Description

Diese Erfindung bezieht sich auf eine integrierte Halbleiterschaltung mit einer Ausgabeschaltung zum externen Ausgeben eines Signals oder von Daten und im besonderen auf eine integrierte Halbleiterschaltung, in der eine Signal- oder Datenausgabegeschwindigkeit gemäß einem Steuersignal gesteuert werden kann.
In einer gewöhnlichen Halbleiterschaltung wie einer Halbleiterspeichervorrichtung, werden ein Signal oder Daten über eine Ausgangsschaltung, die normalerweise als Ausgangspufferschaltung bezeichnet wird, extern bereitgestellt. Im allgemeinen wird eine Halbleiterspeichervorrichtung so entworfen, daß sie deren Anwendung entspricht und daß gleichzeitig in einem Zustand, in dem eine Lastkapazität von etwa 100 pF mit dem Datenausgabeanschluß verbunden ist, eine voreingestellte Auslesegeschwindigkeit erreicht ward. Beispielsweise wird die Adreßzugriffszeit tACC von einem Zeitpunkt, an dem sich das Adreßsignal zu ändern beginnt, bis zu einem Zeitpunkt, an dem Daten ausgelesen werden, auf einen Maximalwert von 150 ns gesetzt. Weiterhin wird die Zeit tOE von einem Zeitpunkt, an dem das Ausgabefreigabesignal aktiviert wird, bis zu einem Zeitpunkt, an dem das Ausgabedatum bestiinmt ist, auf einen Maximalwert von etwa 70 ns gesetzt.
Da es nötig ist, die mit dem Ausgabeanschluß verbundene Lastkapazität zu laden oder zu entladen, wird zu diesem Zeitpunkt ein großer Strom fließen wodurch die Versorgungsspannung schwankt, was die Erzeugung von Rauschen bewirkt.
Ein solches Rauschen kann bewirken, daß die integrierte Halbleiterschaltung fehlerhaft arbeitet. Die Ausgabeschaltung enthält allgemein einen Pufferverstärkerteil zum direkten Treiben der Last und einen Vorverstärkerteil zum Treiben des Pufferverstärkerteils. Um die Erzeugung von Rauschen wegen der schnellen Variation des in der Ausgabeschaltung fließenden Stroms zu unterdrücken, sind die Transistoren, die den Vorverstärkerteil bilden oder die Transistoren, die den Pufferverstärkerteil bilden, im Stand der Technik so aufgebaut, daß sie eine kleine Kanalbreite haben. Wenn auf diese Weise die Kanalbreite des Transistors des Vorverstärkerteils klein gemacht wird, wird das Stromtreibevermögen des Transistors klein, was bewirkt, daß das Potential eines Signals, das am Gate des Transistors des Pufferverstärkerteils liegt, langsam steigt oder fällt. Deshalb wird sich der im Pufferverstärkerteil fließende Strom nicht abrupt ändern und die Erzeugung von Rauschen aufgrund der Schwankungen in der Versorgungsspannung wird unterdrückt. Wenn der Transistor des Pufferverstärkerteils eine kleine Kanalbreite hat, fließt auch wenig Strom im Pufferverstärkerteil. Dies unterdrückt die Erzeugung von Rauschen aufgrund der Schwankungen in der Versorgungsspannung und verhindert dadurch einen fehlerhaften Schaltungsbetrieb des IC. Mit diesen Methoden werden jedoch die Arbeitsgeschwindigkeit oder die Datenauslesegeschwindigkeit verringert.
Mit der herkömmlichen Methode können eine Erhöhung der Arbeitsgeschwindigkeit und eine Verringerung des Rauschens nicht gleichzeitig erreicht werden. Deshalb wird, wenn Hochgeschwindigkeitsbetrieb erwünscht ist und die Unterdrückung von Rauschen ebenfalls nötig ist, eine dicke Stromversbrgungsleitung benutzt oder es wird ein Entkopplungskondensator mit hoher Kapazität zwischen der Stromversorgung der integrierten Halbleiterschaltung und der Masse angeschlossen. Die Verwendung der dicken Leitung oder des Kondensators mit hoher Kapazität erhöhen zweifellos die Kosten der Einrichtung, in der die integrierte Schaltung eingebaut ist. Weiterhin wird, falls ausreichende Unterdrückung von Rauschen erwünscht ist und auch eine Erniedrigung der Kosten der Einrichtung nötig ist, die Betriebsgeschwindigkeit verringert.
Wie oben beschrieben, können in einer herkömmlichen integrierten Halbleiterschaltung eine Erhöhung der Arbeitsgeschwindigkeit der Ausgabeschaltung und eine Verringerung des Rauschens nicht gleichzeitig erreicht werden.
Das zum Stand der Technik gehörende Dokument EP-A-0 164 615 offenbart eine Schaltung zur Anpassung der Anstiegs- und Abfallszeiten eines Ausgangssignals einer Treiberschaltung an Bezugs-Anstiegs- und Abfallszeiten unter Verwendung einer Rückkopplungsschaltung, die auf die Gates der MOS-Ausgangstransistoren wirkt.
Es ist Aufgabe der vorliegenden Erfindung, eine integrierte Halbleiterschaltung zur Verfügung zu stellen, die trotz Rauschens keine Fehler im Betrieb macht, ohne die Arbeitsgeschwindigkeit ihres Ausgabeteils zu verringern, worin die Änderungsrate eines Ausgangssignals eines Ausgangspuffers wählbar gemacht wird, so daß die Rate verhältnismäßig niedrig oder verhältnismäßig hoch ist.
Um diese Aufgabe zu erfüllen, stellt die vorliegende Erfindung eine integrierte Halbleiterschaltung wie in Anspruch 1 oder 2 spezifiziert, zur Verfügung.
Im oben beschriebenen Aufbau wird die Steuerschaltung betrieben, um den voreingestellten Knoten der Datenausgabeschaltung während einer voreingestellten Zeit nach der Änderung des Pegels des Steuersignals zu laden oder zu entladen. Dadurch kann der voreingestellte Knoten rasch geladen oder entladen werden und ermöglicht das Auslesen von Daten mit hoher Geschwindigkeit.
Diese Erfindung wird verständlicher durch die folgende detaillierte Beschreibung zusammen mit den dazugehörigen Zeichnungen. Es zeigen:
Fig. 1 ein Blockdiagramm, das den gesamten Aufbau einer Halbleiterspeichervorrichtung gemäß einer Ausführungsform dieser Erfindung zeigt;
Fig. 2 ein Schaltbild, das den detaillierten Aufbau eines Ausschnitts eines Ausgabeschaltungsteils in der Vorrichtung von Fig. 1 zeigt;
Fig. 3 und Fig. 4 Zeitdiagramme, die die Arbeitsweise der in Fig. 1 und Fig. 2 gezeigten Schaltungen illustrieren;
Fig. 5 und Fig. 6 Spannungsverläufe an den Anschlüssen der in Fig. 1 und Fig. 2 gezeigten Schaltungen;
Fig. 7 ein Diagramm der Verläufe der Signale, die an verschiedenen Stellen der in Fig. 1 und Fig. 2 gezeigten Schaltung erzeugt werden, falls keine Ausgabesteuerschaltung verwendet wird;
Fig. 8 ein Schaltbild des genauen Aufbaus einer Ausgabefreigabe/Programmier-Steuerschaltung und einer Ausgabesteuerschaltung in der Vorrichtung aus Fig. 1;
Fig. 9 ein Schaltbild eines anderen Aufbaus der Ausgabeschaltung aus Fig. 2;
Fig. 10 Zeitverläufe zur Erläuterung der Arbeitsweise der Ausgabeschaltung aus Fig. 9; und
Fig. 11 bis Fig. 13 Schaltpläne eines weiteren Aufbaus der Ausgabeschaltung aus Fig. 2.
Bevor auf die Ausführungsformen dieser Erfindung eingegangen wird, soll zunächst die technische Idee, die dieser Erfindung zugrundeliegt, erläutert werden.
Beispielweise ist es in einer Standard-Halbleiterspeichervorrichtung (TC571000D und TC571001D, hergestellt von TOSHIBA Co., Ltd Japan sind als Beispiele gezeigt) wie in Tabelle 1 gezeigt, im allgemeinen nötig, die Auslesezeiten tOE und tPGM kürzer als die Adreßzugriffszeit tACC und.die Chip-Freigabe Zugriffszeit tCE zu wählen. Die Adreßzugriffszeit tACC erstreckt sich von der Änderung des Adreßsignals bis zum Datenauslesezeitpunkt, die Chip-Freigabe Zugriffszeit tCE erstreckt sich von der Änderung des Chip- Freigabesignals bis zum Datenauslesezeitpunkt und die Zeiten tOE und tPGM erstrecken sich jeweils von der Änderung des Ausgangspufferfreigabesignals und des Signals zum Setzen des Programmiermodus zum Datenauslesezeitpunkt. Wie in Tabelle 1 gezeigt, ist die Zeit tACC auf einen Maximalwert von 150 ns oder 200 ns gesetzt, aber die Zeiten tOE und tPGM sind auf einen Maximalwert von 70 ns gesetzt. Tabelle 1 Elektrische Wechselstromeigenschaften Symbol Beschreibung Min Max Einheit Adreßzugriffszeit Änderung von bis Datenauslesen Änderung von bis Datenauslesen Änderung von bis Aufbau eines hohen Ausgangspegels Impedanzänderung von bis Aufbau einer hohen Ausgangs impedanz Änderung von bis Aufbau einer hohen Ausgangsimpedanz Ausgabedaten-Haltezeit
Wechselstrom-Testbedingungen:
- Ausgangslast: 1 TTL-Gate und CL = 100 pF
- Abfalls- und Anstiegszeit des Eingangspulses: 10 ns max.
- Pegel des Eingangspulses: 0,45 V bis 2,4 V
- Bezugspegel für die Zeitmessung: Eingang 0,8 V und 2,2 V
Im allgemeinen wird das Adreßeingabesignal über den Adreßpuffer dem Reihendekodierer und dem Spaltendekodierer zugeführt. Der Reihendekodierer dient der Auswahl einer Speicherzelle und das aus der gewählten Speicherzelle ausgelesene Datum wird an die Spaltenleitung ausgegeben. Das ausgelesene, an die Spaltenleitung ausgegebe Datum wird über das Spaltengatter, das mittels des Spaltendekodierers wahlweise gesteuert wird, weiter an die Datenabtastschaltung ausgegeben. Das von der Datenabtastschaltung gelesene Datum wird mittels der Ausgabeschaltung nach außen ausgegeben.
Auf diese Weise ist die Adreßzugriffszeit tACC die Summe der Verzögerungszeiten in solchen Schaltungsblöcken, daher nimmt die Datenübertragungszeit im Ausgabeschaltungsteil nur einen kleinen Teil der Adreßzugriffszeit tACC in Anspruch. Deshalb wird die Adreßzugriffszeit tACC nicht beeinflußt, selbst wenn die Lade- und Entladegeschwindigkeiten im Ausgangspufferteil der Ausgabeschaltung niedrig sind. Im Gegensatz dazu wird, da das Ausgangspuffer-Freigabesignal in die Ausgabeschaltung nur über die -Pufferschaltung eingespeist wird, im wesentlichen die ganze Zeit tOE durch die Verzögerungszeit in der Ausgabeschaltung in Anspruchs genommen. Somit werden die Lade- und Entladegeschwindigkeiten in der Ausgabeschaltung einer der wichtigsten Faktoren bei der Bestimmung der Zeit tOE.
Aus den oben beschriebenen Gründen wird selbst eine Verzögerung der Adreßzugriffszeit tACC um 10 bis 20 ns die gesamte Arbeitsgeschwindigkeit nicht so stark beeinflussen wie die Verzögerung der Zeiten tOE und tPGM um einen solchen Zeitraum. Werden jedoch die Lade- und Entladegeschwindigkeiten erniedrigt, um die Einfluß des Rauschens zu unterdrücken, werden die Zeiten tOE und tPGM verlängert und genügen nicht mehr dem Standard. Unter Beachtung der oben beschriebenen Tatsache wird in dieser Erfindung eine Ausgabesteuerschaltung zum Verzögern der Adreßzugriffszeit tACC und zum Erniedrigen der Zeiten tOE und tPGM benutzt.
Fig. 1 ist ein Blockschaltbild, das den gesamten Aufbau einer Halbleiterspeichervorrichtung (programmierbarer Nur- Lese-Speicher) gemäß einer Ausführungsform dieser Erfindung zeigt. Eine Chip-Freigabe-Steuerschaltung 11 erzeugt interne Chip-Freigabesignale CE* und als Antwort auf ein Chip-Freigabesignal . Eine Ausgabefreigabe/Programmier- Steuerschaltung 12 erzeugt interne Ausgabefreigabesignale OE* und und ein internes Programmiersignal als Antwort auf ein Ausgabefreigabesignal und ein Programmiersignal , die von außen eingespeist werden. Ein externes Adreßsignal Add und die internen Chip-Freigabesignale CE* und werden in einen Adreßpuffer 13 eingegeben, der ein internes Adreßsignal Add* ausgibt, wenn die Signale CE* und aktiviert werden.
Ein internes Adreßsignal Add*, das vom Adreßpuffer 13 ausgegeben wird, wird in den Reihendekodierer 14 und den Spaltendekodierer 15 eingespeist. Die internen Chip-Freigabesignale CE* und werden ebenfalls in den Reihendekodierer 14 und den Spaltendekodierer 15 eingespeist. Der Reihendekodierer 14 arbeitet, wenn die Chip-Freigabesignale CE* und aktiviert werden und treibt eine Reihenleitung 17 in einem Speicherzellenfeld 16 als Antwort auf die interne Adresse Add*. Im Speicherzellenfeld 16 werden aus mehreren Speicherzellen (nicht gezeichnet), die mit der Reihenleitung 17 verbunden sind, Daten ausgelesen. Die so ausgelesenen Daten werden über eine Spaltenleitung 18 in eine Spaltengatterschaltung 19 eingegeben.
Der Spaltendekodierer 15 arbeitet, wenn die Chip-Freigabesignale CE* und aktiviert sind und steuert den Betrieb der Spaltengatterschaltung 19 als Antwort auf die interne Adresse Add*. Als Ergebnis des Steuervorgangs wählt die Spaltengatterschaltung 19 n Bits aus den m-Bit-Daten (m > n), die aus dem Speicherzellenfeld 16 ausgelesen wurden, aus. Diese von der Spaltengatterschaltung 19 ausgewählten n-Bit-Daten werden dann in eine Datendetektierschaltung 20 eingegeben. Die Datendetektierschaltung 20 ist mit den Chip-Freigabesignalen CE* und und dem von einer Bezugspotentialerzeugungsschaltung 21 erzeugten Bezugspotential Vref verbunden. Die Datendetektierschaltung 20 arbeitet, wenn die Signale CE* und aktiviert werden und ermittelt die Daten durch Vergleich der Daten aus der Spaltengatterschaltung 19 mit der Bezugsspannung Vref. Die so ermittelten Daten werden in eine Ausgabeschaltung 22 eingegeben.
Interne Ausgabefreigabesignale OE* und und ein internes Programmiersignal von der Ausgabefreigabe/Programmmier-Steuerschaltung 12 und die Signale CE* und von der Chip-Freigabe-Steuerschaltung 11 werden in eine Ausgabesteuerschaltung 23 eingespeist. Die Ausgabesteuerschaltung 23 detektiert eine Pegeländerung des externen Ausgabefreigabesignals basierend auf den internen Ausgabefreigabesignalen OE* und und erzeugt Impulse P und P mit vorgegebener Impulsbreite. Die Impulssignale P und werden zusammen mit den internen Ausgabefreigabesignalen OE* und in die Ausgabeschaltung 22 eingespeist. Die Ausgabeschaltung 22 wird als Antwort auf die Impulssignale P und und die internen Ausgabefreigabesignale OE* und betrieben, um die aus mehreren Bits bestehenden Daten Dout entsprechend den von der Datendetektierschaltung 20 detektierten Daten außerhalb des Chips bereitzustellen. Die Speichervorrichtung in dieser Ausführungsform ähnelt der gewöhnlichen Speichervorrichtung, außer daß die Ausgabesteuerschaltung 23 benutzt wird und die Ausgabeschaltung 22 zusätzlich zu den internen Ausgabefreigabesignale OE* und OE* durch die Impulssignale P und P, die von der Ausgabesteuerschaltung 23 erzeugt werden, gesteuert wird.
Fig. 2 ist ein Schaltplan, der den Aufbau eines Teils der Ausgabeschaltung 22, die in der in Fig. 1 gezeigten, 1-Bit-Daten verarbeitenden Speichervorrichtung enthalten ist, zeigt. Von der Datendetektierschaltung 20 detektierte 1-Bit-Daten DS werden in einen CMOS Inverter 33 eingespeist, der aus einem P-Kanal MOS Transistor 31 und einem N-Kanal MOS Transistor 32, deren Strompfade zwischen den Stromversorgungsanschlüssen Vcc und Vss (oder Masse) in Serie geschaltet sind, aufgebaut ist. Die Ausgabe des Inverters 33 wird in einen CMOS Inverter 36 eingespeist, der aus einem P-Kanal MOS Transistor 34 und einem N-Kanal MOS Transistor 35, deren Strompfade zwischen den Stromversorgungsanschlüssen Vcc und Vss in Serie geschaltet sind, aufgebaut ist.
Weiterhin sind die Strompfade eines P-Kanal MOS Transistors 37 und zweier N-Kanal MOS Transistoren 38 und 39 zwischen den Stromversorgungsanschlüssen Vcc und Vss in Serie geschaltet. Die Gates des P-Kanal MOS Transistors 37 und des N-Kanal MOS Transistors 38 sind am Ausgang des Inverters 36 angeschlossen und das Gate des N-Kanal MOS Transistors 39 ist an das interne Ausgabefreigabesignal OE* angeschlossen. Die Strompfade zweier N-Kanal MOS Transistoren 41 und 42 sind zwischen dem Stromversorgungsanschluß Vss und einem Verbindungsknoten 40, der zwischen dem P- Kanal MOS Transistor 37 und dem N-Kanal MOS Transistor 38 liegt, in Serie geschaltet. Die Gates der N-Kanal MOS Transistoren 41 und 42 sind jeweils am Ausgang des Inverters 36 und am Impulssignal P angeschlossen. Zusätzlich ist der Strompfad eines P-Kanal MOS Transistors 43, dessen Gate mit dem internen Ausgabefreigabesignal OE* verbunden ist, zwischen dem Knoten 40 und dem Stromversorgungsanschluß Vcc angeschlossen.
Weiterhin sind die Strompfade zweier P-Kanal MOS Transistoren 44 und 45 und eines N-Kanal MOS Transistors 46 zwischen den Stromversorgungsanschlüssen Vcc und Vss in Serie geschaltet. Die Gates des P-Kanal MOS Transistors 45 und des N-Kanal MOS Transistors 46 sind am Ausgang des Inverters 36 angeschlossen und das Gate des P-Kanal MOS Transistors 44 ist an das interne Ausgabefreigabesignal angeschlossen. Die Strompfade zweier P-Kanal MOS Transistoren 48 und 49 sind zwischen dem Stromversorgungsanschluß Vcc und einem Verbindungsknoten 47, der zwischen dem P- Kanal MOS Transistor 45 und dem N-Kanal MOS Transistor 46 liegt, in Serie geschaltet. Die Gates der P-Kanal MOS Transistoren 48 und 49 sind jeweils am Impulssignal P und am Ausgang des Inverters 36 angeschlossen. Zusätzlich ist der Strompfad eines N-Kanal MOS Transistors 50, dessen Gate mit dem internen Ausgabefreigabesignal verbunden ist, zwischen dem Knoten 47 und dem Stromversorgungsanschluß Vss angeschlossen.
Weiterhin sind die Strompfade eines P-Kanal MOS Transistors 51 und eines N-Kanal MOS Transistors 52 zwischen den Stromversorgungsanschlüssen Vcc und Vss in Serie geschaltet. Die Gates des P-Kanal MOS Transistors 51 und des N-Kanal MOS Transistors 52 sind jeweils mit den Knoten 40 und 47 verbunden. Zusätzlich ist ein Datenausgabeanschluß (oder Anschlußfeld) 54 mit dem Verbindungsknoten 53 zwischen den Transistoren 51 und 52 verbunden und das Datum Dout wird vom Anschluß 54 nach außen abgegeben.
Die beiden Inverter 33 und 36 und die Transistoren 37 bis 50 bilden einen Vorverstärkerteil PB und die übrigen Transistoren 51 und 52 bilden einen Pufferverstärkerteil BA. Um eine extern mit dem Anschluß 54 verbundene Last mit einem ausreichend großen Strom zu treiben, haben der P-Kanal MOS Transistor 51 und der N-Kanal MOS Transistor 52, die im Pufferverstärkerteil BA vorgesehen sind, eine höhere Leitfähigkeit als die anderen Transistoren.
Der Betriebsmodus eines PROM schließt einen Programmiermodus, in dem Daten programmiert werden und einen Auslesemodus, in dem Daten ausgelesen werden, ein. Der Auslesemodus schließt drei Modi ein: einen Ausgabesperrmodus, in dem ein Datum als Antwort auf ein Adreßsignal aus einem Speicherzellenfeld ausgelesen, aber nicht nach außen ausgegeben wird, einen Bereitschaftsmodus, in dem keine Daten ausgelesen werden und einen aktiven Modus, in dem das ausgelesene Datum nach außen ausgegeben wird.
Nun wird die Arbeitsweise einer Speichervorrichtung mit der oben beschriebenen Konstruktion erläutert.
Im aktiven Modus sind das Ausgabefreigabesignal und das Chip-Freigabesignal , die von außen geliefert werden, zunächst auf "0" Pegel gesetzt. Zu diesem Zeitpunkt sind die internen Ausgabefreigabesignale OE* und wie im Zeitdiagramm von Fig. 3 gezeigt jeweils auf "1" und "0" Pegel gesetzt. Die von der Ausgabesteuerschaltung 23 ausgegebenen Impulssignale P und sind jeweils auf "0" und "1" Pegel gesetzt. Deshalb werden in derin Fig. 2 gezeigten Ausgabeschaltung der N-Kanal MOS Transistor 39 angeschaltet, der N-Kanal MOS Transistor 42 ausgeschaltet, der P- Kanal MOS Transistor 43 ausgeschaltet, der P-Kanal MOS Transistor 44 angeschaltet, der P-Kanal MOS Transistor 48 ausgeschaltet und der der N-Kanal MOS Transistor 50 ausgeschaltet. Daraus ergibt sich, daß die Ausgabe des Inverters 36 über einen CMOS Inverter, der aus dem P-Kanal MOS Transistor 37 und dem N-Kanal MOS Transistor 38 besteht, dem Gate des P-Kanal MOS Transistors 51 zugeführt wird und über einen CMOS Inverter, der aus dem P-Kanal MOS Transistor 45 und dem N-Kanal MOS Transistor 46 besteht, dem Gate des N- Kanal MOS Transistors 52 zugeführt wird.
In diesem Fall wird, wenn die detektierten Daten DS von der Datendetektierschaltung 20 auf "0" Pegel liegen, der Ausgang des Inverters 33 auf "1" Pegel gesetzt und der Ausgang des nachfolgenden Inverters 36 auf "0" Pegel gesetzt. Zu diesem Zeitpunkt wird der Knoten 40 mittels des P-Kanal MOS Transistors 37 geladen und auf "1" Pegel gesetzt. Der Knoten 47 wird über die Strompfade der P-Kanal MOS Transistoren 44 und 45 geladen und auf "1" Pegel gesetzt. Deshalb wird der N-Kanal MOS Transistor 52 angeschaltet und setzt die am Knoten 53 erscheinenden Daten Dout auf "0" Pegel.
Als nächstes wird, wenn das Adreßsignal Add verändert wird und die detektierten Daten DS aus der Datendetektierschaltung 20 vom "0" auf den "1" Pegel wechseln, der Ausgang des Inverters 36 vom "0" auf den "1" Pegel gesetzt. Daraus resultiert das Entladen des Knotens 40, der mittels des P-Kanal MOS Transistors 37 geladen wurde, über die in Serie geschalteten Strompfade der N-Kanal MOS Transistoren 38 und 39 und sein Spannungspegel wird auf den "0" Pegel invertiert. Zu diesem Zeitpunkt wird der Knoten 47, der mittels der P-Kanal MOS Transistoren 44 und 45 geladen wurde, über den Strompfad des N-Kanal MOS Transistors 46 entladen und sein Spannungspegel ebenfalls auf den "0" Pegel invertiert. Auf diese Weise werden, nachdem die detektierten Daten DS auf den "1" Pegel gesetzt werden, der P-Kanal MOS Transistor 51 angeschaltet und das Datum Dout am Knoten 53 vom "0" auf den "1" Pegel invertiert. In diesem Fall wird der Knoten 40 mit einer vergleichsweise niedrigen Entladegeschwindigkeit über die Strompfade der N- Kanal MOS Transistoren 38 und 39 entladen und das Datum Dout steigt deshalb langsam auf den "1" Pegel.
Als nächstes werden, falls das Adreßsignal Add wieder verändert wird und das detektierte Datum DS von der Datendetektierschaltung 20 auf "0" Pegel gesetzt wird, die Knoten 40 und 47 auf "1" Pegel gesetzt. Als Folge davon werden der N-Kanal MOS Transistor 52 angeschaltet und das Datum Dout am Knoten 53 auf "0" Pegel invertiert. In diesem Fall wird der Knoten 47 mit einer vergleichsweise niedrigen degeschwindigkeit über die Strompfade der P-Kanal MOS Transistoren 44 und 45 geladen und das Datum Dout sinkt deshalb langsam auf den "0" Pegel.
Im folgenden soll die Arbeitsweise im Ausgabesperrmodus beschrieben werden. In diesem Arbeitsmodus wird das Datum DS aus der Datendetektierschaltung 20 vorher durch das Adreßsignal Add bestimmt und das Datum Dout wird von der Ausgabeschaltung 22 durch Aktivieren des externen Ausgabefreigabesignals geliefert. Nun wird angenommen, daß, wie im Zeitdiagramm von Fig.4 gezeigt, das detektierte Datum DS auf dem "1" Pegel ist. Zu diesem Zeitpunkt ist der Ausgang des Inverters 36 in Fig. 2 auf "1" Pegel, die P-Kanal MOS Transistoren 37 und 45 sind im nicht leitenden Zustand und die N-Kanal MOS Transistoren 38 und 46 sind im leitenden Zustand.
Wenn das externe Ausgabefreigabesignal auf "0" Pegel gesetzt wird, dann werden die internen Ausgabefreigabesignale OE* und jeweils auf "1" und "0" Pegel gesetzt. Als Ergebnis davon werden der N-Kanal MOS Transistor 39 angeschaltet und der P-Kanal MOS Transistor 43 ausgeschaltet, was das Entladen des Knotens 40 über die in Serie geschalteten Strompfade der N-Kanal MOS Transistoren 38 und 39 bewirkt.
Wird durch die Ausgabesteuerschaltunng 23 detektiert, daß das Signal auf "0" Pegel gewechselt hat, werden die Impulssignale P und von der Steuerschaltung 23 jeweils für einen voreingesteilten Zeitraum auf "1" und "0" Pegel gesetzt. Wenn das Signal P auf "1" Pegel ist, wird der N- Kanal MOS Transistor 42 angeschaltet. Da der N-Kanal MOS Transistor 41 zu diesem Zeitpunkt in den leitenden Zustand versetzt wird, wird der Knoten 40 über die Strompfade der N-Kanal MOS Transistoren 41 und 42 zusätzlich zu denen der N-Kanal MOS Transistoren 38 und 39 entladen. Deshalb wird die Entladegeschwindigkeit, mit der der Knoten 40 auf "0" Pegel entladen wird, im Vergleich zum Fall des aktiven Modus erhöht. Als Ergebnis davon wird der P-Kanal MOS Transistor 51 rasch angeschaltet, was das rasche Ansteigen der Daten Dout auf den "1" Pegel bewirkt.
Wenn das Ausgabedatum DS der Datendetektierschaltung 20 auf "0" Pegel gesetzt ist, ist der Ausgang des Inverters 36 ebenfalls auf "0" Pegel gesetzt. Deshalb werden die P-Kanal Transistoren 37 und 45 angeschaltet und die N-Kanal Transistoren 38 und 46 ausgeschaltet. Wenn das Signal OE auf "0" Pegel gesetzt wird, werden die internen Ausgabefreigabesignale OE* und jeweils auf "1" und "0" Pegel gesetzt. Als Ergebnis davon werden der P-Kanal MOS Transistor 44 angeschaltet und der N-Kanal MOS Transistor 50 ausgeschaltet, wodurch das Laden des Knotens 47 über die Strompfade der P- Kanal MOS Transistoren 44 und 45 bewirkt wird.
Zu diesem Zeitpunkt wird der P-Kanal MOS Transistor 48 angeschaltet, da das Signal P für einen vorgestellten Zeitraum auf "0" Pegel gesetzt ist. Da in diesem Fall der P- Kanal MOS Transistor 49 im leitenden Zustand ist, wird der Knoten 47 über die Strompfade der P-Kanal MOS Transistoren 48 und 49 zusätzlich zu den P-Kanal MOS Transistoren 44 und 45 geladen. Deshalb wird die Ladegeschwindigkeit, mit der der Knoten 47 auf "1" Pegel geladen wird, im Vergleich mit dem Fall des aktiven Modus erhöht. Als Ergebnis davon wird der N-Kanal MOS Transistor 52 rasch angeschaltet und bewirkt ein rasches Abfallen des Datums Dout auf den "0" Pegel.
Im Bereitschaftsmodus werden die internen Ausgabefreigabesignale OE* und als Antwort auf das Signal OE jeweils auf "0" und "1" Pegel gesetzt. Zu diesem Zeitpunkt werden der P-Kanal MOS Transistor 43 angeschaltet und der N-Kanal MOS Transistor 39 abgeschaltet, so daß der Knoten auf "1" Pegel gesetzt werden kann, wodurch der P-Kanal MOS Transistor 51 bedingungslos in den nichtleitenden Zustand versetzt wird. Weiterhin wird, falls der N-Kanal MOS Transistor 50 angeschaltet wird und der P-Kanal MOS Transistor 44 abgeschaltet wird, der Knoten 47 auf "0" Pegel gesetzt, wodurch der N-Kanal MOS Transistor 52 bedingungslos in den nichtleitenden Zustand versetzt wird. Als Ergebnis davon wird der Knoten 53 in den hochohmigen (elektrisch erdfreien) Zustand versetzt.
Wie oben beschrieben können in einer Speichervorrichtung der obigen Ausführungsform im Ausgabesperrmodus, in dem eine hohe Arbeitsgeschwindigkeit nötig ist, Daten rasch ausgelesen werden. In diesem Fall ist das Adreßsignal Add gesetzt worden und dann eine bestimmte Zeitspanne vergangen, bevor das Signal OE aktiviert wird, um das Datum Dout nach außen auszugeben. Deshalb besteht, selbst wenn sich die Versorgungsspannung wegen der Erzeugung von Rauschen geändert hat, keine Möglichkeit, daß die Speichervorrichtung fehlerhaft betrieben wird.
Im aktiven Modus werden der Entladevorgang des Knotens 40 und der Ladevorgang des Knotens 47 mit langsamerer Geschwindigkeit als im Fall des Ausgabesperrmodus ausgeführt. Dadurch wird der Strom im P-Kanal MOS Transistor 51 oder im N-Kanal MOS Transistor 52 nicht abrupt fließen, wodurch das Auftreten von Rauschen unterdrückt wird.
Fig. 5 und Fig. 6 zeigen die Spannungsverläufe an den jeweiligen Punkten in der Speichervorrichtung gemäß der obigen Ausführungsform, wobei Fig. 5 den Fall des aktiven Modus zeigt und Fig. 6 den Fall des Ausgabesperrmodus zeigt. Das Ausgabedatum der Spaltengatterschaltung 19 ist in Fig. 5 und Fig. 6 mit Da bezeichnet. Wie aus Fig. 5 und Fig. 6 klar zu sehen ist, steigt das Ausgabedatum Dout im Ausgabesperrmodus rascher auf den "1" Pegel als im aktiven Modus.
Fig. 7 zeigt die Verläufe der Signale, die in der Schaltung erzeugt werden, wenn das Potential des Knotens 40 und das Potential des Ausgangssignals Dout jeweils rasch erniedrigt und erhöht werden. Die Datendetektierschaltung 20 vergleicht die aus den Speicherzellen gelesenen Daten Da mit dem Bezugspotential Vref und ermittelt so, ob die Daten DS auf "H" oder "L" Pegel sind. Wenn die Ausgabeschaltung mit hoher Geschwindigkeit arbeitet, beginnt, wie in Fig. 7 gezeigt, das Potential von Knoten 40 zu fallen und der Ausgabeknoten 53 wird deshalb geladen, bevor das Potential des Datums Da von der Bezugsspannung Vref abweicht. Als Ergebnis davon fließt ein großer Strom vom Ausgangspuffer zum Ausgabeanschluß und sowohl das Potential der Stromversorgung als auch das Massepotential schwanken. Als Folge wird Rauschen erzeugt. Das Rauschen kehrt das Verhältnis der Pegel zwischen dem Bezugspotential Vref und dem Potential des Datums Da, die sich nicht ausreichend unterscheiden, um. Das Datum Da wird fehlerhaft. Genauer gesagt steigt das Potential dieses Datums über das Bezugspotential Vref, da das Rauschen dem Datum Da überlagert wird. Wenn ΔVD klein ist, fällt das Potential des Datums Da während des Entladens des Datums Da sofort unter das Potential Vref. Der Leseverstärker detektiert diesen Potentialanstieg des Datums Da. Die Differenz ΔVD zwischen dem Potential Vref und dem Potential des Datums Da bleibt nichtsdestoweniger ausreichend groß, da sowohl das Rferenzpotential Vref als auch das des Datums Da während der Zeiträume tOE oder tPGM wie in Fig. 6 gezeigt, festgehalten werden. Folglich tritt, selbst wenn das Bezugspotential Vref und das Potential des Datums Da wegen des durch den großen in der Ausgabeschaltung fließenden Strom erzeugten Rauschens schwanken, keine Umkehrung des Verhältnisses ihrer Pegel auf. Dies geschieht, weil sich das interne Freigabesignal , wie oben beschrieben wurde, ausreichend lange nachdem die Adresse sich geändert hat, ändert. Dadurch wird das Datum Da stabil ausgelesen und wird nicht fehlerhaft. Die Ausgabeschaltung kann deshalb während der Zeiträume tOE und tPGM mit hoher Geschwindigkeit arbeiten. Während des Zeitraums tACC arbeitet die Ausgabeschaltung mit niedriger Geschwindigkeit. Somit wird, selbst wenn die Potentialdifferenz ΔVD klein ist, während dieser Zeitspanne die Erzeugung von Rauschen unterdrückt und die integrierte Halbleiterschaltung macht auch während des Zeitraums tACC keine Fehler.
Fig. 8 ist ein Schaltbild, das den detaillierten Aufbau der Ausgabefreigabe/Programmier-Steuerschaltung 12 und der Ausgabesteuerschaltung 23 in der Speichervorrichtung gemäß der obigen Ausführungsform zeigt. Ein Anschlußfeld oder Anschluß 61 ist an das Signal angeschlossen. Wenn das interne Programmiersignal auf "1" Pegel ist und das Signal auf "0" Pegel ist, werden in der Ausgabefreigabe/Programmier-Steuerschaltung 12 ein P-Kanal MOS Transistor 62 angeschaltet, ein N-Kanal MOS Transistor 63 abgeschaltet, ein N-Kanal MOS Transistor 64 angeschaltet und ein P-Kanal MOS Transistor 65 abgeschaltet. Deshalb wird das am Anschluß 61 liegende Signal über die zwei CMOS Inverter 66 und 67 als internes Ausgabefreigabesignal OE* ausgegeben und über einen CMOS Inverter 69 als internes Ausgabefreigabesignal ausgegeben.
Wenn die Signale CE* und jeweils auf "1" und "0" Pegel gesetzt sind, werden in der Ausgabesteuerschaltung 23 ein P-Kanal MOS Transistor 71 und ein N-Kanal MOS Transistor 72 ausgeschaltet und ein N-Kanal MOS Transistor 73 und ein P-Kanal MOS Transistor 74 angeschaltet. Zu diesem Zeitpunkt wird der Ausgang eines CMOS Inverters 75, in den das Signal eingespeist wird, auf "0" Pegel gesetzt und der Ausgang eines darauffolgenden CMOS Inverters 76 wird auf "1" Pegel gesetzt. Der Ausgang des CMOS Inverters 76 wird in die Gates eines P-Kanal MOS Transistors 77 und eines N- Kanal MOS Transistors 78 eingespeist, um den P-Kanal MOS Transistor 77 auszuschalten und den N-Kanal MOS Transistor 78 einzuschalten. Deshalb wird ein Ausgangssignal des Inverters 68 in der Schaltung 12 über eine CMOS NAND Schaltung 79, die als Inverter fungiert, in eine CMOS NAND Schaltung 80, die P- und N-Kanal MOS Transistoren enthält, eingespeist. Weiterhin wird ein Ausgabesignal der NAND Schaltung 79 über einen CMOS Inverter 81, eine Signalverzögerungsschaltung 82, die P- und N-Kanal MOS Transistoren enthält, einen CMOS Inverter 83, eine Signalverzögerungsschaltung 84, die wie die Signalverzögerungsschaltung 82 aufgebaut ist und drei CMOS Inverter 85 bis 87 in die CMOS NAND Schaltung 80 eingespeist. Ein Signal an einem Ausgangsknoten 88 der NAND Schaltung 79 und ein Signal an einem Ausgangsknoten 89 des Inverters 87 werden mit einer bestimmten Zeitverzögerung zueinander erzeugt und auf invertierte logische Zustände gesetzt. Deshalb wird von einem Ausgabeknoten 90 der NAND schaltung 80 ein Impulssignal erzeugt, das nur auf "0" Pegel ist, wenn die Signale an den Knoten 88 und 89 beide auf "1" Pegel sind. Das Impulssignal wird als Impulssignal P über einen CMOS Inverter 91 und als Impulssignal P über die zwei CMOS Inverter 91 und 92 bereitgestellt.
Fig. 9 ist ein Schaltbild, das den Aufbau eines Teils der Ausgabeschaltung 22 zeigt, mit der die in der in Fig. 1 gezeigte Speichervorrichtung ausgestattet ist und die 1-Bit-Daten verarbeitet. Diese Ausgabeschaltung hat zwei Ausgabeteile PB1 und PB2, die beide dem Vorverstärkerteil PB aus Fig. 2 entsprechen. Das Ausgangssignal von PB0, das dem Eingang des Vorverstärkerteils PB äquivalent ist, wird in die Ausgabeteile PB1 und PB2 eingespeist. Die Ausgänge der Teile PB1 und PB2 werden jeweils in zwei Pufferverstärkerteile BA1 und BA2 eingespeist. Die Vorverstärkerteile PB1 und PB2 haben den Aufbau, den man durch Entfernen der N-Kanal MOS Transistoren 41 und 42 und der P-Kanal MOS Transistoren 48 und 49 aus dem in Fig. 2 gezeigten Vorverstärkerteil BA erhält. Der eine Vorverstärkerteil BA1 ist an die Signale OE*1 und statt an die internen Ausgabefreigabesignale OE* und angeschlossen und der andere Vorverstärkerteil PB2 ist an die Signale OE*2 und statt an die internen Ausgabefreigabesignale OE* und angeschlossen. Die Ausgabeknoten 53 der Pufferverstärkerteile BA1 und BA2 sind mit dem Anschluß 54 verbunden. Die beiden Sätze von Signalen OE*1 und und Signalen OE*2 und werden von der Ausgabesteuerschaltung 23 mit verschiedenen Zeitverläufen erzeugt.
In der Ausgabeschaltung mit dem oben beschriebenen Aufbau werden, wie im Zeitdiagramm von Fig. 10 gezeigt, die internen Ausgabefreigabesignale OE*1 und jeweils von "0" und "1" Pegeln auf "1" und "0" Pegel gesetzt, nachdem das externe Ausgabefreigabesignal aktiviert wurde und auf "0" Pegel gewechselt hat. Deshalb wird der Pufferverstärkerteil BA1 ununterbrochen betrieben, nachdem das Signal aktiviert wurde.
Die internen Ausgabefreigabesignale OE*2 und werden jeweils für einen voreingestellten Zeitraum nach der Aktivierung des Signals auf "1" und "0" Pegel gesetzt. Somit wird der Pufferverstärkerteil BA2 für einen voreingestellten Zeitraum nach der Aktivierung des Signals betrieben. Dann werden die Signale OE*2 und jeweils auf "1" und "0" Pegel gesetzt. Als Ergebnis davon wird die Arbreitsgeschwindigkeit beim Laden oder Entladen des Knotens 54 erhöht und Daten können in dem Zeitraum, in dem der Pufferverstärkerteil BA2 ärbeitet, mit höherer Geschwindigkeit ausgelesen werden als in dem Fall, in dem nur der Pufferverstärkerteil BA1 arbeitet. In diesem Fall wird jedoch die Anzahl der Stufen der Pufferverstärkerteile erhöht und die Ausgabeschaltung wird deshalb verglichen mit der in Fig. 2 gezeigten Ausgabeschaltung leicht vom Rauschen der Stromversorgung beeinflußt.
In der in Fig. 9 gezeigten Ausführungsform haben der Ausgabeteil PB1 und der Pufferverstärkerteil BA1 eine Antwortgeschwindigkeit, die sich von der des Ausgabeteils PB2 und des Pufferverstärkerteils BA2 unterscheidet. Der Ausgabeteil PB1 und der Pufferverstärkerteil BA1 haben die selbe Antwortgeschwindigkeit, wenn die Transistoren 42 und 48 (beide in Fig. 2 gezeigt) aus sind. Deshalb werden die Knoten 40 und 47 des Pufferverstärkerteils BA1 jeweils langsam geladen und entladen1 während die Knoten 40 und 4? des Pufferverstärkerteils BA2 schnell entladen werden.
Grundsätzlich können mit der Schaltung in Fig. 9 der Effekt und die Arbeitsweise der in Fig. 2 gezeigten Schaltung erhalten werden.
Das Schwanken der Versorgungsspannung wird bewirkt durch das Vorhandensein parasitärer Induktivitäten in Verbindung mit der Verdrahtungsschicht der Stromversorgungsleitung. Das bedeutet, daß, falls der Ausgabeanschluß von der Stromversorgung mittels des Ausgangspuffertransistors geladen oder entladen wird, die Potentialsphwankung ΔV in der Stromversorgungsleitung wie folgt ausgedrückt werden kann:
ΔV = Lx di/dt (1)
wobei di/dt die Änderung des im Ausgangspuffertransistor und in der Stromversorgungsleitung fließenden Stroms und Lx die Induktivität der Stromversorgungsleitung bezeichnen. Die Potentialschwankung ΔV ist der Grund für die Erzeugung des Rauschens der Stromversorgung. Aus Gleichung (1) wird klar, daß ΔV klein wird, wenn di/dt kleiner gesetzt wird, wodurch die Schwankungen in der Versorgungspannung verringert und die Erzeugung von Rauschen unterdrückt werden.
Nun wird angenommen, daß der Ausgabeanschluß, der auf das Potential der Stromversorgung aufgeladen wurde, entladen wird. In diesem Fall wird der Ausgabeanschluß entladen, nachdem das Gatepotential des Transistors, das auf das Potential der Stromversorgung gesetzt wurde, durch die Drainspannung bis auf das Potential der Stromversorgung erhöht wurde. Deshalb wird di/dt durch die Strom-Spannungs-Charakteristik des Transistors beeinflußt. Nachdem der Entladevorgang ausgeführt wurde, wird der Ausgangspuffertransistor im Sättigungsbereich betrieben, bis die Drainspannung um die Schwellenspannung kleiner wird als die Gatespannung. Aus dem Stand der Technik ist bekannt, daß die Spannungs- Strom-Charakteristik des MOS Transistors im Sättigungsbereich durch die folgende Gleichung ausgedrückt werden kann:
ID = W Cox µ/L 2 (VG - Vth)² (2)
wobei L die Kanallänge, W die Kanalbreite, Cox die Gatekapazität pro Einheitsfläche, µ die Beweglichkeit der Elektronen, VG die Gatespannung und Vth die Schwellenspannung bezeichnen.
Nun wird angenommen, daß die Gatespannung zu steigen beginnt. In diesem Fall wird vereinfachend angenommen, daß die Gatespannung VG mit der Zeit linear ansteigt. Somit kann, wenn die Gatespannung VG mit der Steigung ΔX mit der Zeit ansteigt, die Gatespannung VG wie folgt ausgedrückt werden:
VG = ΔX t (3)
Die folgende Gleichung kann durch Einsetzen von Gleichung (3) in Gleichung (2) erhalten werden:
ID = W Cox µ/L 2 (ΔX t - Vth)² (4)
Die Änderung des Stroms mit der Zeit erhält man durch Differenzieren von Gleichung (4) nach der Zeit t und für dID/dt folgt:
dID/dt = W Cox µ/L (ΔX² t - ΔX Vth) (5)
Wie aus Gleichung (5) klar ersichtlich ist, ist die Änderung des Stroms dID/dt proportional zum Quadrat von AX, der zunehmenden Steigung der Gatespannung, und proportional zur Kanalbreite W des Transistors. Deshalb kann die Änderung des Stroms di/dt zum Zeitpunkt der Datenausgabe effektiver dadurch verringert werden, daß die zunehmende Steigung der Gatespannung des, wie in Fig. 2 gezeigt, anzuschaltenden Transistors schwach gemacht wird, als dadurch, daß die Kanalbreite des anzuschaltenden Transistors verringert wird. Nun wird angenommen, daß das Potential des Ausgabeanschlusses allmählich entladen wird, die Drainspannung des Ausgangspuffertransistors allmählich verringert wird und der Transistor in der Trioden-Betriebsart arbeitet. Um die Erläuterung abzukürzen wird angenommen, daß die Spannungs-Strom-Charakteristik beim Betrieb des MOS Transistors in der Trioden-Betriebsart näherungsweise als eine lineare Funktion beschrieben werden kann, was durch einen Widerstand R erreicht wird. Das Verhältnis zwischen der Drainspannung VD und dem Strom ID kann dann wie folgt ausgedrückt werden:
ID = 1/R VD (6)
Wenn die im Kondensator C, dessen Spannung am Anfang Vo ist, gespeicherte Ladung über den Widerstand R entladen wird, kann die Spannung VD zum Zeitpunkt t wie folgt ausgedrückt werden:
VD = Vo e&supmin;t/CR (7)
Die folgende Gleichung erhält man durch Einsetzen von Gleichung (7) in Gleichung (6):
ID = 1/R VD = 1/R Vo e&supmin;t/CR (8)
Weiterhin erhält man die folgende Gleichung durch Differenzieren von Gleichung (8) nach der Zeit t:
dID/dt = -1/CR² Vo e&supmin;t/CR (9)
Wie aus Gleichung (9) ersichtlich ändert sich di/dt in der Trioden-Betriebsart mit dem Quadrat des Widerstands R und hat einen negativen Wert. Das bedeutet, daß die Versorgungsspannung wie in Gleichung (1) gezeigt in eine negative Richtung schwanken wird. Der Widerstand des MOS Transistors wird größer, wenn seine Kanalbreite kleiner gemacht wird. Das bedeutet, daß beim Entladevorgang in der Trioden-Betriebsart, nachdem die Gatespannung auf die Versorgungsspannung erhöht wurde, die Schwankungen in der Versorgungsspannung bis auf einen kleinen Wert unterdrückt werden können, wenn die Kanalbreite klein gemacht wird. Weiterhin können die Effekte wie oben beschrieben proportional zum Quadrat der Kanalbreite erhalten werden.
Im allgemeinen wird der Leitungswiderstand eines MOS Transistors durch die Kanalbreite bestimmt und hängt gleichzeitig von dessen Gatespannung ab. Das bedeutet, daß der Leitungswiderstand kleiner wird, wenn die Gatespannung höher wird.
Fig. 11 ist ein Schaltbild, das eine Schaltung zeigt, die unter Beachtung des oben genannten Effekts aufgebaut ist, um so die Schaltung aus Fig. 2 zu verbessern. In der Schaltung aus Fig. 11 wird eine Spannung V1 dazu benutzt, eine Spannung zu erhalten, die um eine voreingestellte Spannung niedriger ist als die Versorgungsspannung Vcc und eine Spannung V2 wird dazu benutzt, eine Spannung zu erhalten, die um eine voreingestellte Spannung höher ist als die Versorgungsspannung Vss. Beim Betrieb im Sättigungsbereich zum Zeitpunkt der Datenausgabe wird die Geschwindigkeit der Änderung der Gatespannüng des MOS Transistors im Ausgangspuffer erniedrigt, um di/dt zu verbessern. In der Trioden-Betriebsart wird die Gatespannung des MOS Transistors im Ausgangspuffer kleiner als Vcc oder größer als Vss gemacht, um so den Leitungswiderstand des MOS Transistors zu erhöhen und somit di/dt zu verbessern. In diesem Fall ist es möglich, V1 und V2 nur an die Transistoren 44 und 39 anzulegen. Das ist möglich, weil die Transistoren 42 und 48 in dem Zeitraum, in dem es nötig ist, di/dt zu verringern und der von der Änderung der Adresse in dem Zustand, in dem das Signal auf "0" Pegel gesetzt wird, bis zum Zeitpunkt der Datenausgabe reicht, in den nichtleitenden Zustand gesetzt werden.
Fig. 12 ist ein Schaltbild, das die Schaltung aus Fig. 11 zur Erzeugung der Spannungen V1 und V2 zeigt. Die Spannung V1 wird mittels zweier P-Kanal MOS Transistoren 101 und 102 erzeugt, deren Gate und Drain jeweils miteinander verbunden sind und die Spannung V2 wird mittels zweier N- Kanal MOS Transistoren 103 und 104 erzeugt, deren Gate und Drain jeweils miteinander verbunden sind. Mit diesem Aufbau werden die MOS Transistoren 44 und 48 mit einer Spannung versorgt, die um die Schwellenspannung des P-Kanal MOS Transistors niedriger ist als die Versorgungsspannung Vcc und die MOS Transistoren 39 und 42 mit einer Spannung versorgt, die um die Schwellenspannung des N-Kanal MOS Transistors höher ist als die Massespannung Vss.
Im oben beschriebenen Beispiel wird die Ausgangsspannung so gesetzt, daß sie eine Potentialdifferenz gleich der der Schwellenspannung des MOS Transistors hat, es ist jedoch möglich, die Potentialdifferenz entsprechend dem benötigten di/dt einzustellen.
Fig. 13 ist ein Schaltbild, das einen anderen Aufbau eines Teils der Ausgabeschaltung 22 zeigt, mit der die in Fig. 1 gezeigte Speichervorrichtung ausgestattet ist und die 1-Bit-Daten verarbeitet. Diese Ausgabeschaltung hat zwei Ausgabeteile PB11 und PB12, die beide dem in Fig. 2 gezeigten Vorverstärkerteil PB entsprechen. Das Ausgangssignal von PB10, das dem Eingang des Vorverstärkerteils PB äquivalent ist, wird in die Ausgabeteile PB11 und PB12 eingespeist. Die Ausgaben dieser Teile PB11 und PB12 werden jeweils in zwei Pufferverstärkerteile BA11 und BA12 eingegeben. Jeder dieser Pufferverstärkerteile BA11 und BA12 ähnelt dem Pufferverstärkerteil BA aus Fig. 2, außer daß der N-Kanal MOS Transistor 52 des Pufferverstärkerteils BA11 mit dem Masseanschluß Vssl verbunden ist und der N- Kanal MOS Transistor 52 des Pufferverstärkerteils BA12 mit dem Masseanschluß Vss2 verbunden ist. Die Masseanschlüsse Vssl oder Vss2 können auch als weiterer Masseanschluß Vss benutzt werden.
In einer Schaltung der in Fig. 13 gezeigten Ausführungsform können Daten mit hoher Geschwindigkeit ausgegeben werden, indem BA11 und BA12 betrieben werden, wenn das Signal auf "0" Pegel gesetzt wird, um Daten zu erhalten. Wenn die Adresse geändert wird, um neue Daten auszugeben und das Signal auf "0" Pegel gehalten wird, arbeitet BA12. Zu diesem Zeitpunkt werden die Signale OE*2 und jeweils auf "0" und "1" Pegel gesetzt und die Änderung der Gatespannung der Ausgabetransistoren 51 und 52 wird deshalb wie im Fall der in Fig. 2 gezeigten Schaltung schwach. Das bedeutet, daß in der Schaltung von Fig. 13 im Sättigungsbetrieb vor der Datenausgabe die Änderungsrate der Gatespan-5nung klein gemacht wird, um di/dt auf einen kleinen Wert zu beschränken. Weiterhin wird in der Trioden-Betriebsart nur der Transistor von BA12 zum Treiben des Ausgabeanschlusses benutzt und deshalb kann dessen Widerstand bei Lade- und Entladevorgängen groß gemacht werden, so daß di/dt auf einen kleinen Wert beschränkt wird. Wenn beispielsweise die Datenausgabegeschwindigkeiten, die erreicht werden, wenn das Signal auf "0" Pegel gesetzt wird, für die Schaltungen aus Fig. 2 und Fig. 13 gleich sind, wird das di/dt, das in der Trioden-Betriebsart erhalten wird wenn die Adresse geändert wird, während das Signal auf "0" Pegel gehalten wird, in der Schaltung aus Fig. 13 mehr verbessert werden.
In dieser Schaltung werden zwei verschiedene Stromversorgungsanschlüsse Vss benutzt, um den gesamten Strom, der indie Stromversorgungsanschlüsse Vss fließt, zu verteilen und deshalb die Änderung der Versorgungsspannung verglichen mit dem Fall, in dem nur ein Stromversorgungsanschluß benutzt wird, auf einen kleineren Wert zu beschränken und einen fehlerhaften Betrieb wirksam verhindern zu können. Weiterhin kann, wenn die Stromversorgung für den Schaltungsteil, in dem Rauschen erzeugt werden könnte, von der Stromversorgung für den Schaltungsteil, der leicht durch Rauschen beeinflußt werden könnte, getrennt wird, der Einfluß durch das Rauschen verringert werden. Zwei oder mehr Stromversorgungn Vcc können vorgesehen werden, genauso zwei oder mehr Stromversorgungen Vss.
Im allgemeinen haben einige EPROMs (löschbare PROMs), wie ein 1M-Bit EPROM mit 40 Pins, das eine Art PROM ist, zwei Masseanschlüsse. In einem solchen Fall können die Masseanschlüsse der Pufferverstärkerteile in der Ausgabeschaltung wie in Fig. 13 gezeigt geteilt werden, um so das Rauschen zu unterdrücken. Eine der vorher vorbereiteten zwei Masseleitungen wird mit den Anschlüssen Vss1 und Vss2, die jeweils mit dem Transistor 52 des Pufferverstärkerteils BA11 und dem Transistor 52 des Pufferverstärkerteils BA12 verbunden sind, verbunden und die andere Masseleitung wird mit dem Anschluß Vss außerhalb des Pufferverstärkerteils in Fig. 13 verbunden. Als Ergebnis davon wird der Einfluß der Änderung der Versorgungsspannung, die durch das Entladen von Dout zum Zeitpunkt der Änmderung der Daten bewirkt wird, nicht auf die Schaltung, die mit dem anderen Anschluß Vss verbunden ist, einwirken. Eine fehlerhafte Funktion der Schaltung kann deshalb effektiv verhindert werden. Weiterhin kann, falls drei oder mehr Masseleitungen benutzt werden, das Rauschen besser unterdrückt werden, wenn der Masseanschluß des Pufferverstärkerteils in mehrere Anschlüsse aufgeteilt wird. Wenn außerdem die Stromversorgung für den Schaltungsteil, in dem Rauschen erzeugt werden könnte, von der Stromversorgung für den Teil, der leicht vom Rauschen beeinflußt werden könnte, getrennt wird, kann ein durch Rauschen bedingter fehlerhafter Betrieb verhindert werden.
Wie oben beschrieben, können gemäß der obigen Ausführungsform Ausgabedaten mit hoher Geschwindigkeit bereitgestellt werden, wenn die hohe Arbeitsgeschwindigkeit nötig ist, und die Ausgabedaten können mit niedriger Geschwindigkeit bereitgestellt werden, wenn es nötig ist, das Auftreten von Rauschen zu unterdrücken.
Diese Erfindüng wurde mit Bezug auf die Ausführungsformen beschrieben, sie ist aber nicht darauf beschränkt, sondern kann vielfältig modifiziert werden. In den oben beschriebenen Ausführungsformen werden entweder der Transistor des ersten Typs, der, wenn er angeschaltet wird, das Potential des Ausgabeknotens in Richtung des Pegels Vcc der Stromversorgung erhöht, oder der Transistor des zweiten Typs, der, wenn er angeschaltet wird, das Potential des Ausgabeknotens in Richtung des Pegels Vss der Stromversorgung erniedrigt, verwendet. Der Transistor des ersten Typs wird verwendet, wenn die integrierte Halbleiterschaltung eine Schaltung enthält, die eher Fehler macht, wenn die Versorgungsspannung Vcc sich ändert, als wenn die Versorgungsspannung Vss sich ändert. Der Transistor des zweiten Typs wird verwendet, wenn die integrierte Halbleiterschaltung eine Schaltung enthält, die eher Fehler macht, wenn die Versorgungsspannung Vss sich ändert, als wenn die Versorgungsspannung Vcc sich ändert. In der obigen Ausführungsform wird diese Erfindung auf eine Halbleiterspeichervorrichtung angewendet, sie kann jedoch auf jede integrierte Halbleiterschaltung mit einer Ausgabeschaltung angewendet werden. Durch Verwendung dieser Erfindung wird es möglich, die hohe Arbeitsgeschwindigkeit in ausgewählten Schaltungsteilen aufrechtzuerhalten, auch wenn die durchschnittliche Arbeitsgeschwindigkeit verringert wird, und die Zuverlässigkeit durch wahlweises Erniedrigen der Arbeitsgeschwindigkeit der Schaltungsteile, die leicht von Rauschen beeinflußt werden, zu erhöhen.
Weiterhin kann die Zuverlässigkeit beim Betrieb des Schaltungsteils, der leicht von Rauschen beeinflußt werden kann, erhöht werden, wenn die Stromversorgung für den Schaltungsteil, in dem Rauschen erzeugt werden könnte, von der Stromversorgung für den Schaltungsteil, der leicht vom Rauschen beeinflußt werden könnte, getrennt wird. Diese Erfindung ist nicht auf die oben beschriebene Ausführungsform beschränkt und kann vielfältig abgeändert werden.
Wie oben beschrieben kann gemäß dieser Erfindung eine integrierte Halbleiterschaltung zur Verfügung gestellt werden, in der gleichzeitig hohe Arbeitsgeschwindigkeit und Rauschunterdrückung in der Ausgabeschaltung erreicht werden können.

Claims

1. Integrierte Halbleiterschaltung, die folgendes umfaßt:

- eine Ausgangsschaltung (22), die einen Ausgangstransistor (51) enthält, wobei der Strompfad des Ausgangstransistors zwischen einer Versorgungsspannung (Vcc oder Vss) und einem Ausgangsknoten (53) liegt;

- Vorlade-Einrichtungen (43 oder 50) zum Vorladen (auf Vcc) oder Entladen (auf Vss) der Steuerelektrode des Ausgangstransistors (51 oder 52) bevor Daten ausgegeben werden, so daß der Ausgangstransistor nichtleitend ist;

- Einrichtungen (38, 39, oder 44, 45) zum bedingungsweisen Entladen oder Laden der Steuerelektrode des Ausgangstransistors (51 oder 52) gemäß einem internen Signal (DS) und als Antwort auf die Aktivierung eines Ausgabe-Freigabe-Signals ( ), so daß der Ausgangstransistor (51 oder 52) leitend gemacht wird, und

- Steuereinrichtungen (41, 42, oder 48, 49), die die genannten Einrichtungen zum bedingungsweisen Vorladen oder Entladen beim Vorladen oder Entladen der Steuerelektrode des Ausgangstransistors (51 oder 52) für einen voreingestellten Zeitraum nach der Aktivierung des Ausgabe-Freigabe-Signals unterstützen und dadurch das Verringerungsmaß des Leitungswiderstandes des Ausgangstransistors (51 oder 52) für den voreingestellten Zeitraum erhöhen.

2. Integrierte Halbleiterschaltung, die folgendes umfaßt:

- eine Ausgangsschaltung (22), die einen ersten (51 oder 52) und einen zweiten (51' oder 52') Ausgangstransistor enthält, wobei die Strompfade der ersten und zweiten Transistoren zwischen einer Versorgungsspannung (Vcc oder Vss) und einem Ausgangsknoten (54) parallel geschaltet sind;

- Vorlade-Einrichtungen (43 und 43' oder 50 und 50') zum Vorladen (auf Vcc) oder Entladen (auf Vss) der Steuerelektroden der ersten und zweiten Ausgangstransistoren bevor Daten ausgegeben werden, so daß die ersten und zweiten Ausgangstransistoren nichtleitend sind;

- Einrichtungen (38, 39, oder 44, 45) zum bedingungsweisen Entladen oder Laden der Steuerelektrode des ersten Ausgangstransistors gemäß einem internen Signal (DS) und als Antwort auf die Aktivierung eines Ausgabe-Freigabe-Signals ( ), so daß der Ausgangstransistor bedingungsweise leitend gemacht wird; und

- Einrichtungen (38', 39', oder 44', 45') zum bedingungsweisen Entladen oder Laden der Steuerelektrode des zweiten Ausgangstransistors gemäß dem internen Signal und für einen voreingestellten Zeitraum nach der Aktivierung des Ausgabe-Freigabe-Signals, so daß der zweite Ausgangstransistor für den voreingestellten Zeitraum leitend gemacht wird und dadurch den ersten Ausgangstransistor während des voreingestellten Zeitraums beim Schalten der Spannung am Ausgangsknoten unterstützt.

3. Integrierte Halbleiterschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Einrichtung zum Entladen oder Laden (38, 39) durch Anlegen einer Spannung (V2), die um einen vorbestimmten Wert höher als die Versorgungsspannung (Vss) ist, an die Steuerelektrode des genannten Ausgangstransistors (51) entlädt und die Einrichtung zum bedingungsweisen Entladen oder Laden (44, 45) durch Anlegen einer Spannung (V1), die um einen vorbestimmten Wert niedriger als die Versorgungsspannung (Vcc) ist, an die Steuerelektrode des Ausgangstransistors (52), lädt.

4. Integrierte Halbleiterschaltung gemäß Anspruch 3, dadurch gekennzeichnet, daß die Steuereinrichtung (41, 42) durch Anlegen der Spannung (V2) an die Steuerelektrode des Ausgangstransistors (51) entlädt und die Steuereinrichtung (48, 49) durch Anlegen der Spannung (V1) an die Steuerelektrode des Ausgangstransistors (52) lädt.

5. Integrierte Halbleiterschaltung gemäß Anspruch 3, dadurch gekennzeichnet, daß die Spannung (V2) unter Verwendung einer Schwellenspannung des MOS-Transistors (103), der zwischen der bedingungsweisen Entlade- oder Ladeeinrichtung (38, 39) und der Versorgungsspannung (Vss) liegt und so angeschlossen ist, daß er als Diode arbeitet, erzeugt wird und die Spannung (V1) unter Verwendung einer Schwellenspannung des MOS-Transistors (101), der zwischen der bedingungsweisen Entlade- oder Ladeeinrichtung (44, 45) und der Versorgungsspannung (Vcc) liegt und so angeschlossen ist, daß er als Diode arbeitet, erzeugt wird.

6. Integrierte Halbleiterschaltung gemäß Anspruch 4, dadurch gekennzeichnet, daß die Spannung (V2) unter Verwendung der Schwellenspannung eines MOS-Transistors (104), der zwischen der Steuereinrichtung (41, 42) und der Versorgungsspannung (Vss) liegt und so angeschlossen ist, daß er als Diode arbeitet, erzeugt wird und die Spannung (V1) unter Verwendung der Schwellenspannung des MOS-Transistors (102), der zwischen der Steuereinrichtung (48, 49) und der Versorgungsspannung (Vcc) liegt und so angeschlossen ist, daß er als Diode arbeitet, erzeugt wird.

7. Integrierte Halbleiterschaltung gemäß Anspruch 2, gekennzeichnet durch Steuereinrichtungen (41, 42 oder 48, 49), die die bedingungsweise Entlade- oder Ladeeinrichtung beim Entladen oder Laden der Steuerelektrode des zweiten Ausgangstransistors (51' oder 52') für einen vorbestimmten Zeitraum nach der Aktivierung des Ausgabe-Freigabe-Signals unterstützen und dadurch das Verringerungsmaß des Bedingungs-widerstandes des zweiten Ausgangstransistors (51' oder 52') für den vorbestimmten Zeitraum erhöhen, wobei die ersten (52) und zweiten (52') Ausgangstransistoren mit verschiedenen Versorgungsspannungen (Vss1 und Vss2) verbunden sind.

8. Integrierte Halbleiterschaltung gemäß Anspruch 1 oder 2, gekennzeichnet durch ein Feld von Speicherzellen (16), einen Reihen-Dekodierer (14) und einen Spalten- Dekodierer (15), die bei der Auswahl der Speicherzellen zusammenwirken, und eine Daten-Detektierschaltung (20), die die, in einer beliebigen Speicherzelle abgelegten, von den Reihen- und Spalten-Dekodierern (14 und 15) ausgewählten Daten (DS) ermittelt.

9. Integrierte Halbleiterschaltung gemäß Anspruch 8, dadurch gekennzeichnet, daß das Steuersignal aus einem Ausgabe-Freigabesignal ( ) erzeugt wird, das von außen in die integrierte Halbleiterschaltung eingegeben wird.

10. Integrierte Halbleiterschaltung gemäß Anspruch 1, dadurch gekennzeichnet, daß die Steuereinrichtung einen Schalt-Transistor zum Laden oder Entladen der Gates der Ausgangstransistoren (51 und 52) enthält und das Verringerungsmaß durch Ändern der effektiven Kanalbreite des Schalt-Transistors verändert wird.

11. Integrierte Halbleiterschaltung gemäß Anspruch 10, dadurch gekennzeichnet, daß der genannte Schalt-Transistor durch mehrere Schalt-Transistoren ersetzt wird und daß die Anzahl der Schalt-Transistoren, die gleichzeitig zum Laden oder Entladen des Gates des Ausgangstransistors (51 oder 52) benutzt werden, verändert wird, um so die effektive Kanalbreite zu verändern.

12. Integrierte Halbleiterschaltung gemäß Anspruch 10 oder ll, dadurch gekennzeichnet, daß die Steuereinrichtung eine Vorrichtung zur Erzeugung von Impulssignalen einschließt, die ein Impulssignal (P und ) erzeugt, wenn ein Steuersignal zu einem hohen Pegel oder einem niedrigen Pegel wechselt und daß das Impulssignal (P und ) zum Verändern der effektiven Kanalbreite benutzt wird.

13. Integrierte Halbleiterschaltung gemäß Anspruch 12, dadurch gekennzeichnet, daß die Steuereinrichtung den Ausgangstransistor (51 oder 52) ausschaltet, wenn das Steuersignal auf einem ersten logischen Pegel liegt, und den Ausgangstransistor (51 oder 52) einschaltet, wenn das Steuersignal vom ersten logischen Pegel aus ansteigt oder abfällt.