JPS61117785A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS61117785A JPS61117785A JP59238395A JP23839584A JPS61117785A JP S61117785 A JPS61117785 A JP S61117785A JP 59238395 A JP59238395 A JP 59238395A JP 23839584 A JP23839584 A JP 23839584A JP S61117785 A JPS61117785 A JP S61117785A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- output buffer
- output buffers
- buffers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Read Only Memory (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体集積回路装置に関するもので、例え
ば、ＭＯＳＦＥＴ （絶縁ゲート形電界効果トランジス
タ）で構成され、複数ビットからなる情報の読み出しを
行うＲＯＭ （リード・オンリー・メモリ）に有効な技
術に関するものである。
ば、ＭＯＳＦＥＴ （絶縁ゲート形電界効果トランジス
タ）で構成され、複数ビットからなる情報の読み出しを
行うＲＯＭ （リード・オンリー・メモリ）に有効な技
術に関するものである。
８ビツトからなる読み出し信号を０ＭＯ３）ライステー
ト出力バッファから送出させるマスク型ＲＯＭが公知で
ある（例えば、■日立製作所昭和５８年９月発行「日立
ＩＣＣメモリデータブック頁３２９〜頁３３０参照）。
ト出力バッファから送出させるマスク型ＲＯＭが公知で
ある（例えば、■日立製作所昭和５８年９月発行「日立
ＩＣＣメモリデータブック頁３２９〜頁３３０参照）。
このように複数ビットの読み出しにおいては、メモリア
レイからの読み出し信号のセンス出力を受けて比較的大
きな負荷容量を駆動する出力バッファ回路においては、
その負荷容量を駆動する時に＠源線に比較的大きなチャ
ージ電流が流れる。
レイからの読み出し信号のセンス出力を受けて比較的大
きな負荷容量を駆動する出力バッファ回路においては、
その負荷容量を駆動する時に＠源線に比較的大きなチャ
ージ電流が流れる。
電源線や回路の接地線は、分布抵抗やインダクタンスを
含むものであるので、＠源電圧又は回路の接地電位に比
較的大きなノイズが発生する。このノイズは、例えば、
メモリアレイからの比較的小さな読み出し信号を増幅す
るセンスアンプに帰還され、そのレベルマージンを悪化
させてる等の問題を生じる。
含むものであるので、＠源電圧又は回路の接地電位に比
較的大きなノイズが発生する。このノイズは、例えば、
メモリアレイからの比較的小さな読み出し信号を増幅す
るセンスアンプに帰還され、そのレベルマージンを悪化
させてる等の問題を生じる。
（発明の目的〕
この発明の目的は、複数個の出力バッファを備えた半導
体集積回路装置における電源線に発生するノイズの低減
化を図るものである。
体集積回路装置における電源線に発生するノイズの低減
化を図るものである。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。
を簡単に説明すれば、下記の通りである。
すなわち、複数ビットからなるデータを外部端子から送
出する複数の出力バッファ回路のうち、分割された一方
の組の出力バッファに他の組の出力バッファの動作タイ
ミングより遅延させた入力信号を供給する３１！延回路
を設けることによって、複数個の出力バッファ回路の動
作タイミングを早いものと遅いものとにずらして、電源
線に発生するノイズのピーク値を低減させるものである
。
出する複数の出力バッファ回路のうち、分割された一方
の組の出力バッファに他の組の出力バッファの動作タイ
ミングより遅延させた入力信号を供給する３１！延回路
を設けることによって、複数個の出力バッファ回路の動
作タイミングを早いものと遅いものとにずらして、電源
線に発生するノイズのピーク値を低減させるものである
。
第１図には、この発明をマスク型ＲＯＭ （リード・オ
ンリー・メモリ）におけるデータ出力バッファ回路に通
用した場合の一実施の回路図が示されている。同図の各
回路素子は、公知の半導体集積回路の製造技術によって
、ｌ ＩＩＩの単結晶シリコンのような半導体基板上に
おいて形成される。同図において、ＰチャンネルＭＯ３
ＦＥＴは、そのチャンネル部分に直線を付することによ
って、Ｎチャンネル部分 Ｓ Ｆ ＥＴと区別している
。
ンリー・メモリ）におけるデータ出力バッファ回路に通
用した場合の一実施の回路図が示されている。同図の各
回路素子は、公知の半導体集積回路の製造技術によって
、ｌ ＩＩＩの単結晶シリコンのような半導体基板上に
おいて形成される。同図において、ＰチャンネルＭＯ３
ＦＥＴは、そのチャンネル部分に直線を付することによ
って、Ｎチャンネル部分 Ｓ Ｆ ＥＴと区別している
。
この実施例のデータ出力バッファは、特に制限されない
が、８１固からなり、８ｆｌｉのメモリアレイＭＡＲＹ
Ｏ〜ＭＡＲＹ７からの８ビツトの読み出し信号を外部端
子ＤＯ〜Ｄ７から送出する。
が、８１固からなり、８ｆｌｉのメモリアレイＭＡＲＹ
Ｏ〜ＭＡＲＹ７からの８ビツトの読み出し信号を外部端
子ＤＯ〜Ｄ７から送出する。
上記８個のデータ出力バッファのうち、メモリアレイＭ
ＡＲＹＩ〜ＭＡＲＹ３からの読み出し信号を増幅出力す
る４個のデータ出力バッファは、その１つが代表として
例示的に示されているように、メモリアレイＭＡＲＹＯ
からのメモリセルの読み出し信号を増幅するセンスアン
プＳＡＯと、このセンスアンプＳＡＯの出力を受ける出
力バッファ回路とにより構成される。上記出力バッファ
は、ＣＭＯ５Ｉ−ライステート（３状態）出力バッファ
回路により構成される。すなわち、センスアンプＳＡＯ
の増幅出力は、ナンド（ＮＡＮＤ）ゲート回路Ｇ１とノ
ア（ＮＯＲ）ゲート回路Ｇ２の一方の入力に供給される
。上記ナントゲート回路Ｇ１の他方の入力には、出力イ
ネーブル信号ＯＥが供給される。丘記ノアゲート回路Ｇ
２の他方の入力には、出力イネーブル信号ＯＥが供給さ
れる。
ＡＲＹＩ〜ＭＡＲＹ３からの読み出し信号を増幅出力す
る４個のデータ出力バッファは、その１つが代表として
例示的に示されているように、メモリアレイＭＡＲＹＯ
からのメモリセルの読み出し信号を増幅するセンスアン
プＳＡＯと、このセンスアンプＳＡＯの出力を受ける出
力バッファ回路とにより構成される。上記出力バッファ
は、ＣＭＯ５Ｉ−ライステート（３状態）出力バッファ
回路により構成される。すなわち、センスアンプＳＡＯ
の増幅出力は、ナンド（ＮＡＮＤ）ゲート回路Ｇ１とノ
ア（ＮＯＲ）ゲート回路Ｇ２の一方の入力に供給される
。上記ナントゲート回路Ｇ１の他方の入力には、出力イ
ネーブル信号ＯＥが供給される。丘記ノアゲート回路Ｇ
２の他方の入力には、出力イネーブル信号ＯＥが供給さ
れる。
これによって、チップ非選択状態等において出力イネー
ブル信号ＯＥがロウレベル（論理１０″）、ＯＥがハイ
レベル（論理１１″）の時、ナントゲート回路Ｇ１の出
力はハイレベルに、ノアゲート回路Ｇ２の出力はロウレ
ベルにされる。これにより、Ｐチャンネル出力ＭＯ３Ｆ
ＥＴＱ２とＮチャンネル出力ＭＯ３ＦＥＴＱＩとは、共
にオフ状態にされ、その出力をハイインピーダンス状態
にする。また、出力イネーブル信号ＯＥがハイレベルに
、ＯＥがロウレベルにされると、上記ナントゲート回路
Ｇ１とノアゲート回路Ｇ２が共にゲートを開くので、セ
ンスアンプＳＡＯの出力に従ってＮチャンネル出力ＭＯ
ＳＦＥＴＱＩ又はＰチャンネル出力ＭＯＳＦＥＴＱ２が
オン状態になって、出力信号を外部端子ＤＯから送出さ
せる。 他のデータ出力バッファＤＯＢＩ、ＤＯＢ２
（図示せず）及びＤＯＢ３も上記類似の回路により構
成される。
ブル信号ＯＥがロウレベル（論理１０″）、ＯＥがハイ
レベル（論理１１″）の時、ナントゲート回路Ｇ１の出
力はハイレベルに、ノアゲート回路Ｇ２の出力はロウレ
ベルにされる。これにより、Ｐチャンネル出力ＭＯ３Ｆ
ＥＴＱ２とＮチャンネル出力ＭＯ３ＦＥＴＱＩとは、共
にオフ状態にされ、その出力をハイインピーダンス状態
にする。また、出力イネーブル信号ＯＥがハイレベルに
、ＯＥがロウレベルにされると、上記ナントゲート回路
Ｇ１とノアゲート回路Ｇ２が共にゲートを開くので、セ
ンスアンプＳＡＯの出力に従ってＮチャンネル出力ＭＯ
ＳＦＥＴＱＩ又はＰチャンネル出力ＭＯＳＦＥＴＱ２が
オン状態になって、出力信号を外部端子ＤＯから送出さ
せる。 他のデータ出力バッファＤＯＢＩ、ＤＯＢ２
（図示せず）及びＤＯＢ３も上記類似の回路により構
成される。
一方、上記８（ＩＩのデータ出力バッファのうち、メモ
リアレイＭＡＲＹ４〜ＭＡＲＹ７からの読み出し信号を
増幅出力する４１ｍのデータ出力バッファは、その１つ
が代表として例示的に示されているように、メモリアレ
イＭＡＲＹＯからのメモリセルの読み出し信号を増幅す
るセンスアンプＳＡ４と、このセンスアンプＳＡ４の出
力を受けて、それを遅延させるための縦列形態のインバ
ータ回路ＩＶＩ、ＩＶ２と、この遅延出力を受ける出力
バッファ回路とにより構成される。上記遅延回路ＩＶＩ
、ＩＶ２による遅延時間は、上記データ出力バッファＤ
Ｏ８３等の動作時間より大きな時間に設定される。上記
出力バッファは、上記同様にＣＭＯＳトライステート（
３状恕）出力バッファ回路により構成される。すなわち
、遅延回路を構成するインバータ回路ＩＶ２の出力は、
ナンドゲ−ト回路Ｇ３とノアゲート回路Ｇ４の一方の入
力に供給される。上記ナントゲート回路Ｇ１の他方の入
力には、出力イネーブル信号ＯＥが供給される。上記ノ
アゲート回路Ｇ２の他方の入力には、出力イネーブル信
号ＯＥが供給される。これによって、上記同様にチップ
非選択状態等において出力イネーブル信号ＯＥがロウレ
ベル（論理“０”）、ＯＥがハイレベル（論理“１”）
の時、ナントゲート回路Ｇ３の出力はハイレベルに、ノ
アゲートｌ１ｆｆｌ路Ｇ４の出力はロウレベルにされる
。これにより、Ｐチャンネル出力ＭＯ５ＦＥ１”Ｑ４と
Ｎチャンネル出力ＭＯ３ＦＥＴＱ３とは、共にオフ状態
にされ、その出力をハイインピーダンス状態にする。ま
た、出力イネーブル信号ＯＥがハイレベルに、ＯＥがロ
ウレベルにされると、上記ナントゲート回路Ｇ３とノア
ゲート回路Ｇ４が共にゲートを開くので、センスアンプ
ＳＡ４の遅延出力に従ってＮチャンネル出力ＭＯＳ Ｆ
ＥＴＱ １又はＰチャ、ンネル出力ＭＯ５ＦＥＴＱ２
がオン状態になって、その出力信号を外部端子Ｄ４から
送出させる。他のデータ出力バッファＤＯＢ５．ＤＯＢ
６（図示せず）及びＤＯＢ７も上記類似の回路により構
成される。
リアレイＭＡＲＹ４〜ＭＡＲＹ７からの読み出し信号を
増幅出力する４１ｍのデータ出力バッファは、その１つ
が代表として例示的に示されているように、メモリアレ
イＭＡＲＹＯからのメモリセルの読み出し信号を増幅す
るセンスアンプＳＡ４と、このセンスアンプＳＡ４の出
力を受けて、それを遅延させるための縦列形態のインバ
ータ回路ＩＶＩ、ＩＶ２と、この遅延出力を受ける出力
バッファ回路とにより構成される。上記遅延回路ＩＶＩ
、ＩＶ２による遅延時間は、上記データ出力バッファＤ
Ｏ８３等の動作時間より大きな時間に設定される。上記
出力バッファは、上記同様にＣＭＯＳトライステート（
３状恕）出力バッファ回路により構成される。すなわち
、遅延回路を構成するインバータ回路ＩＶ２の出力は、
ナンドゲ−ト回路Ｇ３とノアゲート回路Ｇ４の一方の入
力に供給される。上記ナントゲート回路Ｇ１の他方の入
力には、出力イネーブル信号ＯＥが供給される。上記ノ
アゲート回路Ｇ２の他方の入力には、出力イネーブル信
号ＯＥが供給される。これによって、上記同様にチップ
非選択状態等において出力イネーブル信号ＯＥがロウレ
ベル（論理“０”）、ＯＥがハイレベル（論理“１”）
の時、ナントゲート回路Ｇ３の出力はハイレベルに、ノ
アゲートｌ１ｆｆｌ路Ｇ４の出力はロウレベルにされる
。これにより、Ｐチャンネル出力ＭＯ５ＦＥ１”Ｑ４と
Ｎチャンネル出力ＭＯ３ＦＥＴＱ３とは、共にオフ状態
にされ、その出力をハイインピーダンス状態にする。ま
た、出力イネーブル信号ＯＥがハイレベルに、ＯＥがロ
ウレベルにされると、上記ナントゲート回路Ｇ３とノア
ゲート回路Ｇ４が共にゲートを開くので、センスアンプ
ＳＡ４の遅延出力に従ってＮチャンネル出力ＭＯＳ Ｆ
ＥＴＱ １又はＰチャ、ンネル出力ＭＯ５ＦＥＴＱ２
がオン状態になって、その出力信号を外部端子Ｄ４から
送出させる。他のデータ出力バッファＤＯＢ５．ＤＯＢ
６（図示せず）及びＤＯＢ７も上記類似の回路により構
成される。
なお、この実施例において、遅延回路として縦列形態に
された２個のインバータ回路を用いたのは、インバータ
回路の増幅作用により出力バッファ回路の入力端子に供
給される駆動信号のレベルが低下してしまうのを防止す
るものである。すわなち、受動素子等により構成された
積分回路等を用いると、センスアンプで増幅した駆動信
号のレベルが低下して、出力段回路における必要な駆動
能力が得られない場合があるからである。
された２個のインバータ回路を用いたのは、インバータ
回路の増幅作用により出力バッファ回路の入力端子に供
給される駆動信号のレベルが低下してしまうのを防止す
るものである。すわなち、受動素子等により構成された
積分回路等を用いると、センスアンプで増幅した駆動信
号のレベルが低下して、出力段回路における必要な駆動
能力が得られない場合があるからである。
第２図には、上記出力バッファの動作によって生じる回
路の接地線Ｖｓｓに発生するノイズの波形図が示されて
いる。この実施例では、４ｆｌｌの出力バッファの入力
には、センスアンプからの出力信号が直接供給される。
路の接地線Ｖｓｓに発生するノイズの波形図が示されて
いる。この実施例では、４ｆｌｌの出力バッファの入力
には、センスアンプからの出力信号が直接供給される。
したがりて、４個の出力バッファの動作によって出力信
号ＤＯ−Ｄ３を形成する時にノイズＶｓｓが発生する。
号ＤＯ−Ｄ３を形成する時にノイズＶｓｓが発生する。
また、上記遅延回路によって遅延された入力信号が供給
される残り４個の出力バツアアが動作を開始する。この
残り４個の出力バッファの動作によって出力信号Ｄ４〜
Ｄ７を形成するとき、再びノイズＶｓｓが発生する。こ
れにより、半導体集−回路装置としては、出力バッファ
の動作によって電源線に流れる！ｉ流が時間的に半減さ
れるため、そのノイズレベルも半減できる。
される残り４個の出力バツアアが動作を開始する。この
残り４個の出力バッファの動作によって出力信号Ｄ４〜
Ｄ７を形成するとき、再びノイズＶｓｓが発生する。こ
れにより、半導体集−回路装置としては、出力バッファ
の動作によって電源線に流れる！ｉ流が時間的に半減さ
れるため、そのノイズレベルも半減できる。
＋１）この実施例では、比較的大きな電流を流す必要の
ある複数個の出力バッファが同時に動作することなく、
遅延回路により設定された時間差に従って分割されて時
系列的動作するものとなる。これにより、ＩＩ電源線発
生ずるノイズを小さく抑えることができるという効果が
得られる。
ある複数個の出力バッファが同時に動作することなく、
遅延回路により設定された時間差に従って分割されて時
系列的動作するものとなる。これにより、ＩＩ電源線発
生ずるノイズを小さく抑えることができるという効果が
得られる。
（２）上記（１）により、電源線に発生するノイズを低
減できるから、センスアンプの入力レベルマージンや電
源電圧マージン又は入力特性等の特性不良を防止するこ
とができるという効果が得られる。
減できるから、センスアンプの入力レベルマージンや電
源電圧マージン又は入力特性等の特性不良を防止するこ
とができるという効果が得られる。
以上０本発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない０例えば、マスク型Ｒ
ＯＭにおいて、読み出しビット数は、１６ビツト等必要
に応じて種々の変形を採ることができる。また、遅延回
路の遅延時間は２種類以上に設定して出力バッファの動
作タイミングを３分割以上にするものであってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない０例えば、マスク型Ｒ
ＯＭにおいて、読み出しビット数は、１６ビツト等必要
に応じて種々の変形を採ることができる。また、遅延回
路の遅延時間は２種類以上に設定して出力バッファの動
作タイミングを３分割以上にするものであってもよい。
以上本発明者によってなされた発明をその背景となった
利用分野であるマスク型ＲＯＭに通用した場合ついて説
明したが、それに限定されるものではなく、例えば、他
ビット構成の各種半導体記憶装置の他、マイクロプロセ
ッサ等における出力バッファ等にも利用できるものであ
る。
利用分野であるマスク型ＲＯＭに通用した場合ついて説
明したが、それに限定されるものではなく、例えば、他
ビット構成の各種半導体記憶装置の他、マイクロプロセ
ッサ等における出力バッファ等にも利用できるものであ
る。
第１図は、この発明をマスク型ＲＯＭのデータ出力バッ
ファに通用した場合の一実施例を示す回路図、 第２図は、その動作による電源線に発生するノイズの波
形図である。 ＭＡＲＹＯ〜ＭＡＲＹ？・・メモリアレイ、ＤＯＢ３．
ＤＯＢ７・・データ出力バッファ、ＳＡＯ，ＳＡ４・・
センスアンプ 代理人弁理士 高橋 門人４″− 第 ２ 図 ０４−４）？覧−嶋一
ファに通用した場合の一実施例を示す回路図、 第２図は、その動作による電源線に発生するノイズの波
形図である。 ＭＡＲＹＯ〜ＭＡＲＹ？・・メモリアレイ、ＤＯＢ３．
ＤＯＢ７・・データ出力バッファ、ＳＡＯ，ＳＡ４・・
センスアンプ 代理人弁理士 高橋 門人４″− 第 ２ 図 ０４−４）？覧−嶋一
Claims (1)
- 【特許請求の範囲】 １、複数ビットからなるデータを外部端子から送出する
複数の出力バッファ回路と、上記複数の出力バッファの
うち、分割された一方の組の出力バッファに他の組の出
力バッファの動作タイミングより遅延させた入力信号を
供給する遅延回路とを含むことを特徴とする半導体集積
回路装置。 ２、上記遅延回路は、縦列形態とされた偶数個のインバ
ータ回路により構成されるものであることを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238395A JPS61117785A (ja) | 1984-11-14 | 1984-11-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59238395A JPS61117785A (ja) | 1984-11-14 | 1984-11-14 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61117785A true JPS61117785A (ja) | 1986-06-05 |
Family
ID=17029558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59238395A Pending JPS61117785A (ja) | 1984-11-14 | 1984-11-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61117785A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0192993A (ja) * | 1987-10-02 | 1989-04-12 | Nec Corp | 半導体メモリ |
| JPH01138814A (ja) * | 1987-07-31 | 1989-05-31 | Toshiba Corp | 半導体集積回路 |
| US6262617B1 (en) | 1992-08-31 | 2001-07-17 | Stmicroelectronics, Inc. | Integrated circuit output driver |
-
1984
- 1984-11-14 JP JP59238395A patent/JPS61117785A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01138814A (ja) * | 1987-07-31 | 1989-05-31 | Toshiba Corp | 半導体集積回路 |
| JPH0799639B2 (ja) * | 1987-07-31 | 1995-10-25 | 株式会社東芝 | 半導体集積回路 |
| JPH0192993A (ja) * | 1987-10-02 | 1989-04-12 | Nec Corp | 半導体メモリ |
| US6262617B1 (en) | 1992-08-31 | 2001-07-17 | Stmicroelectronics, Inc. | Integrated circuit output driver |
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