JPS61214532A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS61214532A JPS61214532A JP5456085A JP5456085A JPS61214532A JP S61214532 A JPS61214532 A JP S61214532A JP 5456085 A JP5456085 A JP 5456085A JP 5456085 A JP5456085 A JP 5456085A JP S61214532 A JPS61214532 A JP S61214532A
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- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体集積回路技術に関し、例えば出力回
路が制御信号によりＯＮ （導通）状態となる半導体集
積回路における電源配線の引込み方式に利用して特に有
効な技術に関する。
路が制御信号によりＯＮ （導通）状態となる半導体集
積回路における電源配線の引込み方式に利用して特に有
効な技術に関する。
［背景技術］
１９８３年９月２６日発行の日経エレクトロニクス誌１
２５頁から１３９頁にも示されるように、スタティック
ＲＡＭの大容量化、高速化が進んでいる。まず、スタテ
ィックＲＡＭの構成を以下簡単に説明する。
２５頁から１３９頁にも示されるように、スタティック
ＲＡＭの大容量化、高速化が進んでいる。まず、スタテ
ィックＲＡＭの構成を以下簡単に説明する。
第４図は、本発明者等によって出願前に開発された半導
体記憶装置の全体構成の一例を示す。
体記憶装置の全体構成の一例を示す。
同図に示す記憶装置１００は、多数の記憶セルＭを行と
列のマトリックス状に配列した記憶マット１０、この記
憶マット１０内の記憶セルをアドレスデータＡｉに基づ
いて選択するためのＸデコーダ・ドライバ２０およびＹ
デコーダ３０などを有する。
列のマトリックス状に配列した記憶マット１０、この記
憶マット１０内の記憶セルをアドレスデータＡｉに基づ
いて選択するためのＸデコーダ・ドライバ２０およびＹ
デコーダ３０などを有する。
Ｘデコーダ・ドライバ２０は、アドレスデータＡｉの下
位（上位）ビットデータをデコードして択一的な選択信
号Ｘｏ−＝Ｘｍを作成する。この選択信号Ｘ ｏ ＝
Ｘ ｍは、上記記憶マットｌＯの行方向に布線されたワ
ード線Ｗに与えられる。
位（上位）ビットデータをデコードして択一的な選択信
号Ｘｏ−＝Ｘｍを作成する。この選択信号Ｘ ｏ ＝
Ｘ ｍは、上記記憶マットｌＯの行方向に布線されたワ
ード線Ｗに与えられる。
Ｙデコーダ３０は、アドレスデータＡｉの上位（下位）
ビットデータをデコードして択一的な選択信号ＹＯ〜Ｙ
ｎ作成する。この選択信号Ｙｏ〜ＹｎはＹ選択スイッチ
列（コラム・スイッチ列）４０に与えられる。そして、
このＹ選択スイッチ列４０によって、上記記憶マット１
０の列方向に２本づつ対になって布線された相補データ
線対り。
ビットデータをデコードして択一的な選択信号ＹＯ〜Ｙ
ｎ作成する。この選択信号Ｙｏ〜ＹｎはＹ選択スイッチ
列（コラム・スイッチ列）４０に与えられる。そして、
このＹ選択スイッチ列４０によって、上記記憶マット１
０の列方向に２本づつ対になって布線された相補データ
線対り。
Ｄを選択する。
以上のようにして、記憶マットｌＯ内の記憶セルＭが行
方向および列方向からそれぞれ選択されるようになって
いる。アドレスデータＡｉに基づいて選択された行と列
の交差箇所に接続されている記憶セルＭは、その選択さ
れた相補データ線対り、ＤおよびＹ選択スイッチ列４０
を介して共通データ線Ｌ１ｔＬ２に接続される。そして
、この共通データ線Ｌ１ｒＬ２に現われる電位の変化が
続出センス回路５０によって検出され、この検出結果が
データ出力バッファ制御信号ＤＯＣによりＯＮ （導通
）されるデータ出力バッファ回路り。
方向および列方向からそれぞれ選択されるようになって
いる。アドレスデータＡｉに基づいて選択された行と列
の交差箇所に接続されている記憶セルＭは、その選択さ
れた相補データ線対り、ＤおよびＹ選択スイッチ列４０
を介して共通データ線Ｌ１ｔＬ２に接続される。そして
、この共通データ線Ｌ１ｒＬ２に現われる電位の変化が
続出センス回路５０によって検出され、この検出結果が
データ出力バッファ制御信号ＤＯＣによりＯＮ （導通
）されるデータ出力バッファ回路り。
Ｂを介して、記憶データの読出出力信号Ｄｏｕｔとなる
。
。
ところで、データ出力バッファ回路ＤＯＢを構成する最
終段のＭＩＳＦＥＴ （絶縁ゲート型電界効果トランジ
スタ）は、ＯＮ抵抗を小さくするためチャネル幅Ｗが大
きなサイズに形成され、比較的大きな電流が流れるよう
になっている。そのため、出力信号がハイレベルからロ
ウレベル等に変化するときに出力バッファ回路に大きな
電流が流れ、電源ラインの持つインピーダンスによって
電源電圧が変動してしまう、その結果、電源ラインを共
通にする内部回路や入力回路へ出力バッファ回路ＤＯＢ
で発生した電源ノイズが伝わって誤動作を引き起こすお
それがある。
終段のＭＩＳＦＥＴ （絶縁ゲート型電界効果トランジ
スタ）は、ＯＮ抵抗を小さくするためチャネル幅Ｗが大
きなサイズに形成され、比較的大きな電流が流れるよう
になっている。そのため、出力信号がハイレベルからロ
ウレベル等に変化するときに出力バッファ回路に大きな
電流が流れ、電源ラインの持つインピーダンスによって
電源電圧が変動してしまう、その結果、電源ラインを共
通にする内部回路や入力回路へ出力バッファ回路ＤＯＢ
で発生した電源ノイズが伝わって誤動作を引き起こすお
それがある。
従来、電源ラインを共通とする回路間の電源ノイズによ
る誤動作を防止する方法として、各回路ブロックごとに
、１個の電源パッドから各回路ブロックごとに別々の電
源配線を引き出して電源電圧を供給するようにした発明
が提案されている（例えば特願昭５９−３８５１９号）
。
る誤動作を防止する方法として、各回路ブロックごとに
、１個の電源パッドから各回路ブロックごとに別々の電
源配線を引き出して電源電圧を供給するようにした発明
が提案されている（例えば特願昭５９−３８５１９号）
。
しかしながら、上記のように各回路ブロックごとに電源
ラインを分割して配設する方式では、電源ラインのイン
ピーダンスによる電源ノイズの影響は減少できても、電
源パッドを共通にしているため、出力回路が動作したと
きにボンディング・ワイヤやリードフレームの持つイン
ダクタンスによって生ずる電源電圧の変動の影響をなく
すことはできない。
ラインを分割して配設する方式では、電源ラインのイン
ピーダンスによる電源ノイズの影響は減少できても、電
源パッドを共通にしているため、出力回路が動作したと
きにボンディング・ワイヤやリードフレームの持つイン
ダクタンスによって生ずる電源電圧の変動の影響をなく
すことはできない。
一方１本出願人等は、スタティックＲＡＭの低消費電力
化、高速化の観点から研究を進め、スタティックＲＡＭ
をバイポーラトランジスタ、ＭＯＳトランジスタの両方
を用いて構成する技術を開発した。その概略を述べると
以下のようなものである。すなわち半導体メモリ内のア
ドレス回路。
化、高速化の観点から研究を進め、スタティックＲＡＭ
をバイポーラトランジスタ、ＭＯＳトランジスタの両方
を用いて構成する技術を開発した。その概略を述べると
以下のようなものである。すなわち半導体メモリ内のア
ドレス回路。
タイミング回路などにおいて、長距離の信号線を充電お
よび放電する出力トランジスタ及びファンアウトの大き
な出力トランジ、スタはバイポーラトランジスタにより
構成され、論理処理１例えば反転、非反転、ＮＡＮＤ、
ＮＯＲ等の処理を行う論理回路は、０Ｍ０８回路より構
成されている。０Ｍ０５回路によって構成された論理回
路は低消費電力であり、この論理回路の出力信号は低出
力インピーダンスのバイポーラ出力トランジスタを介し
て長距離の信号線に伝達される。低出力インピーダンス
であるバイポーラ出力トランジスタを用いて出力信号を
信号線に伝えるようにしたことにより信号線の浮遊容量
に対する信号伝播遅延時間の依存性を小さくすることが
できる作用によって、低消費電力で高速度の半導体メモ
リが得られるというものである。
よび放電する出力トランジスタ及びファンアウトの大き
な出力トランジ、スタはバイポーラトランジスタにより
構成され、論理処理１例えば反転、非反転、ＮＡＮＤ、
ＮＯＲ等の処理を行う論理回路は、０Ｍ０８回路より構
成されている。０Ｍ０５回路によって構成された論理回
路は低消費電力であり、この論理回路の出力信号は低出
力インピーダンスのバイポーラ出力トランジスタを介し
て長距離の信号線に伝達される。低出力インピーダンス
であるバイポーラ出力トランジスタを用いて出力信号を
信号線に伝えるようにしたことにより信号線の浮遊容量
に対する信号伝播遅延時間の依存性を小さくすることが
できる作用によって、低消費電力で高速度の半導体メモ
リが得られるというものである。
上記したバイポーラ・０ＭＯ３混在技術を用いた高速、
低消費電力のＳＲＡＭ技術にもとづき。
低消費電力のＳＲＡＭ技術にもとづき。
本発明者等はさらに電源ノイズの影響を検討した。
第５図には、上記バイポー９０ＭＯ５混在技術を用いた
スタティックＲＡＭの内部回路の一部を示すものであっ
て、同様に本発明者等により開発されたものである。
スタティックＲＡＭの内部回路の一部を示すものであっ
て、同様に本発明者等により開発されたものである。
同図には、情報を保持しているメモリセルＭと、センス
アンプＳＡと、このセンスアンプの出力を更に増幅する
データ出力中間アンプＤＯＩＡおよびデータ出力バッフ
ァ回路ＤＯＢの一例を示す。
アンプＳＡと、このセンスアンプの出力を更に増幅する
データ出力中間アンプＤＯＩＡおよびデータ出力バッフ
ァ回路ＤＯＢの一例を示す。
各相補データ線対り、Ｄは、それぞれその一端がプルア
ップ用ＭＯ８電界効果トランジスタＱｌｙＱ２を介して
共通電源Ｖｃｃに接続され、その他端が上記Ｙスイッチ
列内のＹ選択スイッチ（コラム・スイッチ）Ｑｓ＝ Ｑ
４を介して上記共通データ線Ｌ１＊Ｌ２に接続されるよ
うになっている。従つて、この共通データ線Ｌ１＋Ｌ２
に相補的に現われる電位の変化を読出センス回路ＳＡに
よって検出することにより１選択された記憶セルＭに書
込まれた記憶情報を読出すことができる。上記Ｙ選択ス
イッチ列４０内の各選択スイッチＱ３−Ｑ４はそれぞれ
ＭＯ８電界効果トランジスタを用いて構成されている。
ップ用ＭＯ８電界効果トランジスタＱｌｙＱ２を介して
共通電源Ｖｃｃに接続され、その他端が上記Ｙスイッチ
列内のＹ選択スイッチ（コラム・スイッチ）Ｑｓ＝ Ｑ
４を介して上記共通データ線Ｌ１＊Ｌ２に接続されるよ
うになっている。従つて、この共通データ線Ｌ１＋Ｌ２
に相補的に現われる電位の変化を読出センス回路ＳＡに
よって検出することにより１選択された記憶セルＭに書
込まれた記憶情報を読出すことができる。上記Ｙ選択ス
イッチ列４０内の各選択スイッチＱ３−Ｑ４はそれぞれ
ＭＯ８電界効果トランジスタを用いて構成されている。
上記Ｙ選択スイッチＱ３＝Ｑ４は、非選択時つまり有効
なアドレスデータが入力されていないときには、すべて
ＯＦＦ （非導通）となる。
なアドレスデータが入力されていないときには、すべて
ＯＦＦ （非導通）となる。
センスアンプＳＡは、エミッタ結合された一対のバイポ
ーラ型差動トランジスタ’ｒ２１ｅ ’ｒ２２と定電流
源ＭＩＳＦＥＴＴ２Ｏとから構成される。
ーラ型差動トランジスタ’ｒ２１ｅ ’ｒ２２と定電流
源ＭＩＳＦＥＴＴ２Ｏとから構成される。
定電流源ＭＩ ５ＦＥＴＴ２．のゲート電極に適当な選
択制御信号Ｓｌが印加されると、センスアンプＳＡはセ
ンス動作を実行する。
択制御信号Ｓｌが印加されると、センスアンプＳＡはセ
ンス動作を実行する。
タイミング発生回路からデータ出力中間アンプＤＯＩＡ
の定電流源Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｔ ２ ａ〜Ｔ２
Ｂのゲート電極にハイレベルの内部チップセレクト信号
Ｃ８が印加されると、データ出力中間アンプＤＯＩＡは
増幅動作を実行する。
の定電流源Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｔ ２ ａ〜Ｔ２
Ｂのゲート電極にハイレベルの内部チップセレクト信号
Ｃ８が印加されると、データ出力中間アンプＤＯＩＡは
増幅動作を実行する。
従って、センスアンプＳＡの出力信号は、ベース接地ト
ランジスタＴ２フ、Ｔ２８．エミッタ・フォロワ・トラ
ンジスタＴ２９ ｖ Ｔ３０ 、出力ＭＩ ５ＦＥＴＴ
３５−Ｔｓａを介して、データ出力中間アンプＤＯＩＡ
の出力ノードＮ１１に伝達される。データ出力バッファ
回路ＤＯＢには、タイミング発生回路から出力されるデ
ータ出力バッフ７制御信号ＤＯＣが供給される。
ランジスタＴ２フ、Ｔ２８．エミッタ・フォロワ・トラ
ンジスタＴ２９ ｖ Ｔ３０ 、出力ＭＩ ５ＦＥＴＴ
３５−Ｔｓａを介して、データ出力中間アンプＤＯＩＡ
の出力ノードＮ１１に伝達される。データ出力バッファ
回路ＤＯＢには、タイミング発生回路から出力されるデ
ータ出力バッフ７制御信号ＤＯＣが供給される。
データ出力バッファ回路ＤＯＢは、ＭＩＳＦＥＴＴ３９
１Ｔ４０からなる純ＣＭＯＳインバータ。
１Ｔ４０からなる純ＣＭＯＳインバータ。
トランジスタＴ４１〜Ｔ４８からなる準ＣＭＯ５・２人
力ＮＡＮＤ回路、トランジスタＴ４．〜Ｔ５６からなる
準ＣＭＯ３・２人力ＮＯＲ回路およびＰチャンネル型ス
イソチ用Ｍ Ｉ Ｓ ＦＥＴＴＢ ？ 。
力ＮＡＮＤ回路、トランジスタＴ４．〜Ｔ５６からなる
準ＣＭＯ３・２人力ＮＯＲ回路およびＰチャンネル型ス
イソチ用Ｍ Ｉ Ｓ ＦＥＴＴＢ ？ 。
Ｎチャンネル型スイソチ用ＭＩＳＦＥＴＴ６ａ。
Ｐチャンネル現出力用ＭＩＳＦＥＴＴｓｓ、Ｎチャンネ
ル型出力用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｔ ｅ ａとから
構成されている。
ル型出力用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｔ ｅ ａとから
構成されている。
データ出力バッファ制御信号ＤＯＣがハイレベルの時は
、スイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｔ ｓ ７とＴ
ｓａがオンとなり、これよって出力用Ｍ Ｉ Ｓ ＦＥ
ＴＴ’ｓｓとＴ’ｇｏが同時にオフとなるため、データ
出力バッフ７回路ＤＯＢの出力Ｄ ｏ ｕ ｔはハイ・
インピーダンス（フローティング）状態となる。
、スイッチ用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｔ ｓ ７とＴ
ｓａがオンとなり、これよって出力用Ｍ Ｉ Ｓ ＦＥ
ＴＴ’ｓｓとＴ’ｇｏが同時にオフとなるため、データ
出力バッフ７回路ＤＯＢの出力Ｄ ｏ ｕ ｔはハイ・
インピーダンス（フローティング）状態となる。
情報の読出し時には、データ出力バッファ制御信号ＤＯ
ｃはロウレベルとなり、スイッチ用ＭＩＳＦＥＴＴ６７
とＴ’ｓａはオフとなり、データ出力中間アンプＤＯＩ
Ａの出力ノードＮ１１の信号レベルに応答した準ＣＭＯ
５・２人力ＮＯＲ回路の出力によって出力用ＭＩＳＦＥ
ＴＴｓｓとＴａ２のゲート電極が制御され、出力端子Ｄ
ｏｕｔより有効データが得られる。
ｃはロウレベルとなり、スイッチ用ＭＩＳＦＥＴＴ６７
とＴ’ｓａはオフとなり、データ出力中間アンプＤＯＩ
Ａの出力ノードＮ１１の信号レベルに応答した準ＣＭＯ
５・２人力ＮＯＲ回路の出力によって出力用ＭＩＳＦＥ
ＴＴｓｓとＴａ２のゲート電極が制御され、出力端子Ｄ
ｏｕｔより有効データが得られる。
出力用ＭＩＳＦＥＴＴｓｓ＋ Ｔｏｏのオン抵抗を小と
するため、これらのＭＩＳＦＥＴのチャンネル幅は極め
て大きな値に設定されている。すると、これらのＭ Ｉ
Ｓ ＦＥＴＴｓ ｓ ｖ Ｔｏ ｏのゲート容量は極
めて大きなものとなる。しかし、準ＣＭＯ５・２人力Ｎ
ＯＲ回路の出力部はバイポーラ出力トランジスタ’ｒ４
７ ＊ ’ｒ４８により構成され、準ＣＭＯ８・２人力
ＮＯＲ回路の出力部はバイポーラ出力トランジスタＴＳ
＠、Ｔ、、により構成されている。そのため、これらの
出力用ＭＩＳＦＥＴＴｓ ｓ ｔ Ｔ６ｏのゲート容量
の充電・放電は高速度で実行される。
するため、これらのＭＩＳＦＥＴのチャンネル幅は極め
て大きな値に設定されている。すると、これらのＭ Ｉ
Ｓ ＦＥＴＴｓ ｓ ｖ Ｔｏ ｏのゲート容量は極
めて大きなものとなる。しかし、準ＣＭＯ５・２人力Ｎ
ＯＲ回路の出力部はバイポーラ出力トランジスタ’ｒ４
７ ＊ ’ｒ４８により構成され、準ＣＭＯ８・２人力
ＮＯＲ回路の出力部はバイポーラ出力トランジスタＴＳ
＠、Ｔ、、により構成されている。そのため、これらの
出力用ＭＩＳＦＥＴＴｓ ｓ ｔ Ｔ６ｏのゲート容量
の充電・放電は高速度で実行される。
注目すべきことは、本実施例のＢ ｉ −０ＭＯ３型の
スタティックＲＡＭでは、出力Ｄｏｕｔの立上がりと立
下がりが完全ＭＯＳ型のスタティックＲＡＭに比べて高
速（２ｍ３〜３ｍ８）で行なわれるため、瞬間的に大き
な電流（３０ｍＡ〜５０ｍＡ）が流れ、ポンディングパ
ッドに接続された ・ボンディングワイヤやリードフレ
ームの各インダクタンスＬａｗ、ＬＬ、により電源電圧
Ｖｃｃ又はＧＮＤが変動（±５００ｍＶ）する。
スタティックＲＡＭでは、出力Ｄｏｕｔの立上がりと立
下がりが完全ＭＯＳ型のスタティックＲＡＭに比べて高
速（２ｍ３〜３ｍ８）で行なわれるため、瞬間的に大き
な電流（３０ｍＡ〜５０ｍＡ）が流れ、ポンディングパ
ッドに接続された ・ボンディングワイヤやリードフレ
ームの各インダクタンスＬａｗ、ＬＬ、により電源電圧
Ｖｃｃ又はＧＮＤが変動（±５００ｍＶ）する。
この電源のノイズ（Ｖｎｏｉｓｅ）は、下式により示さ
れる。
れる。
Ｖｎｏｉｓｅ＝ （ＶＬＦ＋Ｌｓｗ）ｄ ｉ／ｄｔｉは
流れる電源であり、ｔは出力データの立上り。
流れる電源であり、ｔは出力データの立上り。
立下り時間を示す。
この様に、Ｂｉ−ＣＭＯ８型のスタティックＲＡＭでは
、高速であるがために電源ノイズが大きく、１つの電源
パッドからすべての内部回路に電源を供給すると、デコ
ーダ等に使用される論理回路のロジック入力スレッシュ
−ホールドｖｉＬがへ変化し、誤動作するおそれがある
。
、高速であるがために電源ノイズが大きく、１つの電源
パッドからすべての内部回路に電源を供給すると、デコ
ーダ等に使用される論理回路のロジック入力スレッシュ
−ホールドｖｉＬがへ変化し、誤動作するおそれがある
。
［発明の目的］
この発明の目的は、出力回路の動作が駆動信号により制
御される半導体集積回路において、出力回路の動作によ
って発生する電源ノイズが内部回路や入力回路に伝わっ
て誤動作を引き起こすのを防止できるような半導体集積
回路技術を提供することにある。
御される半導体集積回路において、出力回路の動作によ
って発生する電源ノイズが内部回路や入力回路に伝わっ
て誤動作を引き起こすのを防止できるような半導体集積
回路技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明かにな
るであろう。
ついては１本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、出力回路が制御信号によりＯＮ、ＯＦＦする
記憶装置において、電源パッドを少くとも出力回路と他
の回路とで各々別個に形成し、かつ共通のリード端子か
ら各電源パッドに別々のボンディング・ワイヤでそれぞ
れ接続してやることにより、出力回路が駆動信号により
動作したときにボンディング・ワイヤの持つインダクタ
ンスによって発生する電源ノイズを内部回路や入力回路
に伝わりに＜＜シて、電源ノイズによる回路の誤動作を
防止するという上記目的を達成するものである。
記憶装置において、電源パッドを少くとも出力回路と他
の回路とで各々別個に形成し、かつ共通のリード端子か
ら各電源パッドに別々のボンディング・ワイヤでそれぞ
れ接続してやることにより、出力回路が駆動信号により
動作したときにボンディング・ワイヤの持つインダクタ
ンスによって発生する電源ノイズを内部回路や入力回路
に伝わりに＜＜シて、電源ノイズによる回路の誤動作を
防止するという上記目的を達成するものである。
以下この発明を実施例とともに詳細に説明する。
［実施例］
第１図には、本発明をＢ ｉ −０ＭＯ３型のスタティ
ックＲＡＭに適用した場合のレイアウトの一実施例が示
されている。図中鎖線Ａで囲まれた各回路ブロックは、
半導体集積回路技術によって単結晶シリコン基板のよう
な一個の半導体チップ上において形成される。
ックＲＡＭに適用した場合のレイアウトの一実施例が示
されている。図中鎖線Ａで囲まれた各回路ブロックは、
半導体集積回路技術によって単結晶シリコン基板のよう
な一個の半導体チップ上において形成される。
本実施例のスタティックＲＡＭは、メモリアレイ部が４
つのメモリマットＭ−ＭＡ７１〜Ｍ−ＭＡＴ４に分割さ
れ、各メモリマットＭ−ＭＡＴ１〜Ｍ−ＭＡＴ４内には
、公知の高抵抗負荷形のメモリセルが例えば１２８行×
１２８列のようなマトリックス状に配設されている。
つのメモリマットＭ−ＭＡ７１〜Ｍ−ＭＡＴ４に分割さ
れ、各メモリマットＭ−ＭＡＴ１〜Ｍ−ＭＡＴ４内には
、公知の高抵抗負荷形のメモリセルが例えば１２８行×
１２８列のようなマトリックス状に配設されている。
上記メモリマットＭ−ＭＡＴ ＬとＭ−ＭＡＴ２との間
およびメモリマットＭ−ＭＡＴ３とＭ−ＭＡＴ４との間
には、両側にワード線選択駆動回路Ｘ−ＤＲＩとＸ−Ｄ
Ｒ２とを有するＸデコーダｘ 、−−ＤＥ
Ｃｌと１両側にワード線選択駆動回路Ｘ−ＤＲ３とＸ−
ＤＲ４を有するＸデコーダＸ−ＤＥＣ２とがそれぞれ配
設されている。
およびメモリマットＭ−ＭＡＴ３とＭ−ＭＡＴ４との間
には、両側にワード線選択駆動回路Ｘ−ＤＲＩとＸ−Ｄ
Ｒ２とを有するＸデコーダｘ 、−−ＤＥ
Ｃｌと１両側にワード線選択駆動回路Ｘ−ＤＲ３とＸ−
ＤＲ４を有するＸデコーダＸ−ＤＥＣ２とがそれぞれ配
設されている。
また、各メモリマットＭ−ＭＡＴ１〜Ｍ−ＭＡＴ４の一
側（図では下側）には、各マット内に配設されたデータ
線対を、コモンデータ線対に接続させるためのカラムス
イッチ群Ｙ−３ＷＩ〜Ｙ−８Ｗ４と、これらのカラムス
イッチ群内のアドレス信号Ａ７〜Ａｔｓに対応する一対
のカラムスイヅチを選択的にオン状態にさせるＹデコー
ダＹ−ＤＥＣＩ〜Ｙ−ＤＥＣ４およびセンスアンプ、書
込みドライバ列ＳＡ、ＷＤＩ〜ＳＡ、ＷＤ４が配設され
ている。
側（図では下側）には、各マット内に配設されたデータ
線対を、コモンデータ線対に接続させるためのカラムス
イッチ群Ｙ−３ＷＩ〜Ｙ−８Ｗ４と、これらのカラムス
イッチ群内のアドレス信号Ａ７〜Ａｔｓに対応する一対
のカラムスイヅチを選択的にオン状態にさせるＹデコー
ダＹ−ＤＥＣＩ〜Ｙ−ＤＥＣ４およびセンスアンプ、書
込みドライバ列ＳＡ、ＷＤＩ〜ＳＡ、ＷＤ４が配設され
ている。
さらに、上記メモリマットＭ−ＭＡＴ１〜Ｍ−ＭＡＴ４
の両側方には、外部から供給されるアドレス信号Ａ □
＝ Ａ １ ｇ、に基づいて、上記ＸデコーダＸ−Ｄ
ＥＣＩ、Ｘ−ＤＥＣ２やＹデコーダＹ−ＤＥＣＩ〜Ｙ−
ＤＥＣ４に対する内部アドレス信号を形成するＸアドレ
スバラフッ回路Ｘ−ＡＤＢｌ、Ｘ−ＡＤＢ２およびＹア
ドレスバラフッ回路Ｙ−ＡＤＢ １．Ｙ−ＡＤＢ２が配
設されている。
の両側方には、外部から供給されるアドレス信号Ａ □
＝ Ａ １ ｇ、に基づいて、上記ＸデコーダＸ−Ｄ
ＥＣＩ、Ｘ−ＤＥＣ２やＹデコーダＹ−ＤＥＣＩ〜Ｙ−
ＤＥＣ４に対する内部アドレス信号を形成するＸアドレ
スバラフッ回路Ｘ−ＡＤＢｌ、Ｘ−ＡＤＢ２およびＹア
ドレスバラフッ回路Ｙ−ＡＤＢ １．Ｙ−ＡＤＢ２が配
設されている。
アドレスバッファ回路Ｘ−ＡＤＢ １〜Ｙ−ＡＤＢ２は
、それぞれプリデコード機能をも有している。
、それぞれプリデコード機能をも有している。
上記Ｙアドレスバッファ回路Ｙ−ＡＤＢ２の下方には、
入力バッファ回路ＤＩＢと出力バッファ回路ＤＯＢおよ
び外部から供給される制御信号Ｃ百やＷＥに基づいて適
当な内部制御信号を形成するタイミング発生回路ＴＧＩ
、ＴＧ２等が配設されている。
入力バッファ回路ＤＩＢと出力バッファ回路ＤＯＢおよ
び外部から供給される制御信号Ｃ百やＷＥに基づいて適
当な内部制御信号を形成するタイミング発生回路ＴＧＩ
、ＴＧ２等が配設されている。
そして、この実施例では、第１図に示すごとく、半導体
チップＡの左右両側縁に沿って、アドレス信号Ａｏ””
Ａｌｇや制御信号Ｃ３，ＷＥおよび回路の電源電圧Ｖｃ
ｃおよび接地電位ＧＮＤが印加されるパッドＰ１〜Ｐ２
４が、ピン配置に対応した所定の順序で配列、形成され
ている。しかも、この実施例では、上記パッド２１〜Ｐ
２４のうち、電源電圧Ｖｃｃに対応するパッドと接地電
位ＧＮＤに対応するパッドがそれぞれ２つずつ形成され
、そこに印加された電圧が電源電圧Ｖｃｃ１とＶｃｃ２
および接地電位ＧＮＤＩ 、ＧＮＤ２としてチップ内部
に供給されるようにされている。
チップＡの左右両側縁に沿って、アドレス信号Ａｏ””
Ａｌｇや制御信号Ｃ３，ＷＥおよび回路の電源電圧Ｖｃ
ｃおよび接地電位ＧＮＤが印加されるパッドＰ１〜Ｐ２
４が、ピン配置に対応した所定の順序で配列、形成され
ている。しかも、この実施例では、上記パッド２１〜Ｐ
２４のうち、電源電圧Ｖｃｃに対応するパッドと接地電
位ＧＮＤに対応するパッドがそれぞれ２つずつ形成され
、そこに印加された電圧が電源電圧Ｖｃｃ１とＶｃｃ２
および接地電位ＧＮＤＩ 、ＧＮＤ２としてチップ内部
に供給されるようにされている。
また、上記パッドＰ１〜Ｐ２４のうちＰＣＢの両側方（
図では上下）には、データ出力バッファ回路ＤＯＢの最
終段のプッシュ・プル型出力段を構成するチャンネル幅
（Ｗ）の大きなＰチャンネル型Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｔ ｓ ｓとＮチャンネル型ＭＩＳＦＥＴＴ、、とが
配設されている。そして、上記パッドＰ１７に印加され
た接地電位Ｇ Ｎ Ｄ ２が、配線し、によって上記Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｔ ｓ ｏにのみ供給される。
図では上下）には、データ出力バッファ回路ＤＯＢの最
終段のプッシュ・プル型出力段を構成するチャンネル幅
（Ｗ）の大きなＰチャンネル型Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｔ ｓ ｓとＮチャンネル型ＭＩＳＦＥＴＴ、、とが
配設されている。そして、上記パッドＰ１７に印加され
た接地電位Ｇ Ｎ Ｄ ２が、配線し、によって上記Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｔ ｓ ｏにのみ供給される。
また、パッドＰ、に印加された電源電圧Ｖｃｃ２が半導
体チップＡの周縁のパッドＰ１〜Ｐ２４よりも外側の縁
部に沿って形成された電源ラインＬ２によって、上記Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｔ ｓ ｅにのみ供給されるよ
うにされている。
体チップＡの周縁のパッドＰ１〜Ｐ２４よりも外側の縁
部に沿って形成された電源ラインＬ２によって、上記Ｍ
Ｉ Ｓ Ｆ Ｅ Ｔ Ｔ ｓ ｅにのみ供給されるよ
うにされている。
一方、パッドＰ６およびＰ２Ｏに印加された電源電圧Ｖ
ｃｃｌと接地電位Ｇ Ｎ Ｄ １は、チップ縁部の上記
パッドＰ１〜Ｐ２４および上記電源ラインＬ２よりも内
側の位置に形成された電源ラインＬ３、Ｌ４によって、
前記アドレスバッファＸ−ＡＤＢ １．Ｘ−ＡＤＢ ２
．Ｙ−ＡＤＢ １．Ｙ−ＡＤＢ２やデコーダＸ−ＤＥＣ
Ｉ、Ｘ−ＤＥＣ２，Ｙ−ＤＥＣＩ〜Ｙ−ＤＥＣ４等、上
記出力バッファ回路ＤＯＢの最終段（Ｍ Ｉ Ｓ Ｆ
Ｅ ＴＴｓ ｓ 、 Ｔｅ０）以外の回路に供給される
ようにされている。
ｃｃｌと接地電位Ｇ Ｎ Ｄ １は、チップ縁部の上記
パッドＰ１〜Ｐ２４および上記電源ラインＬ２よりも内
側の位置に形成された電源ラインＬ３、Ｌ４によって、
前記アドレスバッファＸ−ＡＤＢ １．Ｘ−ＡＤＢ ２
．Ｙ−ＡＤＢ １．Ｙ−ＡＤＢ２やデコーダＸ−ＤＥＣ
Ｉ、Ｘ−ＤＥＣ２，Ｙ−ＤＥＣＩ〜Ｙ−ＤＥＣ４等、上
記出力バッファ回路ＤＯＢの最終段（Ｍ Ｉ Ｓ Ｆ
Ｅ ＴＴｓ ｓ 、 Ｔｅ０）以外の回路に供給される
ようにされている。
第２図には、上記のごときレイアウトに従って構成され
た半導体チップＡに対するボンディング・ワイヤの結線
方式の一例が示されている。
た半導体チップＡに対するボンディング・ワイヤの結線
方式の一例が示されている。
ウェハから切り出された半導体チップＡは、タブＢ上に
ロウ付けされてから、リードフレームの中央に位置決め
固定される。それから、リードフレームと一体の各リー
ド端子ＬＴＩ〜ＬＴ２２の内端部と、チップ周縁のパッ
ドＰ１〜Ｐ２４との間にボンディング・ワイヤＢＷ１〜
ＢＷ２．が接続される。
ロウ付けされてから、リードフレームの中央に位置決め
固定される。それから、リードフレームと一体の各リー
ド端子ＬＴＩ〜ＬＴ２２の内端部と、チップ周縁のパッ
ドＰ１〜Ｐ２４との間にボンディング・ワイヤＢＷ１〜
ＢＷ２．が接続される。
この実施例では、リード端子ＬＴ１〜ＬＴ２２のうち電
源電圧Ｖｃｃおよび接地電位ＧＮＤの印加されるリード
端子ＬＴ、とＬＴ、、からは、それぞれ２本ずつボンデ
ィング・ワイヤが引き延ばされてそれぞれパッドＰ６＊
Ｐ６およびＰ １７ ？ Ｐ２Ｏに結合されている。つ
まり、パッドｐｓ、ｐ６には共通のリード端子ＬＴ６か
ら電源電圧Ｖｃｃが供給され、パッドＰ１７ｗＰ１ａに
は共通のリード端子ＬＴ、、から接地電位ＧＮＤが供給
されるようになっている。
源電圧Ｖｃｃおよび接地電位ＧＮＤの印加されるリード
端子ＬＴ、とＬＴ、、からは、それぞれ２本ずつボンデ
ィング・ワイヤが引き延ばされてそれぞれパッドＰ６＊
Ｐ６およびＰ １７ ？ Ｐ２Ｏに結合されている。つ
まり、パッドｐｓ、ｐ６には共通のリード端子ＬＴ６か
ら電源電圧Ｖｃｃが供給され、パッドＰ１７ｗＰ１ａに
は共通のリード端子ＬＴ、、から接地電位ＧＮＤが供給
されるようになっている。
第２図（Ｂ）は、第２図（Ａ）のリード端子ＬＴ５．ボ
ンディング・ワイヤＢＬ、、ＢＬ、のインダクタンス成
分を模式的に示したものである。
ンディング・ワイヤＢＬ、、ＢＬ、のインダクタンス成
分を模式的に示したものである。
インダクタンスＬＬＦ６ ｖ Ｉ、８ｗ６１ Ｌａｗ６
ｇよ、リード端子Ｌ Ｔ ｓ ＋ボンディング・ワイヤ
ＢＷ６゜ＢＷ、のインダクタンス成分を示す。パッドＰ
５に接続されたデータ出力バッファ回路ＤＯＢの最終段
のゲートにロウレベル（Ｌ）が印加され１Ｍｌ５ＦＥＴ
ＴｓｓがＯＮ状態になり、出力Ｄｏｕｔがハイとなると
き、電流ｉはリード端子ＬＴ５ ｅボンディング・ワイ
ヤＢＷ６を通り、ＭＩＳＦＥ’ｒ’ｒｓ、を介して出力
Ｄｏｕｔに流れる。
ｇよ、リード端子Ｌ Ｔ ｓ ＋ボンディング・ワイヤ
ＢＷ６゜ＢＷ、のインダクタンス成分を示す。パッドＰ
５に接続されたデータ出力バッファ回路ＤＯＢの最終段
のゲートにロウレベル（Ｌ）が印加され１Ｍｌ５ＦＥＴ
ＴｓｓがＯＮ状態になり、出力Ｄｏｕｔがハイとなると
き、電流ｉはリード端子ＬＴ５ ｅボンディング・ワイ
ヤＢＷ６を通り、ＭＩＳＦＥ’ｒ’ｒｓ、を介して出力
Ｄｏｕｔに流れる。
コノ時、パッドＰ５での電流ノイズＶ ｎ ｏｉｓｅ４
ｔＶｎｏｉｓａ＝ （ＬＬＴ５ ＋Ｌａｗ５）ｄ ｉ／
ｄ ｔとなる。ｔは出力データの立上り、立下り時間を
示す・ しかし、パッドＰ６には電流が流れ込まないのでこの部
分の電源ノイズは同図β位置の電源ノイズしか加わらな
い、β位置の電源ノイズＶｎｏｉｓｅβは。
ｔＶｎｏｉｓａ＝ （ＬＬＴ５ ＋Ｌａｗ５）ｄ ｉ／
ｄ ｔとなる。ｔは出力データの立上り、立下り時間を
示す・ しかし、パッドＰ６には電流が流れ込まないのでこの部
分の電源ノイズは同図β位置の電源ノイズしか加わらな
い、β位置の電源ノイズＶｎｏｉｓｅβは。
Ｖ ｎｏｉｓｅβ＝ＬＬＦｓ’ｄｉ／ｄｔとなり、Ｖ
ｎｏｉ、ｓｅ ＞ Ｖ ｎｏｉｓｅβという関係になる
。
ｎｏｉ、ｓｅ ＞ Ｖ ｎｏｉｓｅβという関係になる
。
これにより、パッドＰ６に接続された内部回路に伝わる
ノイズは小さくなる。
ノイズは小さくなる。
従ってこの実施例によれば、出力バッフ７回路ＤＯＢが
動作したときに、リード端子ＬＴ、からボンディング・
ワイヤＢＷ、および電源ラインＬ２を介して出力バッフ
ァ回路の最終段のＭＩＳＦＥＴＴ＋＞ｓに急激に電流が
流れ込む、これによって、ボンディング・ワイヤＢＷ、
のインダクタンスによりパッドＰ５の電圧が変動したと
しても、リード端子ＬＴ５の電位はパッドＰ５の電位に
比べて安定しているので、パッドＰ５の電圧変動がボン
ディング・ワイヤＢＷ、およびＢＷ６を介してパッドＰ
６に伝わりにくくなる。そのため、出力バッファ回路Ｄ
ＯＢの最終段において発生した電源電圧Ｖｃｃ２の変動
（ノイズ）が、電源パッドを異にする電源ラインＬ４に
よって電源電圧Ｖｃｃ１の供給を受けている内部回路や
入力回路へ伝わりにくくなり、これらの回路の誤動作が
防止される。
動作したときに、リード端子ＬＴ、からボンディング・
ワイヤＢＷ、および電源ラインＬ２を介して出力バッフ
ァ回路の最終段のＭＩＳＦＥＴＴ＋＞ｓに急激に電流が
流れ込む、これによって、ボンディング・ワイヤＢＷ、
のインダクタンスによりパッドＰ５の電圧が変動したと
しても、リード端子ＬＴ５の電位はパッドＰ５の電位に
比べて安定しているので、パッドＰ５の電圧変動がボン
ディング・ワイヤＢＷ、およびＢＷ６を介してパッドＰ
６に伝わりにくくなる。そのため、出力バッファ回路Ｄ
ＯＢの最終段において発生した電源電圧Ｖｃｃ２の変動
（ノイズ）が、電源パッドを異にする電源ラインＬ４に
よって電源電圧Ｖｃｃ１の供給を受けている内部回路や
入力回路へ伝わりにくくなり、これらの回路の誤動作が
防止される。
同様に、接地電位側も出力バッフ７回路の最終段と内部
回路および入力回路とで電源パッドが分割されているた
め、出力バッファ回路が動作したときボンディング・ワ
イヤＢＷ、、のインダクタンスにより発生するグランド
側のノイズが内部回路や入力回路に伝わりにくくなる。
回路および入力回路とで電源パッドが分割されているた
め、出力バッファ回路が動作したときボンディング・ワ
イヤＢＷ、、のインダクタンスにより発生するグランド
側のノイズが内部回路や入力回路に伝わりにくくなる。
第３図には、第１１におけるセンスアンプ、書込みドラ
イバ列ＳＡ、ＷＤＩ〜ＳＡ、ＷＤ４内のセンスアンプＳ
Ａと、このセンスアンプの出力を更に増幅するデータ出
力中間アンプＤＯＩＡおよび前記データ出力バッフ７回
路ＤＯＢの一例が示されている。
イバ列ＳＡ、ＷＤＩ〜ＳＡ、ＷＤ４内のセンスアンプＳ
Ａと、このセンスアンプの出力を更に増幅するデータ出
力中間アンプＤＯＩＡおよび前記データ出力バッフ７回
路ＤＯＢの一例が示されている。
センスアンプＳＡは、エミッタ結合された一対のバイポ
ーラ型差動トランジスタＴ２１ ｅ Ｔ２２と定電流源
ＭＩＳＦＥＴＴ２．とから構成される。
ーラ型差動トランジスタＴ２１ ｅ Ｔ２２と定電流源
ＭＩＳＦＥＴＴ２．とから構成される。
定電流源Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｔ ２０のゲート電
極に適当な選択制御信号Ｓ１が印加されると、センスア
ンプＳＡはセンス動作を実行する。
極に適当な選択制御信号Ｓ１が印加されると、センスア
ンプＳＡはセンス動作を実行する。
タイミング発生回路ＴＧ２からデータ出力中間アンプＤ
ＯＩＡの定電流源Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｔ ２ ｓ
〜Ｔ２Ｂのゲート電極にハイレベルの内部チップセレク
ト信号Ｃ８が印加されると、データ出力中間アンプＤＯ
ＩＡは増幅動作を実行する。
ＯＩＡの定電流源Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｔ ２ ｓ
〜Ｔ２Ｂのゲート電極にハイレベルの内部チップセレク
ト信号Ｃ８が印加されると、データ出力中間アンプＤＯ
ＩＡは増幅動作を実行する。
従って、センスアンプＳＡの出力信号は、ベース接地ト
ランジスタ’ｒ２７ ＊ Ｔ２８％エミッタ・フォロワ
・トランジスタ’ｒ２９ ｓ ’ｒ３ｏ 、出力ＭＩ
Ｓ Ｆ Ｅ Ｔ Ｔ ｓ ｓ〜Ｔｓａを介して、データ
出力中間アンプＤＯＩＡの出力ノードＮ１１に伝達され
る。データ出力バッファ回路ＤＯＢには、タイミング発
生回路ＴＧＩから出力されるデータ出カバソファ制御信
号ＤＯＣが供給される。
ランジスタ’ｒ２７ ＊ Ｔ２８％エミッタ・フォロワ
・トランジスタ’ｒ２９ ｓ ’ｒ３ｏ 、出力ＭＩ
Ｓ Ｆ Ｅ Ｔ Ｔ ｓ ｓ〜Ｔｓａを介して、データ
出力中間アンプＤＯＩＡの出力ノードＮ１１に伝達され
る。データ出力バッファ回路ＤＯＢには、タイミング発
生回路ＴＧＩから出力されるデータ出カバソファ制御信
号ＤＯＣが供給される。
データ出力バッファ回路ＤＯＢは、ＭＩＳＦＥＴＴ３９
．Ｔ、、からなる純ＣＭＯＳインバータ。
．Ｔ、、からなる純ＣＭＯＳインバータ。
トランジスタ’ｒ、、−’ｒ４８からなる準ＣＭＯＳ・
２人力ＮＡＮＤ回路、トランジスタＴ４．〜ＴＳ６から
なる準ＣＭＯ３・２人力ＮＯＲ回路およびＰチャンネル
型スイソチ用ＭＩＳＦＥＴＴｓフ。
２人力ＮＡＮＤ回路、トランジスタＴ４．〜ＴＳ６から
なる準ＣＭＯ３・２人力ＮＯＲ回路およびＰチャンネル
型スイソチ用ＭＩＳＦＥＴＴｓフ。
Ｎチャンネル型スイソチ用Ｍ Ｉ Ｓ ＦＥＴＴｅ ａ
＝Ｐチャンネル型出力用Ｍ Ｉ Ｓ ＦＥＴＴＢ ｓ
、 Ｎチャンネル現出力用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｔ ｅ ａとから構成されている。
＝Ｐチャンネル型出力用Ｍ Ｉ Ｓ ＦＥＴＴＢ ｓ
、 Ｎチャンネル現出力用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ
Ｔ ｅ ａとから構成されている。
データ出力バッフ７制御信号ＤＯＣがハイレベルの時は
、スイッチ用ＭＩ ５ＦＥＴＴ、、とＴｅ８がオンとな
り、これよって出力用Ｍ Ｉ Ｓ ＦＥＴＴ’ｓｓとＴ
’ｅｏが同時にオフとなるため、データ出力バッファ回
路ＤＯＢの出力Ｄｏ−ｕｔはハイ・インピーダンス（フ
ローティング）状態となる。
、スイッチ用ＭＩ ５ＦＥＴＴ、、とＴｅ８がオンとな
り、これよって出力用Ｍ Ｉ Ｓ ＦＥＴＴ’ｓｓとＴ
’ｅｏが同時にオフとなるため、データ出力バッファ回
路ＤＯＢの出力Ｄｏ−ｕｔはハイ・インピーダンス（フ
ローティング）状態となる。
情報の読出し時には、データ出カバソファ制御信号ＤＯ
Ｃはロウレベルとなり、スイッチ用ＭＩＳＦＥＴＴ６７
とＴ’ｓａはオフとなり、データ出力中間アンプＤＯＩ
Ａの出力ノードＮｌｌの信号レベルに応答した準ＣＭＯ
Ｓ・２人力ＮＯＲ回路の出力によって出力用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｔ ｓ ｓとＴｅ。のゲート電極が制御
され、出力端子Ｄｏｕｔより有効データが得られる。
Ｃはロウレベルとなり、スイッチ用ＭＩＳＦＥＴＴ６７
とＴ’ｓａはオフとなり、データ出力中間アンプＤＯＩ
Ａの出力ノードＮｌｌの信号レベルに応答した準ＣＭＯ
Ｓ・２人力ＮＯＲ回路の出力によって出力用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｔ ｓ ｓとＴｅ。のゲート電極が制御
され、出力端子Ｄｏｕｔより有効データが得られる。
出力用ＭＩ ５ＦＥＴＴ６ ｓ 、Ｔｅ。のオン抵抗を
小とするため、これらのＭＩＳＦＥＴのチャンネル幅は
極めて大きな値に設定されている。すると、これらのＭ
ＩＳＦＥＴＴｓ ｓ ｐ Ｔ６ｏのゲート容量は極めて
大きなものとなる。しかし、準ＣＭＯＳ・２人力ＮＯＲ
回路の出力部はバイポーラ出力トランジスタＴ４．．Ｔ
４．により構成され。
小とするため、これらのＭＩＳＦＥＴのチャンネル幅は
極めて大きな値に設定されている。すると、これらのＭ
ＩＳＦＥＴＴｓ ｓ ｐ Ｔ６ｏのゲート容量は極めて
大きなものとなる。しかし、準ＣＭＯＳ・２人力ＮＯＲ
回路の出力部はバイポーラ出力トランジスタＴ４．．Ｔ
４．により構成され。
準ＣＭＯ８・２人力ＮＯＲ回路の出力部はバイポーラ出
力トランジスタＴ、、、Ｔ、、により構成されている。
力トランジスタＴ、、、Ｔ、、により構成されている。
そのため、これらの出力用ＭＩ ５ＦＥＴＴ！Ｓ ９
ｙ ’ｒ、Ｏのゲート容量の充電・放電は高速度で実行
される。
ｙ ’ｒ、Ｏのゲート容量の充電・放電は高速度で実行
される。
このように、本実施例のＢｉ−ＣＭＯ８型のスタティッ
クＲＡＭでは、出力Ｄｏｕｔの立上がりと立下がりが完
全ＭＯＳ型のスタティックＲＡＭに比べて高速（２ｍｓ
〜３ｍ５）で行なわれるため、瞬間的に大きな電流（３
０ｍＡ〜５０ｍＡ）が流れ、ボンディング・ワイヤＢＷ
、とＢＷｘａのインダクタンスにより電源電圧Ｖｃｃ２
とＧＮＤ２の変動が無視できない大きさく約５００ｍＶ
）になる。
クＲＡＭでは、出力Ｄｏｕｔの立上がりと立下がりが完
全ＭＯＳ型のスタティックＲＡＭに比べて高速（２ｍｓ
〜３ｍ５）で行なわれるため、瞬間的に大きな電流（３
０ｍＡ〜５０ｍＡ）が流れ、ボンディング・ワイヤＢＷ
、とＢＷｘａのインダクタンスにより電源電圧Ｖｃｃ２
とＧＮＤ２の変動が無視できない大きさく約５００ｍＶ
）になる。
しかして、この実施例では、上述したように。
プッシュ・プル型の出力段を構成するＭＩＳＦＥ’ｒ’
ｒ、、とＴ’ｓｏに対する電源電圧Ｖｃｃ２とＧＮＤ２
のみが、他の回路に対する電源電圧Ｖｃｃ１とＧＮＤ、
とから別れて供給されている。そのため、ボンディング
・ワイヤのインダクタンスにより出力段で発生した電源
ノイズが他の内部回路や入力回路に伝わりにくくなる。
ｒ、、とＴ’ｓｏに対する電源電圧Ｖｃｃ２とＧＮＤ２
のみが、他の回路に対する電源電圧Ｖｃｃ１とＧＮＤ、
とから別れて供給されている。そのため、ボンディング
・ワイヤのインダクタンスにより出力段で発生した電源
ノイズが他の内部回路や入力回路に伝わりにくくなる。
なお、上記実施例では、電源電圧ＶｃｃとＧＮＤの印加
される電源パッドを各々２つに分割したものについて説
明したが、３つ以上に分割してもよいことはいうまでも
ない、また、パッドのレイアウトの仕方は第１図に示す
ものに限定されず、分割されたちの同士が隣り合ってい
れば、ピン配置に対応して任意の配置が可能である。
される電源パッドを各々２つに分割したものについて説
明したが、３つ以上に分割してもよいことはいうまでも
ない、また、パッドのレイアウトの仕方は第１図に示す
ものに限定されず、分割されたちの同士が隣り合ってい
れば、ピン配置に対応して任意の配置が可能である。
［効果］
電源パッドを出力バッファ回路の最終段と他の回路とで
各々別個に形成し、共通のリード端子から各電源パッド
に別のボンディング・ワイヤでそれぞれ接続してやるよ
うにしたので、パッド側に比べてリード端子側の方がボ
ンディング・ワイヤのインダクタンス分だけ電圧が安定
しているという作用により、出力バッフ７回路が動作し
たときにボンディング・ワイヤの持つインダクタンスに
よって発生する電源ノイズが内部回路や入力回路に伝わ
りにくくなり、これによって電源ノイズによる回路の誤
動作が防止されるという効果がある。
各々別個に形成し、共通のリード端子から各電源パッド
に別のボンディング・ワイヤでそれぞれ接続してやるよ
うにしたので、パッド側に比べてリード端子側の方がボ
ンディング・ワイヤのインダクタンス分だけ電圧が安定
しているという作用により、出力バッフ７回路が動作し
たときにボンディング・ワイヤの持つインダクタンスに
よって発生する電源ノイズが内部回路や入力回路に伝わ
りにくくなり、これによって電源ノイズによる回路の誤
動作が防止されるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
パッドＰｓから出力バッファ回路の最終段のＭ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｔ ｓ ａに対する電源電圧の供給を、
半導体チップの最も外側の縁部に沿って形成された電源
ラインＬ２によって行なうようにしているが、電源ライ
ンＬ２はパッドＰ１〜Ｐ２４よりも内側に配設されるよ
うにされていてもよい。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
パッドＰｓから出力バッファ回路の最終段のＭ Ｉ Ｓ
Ｆ Ｅ Ｔ Ｔ ｓ ａに対する電源電圧の供給を、
半導体チップの最も外側の縁部に沿って形成された電源
ラインＬ２によって行なうようにしているが、電源ライ
ンＬ２はパッドＰ１〜Ｐ２４よりも内側に配設されるよ
うにされていてもよい。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＢｉ−ＣＭＯ３型の
スタティック型ＲＡＭに適用したものについて説明した
が、それに限定されず、出力回路もしくはその最終段の
みがＭＩＳＦＥＴで構成されているＢ ｉ −０ＭＯ３
型ゲートアレイその他の半導体集積回路さらにはＭＯ８
集積回路一般に利用することができる。
をその背景となった利用分野であるＢｉ−ＣＭＯ３型の
スタティック型ＲＡＭに適用したものについて説明した
が、それに限定されず、出力回路もしくはその最終段の
みがＭＩＳＦＥＴで構成されているＢ ｉ −０ＭＯ３
型ゲートアレイその他の半導体集積回路さらにはＭＯ８
集積回路一般に利用することができる。
第１図は１本発明をＢ ｉ −ＣＭＯ３型スタテスタテ
ィックＲＡＭした場合のチップ全体のレイアウトの一例
を示す説明図、 第２図（Ａ）は、上記チップに対するワイヤボンディン
グ方式の一例を示す説明図、 第２図ＣＢ）は、本発明の詳細な説明するための模式図
、 第３図は、上記スタティックＲＡＭにおけるセンス回路
およびデータ出力バッファ回路の一例を示す回路図。 第４図は１本発明者が出願前に開発したスタティックＲ
ＡＭの全体概略図、 第５図は、本発明者が開発したスタティックＲＡＭのセ
ンス回路およびデータ出力バッファ回路の一例を示す回
路図である。 Ｍ−ＭＡＴｌ−Ｍ−ＭＡＴ４・・・・メモリマット、Ｘ
−ＤＥＣＩ、Ｘ−ＤＥＣ２・・・・Ｘデコーダ、Ｙ−Ｄ
ＥＣＩ−Ｙ−ＤＥＣ４・・・・Ｙデコーダ、ＤＯＢ・・
・・データ出力バッフ７回路、Ｐ１〜Ｐ２４・・・・パ
ッド、Ｌ１〜Ｌ４・・・・電源ライン、ＬＴ、〜ＬＴ２
．・・・・リード端子、ＢＷＩ〜ＢＷ２４・・・・ボン
ディング・ワイヤ。
ィックＲＡＭした場合のチップ全体のレイアウトの一例
を示す説明図、 第２図（Ａ）は、上記チップに対するワイヤボンディン
グ方式の一例を示す説明図、 第２図ＣＢ）は、本発明の詳細な説明するための模式図
、 第３図は、上記スタティックＲＡＭにおけるセンス回路
およびデータ出力バッファ回路の一例を示す回路図。 第４図は１本発明者が出願前に開発したスタティックＲ
ＡＭの全体概略図、 第５図は、本発明者が開発したスタティックＲＡＭのセ
ンス回路およびデータ出力バッファ回路の一例を示す回
路図である。 Ｍ−ＭＡＴｌ−Ｍ−ＭＡＴ４・・・・メモリマット、Ｘ
−ＤＥＣＩ、Ｘ−ＤＥＣ２・・・・Ｘデコーダ、Ｙ−Ｄ
ＥＣＩ−Ｙ−ＤＥＣ４・・・・Ｙデコーダ、ＤＯＢ・・
・・データ出力バッフ７回路、Ｐ１〜Ｐ２４・・・・パ
ッド、Ｌ１〜Ｌ４・・・・電源ライン、ＬＴ、〜ＬＴ２
．・・・・リード端子、ＢＷＩ〜ＢＷ２４・・・・ボン
ディング・ワイヤ。
Claims (1)
- 【特許請求の範囲】 １、出力回路の動作が、制御信号により制御される半導
体集積回路装置であって、前記半導体集積回路が形成さ
れた半導体基板上に、同一の電源電圧に対するパッドが
互いに近接して２以上設けられ、これらの電源電圧用パ
ッドには共通の電源電圧用リード端子から別々に延設さ
れたボンディング・ワイヤの端部が各々結合されてなる
ことを特徴とする半導体集積回路装置。 ２、上記半導体集積回路に供給される第１の電源電圧と
第２の電源電圧に対応して、各々２以上電源電圧用パッ
ドが設けられ、これらの電源電圧用パッドには共通の電
源電圧用リード端子から別々に延設されたボンディング
・ワイヤの端部が各々結合されてなることを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置。 ３、２以上設けられた上記電源電圧用パッドのうち一つ
には、出力回路のみが接続されてなることを特徴とする
特許請求の範囲第１項もしくは第２項記載の半導体集積
回路装置。 ４、上記出力回路は、最終出力段が一対の絶縁ゲート型
電界効果トランジスタによりプッシュ・プル型の回路に
構成され、かつそのトランジスタの駆動信号がバイポー
ラトランジスタにより形成されることを特徴とする特許
請求の範囲第３項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5456085A JPS61214532A (ja) | 1985-03-20 | 1985-03-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5456085A JPS61214532A (ja) | 1985-03-20 | 1985-03-20 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61214532A true JPS61214532A (ja) | 1986-09-24 |
Family
ID=12974068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5456085A Pending JPS61214532A (ja) | 1985-03-20 | 1985-03-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61214532A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234623A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | 半導体集積回路 |
| US5670802A (en) * | 1995-03-30 | 1997-09-23 | Nec Corporation | Semiconductor device |
-
1985
- 1985-03-20 JP JP5456085A patent/JPS61214532A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234623A (ja) * | 1987-03-23 | 1988-09-29 | Toshiba Corp | 半導体集積回路 |
| JPH0473893B2 (ja) * | 1987-03-23 | 1992-11-24 | ||
| US5670802A (en) * | 1995-03-30 | 1997-09-23 | Nec Corporation | Semiconductor device |
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