JP3185553B2 - マスクｒｏｍのワード線駆動回路 - Google Patents
マスクｒｏｍのワード線駆動回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、マスクＲＯＭのワー
ド線を駆動するための回路に関し、チップ面積の増大を
あまり伴わずにワード線駆動の高速化を実現したもので
ある。
ド線を駆動するための回路に関し、チップ面積の増大を
あまり伴わずにワード線駆動の高速化を実現したもので
ある。
【０００２】
【従来の技術】マスクＲＯＭの一般的な構成を図２に示
す。外部から送られてくるアドレス信号Ａ0 〜Ａn はア
ドレス入力端子１０−０乃至１０−ｎを介してアドレス
バッファ回路１２に入力される。アドレスバッファ回路
１２から出力されるアドレス信号のうち上位アドレスで
通常構成されるロー（行）アドレス信号は、ローデコー
ダ１４でデコードされる。ローデコーダ１４から出力さ
れる信号は、ワード線デコーダ・バッファ回路１８を介
してワード線１６に出力される。一方、アドレスバッフ
ァ回路１２から出力されるアドレス信号のうち下位アド
レスで通常構成されるカラム（列）アドレス信号は、カ
ラムデコーダ２０でデコードされてカラムセレクタ２６
に入力される。
す。外部から送られてくるアドレス信号Ａ0 〜Ａn はア
ドレス入力端子１０−０乃至１０−ｎを介してアドレス
バッファ回路１２に入力される。アドレスバッファ回路
１２から出力されるアドレス信号のうち上位アドレスで
通常構成されるロー（行）アドレス信号は、ローデコー
ダ１４でデコードされる。ローデコーダ１４から出力さ
れる信号は、ワード線デコーダ・バッファ回路１８を介
してワード線１６に出力される。一方、アドレスバッフ
ァ回路１２から出力されるアドレス信号のうち下位アド
レスで通常構成されるカラム（列）アドレス信号は、カ
ラムデコーダ２０でデコードされてカラムセレクタ２６
に入力される。
【０００３】メモリマトリックス２２はＮチャンネルＭ
ＯＳＦＥＴで構成されるメモリセル２４を行方向と列方
向に配列して構成され、ワード線１６によって選択され
た１行分のメモリセル２４のデータがビット線３２の各
々に転送される。カラムセレクタ２６はメモリマトリッ
クス２２から出力されるデータのうち、カラムデコーダ
２０によって選択された列のデータ（出力ビット数分の
データ）を出力する。この出力データはセンスアンプ及
び出力バッファ回路２８を介して各ビットの出力端子３
０−０乃至３０−ｍに出力される。
ＯＳＦＥＴで構成されるメモリセル２４を行方向と列方
向に配列して構成され、ワード線１６によって選択され
た１行分のメモリセル２４のデータがビット線３２の各
々に転送される。カラムセレクタ２６はメモリマトリッ
クス２２から出力されるデータのうち、カラムデコーダ
２０によって選択された列のデータ（出力ビット数分の
データ）を出力する。この出力データはセンスアンプ及
び出力バッファ回路２８を介して各ビットの出力端子３
０−０乃至３０−ｍに出力される。
【０００４】図２におけるワード線を駆動するための主
要回路を図３、図４に示す。図３のワード線デコーダ・
バッフア回路１８は、主駆動ワード線１５から分岐して
複数のワード線群３６−１乃至３６−ｊを構成し、その
うちデコーダ３４−１乃至３４−ｊで選択された一群に
対して主駆動ワード線１５に供給されているローアドレ
ス信号を導いて、インバータ１７によりメモリマトリッ
クス２２のメモリセル２４のうち該当する行のものを駆
動するようにしたものである。図４のワード線駆動回路
は、主駆動ワード線１５から分岐して複数のワード線群
３６−１乃至３６−ｊを構成し、各ワード線にＮチャン
ネルスイッチングトランジスタ３８を挿入し、そのうち
デコーダ４０−１乃至４０−ｊで選択された一群をオン
することにより、主駆動ワード線１５に供給されている
ローアドレス信号をその群の該当する行のワード線１６
を介してメモリセル２４に供給して駆動するようにした
ものである。
要回路を図３、図４に示す。図３のワード線デコーダ・
バッフア回路１８は、主駆動ワード線１５から分岐して
複数のワード線群３６−１乃至３６−ｊを構成し、その
うちデコーダ３４−１乃至３４−ｊで選択された一群に
対して主駆動ワード線１５に供給されているローアドレ
ス信号を導いて、インバータ１７によりメモリマトリッ
クス２２のメモリセル２４のうち該当する行のものを駆
動するようにしたものである。図４のワード線駆動回路
は、主駆動ワード線１５から分岐して複数のワード線群
３６−１乃至３６−ｊを構成し、各ワード線にＮチャン
ネルスイッチングトランジスタ３８を挿入し、そのうち
デコーダ４０−１乃至４０−ｊで選択された一群をオン
することにより、主駆動ワード線１５に供給されている
ローアドレス信号をその群の該当する行のワード線１６
を介してメモリセル２４に供給して駆動するようにした
ものである。
【０００５】
【発明が解決しようとする課題】マスクＲＯＭは、メモ
リセルがＮチャンネルＭＯＳＦＥＴのみで構成されるた
め、メモリセルのスレッショールドレベルは０．８Ｖ程
度と低電位である。このため、メモリセルのゲートに入
る信号（ワード線信号）が大きな時定数（ワード線が有
する負荷容量と抵抗等による）を持っていた場合、オン
する際はまだしも、オフするのに長い時間がかかってし
まい（図８の太点線参照）、マスクＲＯＭの高速化を阻
む大きな原因となっていた。特に、１本のワード線で駆
動するメモリセルの数が多いとワード線の配線長が長く
なってしまうため、非常に大きな時定数を持ってしまう
のが実情であった。
リセルがＮチャンネルＭＯＳＦＥＴのみで構成されるた
め、メモリセルのスレッショールドレベルは０．８Ｖ程
度と低電位である。このため、メモリセルのゲートに入
る信号（ワード線信号）が大きな時定数（ワード線が有
する負荷容量と抵抗等による）を持っていた場合、オン
する際はまだしも、オフするのに長い時間がかかってし
まい（図８の太点線参照）、マスクＲＯＭの高速化を阻
む大きな原因となっていた。特に、１本のワード線で駆
動するメモリセルの数が多いとワード線の配線長が長く
なってしまうため、非常に大きな時定数を持ってしまう
のが実情であった。
【０００６】従来においては、このような問題を解決す
るため、ワード線分割駆動方式と称して、本来１本のワ
ード線で駆動すべきメモリセルを複数のワード線に分割
して駆動することにより、１本のワード線で駆動するメ
モリセル数を減らし、これにより各ワード線の配線長を
短くしてワード線駆動を高速化する方法が取られてい
た。しかし、この方法では分割数を増やすほどデコーダ
やワード線バッファ回路の数が多く必要となり、チップ
面積の増大をもたらす欠点があった。
るため、ワード線分割駆動方式と称して、本来１本のワ
ード線で駆動すべきメモリセルを複数のワード線に分割
して駆動することにより、１本のワード線で駆動するメ
モリセル数を減らし、これにより各ワード線の配線長を
短くしてワード線駆動を高速化する方法が取られてい
た。しかし、この方法では分割数を増やすほどデコーダ
やワード線バッファ回路の数が多く必要となり、チップ
面積の増大をもたらす欠点があった。
【０００７】この発明は、前記従来の技術における問題
点を解決して、チップ面積の増大をあまり伴わずにワー
ド線駆動の高速化を実現したマスクＲＯＭのワード線駆
動回路を提供しようとするものである。
点を解決して、チップ面積の増大をあまり伴わずにワー
ド線駆動の高速化を実現したマスクＲＯＭのワード線駆
動回路を提供しようとするものである。
【０００８】
【課題を解決するための手段】この発明は、ワード線を
駆動するための電源電圧をローアドレスの変化当初は高
くし、その後次にローアドレスが変化する以前に切換え
て低いレベルに落とすようにしたものである。
駆動するための電源電圧をローアドレスの変化当初は高
くし、その後次にローアドレスが変化する以前に切換え
て低いレベルに落とすようにしたものである。
【０００９】
【作用】この発明によれば、ローアドレスの変化当初は
ワード線駆動用の電源電圧を高くしたので、ローアドレ
スが変化してからワード線信号が該当するメモリセルの
スレッショールドレベルを越えてこれをオンするのに要
する時間は短くてすむ。また、その後次にローアドレス
が変化する以前にワード線駆動用の電源電圧を落とすよ
うにしたので、次にローアドレスが変化した時にワード
線信号がメモリセルのスレッショールドレベルを再び越
えてこれをオフするのに要する時間も短くてすむ。これ
により、マスクＲＯＭの高速化が図られる。しかも、こ
の電源電圧を変化させるための構成は多数のワード線で
共用できるので、ワード線分割駆動方式で高速化を図る
場合に比べてチップ面積の増大も少なくてすむ。
ワード線駆動用の電源電圧を高くしたので、ローアドレ
スが変化してからワード線信号が該当するメモリセルの
スレッショールドレベルを越えてこれをオンするのに要
する時間は短くてすむ。また、その後次にローアドレス
が変化する以前にワード線駆動用の電源電圧を落とすよ
うにしたので、次にローアドレスが変化した時にワード
線信号がメモリセルのスレッショールドレベルを再び越
えてこれをオフするのに要する時間も短くてすむ。これ
により、マスクＲＯＭの高速化が図られる。しかも、こ
の電源電圧を変化させるための構成は多数のワード線で
共用できるので、ワード線分割駆動方式で高速化を図る
場合に比べてチップ面積の増大も少なくてすむ。
【００１０】
【実施例】この発明の一実施例を以下説明する。図１は
この発明が適用されたマスクＲＯＭの概略構成を示すも
ので、前記図２の従来装置と共通の部分には、同一の符
号を用いる。外部から送られてくるアドレス信号Ａ0 〜
Ａn はアドレス入力端子１０−０乃至１０−ｎを介して
アドレスバッファ回路１２に入力される。アドレスバッ
ファ回路１２から出力されるアドレス信号のうち上位ア
ドレスで通常構成されるロー（行）アドレス信号は、ロ
ーデコーダ１４でデコードされる。ローデコーダ１４か
ら出力される信号は、ワード線バッファ回路１８を介し
てワード線信号としてワード線１６に出力される。一
方、アドレスバッファ回路１２から出力されるアドレス
信号のうち下位アドレスで通常構成されるカラム（列）
アドレス信号は、カラムデコーダ２０でデコードされて
カラムセレクタ２６に入力される。
この発明が適用されたマスクＲＯＭの概略構成を示すも
ので、前記図２の従来装置と共通の部分には、同一の符
号を用いる。外部から送られてくるアドレス信号Ａ0 〜
Ａn はアドレス入力端子１０−０乃至１０−ｎを介して
アドレスバッファ回路１２に入力される。アドレスバッ
ファ回路１２から出力されるアドレス信号のうち上位ア
ドレスで通常構成されるロー（行）アドレス信号は、ロ
ーデコーダ１４でデコードされる。ローデコーダ１４か
ら出力される信号は、ワード線バッファ回路１８を介し
てワード線信号としてワード線１６に出力される。一
方、アドレスバッファ回路１２から出力されるアドレス
信号のうち下位アドレスで通常構成されるカラム（列）
アドレス信号は、カラムデコーダ２０でデコードされて
カラムセレクタ２６に入力される。
【００１１】メモリマトリックス２２はＮチャンネルＭ
ＯＳＦＥＴで構成されるメモリセル２４を行方向と列方
向に配列して構成され、ワード線１６によって選択され
た１行分のメモリセル２４のデータがビット線３２に転
送される。カラムセレクタ２６はメモリマトリックス２
２から出力されるデータのうち、カラムデコーダ２０に
よって選択された列のデータ（出力ビット数分のデー
タ）を出力する。この出力データはセンスアンプ及び出
力バッファ回路２８を介して各ビットの出力端子３０−
０乃至３０−ｍに出力される。
ＯＳＦＥＴで構成されるメモリセル２４を行方向と列方
向に配列して構成され、ワード線１６によって選択され
た１行分のメモリセル２４のデータがビット線３２に転
送される。カラムセレクタ２６はメモリマトリックス２
２から出力されるデータのうち、カラムデコーダ２０に
よって選択された列のデータ（出力ビット数分のデー
タ）を出力する。この出力データはセンスアンプ及び出
力バッファ回路２８を介して各ビットの出力端子３０−
０乃至３０−ｍに出力される。
【００１２】ワード線駆動用電源電圧制御回路４６にお
いて、ワード線駆動用電源電圧可変回路４４は、ワード
線駆動用の電源電圧を、メモリセル２４のスレッショル
ドレベルよりも高い第１の電圧ＶDDと、この第１の電圧
ＶDDよりも低いがメモリセル２４のスレッショルドレベ
ルよりも高い第２の電圧ＶEEに変化させて出力するもの
である。ローアドレス変化検出および駆動電圧可変制御
回路４２は、ローアドレスの変化（遷移）を検出して、
その変化当初はワード線駆動用電源電圧可変回路から第
１の電圧ＶDDを出力し、その後次にローアドレスが変化
する以前のタイミングで第２の電圧ＶEEに変化させて出
力するものである。
いて、ワード線駆動用電源電圧可変回路４４は、ワード
線駆動用の電源電圧を、メモリセル２４のスレッショル
ドレベルよりも高い第１の電圧ＶDDと、この第１の電圧
ＶDDよりも低いがメモリセル２４のスレッショルドレベ
ルよりも高い第２の電圧ＶEEに変化させて出力するもの
である。ローアドレス変化検出および駆動電圧可変制御
回路４２は、ローアドレスの変化（遷移）を検出して、
その変化当初はワード線駆動用電源電圧可変回路から第
１の電圧ＶDDを出力し、その後次にローアドレスが変化
する以前のタイミングで第２の電圧ＶEEに変化させて出
力するものである。
【００１３】これにより、ローアドレスの変化当初はワ
ード線駆動用の電源電圧は高い電圧ＶDDとなるので、ロ
ーアドレスが変化してからワード線信号が該当するメモ
リセルのスレッショルードレベルを越えてこれをオンす
るのに要する時間は短くてすむ。また、その後次にロー
アドレスが変化する以前にワード線駆動用の電源電圧は
低い電圧ＶEEに落とされるので、次にローアドレスが変
化した時にワード線信号がメモリセルのスレッショール
ドレベルを再び越えてこれをオフするのに要する時間も
短くてすむ。これにより、マスクＲＯＭ１は高速動作が
可能となる。しかも、この電源電圧を変化させるための
ワード線駆動用電源電圧制御回路４６は多数のワード線
（例えば全ワード線）で共用できるので、前記従来のワ
ード線の分割のみで高速化を図る場合に比べてチップ面
積の増大も少なくてすむ。
ード線駆動用の電源電圧は高い電圧ＶDDとなるので、ロ
ーアドレスが変化してからワード線信号が該当するメモ
リセルのスレッショルードレベルを越えてこれをオンす
るのに要する時間は短くてすむ。また、その後次にロー
アドレスが変化する以前にワード線駆動用の電源電圧は
低い電圧ＶEEに落とされるので、次にローアドレスが変
化した時にワード線信号がメモリセルのスレッショール
ドレベルを再び越えてこれをオフするのに要する時間も
短くてすむ。これにより、マスクＲＯＭ１は高速動作が
可能となる。しかも、この電源電圧を変化させるための
ワード線駆動用電源電圧制御回路４６は多数のワード線
（例えば全ワード線）で共用できるので、前記従来のワ
ード線の分割のみで高速化を図る場合に比べてチップ面
積の増大も少なくてすむ。
【００１４】図１のワード線駆動用電源電圧制御回路４
６の具体例を図５に示す。このワード線駆動用電源電圧
制御回路４６は１つのマスクＲＯＭチップのメモリマト
リックス２２の全ワード線１６に対し共通に用いられ
る。ローアドレス変化検出および駆動電圧可変制御回路
４２はローアドレス信号を入力してローアドレスの変化
を検出して、その変化点より一定幅を持った駆動電圧切
換制御信号ＡＴＤを出力する。
６の具体例を図５に示す。このワード線駆動用電源電圧
制御回路４６は１つのマスクＲＯＭチップのメモリマト
リックス２２の全ワード線１６に対し共通に用いられ
る。ローアドレス変化検出および駆動電圧可変制御回路
４２はローアドレス信号を入力してローアドレスの変化
を検出して、その変化点より一定幅を持った駆動電圧切
換制御信号ＡＴＤを出力する。
【００１５】ワード線駆動用電源電圧可変回路４４は、
このマスクＲＯＭチップ（ＬＳＩメモリ）全体の動作電
源として外部から与えられている電圧ＶDD（例えば４
Ｖ）を第１の電圧とし、この電圧ＶDDを低電圧発生回路
４８で低下させた電圧ＶEE（例えば２Ｖ）を第２の電圧
として作成する。これら電圧ＶDD，ＶEEはＰチャンネル
スイッチングトランジスタ５０，５２に供給される。ス
イッチングトランジスタ５０のゲートには信号ＡＴＤが
入力され、スイッチングトランジスタ５２のゲートには
信号ＡＴＤをインバータ５４で反転した信号が入力され
る。これにより、信号ＡＴＤが“１”か“０”かにより
スイッチングトランジスタ５０，５２が相互に逆方向に
オン、オフして、第１の電圧ＶDDまたは第２の電圧ＶEE
を切換えてワード線バッファ回路１８の電源ライン５６
に導く。
このマスクＲＯＭチップ（ＬＳＩメモリ）全体の動作電
源として外部から与えられている電圧ＶDD（例えば４
Ｖ）を第１の電圧とし、この電圧ＶDDを低電圧発生回路
４８で低下させた電圧ＶEE（例えば２Ｖ）を第２の電圧
として作成する。これら電圧ＶDD，ＶEEはＰチャンネル
スイッチングトランジスタ５０，５２に供給される。ス
イッチングトランジスタ５０のゲートには信号ＡＴＤが
入力され、スイッチングトランジスタ５２のゲートには
信号ＡＴＤをインバータ５４で反転した信号が入力され
る。これにより、信号ＡＴＤが“１”か“０”かにより
スイッチングトランジスタ５０，５２が相互に逆方向に
オン、オフして、第１の電圧ＶDDまたは第２の電圧ＶEE
を切換えてワード線バッファ回路１８の電源ライン５６
に導く。
【００１６】インバータ１７は、ワード線１６ごとにＣ
ＭＯＳインバータ１７−１乃至１７−ｋを具え、電源ラ
イン５６から供給される電圧ＶWORD（＝ＶDDまたは
ＶEE）を電源電圧として、ローデコーダ１４（図１）か
ら信号線１５を介して供給される信号Ｒ１〜Ｒｋでそれ
ぞれオン、オフスイッチングされて、その反転信号をワ
ード線信号Ｗ１〜Ｗｋとしてメモリマトリックス２２の
各ワード線１６に供給して、該当する行のメモリセルを
駆動する。
ＭＯＳインバータ１７−１乃至１７−ｋを具え、電源ラ
イン５６から供給される電圧ＶWORD（＝ＶDDまたは
ＶEE）を電源電圧として、ローデコーダ１４（図１）か
ら信号線１５を介して供給される信号Ｒ１〜Ｒｋでそれ
ぞれオン、オフスイッチングされて、その反転信号をワ
ード線信号Ｗ１〜Ｗｋとしてメモリマトリックス２２の
各ワード線１６に供給して、該当する行のメモリセルを
駆動する。
【００１７】なお、ワード線駆動用電源電圧制御回路４
６は、全ワード線１６に共通に用いることができるの
で、チップ面積をあまり増大させなくてすむ。例えば、
ＰＡＤ−ＰＡＤ間等で従来何も無かった領域に配置すれ
ば、チップ面積の増大はほとんどなくてすむ。すなわ
ち、図６に示すように、ＩＣ６０にはワイヤボンディン
グによってワイヤを接続するために、ＰＡＤと呼ばれる
開口部６２があり、通常、ＩＣをレイアウトする場合、
ＰＡＤ６２の両サイドには入力または出力回路６４だけ
が配置されており、その間（ＰＡＤ−ＰＡＤ間）６６は
トランジスタなどの素子が配置されておらず、無駄なス
ペースとなっていることが多い。そこで、このＰＡＤ−
ＰＡＤ間６６等にワード線駆動回路４６を配置すること
ができる。
６は、全ワード線１６に共通に用いることができるの
で、チップ面積をあまり増大させなくてすむ。例えば、
ＰＡＤ−ＰＡＤ間等で従来何も無かった領域に配置すれ
ば、チップ面積の増大はほとんどなくてすむ。すなわ
ち、図６に示すように、ＩＣ６０にはワイヤボンディン
グによってワイヤを接続するために、ＰＡＤと呼ばれる
開口部６２があり、通常、ＩＣをレイアウトする場合、
ＰＡＤ６２の両サイドには入力または出力回路６４だけ
が配置されており、その間（ＰＡＤ−ＰＡＤ間）６６は
トランジスタなどの素子が配置されておらず、無駄なス
ペースとなっていることが多い。そこで、このＰＡＤ−
ＰＡＤ間６６等にワード線駆動回路４６を配置すること
ができる。
【００１８】図５の回路の動作を図７に示す。ここで
は、ローアドレスが時刻Ｔ１，Ｔ３，Ｔ５のタイミング
で変化する場合を示している。時刻Ｔ１，Ｔ３，Ｔ５で
ローアドレスの変化が検出されると、駆動電圧切換制御
信号ＡＴＤが一定時間ｔ0 の間“１”に立上がる。そし
て、信号ＡＴＤが“１”に立上がっている期間ではトラ
ンジスタ５０がオフ、トランジスタ５２がオンして、ワ
ード線バッファ１８の駆動電圧ＶWORDはＶDDとなる。ま
た、信号ＡＴＤが“０”に立下がっている期間ではトラ
ンジスタ５０がオン、トランジスタ５２がオフしてワー
ド線バッファ１８の駆動電圧ＶWORDはＶEEとなる。
は、ローアドレスが時刻Ｔ１，Ｔ３，Ｔ５のタイミング
で変化する場合を示している。時刻Ｔ１，Ｔ３，Ｔ５で
ローアドレスの変化が検出されると、駆動電圧切換制御
信号ＡＴＤが一定時間ｔ0 の間“１”に立上がる。そし
て、信号ＡＴＤが“１”に立上がっている期間ではトラ
ンジスタ５０がオフ、トランジスタ５２がオンして、ワ
ード線バッファ１８の駆動電圧ＶWORDはＶDDとなる。ま
た、信号ＡＴＤが“０”に立下がっている期間ではトラ
ンジスタ５０がオン、トランジスタ５２がオフしてワー
ド線バッファ１８の駆動電圧ＶWORDはＶEEとなる。
【００１９】この時、ローデコーダ１４からの信号Ｒ１
〜Ｒｋのうち信号Ｒ１が期間Ｔ１〜Ｔ３で“０”となっ
て選択されると、ワード線信号Ｗ１は期間Ｔ１〜Ｔ２の
間は電圧ＶDDまたはその近くまである時定数τをもって
立上がるが、期間Ｔ２〜Ｔ３では駆動電圧がＶEEに低下
するため時定数τをもって電圧ＶEEまたはその近くまで
立下がる。また、期間Ｔ３〜Ｔ５で信号Ｒ１が非選択
（“１”）になると、ワード線信号Ｗ１は電圧ＶEEから
時定数τをもってＧＮＤまで立下がる。時刻Ｔ３でロー
アドレスが切換わって信号Ｒ３が選択されると、ワード
線信号Ｗ２について同様の立上りおよび立下り波形が得
られる。
〜Ｒｋのうち信号Ｒ１が期間Ｔ１〜Ｔ３で“０”となっ
て選択されると、ワード線信号Ｗ１は期間Ｔ１〜Ｔ２の
間は電圧ＶDDまたはその近くまである時定数τをもって
立上がるが、期間Ｔ２〜Ｔ３では駆動電圧がＶEEに低下
するため時定数τをもって電圧ＶEEまたはその近くまで
立下がる。また、期間Ｔ３〜Ｔ５で信号Ｒ１が非選択
（“１”）になると、ワード線信号Ｗ１は電圧ＶEEから
時定数τをもってＧＮＤまで立下がる。時刻Ｔ３でロー
アドレスが切換わって信号Ｒ３が選択されると、ワード
線信号Ｗ２について同様の立上りおよび立下り波形が得
られる。
【００２０】図７の動作によりワード線駆動が高速化さ
れる理由を図８を参照して説明する。太線が図５の回路
によるワード線信号Ｗ１であり、太点線が従来方式のワ
ード線信号である。電源電圧ＶDDは例えば４Ｖ、ＶEEは
２Ｖであり、メモリセルのスレッショルードレベルＶth
は例えば０．８Ｖである。従来方式のワード線信号は、
メモリセルのスレッショルードレベルＶthが低いため、
立上りはａ点とかなり速いタイミングでスレッショルー
ドレベルＶthを越えるが、立下りはｃ点と立下りに比較
してかなり遅くなってしまう。このため、マスクＲＯＭ
のアクセススピードは、ワード線信号の立下りによって
決まってしまうのが現状であった。
れる理由を図８を参照して説明する。太線が図５の回路
によるワード線信号Ｗ１であり、太点線が従来方式のワ
ード線信号である。電源電圧ＶDDは例えば４Ｖ、ＶEEは
２Ｖであり、メモリセルのスレッショルードレベルＶth
は例えば０．８Ｖである。従来方式のワード線信号は、
メモリセルのスレッショルードレベルＶthが低いため、
立上りはａ点とかなり速いタイミングでスレッショルー
ドレベルＶthを越えるが、立下りはｃ点と立下りに比較
してかなり遅くなってしまう。このため、マスクＲＯＭ
のアクセススピードは、ワード線信号の立下りによって
決まってしまうのが現状であった。
【００２１】これに対して、図５の回路では、立上りは
従来どおり電圧ＶDDまたはその近くまで立上がるため、
速いタイミングでスレッショールドレベルＶthを越え
る。また、立下りは低い電圧ＶEEまたはその近くから立
下がりを開始するため、スレッショールドレベルＶthを
越えるのがｂ点となり、従来方式の場合（ｃ点）に比べ
て速くなる。どのくらい速くなるかを式により説明す
る。
従来どおり電圧ＶDDまたはその近くまで立上がるため、
速いタイミングでスレッショールドレベルＶthを越え
る。また、立下りは低い電圧ＶEEまたはその近くから立
下がりを開始するため、スレッショールドレベルＶthを
越えるのがｂ点となり、従来方式の場合（ｃ点）に比べ
て速くなる。どのくらい速くなるかを式により説明す
る。
【００２２】ワード線の負荷容量をＣ、抵抗をＲとする
と、従来方式ではワード線信号が立下りを開始してから
メモリセルのスレッショールドレベルを越えるまでの時
間ｔｃは、 ｔｃ＝−ＲＣ ｌｎ（Ｖth／ＶDD） であるのに対し、図５の回路ではワード線信号が立下り
を開始してからメモリセルのスレッショールドレベルを
越えるまでの時間ｔｂは、 ｔｂ＝−ＲＣ ｌｎ（Ｖth／ＶEE） となる。ここで、Ｃ＝１．８ｐＦ、Ｒ＝１０ｋΩ、Ｖth
＝０．８Ｖ、ＶDD＝４．０Ｖ、ＶEE＝２．０Ｖとする
と、 ｔｃ＝２９×１０-9（ｓ） ｔｂ＝１６．５×１０-9（ｓ） となり、図５の回路では従来方式に比べて約１２．５ｎ
ｓのアクセススピードの改善が図られることになる。
と、従来方式ではワード線信号が立下りを開始してから
メモリセルのスレッショールドレベルを越えるまでの時
間ｔｃは、 ｔｃ＝−ＲＣ ｌｎ（Ｖth／ＶDD） であるのに対し、図５の回路ではワード線信号が立下り
を開始してからメモリセルのスレッショールドレベルを
越えるまでの時間ｔｂは、 ｔｂ＝−ＲＣ ｌｎ（Ｖth／ＶEE） となる。ここで、Ｃ＝１．８ｐＦ、Ｒ＝１０ｋΩ、Ｖth
＝０．８Ｖ、ＶDD＝４．０Ｖ、ＶEE＝２．０Ｖとする
と、 ｔｃ＝２９×１０-9（ｓ） ｔｂ＝１６．５×１０-9（ｓ） となり、図５の回路では従来方式に比べて約１２．５ｎ
ｓのアクセススピードの改善が図られることになる。
【００２３】なお、図７においてＴ１〜Ｔ２の期間およ
びＴ３〜Ｔ４の期間（＝信号ＡＴＤが“１”に立上がっ
ている期間）を短くしすぎると、メモリセルのスレッシ
ョールドレベルＶthを越える前に電圧ＶEEに切換わるた
め、立上りのスピードがかえって遅くなるおそれがあ
る。立上り時にスレッショールドレベルＶthを越えるま
での時間ｔａは、上記の定数の場合、 ｔａ＝−ＲＣ ｌｎ（１−Ｖth／ＶDD）＝４．０×１０
-9（Ｓ） となり、１０ｎｓ以上もあれば充分である。
びＴ３〜Ｔ４の期間（＝信号ＡＴＤが“１”に立上がっ
ている期間）を短くしすぎると、メモリセルのスレッシ
ョールドレベルＶthを越える前に電圧ＶEEに切換わるた
め、立上りのスピードがかえって遅くなるおそれがあ
る。立上り時にスレッショールドレベルＶthを越えるま
での時間ｔａは、上記の定数の場合、 ｔａ＝−ＲＣ ｌｎ（１−Ｖth／ＶDD）＝４．０×１０
-9（Ｓ） となり、１０ｎｓ以上もあれば充分である。
【００２４】ここで、図１のローアドレス変化検出およ
び駆動電圧可変制御回路４２およびローデコーダ１４の
構成の具体例を図９に示す。ローアドレス信号Ａｎ〜Ａ
ｍはローアドレス変化検出および駆動電圧可変制御回路
４２に入力される。ローアドレス変化検出および駆動電
圧可変制御回路４２は、ローアドレス信号のビットごと
に回路６８（６８−１乃至６８−１０）を具えている。
び駆動電圧可変制御回路４２およびローデコーダ１４の
構成の具体例を図９に示す。ローアドレス信号Ａｎ〜Ａ
ｍはローアドレス変化検出および駆動電圧可変制御回路
４２に入力される。ローアドレス変化検出および駆動電
圧可変制御回路４２は、ローアドレス信号のビットごと
に回路６８（６８−１乃至６８−１０）を具えている。
【００２５】回路６８について、図１０の動作波形図を
参照して説明する。回路６８は、アドレス信号の１ビッ
トをインバータ７０で反転し、これを複数のＣＭＯＳイ
ンバータを縦列接続して構成される遅延回路７０で遅延
し、排他的オア回路７２で遅延前の信号との排他的論理
和をとることによりアドレス信号の１ビットについて
“１”，“０”の反転タイミングを検出する。各ビット
の回路６８の排他的オア回路７２の出力は、トランジス
タ７４を介して配線７６にそれぞれ接続されている。配
線７６の一端部はトランジスタ７７を介して電源に接続
されており、アドレス信号に変化がない時は配線７６の
電位は“１”に保たれている。回路６８，６８，……の
いずれかでアドレス信号の“１”，“０”の反転が検出
されると、ワイヤードオア回路を構成する配線７６の電
位は遅延回路７０によって設定される短期間“０”に立
下り、これがインバータ７８で反転されて駆動電圧切換
制御信号ＡＴＤが得られる。
参照して説明する。回路６８は、アドレス信号の１ビッ
トをインバータ７０で反転し、これを複数のＣＭＯＳイ
ンバータを縦列接続して構成される遅延回路７０で遅延
し、排他的オア回路７２で遅延前の信号との排他的論理
和をとることによりアドレス信号の１ビットについて
“１”，“０”の反転タイミングを検出する。各ビット
の回路６８の排他的オア回路７２の出力は、トランジス
タ７４を介して配線７６にそれぞれ接続されている。配
線７６の一端部はトランジスタ７７を介して電源に接続
されており、アドレス信号に変化がない時は配線７６の
電位は“１”に保たれている。回路６８，６８，……の
いずれかでアドレス信号の“１”，“０”の反転が検出
されると、ワイヤードオア回路を構成する配線７６の電
位は遅延回路７０によって設定される短期間“０”に立
下り、これがインバータ７８で反転されて駆動電圧切換
制御信号ＡＴＤが得られる。
【００２６】各回路６８−１乃至６８−１０からは、入
力をインバータ７０で反転した信号と、インバータ８０
で更に反転した信号が出力される。回路６８−１乃至６
８−６からそれぞれ出力されるこれらの信号は、２つの
回路ずつデコーダ８２（８２−１乃至８２−３）に入力
されてデコードされる。また、回路６８−７乃至６８−
１０から出力される信号は、デコーダ８４でデコードさ
れて、１６本の主駆動ワード線１５に信号が導かれる。
主駆動ワード線１５と３個のデコーダ８２−１乃至８２
−３の出力線は、６４個のデコーダ３４−１乃至３４−
６４で組み合わされる。デコーダ３４−１乃至３４−６
４の各ビット出力は、インバータ１７を介してワード線
１６に導かれ、メモリマトリックス２２内の単一の行の
メモリセル２４を駆動する。インバータ１７は、前記ワ
ード線駆動用電源電圧可変回路４４によりローアドレス
が変化するごとに駆動電圧が可変制御される。
力をインバータ７０で反転した信号と、インバータ８０
で更に反転した信号が出力される。回路６８−１乃至６
８−６からそれぞれ出力されるこれらの信号は、２つの
回路ずつデコーダ８２（８２−１乃至８２−３）に入力
されてデコードされる。また、回路６８−７乃至６８−
１０から出力される信号は、デコーダ８４でデコードさ
れて、１６本の主駆動ワード線１５に信号が導かれる。
主駆動ワード線１５と３個のデコーダ８２−１乃至８２
−３の出力線は、６４個のデコーダ３４−１乃至３４−
６４で組み合わされる。デコーダ３４−１乃至３４−６
４の各ビット出力は、インバータ１７を介してワード線
１６に導かれ、メモリマトリックス２２内の単一の行の
メモリセル２４を駆動する。インバータ１７は、前記ワ
ード線駆動用電源電圧可変回路４４によりローアドレス
が変化するごとに駆動電圧が可変制御される。
【００２７】
【他の実施例】前記実施例ではメモリマトリックスをＮ
ＡＮＤ型で構成した場合について示したが、ＮＯＲ型そ
の他の形式で構成した場合にもこの発明を適用すること
ができる。
ＡＮＤ型で構成した場合について示したが、ＮＯＲ型そ
の他の形式で構成した場合にもこの発明を適用すること
ができる。
【００２８】
【発明の効果】以上説明したように、この発明によれ
ば、ローアドレスの変化当初はワード線駆動用の電源電
圧を高くしたので、ローアドレスが変化してからワード
線信号が該当するメモリセルのスレッショールドレベル
を越えてこれをオンするのに要する時間は短くてすむ。
また、その後次にローアドレスが変化する以前にワード
線駆動用の電源電圧を落とすようにしたので、次にロー
アドレスが変化した時にワード線信号がメモリセルのス
レッショールドレベルを再び越えてこれをオフするのに
要する時間も短くてすむ。これにより、マスクＲＯＭの
高速化が図られる。しかも、この電源電圧を変化させる
ための構成は多数のワード線で共用できるので、前述し
たワード線の分割のみで高速化を図る場合に比べてチッ
プ面積の増大も少なくてすむ。
ば、ローアドレスの変化当初はワード線駆動用の電源電
圧を高くしたので、ローアドレスが変化してからワード
線信号が該当するメモリセルのスレッショールドレベル
を越えてこれをオンするのに要する時間は短くてすむ。
また、その後次にローアドレスが変化する以前にワード
線駆動用の電源電圧を落とすようにしたので、次にロー
アドレスが変化した時にワード線信号がメモリセルのス
レッショールドレベルを再び越えてこれをオフするのに
要する時間も短くてすむ。これにより、マスクＲＯＭの
高速化が図られる。しかも、この電源電圧を変化させる
ための構成は多数のワード線で共用できるので、前述し
たワード線の分割のみで高速化を図る場合に比べてチッ
プ面積の増大も少なくてすむ。
【図１】 この発明によるマスクＲＯＭの一実施例を示
すブロック図である。
すブロック図である。
【図２】 従来のマスクＲＯＭの構成を示すブロック図
である。
である。
【図３】 従来のワード線駆動回路を示す回路図であ
る。
る。
【図４】 従来の別のワード線駆動回路を示す回路図で
ある。
ある。
【図５】 図１のワード線駆動回路の具体例を示す回路
図である。
図である。
【図６】 ＩＣのＰＡＤ付近の拡大図である。
【図７】 図５の回路の動作波形図である。
【図８】 図７のワード線駆動信号波形の拡大図であ
る。
る。
【図９】 図１のローアドレス変化検出および駆動電圧
可変制御回路およびローデコーダ１４の具体例を示す回
路図である。
可変制御回路およびローデコーダ１４の具体例を示す回
路図である。
【図１０】 図９の回路６８の動作波形図である。
１ マスクＲＯＭ １６ ワード線 ２２ メモリマトリックス ２４ メモリセル ４２ ローアドレス変化検出および駆動電圧可変制御手
段 ４４ ワード線駆動用電源電圧可変回路 ４６ ワード線駆動用電源電圧制御回路 ＶDD 第１の電圧 ＶEE 第２の電圧 Ｖth メモリセルのスレッショールドレベル Ｗ１〜Ｗｋ ワード線信号
段 ４４ ワード線駆動用電源電圧可変回路 ４６ ワード線駆動用電源電圧制御回路 ＶDD 第１の電圧 ＶEE 第２の電圧 Ｖth メモリセルのスレッショールドレベル Ｗ１〜Ｗｋ ワード線信号
Claims (2)
- 【請求項１】ＮチャンネルＭＯＳＦＥＴで構成されるメ
モリセルを行方向と列方向に配列してメモリマトリック
スを構成し、ローアドレスに対応したワード線にワード
線信号を供給することにより行方向のメモリセルを選択
するように構成したマスクＲＯＭにおいて、 前記ワード線駆動用の電源電圧を、前記メモリセルのス
レッショールドレベルよりも高い第１の電圧と当該第１
の電圧よりも低くかつ前記スレッショールドレベルより
も高い第２の電圧とに切換えて出力するワード線駆動用
電源電圧可変回路と、 前記ローアドレスの変化を検出して、当該変化当初は前
記ワード線駆動用電源電圧可変回路から前記第１の電圧
を出力し、その後次にローアドレスが変化する以前のタ
イミングで前記第２の電圧に切換えて出力するローアド
レス変化検出および駆動電圧可変制御回路とを具備して
なるマスクＲＯＭのワード線駆動回路。 - 【請求項２】前記第１の電圧を出力する時間が一定時間
に設定されている請求項１記載のマスクＲＯＭのワード
線駆動回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19770794A JP3185553B2 (ja) | 1994-07-30 | 1994-07-30 | マスクｒｏｍのワード線駆動回路 |
| TW084107579A TW279987B (en) | 1994-07-30 | 1995-07-21 | The word line driving circuit of mask ROM |
| KR1019950023133A KR100208131B1 (ko) | 1994-07-30 | 1995-07-29 | 마스크 rom의 워드선 구동회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19770794A JP3185553B2 (ja) | 1994-07-30 | 1994-07-30 | マスクｒｏｍのワード線駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845296A JPH0845296A (ja) | 1996-02-16 |
| JP3185553B2 true JP3185553B2 (ja) | 2001-07-11 |
Family
ID=16379028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19770794A Expired - Fee Related JP3185553B2 (ja) | 1994-07-30 | 1994-07-30 | マスクｒｏｍのワード線駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3185553B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003123492A (ja) * | 2001-10-04 | 2003-04-25 | Fujitsu Ltd | センスアンプの動作マージンを改善した不揮発性半導体メモリ |
-
1994
- 1994-07-30 JP JP19770794A patent/JP3185553B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0845296A (ja) | 1996-02-16 |
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