JP2821393B2 - 半導体メモリ回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体メモリ回路に
関し、特にワード線の信号伝達時間を短縮するための手
段を備えた半導体メモリ回路に関する。

【０００２】

【従来の技術】従来の半導体メモリ回路の一例として、
縦積み型にメモリセルを配置したマスクＲＯＭ型の半導
体メモリ回路を図６に示す。

【０００３】この半導体メモリ回路（第１の例）は、行
方向，列方向にマトリクス状に配置されかつ列方向に縦
積み型に配置された複数のメモリセルＭＣ１１〜ＭＣｍ
ｎを備えたメモリセルアレイ１と、複数のメモリセルＭ
Ｃ１１〜ＭＣｍｎの各行それぞれと対応して設けられ選
択レベルのとき対応する行のメモリセルを選択状態とす
る複数のワード線Ｗ１〜Ｗｍと、複数のメモリセルＭＣ
１１〜Ｍｍｎの各列それぞれと対応して設けられ対応す
る列の選択状態のメモリセルの記憶情報を伝達する複数
のディジット線と、複数のワード線Ｗ１〜Ｗｍそれぞれ
の一端と接続しアドレス信号（図示省略）に従って所定
のワード線を選択レベルとするワード線選択回路２とを
有する構成となっている。

【０００４】このような半導体メモリ回路においては、
１本のディジット線（Ｄｉ）と接続するメモリセル（Ｍ
Ｃ１ｉ〜ＭＣ６ｉ）、及びこれらメモリセルを選択状態
とするワード線（Ｗ１〜Ｗ６）は図７に示すような配置
となっており、ワード線（Ｗ１〜Ｗ６）の幅及び間隔
は、製造技術の許す範囲で極力小さくしている。

【０００５】次にこの半導体メモリ回路の動作について
説明する。

【０００６】１つのメモリセル（例えばＭＣ１１）を選
択状態とする場合、まず、ワード線選択回路２によって
１本のワード線（Ｗ１）を選択レベルの低レベルとし、
他のワード線（Ｗ２〜Ｗｍ）を非選択レベルの高レベル
とする。また図示されていないディジット線選択回路に
よって１本のディジット線（Ｄ１）を選択する。その結
果、選択状態のメモリセル（ＭＣ１１）以外のメモリセ
ル（ＭＣ２１〜ＭＣｍ１）全てが導通状態となり、選択
状態のメモリセル（ＭＣ１１）の記憶内容に応じたレベ
ルの信号がディジット線（Ｄｉ）に読出される。

【０００７】このような半導体メモリ回路においては、
ワード線Ｗ１〜Ｗｍは通常、多結晶シリコン等によって
形成されるため、その抵抗値は比較的大きく、また多く
のメモリセルが接続されるため、寄生容量も大きくな
る。従って、ワード線選択回路２からの信号のメモリセ
ルへの伝達時間が大きくなり、このワード線選択回路２
から遠いメモリセル程この伝達時間は大きくなる。

【０００８】そこで、このワード線選択回路からの信号
の伝達時間を短かくするために、図８に示されたよう
に、ワード線の両端にワード線選択回路２ａ，２ｂを設
けて、両端からワード線を駆動する例（第２の例）もあ
る。更に、図には示されていないが、ワード線の中間点
にワード線選択回路を設けた例（第３の例）もある。

【０００９】しかし、これらの例においては、ワード線
選択回路が多くなる分、またはワード線を分割駆動する
分、ワード線の信号の伝達時間は短かくなるが、逆にそ
の分チップ面積が大きくなる。

【００１０】また、図９に示すように、複数のワード線
Ｗ１〜Ｗ６それぞれと並列に低抵抗材料のアルミニウム
による裏打ち配線ＳＷ１ｘ〜ＳＷ６ｘを配置して複数箇
所で接続し、ワード線の見かけ上の抵抗を小さくするよ
うにした例（第４の例）もある（例えば、特開昭６２−
１４５８６２号公報参照）。

【００１１】

【発明が解決しようとする課題】上述した従来の半導体
メモリ回路は、第１の例では、複数のワード線Ｗ１〜Ｗ
ｍそれぞれを一端から駆動する構成となっており、これ
らワード線は比較的大きな抵抗値と寄生容量とを持つた
め、ワード線選択回路からの信号の伝達時間が大きくな
るという問題点があり、第２，第３の例では、ワード線
の両端から駆動したり、ワード線を分割して駆動する構
成となっているので、その分伝達時間は小さくなるもの
の、チップ面積が大きくなるという問題点があり、第４
の例では、並列配置された低抵抗材料のアルミニウムに
よる裏打ち配線ＳＷ１ｘ〜ＳＷ６ｘによって伝達時間は
十分小さくすることができるものの、低抵抗材料のアル
ミニウムによる配線の幅及び間隔は、製造技術上、多結
晶シリコンによるワード線の幅及び間隔に比べて大きく
する必要があり、従ってチップ面積が大きくなる、又は
裏打ち配線を配置するだけの領域が得られない、という
問題点がある。

【００１２】本発明の目的は、ワード線の幅及び間隔を
大きくすることなく裏打ち配線を配置することができ、
かつチップ面積を縮小すると共にワード線選択回路から
の信号の各メモリセルの伝達時間を短縮することができ
る半導体メモリ回路を提供することにある。

【００１３】

【課題を解決するための手段】本発明の半導体メモリ回
路は、行方向，列方向にマトリクス状に配置された複数
のメモリセルを備えたメモリセルアレイと、前記複数の
メモリセルの各行それぞれと対応して設けられ選択レベ
ルのとき対応する行のメモリセルを選択状態とする複数
のワード線と、前記複数のメモリセルの各列それぞれと
対応して設けられ対応する列の選択状態のメモリセルの
記憶情報を伝達する複数のディジット線と、前記複数の
ワード線それぞれの一端と接続しアドレス信号に従って
これら複数のワード線のうちの所定のワード線を選択レ
ベルとするワード線選択回路と、このワード線選択回路
に近接して配置され前記複数のワード線を隣接するＮ本
（Ｎは２以上の整数）ずつの組に区分けしてこの区分け
された組それぞれのＮ本のワード線のレベルの分布状態
の情報を所定のコード化レベルをもち前記Ｎより少ない
信号数の単位信号で構成されるコード化信号にコード化
し出力する第１の駆動回路と、前記区分けされた組それ
ぞれのコード化信号を構成する各単位信号それぞれと対
応しかつ対応する組のＮ本のワード線と並行し低抵抗材
料で形成配置されて前記第１の駆動回路からの対応する
単位信号を伝達する複数の裏打ち配線と、前記複数のワ
ード線それぞれの他端側に配置され前記区分けされた組
それぞれのコード化信号をデコードして対応する組のＮ
本のワード線それぞれの他端を前記ワード線選択回路に
よるレベルと同一レベルで駆動する第２の駆動回路とを
有している。また、コード化信号を構成する各単位信号
それぞれのコード化レベルを、少なくとも２つの電位レ
ベルとして構成される。

【００１４】また、コード化信号を構成する単位信号の
コード化レベルを３つの電位状態とし、Ｎを２として２
本１組のワード線のレベルの分布状態の情報を１本の裏
打ち配線で伝達するようにし、２本１組のワード線のレ
ベルの分布状態を、前記２本のワード線のうちの一方が
選択レベルのときの分布状態、他方が選択レベルのとき
の分布状態、共に非選択レベルのときの分布状態の３つ
の分布状態とし、更に、第１の駆動回路を、電源電位及
び接地電位の中間の電位を発生する中間電位発生回路
と、２本のワード線の組それぞれと対応して設けられ、
対応する組の２本のワード線のうちの一方のレベルを入
力端に受ける第１のインバータと、ゲートに前記２本の
ワード線のうちの他方のレベルを受けソースを前記第１
のインバータの出力端と接続しドレインを対応する組の
裏打ち配線の一端と接続するＮチャネル型のトランジス
タと、ゲートに前記２本のワード線のうちの他方のレベ
ルを受けソースに前記中間の電位を受けドレインを前記
裏打ち配線の一端と接続するＰチャネル型のトランジス
タとを備えた回路とし、第２の駆動回路を、前記２本の
ワード線の組それぞれと対応し設けられ、入力端を対応
する組の裏打ち配線の他端と接続し出力端を対応する組
の２本のワード線のうちの一方の他端と接続して前記中
間の電位及び電源電位の中間のしきい値電圧をもつ第２
のインバータと、第１の入力端を前記裏打ち配線の他端
と接続し第２の入力端を前記第２のインバータの出力端
と接続し出力端を前記２本のワード線のうちの他方の他
端と接続して少なくとも前記第１の入力端に前記中間の
電位及び接地電位の中間のしきい値電圧をもつＮＡＮＤ
ゲートとを備えた回路として構成される。

【００１５】また、コード化信号の各単位信号を２つの
電位レベルをもつバイナリ型とし、第１及び第２の駆動
回路をバイナリ型の論理ゲートによる回路とし、更に、
Ｎ本１組のワード線のレベル分布状態が、前記Ｎ本のワ
ード線のうちの１本が選択レベルのときの分布状態全て
と、前記Ｎ本のワード線全てが非選択レベルのときの分
布状態とを含み、前記Ｎを２より大きい数として構成さ
れる。

【００１６】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。

【００１７】図１は本発明の第１の実施の形態を示す回
路図である。

【００１８】この第１の実施の形態が図６に示された従
来の半導体メモリ回路と相違する点は、ワード線選択回
路２に近接して配置され複数のワード線Ｗ１〜Ｗｎを２
本ずつ組に区分けしてこの区分けされた組それぞれの２
本のワード線のレベルの分布状態の情報を３つのコード
化レベルをもつ１つの単位信号で構成されたコード化信
号にコード化して出力する第１の駆動回路３と、区分け
された組それぞれのコード化信号を構成する単位信号と
対応しかつ対応する組の２本のワード線と並行し低抵抗
材料のアルミニウムで形成配置されて第１の駆動回路３
からの対応する単位信号を伝達する複数の裏打ち配線
（ＳＷ１，Ｗ２，…）と、複数のワード線Ｗ１〜Ｗｍそ
れぞれの他端側に配置され区分けされた組それぞれのコ
ード化信号をデコードして対応する組の２本のワード線
それぞれの他端をワード線選択回路によるレベルと同一
レベルで駆動する第２の駆動回路４とを設けた点にあ
る。

【００１９】この第１の実施の形態においては、コード
化信号を構成する単位信号のコード化レベルが、電源電
位レベル，接地電位レベル，電源電位及び接地電位の中
間の中間電位レベルの３つの電位レベルとなっており、
２本のワード線のレベルの分布状態を、これら２本のワ
ード線のうちの一方が選択レベルのときの分布状態、他
方が選択レベルのときの分布状態、共に非選択レベルの
ときの分布状態の３つの分布状態としている。

【００２０】また、第１の駆動回路３は、電源電位及び
接地電位の中間の中間電位Ｖｍを発生する中間電位発生
回路３１と、対応する組の２本のワード線（Ｗ１，Ｗ２
／Ｗ３，Ｗ４／…）のうちの一方（Ｗ１／Ｗ３／…）の
レベルを入力端に受ける第１のインバータ（ＩＶ３１／
ＩＶ３２／…）と、ゲートに２本のワード線（Ｗ１，Ｗ
２／Ｗ３，Ｗ４／…）のうちの他方（Ｗ２／Ｗ４／…）
のレベルを受けソースを第１のインバータ（ＩＶ３１／
ＩＶ３２／…）の出力端と接続しドレインを対応する組
の裏打ち配線（ＳＷ１／ＳＷ２／…）の一端と接続する
Ｎチャネル型のトランジスタ（ＭＴ３１／ＭＴ３３／
…）と、ゲートに２本のワード線（Ｗ１，Ｗ２／Ｗ３，
Ｗ４／…）のうちの他方のレベルを受けソースに中間電
位Ｖｍを受けドレインを対応する裏打ち配線（ＳＷ１／
ＳＷ２／…）の一端と接続するＰチャネル型のトランジ
スタ（ＭＴ３２／ＭＴ３４／…）とを備えた構成となっ
ている。

【００２１】また、第２の駆動回路４は、入力端を対応
する組の裏打ち配線（ＳＷ１／ＳＷ２／…）の他端と接
続し出力端を対応する組の２本のワード線（Ｗ１，Ｗ２
／Ｗ３，Ｗ４／…）のうちの一方（Ｗ１／Ｗ３／…）の
他端と接続して中間電位Ｖｍ及び電源電位の中間のしき
い値電圧をもつ第２のインバータ（ＩＶ４１／ＩＶ４２
／…）と、第１の入力端を対応する裏打ち配線（ＳＷ１
／ＳＷ２／…）の他端と接続し第２の入力端を第２のイ
ンバータ（ＩＶ４１／ＩＶ４２／…）の出力端と接続し
出力端を２本のワード線（Ｗ１，Ｗ２／Ｗ３，Ｗ４／
…）のうちの他方（Ｗ２／Ｗ４／…）の他端と接続して
中間電位Ｖｍ及び接地電位の中間のしきい値電圧をもつ
ＨＡＮＤゲート（Ｇ４１／Ｇ４２／…）とを備えた構成
となっている。

【００２２】次に、この第１の実施の形態の動作につい
て説明する。

【００２３】中間電位Ｖｍは、例えば電源電位を５〜６
Ｖとして３Ｖ、インバータ（ＩＶ４１／ＩＶ４２／…）
のしきい値電圧は４Ｖ、ＮＡＮＤゲート（Ｇ４１／Ｇ４
２／…）のしきい値電圧は２Ｖとする。

【００２４】２本のワード線Ｗ１，Ｗ２のうちの一方の
Ｗ１が選択レベルの低レベル、他方が非選択レベルの高
レベルのときのレベルの分布状態では、インバータＩＶ
３１の出力端は高レベル（電源電位レベル）、トランス
ジスタＭＴ３１はオン、ＭＴ３２はオフとなっているの
で、裏打ち配線ＳＷ１の一端は高レベルの信号で駆動さ
れ他端に伝達される。この伝達された信号のレベル（高
レベル，電源電位レベル）はインバータＩＶ４１のしき
い値電圧より高いので、このインバータＩＶ４１の出力
信号は低レベルとなり、ワード線Ｗ１の他端を駆動す
る。すなわち、ワード線選択回路２によるワード線Ｗ１
のレベルと同一レベルで駆動する。また、インバータＩ
Ｖ４１の出力信号が低レベルであるのでＮＡＮＤゲート
Ｇ４１の出力信号は高レベルとなりワード線Ｗ２の他端
を駆動する。このレベルも、ワード線選択回路２による
ワード線Ｗ２のレベルと同一である。

【００２５】次に、ワード線Ｗ２が選択レベルでＷ１が
非選択レベルのときは、トランジスタＭＴ３１がオフ、
トランジスタＭＴ３２がオンとなるので、裏打ち配線Ｓ
Ｗ１の一端は中間電位Ｖｍで駆動される。この中間電位
を裏打ち配線ＳＷ１の他端で受けるインバータＩＶ４１
は、そのしきい値電圧が中間電位Ｖｍより高いので、そ
の出力信号は高レベルとなり、ワード線Ｗ１の他端をワ
ード線選択回路２によるワード線Ｗ１のレベルと同一レ
ベルで駆動する。また、ＮＡＮＤゲートＧ４１の２つの
入力端は高レベル及び中間電位Ｖｍレベルとなってお
り、これらより低いしきい値電圧をもつＮＡＮＤゲート
Ｇ４１の出力信号は低レベルとなり、ワード線Ｗ２の他
端をワード線選択回路２によるワード線Ｗ１，Ｗ２のレ
ベルと同一レベルで駆動される。

【００２６】これらの動作による各部の電位レベルの状
態を示したものが図２である。図２において“Ｈ”は電
源電位レベルの高レベル、“Ｌ”は接地電位レベルの低
レベル、Ｍは中間電位Ｖｍのレベルである。

【００２７】図３は、この第１の実施の形態のワード線
及び裏打ち配線の配置状態を示す配置模式図である。

【００２８】図３に示すように、裏打ち配線ＳＷ１〜Ｓ
Ｗ３それぞれはワード線２本ずつに１本の割合で配置さ
れるので、アルミニウムによる裏打ち配線ＳＷ１〜ＳＷ
３の幅及び間隔が、製造技術上ワード線Ｗ１〜Ｗ６の幅
及び間隔より大きくなったとしても、ワード線Ｗ１〜Ｗ
６の幅及び間隔に影響を与えることなく配置することが
できる。すなわち、チップ面積を増大させることなく裏
打ち配線を配置することができる。

【００２９】このように、この第１の実施の形態では、
ワード線の幅及び間隔を大きくすることなく裏打ち配線
を配置することができ、かつ第１及び第２の駆動回路
３，４の回路素子数はワード線選択回路２よりはるかに
少ないので、従来の第２〜第４の例よりチップ面積を縮
小することができ、また、第１の駆動回路３からのコー
ド化信号を低抵抗材料による裏打ち配線で高速に伝達し
て第２の駆動回路４でデコードして各ワード線を両端か
ら駆動するので、ワード線選択回路２からの各メモリセ
ルへの信号の伝達時間を短縮することができる。

【００３０】図４は本発明の第２の実施の形態を示す回
路図である。

【００３１】この第１の実施の形態は、第１の駆動回路
３ａによるコード化信号の各単位信号を、２つの電位レ
ベルをもつバイナリ型とし、第１及び第２の駆動回路３
ａ，４ａを、バイナリ型の論理ゲートのＮＡＮＤゲート
Ｇ３１，Ｇ３２、Ｇ４３〜Ｇ４６による回路としたもの
である。

【００３２】コード化信号の各単位信号がバイナリ型の
場合、１組を２本のワード線とすると、これら２本のワ
ード線のうちの１本が選択レベルであるときの２つの分
布状態、及び２本共非選択レベルのときの分布状態の３
つの分布状態をコード化するものとすると２ビット必要
となり、裏打ち配線も２本必要となってワード線と裏打
ち配線とが同数となってしまうため、Ｎは２より大きい
数、すなわち３以上としている。

【００３３】この第２の実施の形態では、ワード線を４
本１組とし、この１組に対して３本の裏打ち配線を設け
た構成となっている。従って、裏打ち配線（ＳＷ１１〜
ＳＷ１３）の幅及び間隔がワード線（Ｗ１〜Ｗ４）の幅
及び間隔より３３％大きくなったとしても、これら裏打
ち配線によりチップ面積が増大することはない。

【００３４】この第２の実施の形態における４本のワー
ド線Ｗ１〜Ｗ４のレベルの分布状態と、裏打ち配線ＳＷ
１〜ＳＷ１３のレベルの分布状態、すなわちコード化信
号の各単位信号のレベルの分布状態を図５に示す。この
第２の実施の形態では、４本のワード線Ｗ１〜Ｗ４のう
ちの１本が選択レベル（Ｌ）であるときの全て（４つ）
のレベル分布状態、ワード線Ｗ１〜Ｗ４全てが非選択レ
ベル（Ｈ）であるときのレベルの分布状態、及びスタン
バイ状態（全てＬレベル）であるときのレベルの分布状
態の６つの分布状態をコード化しているので、３ビット
のコード化信号、すなわち３本の裏打ち配線を必要とし
ている。

【００３５】この第２の実施の形態においても第１の実
施の形態と同様の効果が得られることは明白である。

【００３６】３ビットのコード化信号で伝達できるレベ
ルの分布状態の数は“８”であるので、全ワード線がＨ
レベル、及びＬレベルの２つの分布状態を含むものとす
ると、ワード線６本までを１組とすることができる。す
なわち、ワード線６本に対し裏打ち配線３本でよい。

【００３７】また、１組あたりの裏打ち配線の数を
“４”とすると、全ワード線がＨレベル，Ｌレベルの２
つの分布状態を含むものとして、ワード線１４本までを
対応させることができる。

【００３８】更に、コード化信号を構成する各単位信号
のコード化レベルを、例えば第１の実施の形態と同様に
３電位レベルとすると、単位信号２つで９つのレベルの
分布状態を表わすことができるので、全ワード線がＨレ
ベル，Ｌレベルの分布状態を含むものとして、２本の裏
打ち配線で７本までのワード線を対応させることができ
る。すなわち、１組のワード線の数に対する裏打ち配線
の数を少なくすることができる。

【００３９】なお、これら実施の形態では、第１の駆動
回路３，３ａをワード線選択回路２に近接して設けた構
成としたが、ワード線選択回路２の回路構成によって
は、１組のワード線より少ない数のワード線選択回路２
の内部信号によって１組のワード線のレベルの分布状態
を表わすこともでき、この場合には第１の駆動回路が不
要となる。

【００４０】

【発明の効果】以上説明したように本発明は、複数のワ
ード線を隣接するＮ本ずつの組に区分けしてワード線選
択回路の近接配置された第１の駆動回路によりこの区分
けされた組それぞれのＮ本のワード線のレベルの分布状
態をこのＮより少ない信号数の単位信号によるコード化
信号にコード化し、このコード化信号の各単位信号それ
ぞれと対応する低抵抗材料による裏打ち配線を対応する
組のＮ本のワード線と並行配置してこれら単位信号によ
り駆動し、これら裏打ち配線の他端に伝達されたコード
化信号を第２の駆動回路によりデコードしてＮ本のワー
ド線それぞれの他端を駆動する構成とすることにより、
ワード線の幅及び間隔を大きくすることなく裏打ち配線
を配置することができ、かつ第１及び第２の駆動回路を
ワード線選択回路より少ない回路素子数で構成できるの
で、チップ面積を縮小することができ、また、コード化
信号を裏打ち配線により高速に伝達してＮ本のワード線
それぞれを駆動するので、ワード線選択回路からの各メ
モリセルへの信号の伝達時間を短縮することができる効
果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態を示す回路図であ
る。

【図２】図１に示された実施の形態の動作を説明するた
めの１組のワード線及び裏打ち配線のレベルの分布状態
を示す図である。

【図３】図１に示された実施の形態のワード線及び裏打
ち配線の配置状態を示す配置模式図である。

【図４】本発明の第２の実施の形態を示す回路図であ
る。

【図５】図４に示された実施の形態の動作を説明するた
めの１組のワード線及び裏打ち配線のレベルの分布状態
を示す図である。

【図６】従来の半導体メモリ回路の第１の例を示す回路
図である。

【図７】図６に示された半導体メモリ回路の主にワード
線の配置状態を示す配置模式図である。

【図８】従来の半導体メモリ回路の第２の例を示すブロ
ック図である。

【図９】従来の半導体メモリ回路の第４の例のワード線
及び裏打ち配線の配置状態を示す配置模式図である。

【符号の説明】

１ メモリセルアレイ ２，２ａ，２ｂ ワード線選択回路 ３，３ａ，４，４ａ 駆動回路 ３１ 中間電位発生回路 Ｄ１〜Ｄｎ ディジット線 Ｇ３１，Ｇ３２，Ｇ４１〜Ｇ４６ 論理ゲート ＩＶ３１，ＩＶ３２，ＩＶ４１，ＩＶ４２ インバー
タ ＭＣ１１〜ＭＣｍｎ メモリセル ＭＴ３１，ＭＴ３２ トランジスタ ＳＷ１〜ＳＷ３，ＳＷ１１〜ＳＷ１３，ＳＷ１ｘ〜ＳＷ
６ｘ 裏打ち配線 Ｗ１〜Ｗｍ ワード線

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 行方向，列方向にマトリクス状に配置さ
   れた複数のメモリセルを備えたメモリセルアレイと、前
   記複数のメモリセルの各行それぞれと対応して設けられ
   選択レベルのとき対応する行のメモリセルを選択状態と
   する複数のワード線と、前記複数のメモリセルの各列そ
   れぞれと対応して設けられ対応する列の選択状態のメモ
   リセルの記憶情報を伝達する複数のディジット線と、前
   記複数のワード線それぞれの一端と接続しアドレス信号
   に従ってこれら複数のワード線のうちの所定のワード線
   を選択レベルとするワード線選択回路と、このワード線
   選択回路に近接して配置され前記複数のワード線を隣接
   するＮ本（Ｎは２以上の整数）ずつの組に区分けしてこ
   の区分けされた組それぞれのＮ本のワード線のレベルの
   分布状態の情報を所定のコード化レベルをもち前記Ｎよ
   り少ない信号数の単位信号で構成されるコード化信号に
   コード化し出力する第１の駆動回路と、前記区分けされ
   た組それぞれのコード化信号を構成する各単位信号それ
   ぞれと対応しかつ対応する組のＮ本のワード線と並行し
   低抵抗材料で形成配置されて前記第１の駆動回路からの
   対応する単位信号を伝達する複数の裏打ち配線と、前記
   複数のワード線それぞれの他端側に配置され前記区分け
   された組それぞれのコード化信号をデコードして対応す
   る組のＮ本のワード線それぞれの他端を前記ワード線選
   択回路によるレベルと同一レベルで駆動する第２の駆動
   回路とを有することを特徴とする半導体メモリ回路。
2. 【請求項２】 コード化信号を構成する各単位信号それ
   ぞれのコード化レベルを、少なくとも２つの電位レベル
   とした請求項１記載の半導体メモリ回路。
3. 【請求項３】 コード化信号を構成する単位信号のコー
   ド化レベルを３つの電位状態とし、Ｎを２として２本１
   組のワード線のレベルの分布状態の情報を１本の裏打ち
   配線で伝達するようにした請求項１記載の半導体メモリ
   回路。
4. 【請求項４】 ２本１組のワード線のレベルの分布状態
   を、前記２本のワード線のうちの一方が選択レベルのと
   きの分布状態、他方が選択レベルのときの分布状態、共
   に非選択レベルのときの分布状態の３つの分布状態とし
   た請求項３記載の半導体メモリ回路。
5. 【請求項５】 第１の駆動回路を、電源電位及び接地電
   位の中間の電位を発生する中間電位発生回路と、２本の
   ワード線の組それぞれと対応して設けられ、対応する組
   の２本のワード線のうちの一方のレベルを入力端に受け
   る第１のインバータと、ゲートに前記２本のワード線の
   うちの他方のレベルを受けソースを前記第１のインバー
   タの出力端と接続しドレインを対応する組の裏打ち配線
   の一端と接続するＮチャネル型のトランジスタと、ゲー
   トに前記２本のワード線のうちの他方のレベルを受けソ
   ースに前記中間の電位を受けドレインを前記裏打ち配線
   の一端と接続するＰチャネル型のトランジスタとを備え
   た回路とし、第２の駆動回路を、前記２本のワード線の
   組それぞれと対応し設けられ、入力端を対応する組の裏
   打ち配線の他端と接続し出力端を対応する組の２本のワ
   ード線のうちの一方の他端と接続して前記中間の電位及
   び電源電位の中間のしきい値電圧をもつ第２のインバー
   タと、第１の入力端を前記裏打ち配線の他端と接続し第
   ２の入力端を前記第２のインバータの出力端と接続し出
   力端を前記２本のワード線のうちの他方の他端と接続し
   て少なくとも前記第１の入力端に前記中間の電位及び接
   地電位の中間のしきい値電圧をもつＮＡＮＤゲートとを
   備えた回路とした請求項４記載の半導体メモリ回路。
6. 【請求項６】 コード化信号の各単位信号を２つの電位
   レベルをもつバイナリ型とし、第１及び第２の駆動回路
   をバイナリ型の論理ゲートによる回路とした請求項１記
   載の半導体メモリ回路。
7. 【請求項７】 Ｎ本１組のワード線のレベル分布状態
   が、前記Ｎ本のワード線のうちの１本が選択レベルのと
   きの分布状態全てと、前記Ｎ本のワード線全てが非選択
   レベルのときの分布状態とを含み、前記Ｎを２より大き
   い数とした請求項６記載の半導体メモリ回路。