JP3108505B2 - デコーダ回路 - Google Patents
デコーダ回路Info
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- JP3108505B2 JP3108505B2 JP04055764A JP5576492A JP3108505B2 JP 3108505 B2 JP3108505 B2 JP 3108505B2 JP 04055764 A JP04055764 A JP 04055764A JP 5576492 A JP5576492 A JP 5576492A JP 3108505 B2 JP3108505 B2 JP 3108505B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
Description
【０００１】
【産業上の利用分野】本発明はデコーダ回路、特に例え
ば半導体メモリに有利に適用されるデコーダ回路に関す
る。
ば半導体メモリに有利に適用されるデコーダ回路に関す
る。
【０００２】
【従来の技術】大容量の半導体メモリは、動作マージン
の確保および消費電流の低減のために、たとえば複数の
サブアレイから構成され、サブアレイで分割動作される
のが一般的である。
の確保および消費電流の低減のために、たとえば複数の
サブアレイから構成され、サブアレイで分割動作される
のが一般的である。
【０００３】図３はこのような分割動作を行う半導体メ
モリにおけるデコーダ回路の従来技術を示す構成図（以
後これを従来例１と称す）である。この半導体メモリ
は、ロウプリデコーダＰＤＥＣ１，ＰＤＥＣ２、セルア
レイセレクタＭＣＳ1 〜ＭＣＳi 、ロウデコーダアレイ
ＤＥＣ1 〜ＤＥＣi およびセルアレイＭＣＡ1 〜ＭＣＡ
i により構成される。
モリにおけるデコーダ回路の従来技術を示す構成図（以
後これを従来例１と称す）である。この半導体メモリ
は、ロウプリデコーダＰＤＥＣ１，ＰＤＥＣ２、セルア
レイセレクタＭＣＳ1 〜ＭＣＳi 、ロウデコーダアレイ
ＤＥＣ1 〜ＤＥＣi およびセルアレイＭＣＡ1 〜ＭＣＡ
i により構成される。
【０００４】ロウプリデコーダＰＤＥＣ１，ＰＤＥＣ２
は、複数ビットの入力アドレスＡ０〜Ａ５をデコード
し、ロウプリデコード信号として出力するデコード回路
である。また、セルアレイセレクタＭＣＳ1 〜ＭＣＳi
は、複数ビットの入力アドレスＡ６〜Ａ９をデコード
し、セルアレイ選択信号として出力するデコード回路で
あ。ロウデコーダアレイＤＥＣ1 〜ＤＥＣi は、ロウプ
リデコード信号をデコードしてワード線を選択する複数
のロウデコーダＤn-m （ｎ＝１〜ｉ，ｍ＝１〜６４）か
ら構成される。セルアレイＭＣＡ1 〜ＭＣＡi は、ワー
ド線により選択される複数のメモリセルから構成される
メモリ回路である。
は、複数ビットの入力アドレスＡ０〜Ａ５をデコード
し、ロウプリデコード信号として出力するデコード回路
である。また、セルアレイセレクタＭＣＳ1 〜ＭＣＳi
は、複数ビットの入力アドレスＡ６〜Ａ９をデコード
し、セルアレイ選択信号として出力するデコード回路で
あ。ロウデコーダアレイＤＥＣ1 〜ＤＥＣi は、ロウプ
リデコード信号をデコードしてワード線を選択する複数
のロウデコーダＤn-m （ｎ＝１〜ｉ，ｍ＝１〜６４）か
ら構成される。セルアレイＭＣＡ1 〜ＭＣＡi は、ワー
ド線により選択される複数のメモリセルから構成される
メモリ回路である。
【０００５】ロウプリデコーダＰＤＥＣ１には、ロウア
ドレスを伝えるロウアドレス信号線Ａ０，Ａ１，Ａ２が
接続され、ロウプリデコーダＰＤＥＣ２にはロウアドレ
ス信号線Ａ３，Ａ４，Ａ５が接続される。また、ロウプ
リデコーダＰＤＥＣ１およびＰＤＥＣ２は各々が８本で
構成されるロウプリデコード信号線Ａ０１２ １〜Ａ０
１２ ８，Ａ３４５ １〜Ａ３４５ ８によって、複数
のロウデコーダアレイに接続されている。
ドレスを伝えるロウアドレス信号線Ａ０，Ａ１，Ａ２が
接続され、ロウプリデコーダＰＤＥＣ２にはロウアドレ
ス信号線Ａ３，Ａ４，Ａ５が接続される。また、ロウプ
リデコーダＰＤＥＣ１およびＰＤＥＣ２は各々が８本で
構成されるロウプリデコード信号線Ａ０１２ １〜Ａ０
１２ ８，Ａ３４５ １〜Ａ３４５ ８によって、複数
のロウデコーダアレイに接続されている。
【０００６】セルアレイセレクタＭＣＳn （ｎ＝１〜
ｉ）にはロウアドレス信号線Ａ６，Ａ７，Ａ８，Ａ９が
接続される。また、セルアレイセレクタＭＣＳn （ｎ＝
１〜ｉ）はセルアレイ選択信号線Ｓn （ｎ＝１〜ｉ）に
よって、対応するロウデコーダアレイＤＥＣn （ｎ＝１
〜ｉ）と接続されている。
ｉ）にはロウアドレス信号線Ａ６，Ａ７，Ａ８，Ａ９が
接続される。また、セルアレイセレクタＭＣＳn （ｎ＝
１〜ｉ）はセルアレイ選択信号線Ｓn （ｎ＝１〜ｉ）に
よって、対応するロウデコーダアレイＤＥＣn （ｎ＝１
〜ｉ）と接続されている。
【０００７】ロウデコーダアレイＤＥＣn （ｎ＝１〜
ｉ）を構成するロウデコーダＤn-m （ｎ＝１〜ｉ，ｍ＝
１〜６４）の各々には、ロウプリデコード信号線Ａ０１
２ １〜Ａ０１２ ８の１本と、ロウプリデコード信号
線Ａ３４５ １〜Ａ３４５ ８の１本およびセルアレイ
選択信号線Ｓn （ｎ＝１〜ｉ）のいずれかが接続され
る。また、ロウデコーダＤn-m の各々にはワード線ＷＬ
n-m によってセルアレイＭＣＡn と接続されている。
ｉ）を構成するロウデコーダＤn-m （ｎ＝１〜ｉ，ｍ＝
１〜６４）の各々には、ロウプリデコード信号線Ａ０１
２ １〜Ａ０１２ ８の１本と、ロウプリデコード信号
線Ａ３４５ １〜Ａ３４５ ８の１本およびセルアレイ
選択信号線Ｓn （ｎ＝１〜ｉ）のいずれかが接続され
る。また、ロウデコーダＤn-m の各々にはワード線ＷＬ
n-m によってセルアレイＭＣＡn と接続されている。
【０００８】図８は図３の部分拡大図である。同図に示
すように、たとえばロウデコーダＤ1-1 は、ロウプリデ
コード信号線Ａ０１２ １、ロウプリデコード信号線Ａ
３４５ １およびセルアレイ選択信号線Ｓ1 に接続さ
れ、ワード線ＷＬ1-1 を出力する。
すように、たとえばロウデコーダＤ1-1 は、ロウプリデ
コード信号線Ａ０１２ １、ロウプリデコード信号線Ａ
３４５ １およびセルアレイ選択信号線Ｓ1 に接続さ
れ、ワード線ＷＬ1-1 を出力する。
【０００９】図４を用いてロウアドレス入力により、ワ
ード線が選択される迄の従来例１の動作について述べ
る。ロウアドレス信号Ａ０〜Ａ８がロウアドレス信号線
Ａ６，Ａ７，Ａ８，Ａ９に伝わると、それを受けてセル
アレイセレクターの１個、たとえばセルアレイＭＣＳ2
が活性化し、セルアレイ選択信号線Ｓ2 が接地電位から
電源電位に立ち上り、ロウデコーダアレイＤＥＣ2 が活
性化する。
ード線が選択される迄の従来例１の動作について述べ
る。ロウアドレス信号Ａ０〜Ａ８がロウアドレス信号線
Ａ６，Ａ７，Ａ８，Ａ９に伝わると、それを受けてセル
アレイセレクターの１個、たとえばセルアレイＭＣＳ2
が活性化し、セルアレイ選択信号線Ｓ2 が接地電位から
電源電位に立ち上り、ロウデコーダアレイＤＥＣ2 が活
性化する。
【００１０】また、ロウアドレス信号がロウアドレス信
号線Ａ０，Ａ１，Ａ２およびＡ３，Ａ４，Ａ５に伝わる
と、ロウプリデコーダＰＤＥＣ１およびＰＤＥＣ２が活
性化し、ロウプリデコード信号Ａ０１２ １〜Ａ０１２
８，Ａ３４５ １〜Ａ３４５ ８の各々１本、たとえ
ばＡ０１２ １，Ａ３４５ １が接地電位から電源電位
に立ち上る。
号線Ａ０，Ａ１，Ａ２およびＡ３，Ａ４，Ａ５に伝わる
と、ロウプリデコーダＰＤＥＣ１およびＰＤＥＣ２が活
性化し、ロウプリデコード信号Ａ０１２ １〜Ａ０１２
８，Ａ３４５ １〜Ａ３４５ ８の各々１本、たとえ
ばＡ０１２ １，Ａ３４５ １が接地電位から電源電位
に立ち上る。
【００１１】セルアレイ選択信号Ｓ2 により活性化され
たロウデコーダアレイＤＥＣ2 ではＡ０１２ １〜Ａ０
１２ ８とＡ３４５ １〜Ａ３４５ ８の論理積をと
り、その結果Ａ０１２ １，Ａ３４５ １の接続するロ
ウデコーダＤ２ １の出力であるワード線ＷＬ２ １を
選択する。
たロウデコーダアレイＤＥＣ2 ではＡ０１２ １〜Ａ０
１２ ８とＡ３４５ １〜Ａ３４５ ８の論理積をと
り、その結果Ａ０１２ １，Ａ３４５ １の接続するロ
ウデコーダＤ２ １の出力であるワード線ＷＬ２ １を
選択する。
【００１２】図５は従来の半導体メモリの第２の構成例
（以後これを従来例２と称す）である。
（以後これを従来例２と称す）である。
【００１３】この半導体メモリデコーダ回路は、従来例
１の構成要素であるロウプリデコーダＰＤＥＣ１，ＰＤ
ＥＣ２、セルアレイセレクターＭＣＳn 、ロウデコーダ
アレイＤＥＣn およびセルアレイＭＣＡn の他に、各々
が１６ケのリピータＲn-l （ｎ＝１〜ｉ，ｌ＝１〜１
６）で構成される複数のリピータアレイＰＲＥＰn （ｎ
＝１〜ｉ）で構成される。
１の構成要素であるロウプリデコーダＰＤＥＣ１，ＰＤ
ＥＣ２、セルアレイセレクターＭＣＳn 、ロウデコーダ
アレイＤＥＣn およびセルアレイＭＣＡn の他に、各々
が１６ケのリピータＲn-l （ｎ＝１〜ｉ，ｌ＝１〜１
６）で構成される複数のリピータアレイＰＲＥＰn （ｎ
＝１〜ｉ）で構成される。
【００１４】ロウプリデコーダＰＤＥＣ１にはロウアド
レス信号線Ａ０，Ａ１，Ａ２が接続され、ロウプリデコ
ーダＰＤＥＣ２にはロウアドレス信号線Ａ３，Ａ４，Ａ
５が接続される。また、ロウプリデコーダＰＤＥＣ１お
よびＰＤＥＣ２はロウプリデコード信号線Ａ０１２ １
〜Ａ０１２ ８，Ａ３４５ １〜Ａ３４５ ８によっ
て、複数のリピータアレイＰＲＥＰに接続されている。
レス信号線Ａ０，Ａ１，Ａ２が接続され、ロウプリデコ
ーダＰＤＥＣ２にはロウアドレス信号線Ａ３，Ａ４，Ａ
５が接続される。また、ロウプリデコーダＰＤＥＣ１お
よびＰＤＥＣ２はロウプリデコード信号線Ａ０１２ １
〜Ａ０１２ ８，Ａ３４５ １〜Ａ３４５ ８によっ
て、複数のリピータアレイＰＲＥＰに接続されている。
【００１５】セルアレイセレクターＭＣＳn （ｎ＝１〜
ｉ）にはロウアドレス信号線Ａ６，Ａ７，Ａ８，Ａ９が
接続される。また、セルアレイセレクターＭＣＳn （ｎ
＝１〜ｉ）は、セルアレイ選択信号Ｓn （ｎ＝１〜ｉ）
によって、対応するリピータアレイＰＲＥＰn （ｎ＝１
〜ｉ）と接続されている。
ｉ）にはロウアドレス信号線Ａ６，Ａ７，Ａ８，Ａ９が
接続される。また、セルアレイセレクターＭＣＳn （ｎ
＝１〜ｉ）は、セルアレイ選択信号Ｓn （ｎ＝１〜ｉ）
によって、対応するリピータアレイＰＲＥＰn （ｎ＝１
〜ｉ）と接続されている。
【００１６】リピータアレイＰＲＥＰn （ｎ＝１〜ｉ）
を構成するリピータＲn-l （ｎ＝１〜ｉ，ｌ＝１〜１
６）の各々には、ロウプリデコード信号線（Ａ０１２＋
Ａ３４５）１６本の内の１本と、セルアレイ選択信号線
Ｓn （ｎ＝１〜ｉ）が接続される。また、リピータＲ
n-l の各々はサブデコード信号線Ｓ０１２ １−１〜Ｓ
０１２ ｎ ８，Ｓ３４５ ｎ １〜Ｓ３４５ ｎ ８
（ｎ＝１〜ｉ）によって対応するロウデコーダアレイＤ
ＥＣn （ｎ＝１〜ｉ）と接続されている。
を構成するリピータＲn-l （ｎ＝１〜ｉ，ｌ＝１〜１
６）の各々には、ロウプリデコード信号線（Ａ０１２＋
Ａ３４５）１６本の内の１本と、セルアレイ選択信号線
Ｓn （ｎ＝１〜ｉ）が接続される。また、リピータＲ
n-l の各々はサブデコード信号線Ｓ０１２ １−１〜Ｓ
０１２ ｎ ８，Ｓ３４５ ｎ １〜Ｓ３４５ ｎ ８
（ｎ＝１〜ｉ）によって対応するロウデコーダアレイＤ
ＥＣn （ｎ＝１〜ｉ）と接続されている。
【００１７】ロウデコーダアレイＤＥＣn （ｎ＝１〜
ｉ）を構成するロウデコーダＤn-m の各々には、サブデ
コード信号線Ｓ０１２ ｎ １〜Ｓ０１２ ｎ ８の１
本と、Ｓ３４５ ｎ １〜Ｓ３４５ ｎ ８の１本が接
続される。またロウデコーダＤn-m の各々は、ワード線
ＷＬn-m によってセルアレイＭＣＡn と接続されてい
る。
ｉ）を構成するロウデコーダＤn-m の各々には、サブデ
コード信号線Ｓ０１２ ｎ １〜Ｓ０１２ ｎ ８の１
本と、Ｓ３４５ ｎ １〜Ｓ３４５ ｎ ８の１本が接
続される。またロウデコーダＤn-m の各々は、ワード線
ＷＬn-m によってセルアレイＭＣＡn と接続されてい
る。
【００１８】図９は従来例２における部分拡大図であ
る。同図に示すように、たとえばリピータアレイＰＲＥ
Ｐ1 のリピータＲ1-1 は、セルアレイ選択信号線Ｓ1 、
ロウプリデコード信号線Ａ０１２＿１に接続されてい
る。また、たとえばロウデコーダＤ1-1 はサブデコード
信号線Ｓ０１２ ｎ １とＳ３４５ ｎ １に接続され
る。
る。同図に示すように、たとえばリピータアレイＰＲＥ
Ｐ1 のリピータＲ1-1 は、セルアレイ選択信号線Ｓ1 、
ロウプリデコード信号線Ａ０１２＿１に接続されてい
る。また、たとえばロウデコーダＤ1-1 はサブデコード
信号線Ｓ０１２ ｎ １とＳ３４５ ｎ １に接続され
る。
【００１９】図６を用いてロウアドレス入力により、ワ
ード線が選択される迄の従来例２の動作について述べ
る。ロウアドレス信号がロウアドレス信号線Ａ６，Ａ
７，Ａ８，Ａ９に伝わると、それを受けてセルアレイセ
レクタの１個、たとえばセルアレイセレクタＭＣＳ２が
活性化し、セルアレイ選択信号線Ｓ２が接地電位（ＶＳ
Ｓ）から電源電位（ＶＣＣ）に立ち上り、リピータアレ
イＰＲＥＰ2 が活性化する。
ード線が選択される迄の従来例２の動作について述べ
る。ロウアドレス信号がロウアドレス信号線Ａ６，Ａ
７，Ａ８，Ａ９に伝わると、それを受けてセルアレイセ
レクタの１個、たとえばセルアレイセレクタＭＣＳ２が
活性化し、セルアレイ選択信号線Ｓ２が接地電位（ＶＳ
Ｓ）から電源電位（ＶＣＣ）に立ち上り、リピータアレ
イＰＲＥＰ2 が活性化する。
【００２０】また、ロウアドレス信号がロウアドレス信
号線Ａ０，Ａ１，Ａ２およびＡ３，Ａ４，Ａ５に伝わる
と、ロウプリデコーダＰＤＥＣ１およびＰＤＥＣ２が活
性化し、ロウプリデコード信号線Ａ０１２〜Ａ０１２
８，Ａ３４５ １〜Ａ３４５ ８の各々１本、たとえばＳ
０１２ １，Ａ３４５ １が接地電位（ＶＳＳ）から電
源電位（ＶＣＣ）に立ち上る。電源電位になったロウプ
リデコード信号線Ａ０１２ １，Ａ３４５ １をセルア
レイ選択信号線Ｓ２により活性化されたリピータアレイ
ＰＲＥＰ2 が受け、サブデコード信号Ｓ０１２ ２
１，Ｓ３４５ ２ １が接地電位（ＶＳＳ）から電源電位
（ＶＣＣ）に立ち上る。
号線Ａ０，Ａ１，Ａ２およびＡ３，Ａ４，Ａ５に伝わる
と、ロウプリデコーダＰＤＥＣ１およびＰＤＥＣ２が活
性化し、ロウプリデコード信号線Ａ０１２〜Ａ０１２
８，Ａ３４５ １〜Ａ３４５ ８の各々１本、たとえばＳ
０１２ １，Ａ３４５ １が接地電位（ＶＳＳ）から電
源電位（ＶＣＣ）に立ち上る。電源電位になったロウプ
リデコード信号線Ａ０１２ １，Ａ３４５ １をセルア
レイ選択信号線Ｓ２により活性化されたリピータアレイ
ＰＲＥＰ2 が受け、サブデコード信号Ｓ０１２ ２
１，Ｓ３４５ ２ １が接地電位（ＶＳＳ）から電源電位
（ＶＣＣ）に立ち上る。
【００２１】ロウデコーダアレイＤＥＣn （ｎ＝１〜
ｉ）ではＡ０１２ ｎ １〜Ａ０１２ ｎ ８とＡ３４５
ｎ １〜Ａ３４５ ｎ ８の論理積をとり、その結果
Ａ０１２ ２ １，Ａ３４５ ２ １の接続するロウデ
コーダＤ２ １の出力であるワード線ＷＬ２ １のみを
選択する。
ｉ）ではＡ０１２ ｎ １〜Ａ０１２ ｎ ８とＡ３４５
ｎ １〜Ａ３４５ ｎ ８の論理積をとり、その結果
Ａ０１２ ２ １，Ａ３４５ ２ １の接続するロウデ
コーダＤ２ １の出力であるワード線ＷＬ２ １のみを
選択する。
【００２２】
【発明が解決しようとする課題】しかしながら、半導体
メモリの大容量化に伴うチップサイズおよびロウデコー
ダ数の増大を考えた場合、従来例１の構成ではロウプリ
デコード信号が活性化されないロウデコーダアレイを含
む全てのロウデコーダアレイを駆動するため、ロウプリ
デコード信号の時定数（ＲＣ）が大きなものとなり、配
線遅延が大きくなる上、消費電流も大きいという問題点
があった。
メモリの大容量化に伴うチップサイズおよびロウデコー
ダ数の増大を考えた場合、従来例１の構成ではロウプリ
デコード信号が活性化されないロウデコーダアレイを含
む全てのロウデコーダアレイを駆動するため、ロウプリ
デコード信号の時定数（ＲＣ）が大きなものとなり、配
線遅延が大きくなる上、消費電流も大きいという問題点
があった。
【００２３】一方、従来例２の構成をとる場合、リピー
タＲを配置したことにより、ロウプリデコード信号の時
定数が低減し配線遅延が緩和されるとともに、セルアレ
イ選択信号線をリピータアレイＰＲＥＰに接続すること
により、活性化されないロウデコーダアレイを駆動しな
いため消費電流も低減できる。しかしながらこの構成で
は、分割動作を行う場合、ロウデコーダアレイＤＥＣご
とに１６ケのリピータＲを配置しなければならないた
め、レイアウト面積の増大を招くという問題点があっ
た。
タＲを配置したことにより、ロウプリデコード信号の時
定数が低減し配線遅延が緩和されるとともに、セルアレ
イ選択信号線をリピータアレイＰＲＥＰに接続すること
により、活性化されないロウデコーダアレイを駆動しな
いため消費電流も低減できる。しかしながらこの構成で
は、分割動作を行う場合、ロウデコーダアレイＤＥＣご
とに１６ケのリピータＲを配置しなければならないた
め、レイアウト面積の増大を招くという問題点があっ
た。
【００２４】本発明は、このようなロウプリデコード信
号線の時定数による配線遅延の増大および消費電流の増
大を、僅かな回路付加により解消することでレイアウト
面積の増大を招かないデコーダ回路を提供することを目
的とする。
号線の時定数による配線遅延の増大および消費電流の増
大を、僅かな回路付加により解消することでレイアウト
面積の増大を招かないデコーダ回路を提供することを目
的とする。
【００２５】
【課題を解決するための手段】本発明は上述の課題を解
決するために、第１の信号、第２の信号および第３の信
号により構成される入力信号をデコードするデコーダ回
路は、第１の信号をデコードして第１のデコード信号を
出力する第１のデコード手段と、第２の信号をデコード
して第２のデコード信号を出力する第２のデコード手段
と、第３の信号をデコードして第３のデコード信号を出
力する第３のデコード手段と、第１のデコード信号と第
２のデコード信号を入力して第４のデコード信号を出力
する複数の第４のデコード手段と、第１のデコード信号
と第３のデコード信号を入力して第５のデコード信号を
出力する複数の第５のデコード手段と、第４のデコード
信号および第５のデコード信号を入力して第６のデコー
ド信号を出力する複数の第６のデコード手段とを有す
る。
決するために、第１の信号、第２の信号および第３の信
号により構成される入力信号をデコードするデコーダ回
路は、第１の信号をデコードして第１のデコード信号を
出力する第１のデコード手段と、第２の信号をデコード
して第２のデコード信号を出力する第２のデコード手段
と、第３の信号をデコードして第３のデコード信号を出
力する第３のデコード手段と、第１のデコード信号と第
２のデコード信号を入力して第４のデコード信号を出力
する複数の第４のデコード手段と、第１のデコード信号
と第３のデコード信号を入力して第５のデコード信号を
出力する複数の第５のデコード手段と、第４のデコード
信号および第５のデコード信号を入力して第６のデコー
ド信号を出力する複数の第６のデコード手段とを有す
る。
【００２６】
【作用】本発明によれば、入力信号がデコーダ回路に入
力されると、その第１の信号が第１のデコード手段によ
り、第２の信号が第２のデコード手段により、第３の信
号が第３のデコード手段によりそれぞれデコードされ
る。そして、第１のデコード手段によりデコードされた
第１のデコード信号と第２のデコード手段でデコードさ
れた第２のデコード信号が第４のデコード手段に入力さ
れ、第１のデコード信号と第３のデコード手段でデコー
ドされた第３のデコード信号が第５のデコード手段に入
力される。入力信号により、ある第４のデコード手段お
よび第５のデコードが活性化されると、これらデコード
手段はそれぞれ複数、例えば２つの第６のデコード手段
に活性化された旨の信号を出力する。そして、第４のデ
コード手段および第５のデコード手段により指定された
第６のデコーダ手段より入力信号のデコード出力が送出
される。
力されると、その第１の信号が第１のデコード手段によ
り、第２の信号が第２のデコード手段により、第３の信
号が第３のデコード手段によりそれぞれデコードされ
る。そして、第１のデコード手段によりデコードされた
第１のデコード信号と第２のデコード手段でデコードさ
れた第２のデコード信号が第４のデコード手段に入力さ
れ、第１のデコード信号と第３のデコード手段でデコー
ドされた第３のデコード信号が第５のデコード手段に入
力される。入力信号により、ある第４のデコード手段お
よび第５のデコードが活性化されると、これらデコード
手段はそれぞれ複数、例えば２つの第６のデコード手段
に活性化された旨の信号を出力する。そして、第４のデ
コード手段および第５のデコード手段により指定された
第６のデコーダ手段より入力信号のデコード出力が送出
される。
【００２７】
【実施例】次に添付図面を参照して本発明によるデコー
ダ回路の実施例を詳細に説明する。
ダ回路の実施例を詳細に説明する。
【００２８】図１は、本発明によるデコーダ回路を半導
体メモリのロウアドレスを指定する半導体メモリデコー
ダ回路に適用した実施例を示す構成図である。本実施例
におけるデコーダ回路は、Ａ０〜Ａ２，Ａ３〜Ａ５，Ａ
６〜Ａ９で構成されるロウアドレス信号１００を入力
し、この信号で指定されるセルアレイＭＣＡのワード線
ＷＬを活性化するデコーダ回路である。
体メモリのロウアドレスを指定する半導体メモリデコー
ダ回路に適用した実施例を示す構成図である。本実施例
におけるデコーダ回路は、Ａ０〜Ａ２，Ａ３〜Ａ５，Ａ
６〜Ａ９で構成されるロウアドレス信号１００を入力
し、この信号で指定されるセルアレイＭＣＡのワード線
ＷＬを活性化するデコーダ回路である。
【００２９】この半導体メモリデコード回路は、２ケの
ロウプリデコーダＰＤＥＣ１，ＰＤＥＣ２、複数のセル
アレイセレクターＭＣＳn （ｎ＝１〜ｉ）、複数のリピ
ータアレイセレクターＲＥＰＳn （ｎ＝１〜ｉ−１）、
ロウデコーダアレイＤＥＣn（ｎ＝１〜ｉ）およびリピ
ータアレイＲＥＰn （ｎ＝０〜ｉ）で構成される。
ロウプリデコーダＰＤＥＣ１，ＰＤＥＣ２、複数のセル
アレイセレクターＭＣＳn （ｎ＝１〜ｉ）、複数のリピ
ータアレイセレクターＲＥＰＳn （ｎ＝１〜ｉ−１）、
ロウデコーダアレイＤＥＣn（ｎ＝１〜ｉ）およびリピ
ータアレイＲＥＰn （ｎ＝０〜ｉ）で構成される。
【００３０】ロウプリデコーダＰＤＥＣ１は、ロウアド
レス信号線Ａ０，Ａ１，Ａ２よりロウアドレス信号Ａ
０，Ａ１，Ａ２を入力し、これを８ビットのロウプリデ
コード信号Ａ０１２＿１〜Ａ０１２＿８として、対応す
る参照符号のロウブリデコード信号線に出力するデコー
ダ回路である。同様に、ロウプリデコーダＰＤＥＣ２
は、ロウアドレス信号線Ａ３，Ａ４，Ａ５よりロウアド
レス信号Ａ３，Ａ４，Ａ５を入力し、これを８ビットの
ロウプリデコード信号Ａ３４５＿１〜Ａ３４５＿８とし
て、対応する参照符号のロウブリデコード信号線に出力
するデコーダ回路である。このようにロウプリデコーダ
ＰＤＥＣは、入力したアドレス信号よりロウプリデコー
ド信号１０６を出力する。
レス信号線Ａ０，Ａ１，Ａ２よりロウアドレス信号Ａ
０，Ａ１，Ａ２を入力し、これを８ビットのロウプリデ
コード信号Ａ０１２＿１〜Ａ０１２＿８として、対応す
る参照符号のロウブリデコード信号線に出力するデコー
ダ回路である。同様に、ロウプリデコーダＰＤＥＣ２
は、ロウアドレス信号線Ａ３，Ａ４，Ａ５よりロウアド
レス信号Ａ３，Ａ４，Ａ５を入力し、これを８ビットの
ロウプリデコード信号Ａ３４５＿１〜Ａ３４５＿８とし
て、対応する参照符号のロウブリデコード信号線に出力
するデコーダ回路である。このようにロウプリデコーダ
ＰＤＥＣは、入力したアドレス信号よりロウプリデコー
ド信号１０６を出力する。
【００３１】セルアレイセレクタＭＣＳ1 〜ＭＣＳ
i は、ロウアドレス信号線Ａ６〜Ａ９よりロウアドレス
信号Ａ６〜Ａ９を入力し、この信号が自セレクタを示し
ている場合にセルアレイ選択信号線１０４（Ｓ1 〜
Ｓi ）に選択信号を出力するデコーダ回路である。セル
アレイセレクタＭＣＳはそれぞれ、その出力側がリピー
タアレイセレクタＲＥＰＳ1 〜ＰＲＥＰＳi-1 に接続さ
れている。
i は、ロウアドレス信号線Ａ６〜Ａ９よりロウアドレス
信号Ａ６〜Ａ９を入力し、この信号が自セレクタを示し
ている場合にセルアレイ選択信号線１０４（Ｓ1 〜
Ｓi ）に選択信号を出力するデコーダ回路である。セル
アレイセレクタＭＣＳはそれぞれ、その出力側がリピー
タアレイセレクタＲＥＰＳ1 〜ＰＲＥＰＳi-1 に接続さ
れている。
【００３２】すなわち、セルアレイセレクタＭＣＳ
n （ｎ＝２〜ｉ−１）はそれぞれ、セルアレイ選択信号
線Ｓn （ｎ＝２〜ｉ−１）を介して、リピータアレイセ
レクターＲＥＰＳn （ｎ＝１，３，．．．，ｉ−２）お
よびＲＥＰＳn-1 （ｎ＝２，４，．．．，ｉ−１）と接
続される。また、ＭＣＳ1 はセルアレイ選択信号Ｓ1 に
よりリピータアレイセレクターＲＥＰＳ1 とリピータア
レイＲＥＰ0 に、セレクタＭＣＳi はセルアレイ選択信
号Ｓi によりＲＥＰＳn-1 とＲＥＰn に接続される。
n （ｎ＝２〜ｉ−１）はそれぞれ、セルアレイ選択信号
線Ｓn （ｎ＝２〜ｉ−１）を介して、リピータアレイセ
レクターＲＥＰＳn （ｎ＝１，３，．．．，ｉ−２）お
よびＲＥＰＳn-1 （ｎ＝２，４，．．．，ｉ−１）と接
続される。また、ＭＣＳ1 はセルアレイ選択信号Ｓ1 に
よりリピータアレイセレクターＲＥＰＳ1 とリピータア
レイＲＥＰ0 に、セレクタＭＣＳi はセルアレイ選択信
号Ｓi によりＲＥＰＳn-1 とＲＥＰn に接続される。
【００３３】リピータアレイセレクタＲＥＰＳ1 〜ＰＲ
ＥＰＳi-1 はそれぞれ、２入力１出力のＯＲゲートであ
り、リピータアレイ選択信号線ＲＳn （ｎ＝１〜ｉ−
１）によってリピータアレイＲＥＰn （ｎ＝１〜ｉ−
１）と接続される。リピータアレイセレクタＲＥＰＳ
は、セルアレイ選択信号１０４により活性化されると、
接続されているリピータアレイ選択信号線ＲＳ1 〜ＲＳ
i-1 を介しリピータアレイＲＥＰにリピータアレイ選択
信号Ｓを出力する。
ＥＰＳi-1 はそれぞれ、２入力１出力のＯＲゲートであ
り、リピータアレイ選択信号線ＲＳn （ｎ＝１〜ｉ−
１）によってリピータアレイＲＥＰn （ｎ＝１〜ｉ−
１）と接続される。リピータアレイセレクタＲＥＰＳ
は、セルアレイ選択信号１０４により活性化されると、
接続されているリピータアレイ選択信号線ＲＳ1 〜ＲＳ
i-1 を介しリピータアレイＲＥＰにリピータアレイ選択
信号Ｓを出力する。
【００３４】リピータアレイＲＥＰ0 〜ＲＥＰi はそれ
ぞれ、たとえば図７の部分拡大図に示すように、８ケの
リピータＲn-P （ｎ＝０〜ｉ，Ｐ＝１〜８）で構成され
ている。リピータアレイＲＥＰn （ｎ＝１，３，５…ｉ
−１）を構成するリピータＲn-l （ｎ＝１，３，５…ｎ
−１，Ｐ＝１〜８）の各々は、ロウプリデコード信号線
Ａ３４５−１〜Ａ３４５−８の１本とリピータアレイ選
択信号線ＲＳn （ｎ＝１，３，５…ｉ−１）が接続され
ている。また、リピータアレイＲＥＰn （ｎ＝２，４，
６…ｉ−２）を構成するリピータＲn-P （ｎ＝２，４，
６…ｉ−２，Ｐ＝１〜８）の各々には、ロウプリデコー
ド信号線Ａ０１２−１〜Ａ０１２−８の１本と、リピー
タアレイ選択信号線ＲＳn （ｎ＝１，３，５…ｉ−１）
が接続される。
ぞれ、たとえば図７の部分拡大図に示すように、８ケの
リピータＲn-P （ｎ＝０〜ｉ，Ｐ＝１〜８）で構成され
ている。リピータアレイＲＥＰn （ｎ＝１，３，５…ｉ
−１）を構成するリピータＲn-l （ｎ＝１，３，５…ｎ
−１，Ｐ＝１〜８）の各々は、ロウプリデコード信号線
Ａ３４５−１〜Ａ３４５−８の１本とリピータアレイ選
択信号線ＲＳn （ｎ＝１，３，５…ｉ−１）が接続され
ている。また、リピータアレイＲＥＰn （ｎ＝２，４，
６…ｉ−２）を構成するリピータＲn-P （ｎ＝２，４，
６…ｉ−２，Ｐ＝１〜８）の各々には、ロウプリデコー
ド信号線Ａ０１２−１〜Ａ０１２−８の１本と、リピー
タアレイ選択信号線ＲＳn （ｎ＝１，３，５…ｉ−１）
が接続される。
【００３５】また、リピータアレイＲＥＰ0 を構成する
リピータＲ0-P （Ｐ＝１〜８）の各々には、Ａ０１２
１〜Ａ０１２ ８の１本とセルアレイ選択信号線Ｓ１が
接続される。また、リピータアレイＲＥＰi を構成する
リピータＲi-P （Ｐ＝１〜８）の各々には、Ａ０１２
１〜Ａ０１２ ８の１本とセルアレイ選択信号線Ｓｉが
接続される。さらに、リピータアレイＲＥＰi を構成す
るリピータＲi-P （Ｐ＝１〜８）の各々には、Ａ０１２
１〜Ａ０１２ ８の１本とセルアレイ選択信号線Ｓｉ
が接続される。
リピータＲ0-P （Ｐ＝１〜８）の各々には、Ａ０１２
１〜Ａ０１２ ８の１本とセルアレイ選択信号線Ｓ１が
接続される。また、リピータアレイＲＥＰi を構成する
リピータＲi-P （Ｐ＝１〜８）の各々には、Ａ０１２
１〜Ａ０１２ ８の１本とセルアレイ選択信号線Ｓｉが
接続される。さらに、リピータアレイＲＥＰi を構成す
るリピータＲi-P （Ｐ＝１〜８）の各々には、Ａ０１２
１〜Ａ０１２ ８の１本とセルアレイ選択信号線Ｓｉ
が接続される。
【００３６】また、リピータＲn-P （ｎ＝１，３，５…
ｉ−１，Ｐ＝１〜８）の各々は、サブデコード信号Ｓ３
４５ ｎ １〜Ｓ３４５ ｎ ８（ｎ＝１，３，５…ｉ
−１）によって、ロウデコーダアレイＤＥＣn とＤＥＣ
n+1 （ｎ＝１，３，５…ｎ−１）に接続されている。リ
ピータＲn-P （ｎ＝２，４，６…ｎ−２，Ｐ＝１）の各
々は、サブデコード信号線Ｓ０１２ ｎ １〜Ｓ０１２
ｎ ８（ｎ＝２，４，６…ｉ＝２）によって、ロウデ
コーダアレイＤＥＣn とＤＥＣn+1 （ｎ＝２，４，６…
ｎ−２）に接続されている。
ｉ−１，Ｐ＝１〜８）の各々は、サブデコード信号Ｓ３
４５ ｎ １〜Ｓ３４５ ｎ ８（ｎ＝１，３，５…ｉ
−１）によって、ロウデコーダアレイＤＥＣn とＤＥＣ
n+1 （ｎ＝１，３，５…ｎ−１）に接続されている。リ
ピータＲn-P （ｎ＝２，４，６…ｎ−２，Ｐ＝１）の各
々は、サブデコード信号線Ｓ０１２ ｎ １〜Ｓ０１２
ｎ ８（ｎ＝２，４，６…ｉ＝２）によって、ロウデ
コーダアレイＤＥＣn とＤＥＣn+1 （ｎ＝２，４，６…
ｎ−２）に接続されている。
【００３７】また、リピータＲ0-P （Ｐ＝１〜８）の各
々は、サブデコード信号線Ｓ０１２ ０ １〜Ｓ０１２
０ ８によってロウデコーダアレイＤＥＣ0 に接続され
ており、Ｒi-P （１＝Ｐ〜８）の各々はサブデコード信
号線Ｓ０１２＿ｉ＿１〜Ｓ０１２＿ｉ＿８によってロウ
デコーダアレイＤＥＣｉに接続されている。
々は、サブデコード信号線Ｓ０１２ ０ １〜Ｓ０１２
０ ８によってロウデコーダアレイＤＥＣ0 に接続され
ており、Ｒi-P （１＝Ｐ〜８）の各々はサブデコード信
号線Ｓ０１２＿ｉ＿１〜Ｓ０１２＿ｉ＿８によってロウ
デコーダアレイＤＥＣｉに接続されている。
【００３８】ロウデコーダＤＥＣn （ｎ＝１〜ｉ）はそ
れぞれ、たとえば図７に示すように、ワード線ＷＬを選
択する複数のロウデコーダロウデコーダＤn-m （ｎ＝１
〜ｉ，ｍ＝１〜６４）から構成されている。ロウデコー
ダアレイＤＥＣn （ｎ＝１〜ｉ）を構成するこれらロウ
デコーダＤn-m （ｎ＝１〜ｉ，ｍ＝１〜６）の各々に
は、サブコード信号線Ｓ０１２ ｎ １ １〜Ｓ０１２
ｎ １ ８の１本とＳ３４５ ｎ １〜Ｓ３４５ ｎ
８の１本、もしくはＳ０１２ ｎ １〜Ｓ０１２ ｎ
８の１本とＳ３４５ ｎ １ １〜Ｓ３４５ ｎ １
の１本が接続される。またロウデコーダＤn-m の各々は
ワード線ＷＬn-m によってセルアレイＭＣＡn （ｎ＝１
〜ｉ）と接続されている。
れぞれ、たとえば図７に示すように、ワード線ＷＬを選
択する複数のロウデコーダロウデコーダＤn-m （ｎ＝１
〜ｉ，ｍ＝１〜６４）から構成されている。ロウデコー
ダアレイＤＥＣn （ｎ＝１〜ｉ）を構成するこれらロウ
デコーダＤn-m （ｎ＝１〜ｉ，ｍ＝１〜６）の各々に
は、サブコード信号線Ｓ０１２ ｎ １ １〜Ｓ０１２
ｎ １ ８の１本とＳ３４５ ｎ １〜Ｓ３４５ ｎ
８の１本、もしくはＳ０１２ ｎ １〜Ｓ０１２ ｎ
８の１本とＳ３４５ ｎ １ １〜Ｓ３４５ ｎ １
の１本が接続される。またロウデコーダＤn-m の各々は
ワード線ＷＬn-m によってセルアレイＭＣＡn （ｎ＝１
〜ｉ）と接続されている。
【００３９】セルアレイＭＣＡ1 〜ＭＣＡi はそれぞ
れ、１ビットを記憶する複数のメモリセルが２次元に配
列されたメモリセルアレイである。各セルアレイＭＣＡ
は、本実施例におけるロウデコーダ回路によりそのロウ
側が指定され、カラムデコーダ回路（図示せず）により
カラム側が指定されることにより、メモリセルの指定が
行われる。
れ、１ビットを記憶する複数のメモリセルが２次元に配
列されたメモリセルアレイである。各セルアレイＭＣＡ
は、本実施例におけるロウデコーダ回路によりそのロウ
側が指定され、カラムデコーダ回路（図示せず）により
カラム側が指定されることにより、メモリセルの指定が
行われる。
【００４０】次に、図２を用いてロウアドレス入力によ
り、ワード線が選択される迄の動作について述べる。ロ
ウアドレスと信号がロウアドレス信号線Ａ６，Ａ７，Ａ
８，Ａ９に伝わると、それを受けてセルアレイセレクタ
ーの１ケたとえばＭＣＳ2 が活性化し、セルアレイ選択
信号線Ｓ2 が接地電位（ＶＳＳ）から電源電位（ＶＣ
Ｃ）に立ち上る。リピータアレイセレクターは、セルア
レイ選択信号線Ｓ2 が電源電位になると、セルアレイ選
択信号Ｓn とＳn+1 （ｎ＝１〜ｉ）の論理和をとる。そ
の結果、リピータ選択信号線ＲＳ1 ，ＲＳ2 が接地電位
（ＶＳＳ）から電源電位（ＶＣＣ）に立ち上がり、リピ
ータアレイＲＥＰ1 ，ＲＥＰ2 が活性化する。
り、ワード線が選択される迄の動作について述べる。ロ
ウアドレスと信号がロウアドレス信号線Ａ６，Ａ７，Ａ
８，Ａ９に伝わると、それを受けてセルアレイセレクタ
ーの１ケたとえばＭＣＳ2 が活性化し、セルアレイ選択
信号線Ｓ2 が接地電位（ＶＳＳ）から電源電位（ＶＣ
Ｃ）に立ち上る。リピータアレイセレクターは、セルア
レイ選択信号線Ｓ2 が電源電位になると、セルアレイ選
択信号Ｓn とＳn+1 （ｎ＝１〜ｉ）の論理和をとる。そ
の結果、リピータ選択信号線ＲＳ1 ，ＲＳ2 が接地電位
（ＶＳＳ）から電源電位（ＶＣＣ）に立ち上がり、リピ
ータアレイＲＥＰ1 ，ＲＥＰ2 が活性化する。
【００４１】また、ロウアドレス信号がロウアドレス信
号線Ａ０，Ａ１，Ａ２およびＡ３，Ａ４，Ａ５に伝わる
と、ロウプリデコーダＰＤＥＣ1 ，ＰＤＥＣ2 が活性化
し、ロウプリデコード信号Ａ０１２ １〜Ａ０１２
８，およびＡ３４５ １〜Ａ３４５ ８の各々１本、た
とえばＡ０１２ １，Ａ３４５ １が接地電位（ＶＳ
Ｓ）から電源電位（ＶＣＣ）に立ち上る。
号線Ａ０，Ａ１，Ａ２およびＡ３，Ａ４，Ａ５に伝わる
と、ロウプリデコーダＰＤＥＣ1 ，ＰＤＥＣ2 が活性化
し、ロウプリデコード信号Ａ０１２ １〜Ａ０１２
８，およびＡ３４５ １〜Ａ３４５ ８の各々１本、た
とえばＡ０１２ １，Ａ３４５ １が接地電位（ＶＳ
Ｓ）から電源電位（ＶＣＣ）に立ち上る。
【００４２】次に、リピータアレイ選択信号ＲＳ1 およ
びＲＳ2 により活性化されたリピータアレイＲＥＰ1 ，
ＲＥＰ2 の内、リピータＲ１−１がロウプリデコード信
号Ａ３４５ １の、リピータＲ２−１がロウプリデコー
ド信号Ａ１２ １の立ち上りをそれぞれ受け、サブデコ
ード信号Ｓ３４５ １ １およびＳ０１２ ２ １が接
地電位（ＶＳＳ）から電源電位に立ち上る。ロウデコー
ダアレイＤＥＣn （ｎ＝１〜ｉ）では、それを構成する
ロウデコーダの各々が、接続されたサブデコード信号の
論理積をとる。
びＲＳ2 により活性化されたリピータアレイＲＥＰ1 ，
ＲＥＰ2 の内、リピータＲ１−１がロウプリデコード信
号Ａ３４５ １の、リピータＲ２−１がロウプリデコー
ド信号Ａ１２ １の立ち上りをそれぞれ受け、サブデコ
ード信号Ｓ３４５ １ １およびＳ０１２ ２ １が接
地電位（ＶＳＳ）から電源電位に立ち上る。ロウデコー
ダアレイＤＥＣn （ｎ＝１〜ｉ）では、それを構成する
ロウデコーダの各々が、接続されたサブデコード信号の
論理積をとる。
【００４３】本実施例では、２系統のサブデコード信号
Ｓ０１２ ２ １〜Ｓ０１２ ２ ８およびＳ３４５ １
１〜Ｓ３４５ １ ８は、各々隣接する２ケのロウデ
コーダアレイＤＥＣ1 ，ＤＥＣ2 およびＤＥＣ2 ，ＤＥ
Ｃ3 に入力される。このため、たとえばサブデコード信
号Ｓ０１２ ２ １とＳ３４５ １ １を入力するロウ
デコーダＤＥＣは、ロウデコーダアレイＤＥＣ２のデコ
ーダＤ ２ １となる。これにより、サブデコード信号
Ｓ０１２ ２ １とＳ３４５ １ １が立ち上った場
合、論理積の結果選択されるワード線ＷＬはロウデコー
ダアレイＤＥＣ２の中のＷＬ２ １となる。
Ｓ０１２ ２ １〜Ｓ０１２ ２ ８およびＳ３４５ １
１〜Ｓ３４５ １ ８は、各々隣接する２ケのロウデ
コーダアレイＤＥＣ1 ，ＤＥＣ2 およびＤＥＣ2 ，ＤＥ
Ｃ3 に入力される。このため、たとえばサブデコード信
号Ｓ０１２ ２ １とＳ３４５ １ １を入力するロウ
デコーダＤＥＣは、ロウデコーダアレイＤＥＣ２のデコ
ーダＤ ２ １となる。これにより、サブデコード信号
Ｓ０１２ ２ １とＳ３４５ １ １が立ち上った場
合、論理積の結果選択されるワード線ＷＬはロウデコー
ダアレイＤＥＣ２の中のＷＬ２ １となる。
【００４４】以上の動作において、本実施例におけるデ
コーダ回路のロウプリデコード信号Ａ０１２ １および
Ａ３４５ １の立ち上りは、リピータを配置することに
より、ロウプリデコード信号線Ａ０１２ １およびＡ３
４５ １の時定数、すなわちＡ０１２ １およびＡ３４
５ １に寄生するゲート容量を低減できる。したがっ
て、従来例１に比べ配線遅延が生ずることがなく動作が
速くなる。この効果は、ロウプリデコード信号の時定数
の大きい大容量半導体メモリの場合に特に大きく、リピ
ータＲによるゲート遅延を考慮してもワード線ＷＬの選
択に必要な時間は短縮される。
コーダ回路のロウプリデコード信号Ａ０１２ １および
Ａ３４５ １の立ち上りは、リピータを配置することに
より、ロウプリデコード信号線Ａ０１２ １およびＡ３
４５ １の時定数、すなわちＡ０１２ １およびＡ３４
５ １に寄生するゲート容量を低減できる。したがっ
て、従来例１に比べ配線遅延が生ずることがなく動作が
速くなる。この効果は、ロウプリデコード信号の時定数
の大きい大容量半導体メモリの場合に特に大きく、リピ
ータＲによるゲート遅延を考慮してもワード線ＷＬの選
択に必要な時間は短縮される。
【００４５】また、サブデコード信号Ｓ０１２ ２ １
はロウデコードアレイＤＥＣ2 とＤＥＣ3 を、Ｓ３４５
１はロウデコードアレイＤＥＣ1 とＤＥＣ2 を駆動す
るため、ロウプリデコード信号が全てのロウデコーダア
レイを駆動する従来例１に比べ消費電流も低減出来る。
さらに、１ケのリピータアレイＲＥＰに必要なリピータ
数が８ケであるため、１ケのリピータアレイに１６ケの
リピータを必要とした従来例２に比べ、リピータの配置
が容易であり、レイアウト面積の増大も抑えられる。
はロウデコードアレイＤＥＣ2 とＤＥＣ3 を、Ｓ３４５
１はロウデコードアレイＤＥＣ1 とＤＥＣ2 を駆動す
るため、ロウプリデコード信号が全てのロウデコーダア
レイを駆動する従来例１に比べ消費電流も低減出来る。
さらに、１ケのリピータアレイＲＥＰに必要なリピータ
数が８ケであるため、１ケのリピータアレイに１６ケの
リピータを必要とした従来例２に比べ、リピータの配置
が容易であり、レイアウト面積の増大も抑えられる。
【００４６】このように本実施例によれば、２系統のプ
リデコード信号のリピータをそれぞれ配置し、これらリ
ピータをリピータアレイ選択信号により活性化する。そ
して、２系統のプリデコード信号を２系統のサブデコー
ド信号として出力し、接続される２系統のサブデコード
信号が共に活性化されるデコーダアレイと、接続される
２系統のサブデコード信号の一方のみが活性化されるデ
コーダアレイが存在するようにサブデコード信号線を接
続した。これにより、従来例１に比べプリデコード信号
の時定数が低減し、ワード線選択すなわちデコードの時
間短縮が出来るとともに、動作時に駆動するデコーダ数
すなわちゲート容量が減少するため消費電流も低減出来
る。また、従来例２に比べリピータ数が半減するため
に、レイアウト面積の増大を抑えることが出来る。
リデコード信号のリピータをそれぞれ配置し、これらリ
ピータをリピータアレイ選択信号により活性化する。そ
して、２系統のプリデコード信号を２系統のサブデコー
ド信号として出力し、接続される２系統のサブデコード
信号が共に活性化されるデコーダアレイと、接続される
２系統のサブデコード信号の一方のみが活性化されるデ
コーダアレイが存在するようにサブデコード信号線を接
続した。これにより、従来例１に比べプリデコード信号
の時定数が低減し、ワード線選択すなわちデコードの時
間短縮が出来るとともに、動作時に駆動するデコーダ数
すなわちゲート容量が減少するため消費電流も低減出来
る。また、従来例２に比べリピータ数が半減するため
に、レイアウト面積の増大を抑えることが出来る。
【００４７】なお、本実施例では本発明をロウアドレス
のデコーダ回路に適用したときを説明したが、勿論カラ
ムアドレスのデコーダ回路にも適用可能である。また、
本発明は、本実施例で説明したように半導体メモリに有
利に適用されるが、通常の電子回路におけるデコーダ回
路としても適用可能である。
のデコーダ回路に適用したときを説明したが、勿論カラ
ムアドレスのデコーダ回路にも適用可能である。また、
本発明は、本実施例で説明したように半導体メモリに有
利に適用されるが、通常の電子回路におけるデコーダ回
路としても適用可能である。
【００４８】
【発明の効果】このように本発明によれば、第２および
第３のデコード信号を出力するロウプリデコード信号線
の時定数による配線遅延の増大および消費電流の増大
を、少ない回路付加により実現できる。したがって、例
えば大容量の半導体メモリ等に本発明を適用すれば、低
消費電力で小型な半導体メモリを実現することが可能と
なる。
第３のデコード信号を出力するロウプリデコード信号線
の時定数による配線遅延の増大および消費電流の増大
を、少ない回路付加により実現できる。したがって、例
えば大容量の半導体メモリ等に本発明を適用すれば、低
消費電力で小型な半導体メモリを実現することが可能と
なる。
【図１】本発明によるデコーダ回路の実施例を示す構成
図、
図、
【図２】図１に示した実施例における動作例を示す波形
図、
図、
【図３】従来技術におけるデコーダ回路の構成図、
【図４】図３に示した従来技術における動作例を示す波
形図、
形図、
【図５】従来技術におけるデコーダ回路の構成図、
【図６】図５に示した従来技術における動作例を示す波
形図、
形図、
【図７】図１に示した本実施例の部分拡大図、
【図８】図３に示した従来技術における部分拡大図、
【図９】図４に示した従来技術における部分拡大図であ
る。
る。
ＭＣＡ1 〜ＭＣＡi メモリセルアレイ ＭＣＳ1 〜ＭＣＳi セルアレイセレクタ ＰＤＥＣ１，ＰＤＥＣ２ ロウプリデコーダ ＲＥＰ０〜ＲＥＰｉ リピータアレイ ＲＥＰＳ1 〜ＲＥＰＳｉ-1 リピータアレイセレクタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−225991（ＪＰ，Ａ) 特開 昭59−157891（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419
Claims (3)
- 【請求項１】 第１の信号、第２の信号および第３の信
号により構成される入力信号をデコードするデコーダ回
路において、 前記第１の信号をデコードして第１のデコード信号を出
力する第１のデコード手段と、 前記第２の信号をデコードして第２のデコード信号を出
力する第２のデコード手段と、 前記第３の信号をデコードして第３のデコード信号を出
力する第３のデコード手段と、 前記第１のデコード信号と第２のデコード信号を入力し
て第４のデコード信号を出力する複数の第４のデコード
手段と、 前記第１のデコード信号と第３のデコード信号を入力し
て第５のデコード信号を出力する複数の第５のデコード
手段と、 前記第４のデコード信号および第５のデコード信号を入
力して第６のデコード信号を出力する複数の第６のデコ
ード手段とを有し、 前記第４のデコード手段および第５のデコード手段はそ
れぞれ、少なくとも１つが複数の第６のデコード手段に
接続され、前記第４のデコード信号および第５のデコー
ド信号により前記第６のデコード手段が選択されること
を特徴とするデコーダ回路。 - 【請求項２】 請求項１に記載のデコーダ回路におい
て、前記第１のデコーダ手段は、複数のセルアレイセレ
クタと、このセルアレイセレクタに接続される複数のリ
ピータアレイセレクタとを有し、 前記リピータアレイセレクタは、少なくとも２つの前記
セルアレイセレクタに接続され、これらセルアレイセレ
クタのいずれか１つが活性化されると第１のデコード信
号を出力することを特徴とするデコーダ回路。 - 【請求項３】 請求項１に記載のデコーダ回路におい
て、この回路は半導体メモリに適用されることを特徴と
するデコーダ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04055764A JP3108505B2 (ja) | 1992-03-13 | 1992-03-13 | デコーダ回路 |
| US08/030,708 US5297105A (en) | 1992-03-13 | 1993-03-12 | Semiconductor memory circuit |
| US08/215,487 US5452260A (en) | 1992-03-13 | 1994-03-21 | Semiconductor memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04055764A JP3108505B2 (ja) | 1992-03-13 | 1992-03-13 | デコーダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05258574A JPH05258574A (ja) | 1993-10-08 |
| JP3108505B2 true JP3108505B2 (ja) | 2000-11-13 |
Family
ID=13007924
Family Applications (1)
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