JPH0863990A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0863990A JPH0863990A JP19849894A JP19849894A JPH0863990A JP H0863990 A JPH0863990 A JP H0863990A JP 19849894 A JP19849894 A JP 19849894A JP 19849894 A JP19849894 A JP 19849894A JP H0863990 A JPH0863990 A JP H0863990A
- Authority
- JP
- Japan
- Prior art keywords
- address
- sense amplifier
- column
- page
- row
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/10—Decoders
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【目的】 各ページのデータを連続して読み出すページ
モード動作を、ページ切り換えを行う際にもタイムラグ
の発生を招くことなく続けて行うことができ、しかもこ
のようなページモード動作による連続した高速読み出し
を、ほとんどチップ面積の増大なく簡単な回路構成によ
り実現することができる半導体記憶装置を得ること。 【構成】 半導体記憶装置１０１において、Ｙデコーダ
・セレクタ部１２３を、入力アドレスの列アドレスＡ２
〜Ａ６が指定する番地の複数の列が、該列アドレスＡ２
〜Ａ６が指定する番地の次の番地の複数の列とともに選
択されるよう構成し、センスアンプ部を、２つのセンス
アンプ回路群１２４ａ，１２４ｂを有し、該入力アドレ
スＡ２〜Ａ１９により選択された番地ａの複数のメモリ
セルから読み出されるページデータと、該番地の次の番
地（ａ＋１）の複数のメモリセルから読み出されるペー
ジデータとを各センスアンプ回路群によりそれぞれセン
スするよう構成した。
モード動作を、ページ切り換えを行う際にもタイムラグ
の発生を招くことなく続けて行うことができ、しかもこ
のようなページモード動作による連続した高速読み出し
を、ほとんどチップ面積の増大なく簡単な回路構成によ
り実現することができる半導体記憶装置を得ること。 【構成】 半導体記憶装置１０１において、Ｙデコーダ
・セレクタ部１２３を、入力アドレスの列アドレスＡ２
〜Ａ６が指定する番地の複数の列が、該列アドレスＡ２
〜Ａ６が指定する番地の次の番地の複数の列とともに選
択されるよう構成し、センスアンプ部を、２つのセンス
アンプ回路群１２４ａ，１２４ｂを有し、該入力アドレ
スＡ２〜Ａ１９により選択された番地ａの複数のメモリ
セルから読み出されるページデータと、該番地の次の番
地（ａ＋１）の複数のメモリセルから読み出されるペー
ジデータとを各センスアンプ回路群によりそれぞれセン
スするよう構成した。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にページモードを有する半導体記憶装置におけるペー
ジモード読み出し回路に関する。
特にページモードを有する半導体記憶装置におけるペー
ジモード読み出し回路に関する。
【０００２】
【従来の技術】近年、マイクロプロセッサ等の高速化に
伴い、半導体記憶装置も高速動作を行うものがますます
要望されるようになってきた。そこで、通常のランダム
アクセスを高速化すると共に、アクセス方法は多少制限
されるが、さらに高速の読み出しを可能にした高速読み
出しモードであるページモードを有する半導体記憶装置
が開発されている。
伴い、半導体記憶装置も高速動作を行うものがますます
要望されるようになってきた。そこで、通常のランダム
アクセスを高速化すると共に、アクセス方法は多少制限
されるが、さらに高速の読み出しを可能にした高速読み
出しモードであるページモードを有する半導体記憶装置
が開発されている。
【０００３】このページモードにおける読み出し動作
は、入力アドレスの列アドレスと行アドレスに応じてメ
モリセルアレイの複数のメモリセルを同時に選択して、
複数のデータをページデータとしてセンスアンプまで読
み出した状態で、ページモード用アドレスを変化させる
ことにより、上記選択された複数のメモリセルのデータ
を高速に切り換えて順次出力するものである。
は、入力アドレスの列アドレスと行アドレスに応じてメ
モリセルアレイの複数のメモリセルを同時に選択して、
複数のデータをページデータとしてセンスアンプまで読
み出した状態で、ページモード用アドレスを変化させる
ことにより、上記選択された複数のメモリセルのデータ
を高速に切り換えて順次出力するものである。
【０００４】図８は、従来のマスクＲＯＭ（読み出し専
用メモリ）におけるページモード動作を行うための一般
的な構成を説明するためのブロック図、図９は該マスク
ＲＯＭのページモード動作に関与する部分の具体的な回
路構成を示す図、図１０はページモードでの読み出し動
作の一例を説明するためのタイミング波形図である。
用メモリ）におけるページモード動作を行うための一般
的な構成を説明するためのブロック図、図９は該マスク
ＲＯＭのページモード動作に関与する部分の具体的な回
路構成を示す図、図１０はページモードでの読み出し動
作の一例を説明するためのタイミング波形図である。
【０００５】ここでは、アドレス信号Ａ０〜Ａ１９のう
ちのＡ０〜Ａ２をページモード用アドレスとしている。
また、アドレス信号Ａ３〜Ａ６を列アドレス、アドレス
信号Ａ７〜Ａ１９を行アドレスとする。
ちのＡ０〜Ａ２をページモード用アドレスとしている。
また、アドレス信号Ａ３〜Ａ６を列アドレス、アドレス
信号Ａ７〜Ａ１９を行アドレスとする。
【０００６】図において、２００は、従来のページモー
ドを有するマスクＲＯＭで、メモリセルがマトリクス状
に配列されたメモリセルアレイ１０を有している。ま
た、マスクＲＯＭ２００は、行アドレスＡ７〜Ａ１９に
対応した行のメモリセルを選択する行選択手段を有す
る。ここで、該行選択手段は、行アドレスＡ７〜Ａ１９
を受ける入力バッファ回路１１と、その出力に接続され
たプリ・デコーダＡ回路１２と、該プリデコード出力に
より上記メモリセルアレイ１０の行を選択するＸデコー
ダ１３から構成されている。
ドを有するマスクＲＯＭで、メモリセルがマトリクス状
に配列されたメモリセルアレイ１０を有している。ま
た、マスクＲＯＭ２００は、行アドレスＡ７〜Ａ１９に
対応した行のメモリセルを選択する行選択手段を有す
る。ここで、該行選択手段は、行アドレスＡ７〜Ａ１９
を受ける入力バッファ回路１１と、その出力に接続され
たプリ・デコーダＡ回路１２と、該プリデコード出力に
より上記メモリセルアレイ１０の行を選択するＸデコー
ダ１３から構成されている。
【０００７】また、マスクＲＯＭ２００は、列アドレス
Ａ３〜Ａ６に対応した複数の列のメモリセルを選択する
列選択手段を有する。この列選択手段は、列アドレスＡ
３〜Ａ６を受ける入力バッファ回路２１と、その出力に
接続されたプリ・デコーダＢ回路２２と、そのプリデコ
ード出力ＣＡ０〜ＣＡ３及びＣＢ０〜ＣＢ３により上記
メモリセルアレイ１０の複数の列を選択するＹデコーダ
・セレクタ部２３から構成されている。このＹデコーダ
・セレクタ部２３は上記メモリセルアレイ１０の個々の
列を選択するＹセレクタ２３ｂと、該Ｙセレクタ２３ｂ
に同時に所定の列を選択させるＹデコーダ２３ａとから
なる。
Ａ３〜Ａ６に対応した複数の列のメモリセルを選択する
列選択手段を有する。この列選択手段は、列アドレスＡ
３〜Ａ６を受ける入力バッファ回路２１と、その出力に
接続されたプリ・デコーダＢ回路２２と、そのプリデコ
ード出力ＣＡ０〜ＣＡ３及びＣＢ０〜ＣＢ３により上記
メモリセルアレイ１０の複数の列を選択するＹデコーダ
・セレクタ部２３から構成されている。このＹデコーダ
・セレクタ部２３は上記メモリセルアレイ１０の個々の
列を選択するＹセレクタ２３ｂと、該Ｙセレクタ２３ｂ
に同時に所定の列を選択させるＹデコーダ２３ａとから
なる。
【０００８】上記Ｙデコーダ・セレクタ部２３には、各
メモリセルの情報をセンスする複数のセンスアンプから
なるセンスアンプ回路群２４が接続されている。このセ
ンスアンプ回路群２４の出力には、個々のセンスアンプ
からの出力を、ページモード用アドレスＡ０〜Ａ２に基
づくセンスアンプ選択信号Ｐ０〜Ｐ７により選択するセ
レクタ３３が接続されている。
メモリセルの情報をセンスする複数のセンスアンプから
なるセンスアンプ回路群２４が接続されている。このセ
ンスアンプ回路群２４の出力には、個々のセンスアンプ
からの出力を、ページモード用アドレスＡ０〜Ａ２に基
づくセンスアンプ選択信号Ｐ０〜Ｐ７により選択するセ
レクタ３３が接続されている。
【０００９】このセレクタ３３には、上記センスアンプ
選択信号Ｐ０〜Ｐ７を出力するページモードデコーダ回
路３２が接続され、その入力には、上記ページモード用
アドレスＡ０〜Ａ２を受ける入力バッファ回路３１が接
続されている。なお２０は上記セレクタ３３の出力を出
力端子２に出力する出力回路である。
選択信号Ｐ０〜Ｐ７を出力するページモードデコーダ回
路３２が接続され、その入力には、上記ページモード用
アドレスＡ０〜Ａ２を受ける入力バッファ回路３１が接
続されている。なお２０は上記セレクタ３３の出力を出
力端子２に出力する出力回路である。
【００１０】次に動作について説明する。
【００１１】時刻ｔ０にアドレス信号Ａ０〜Ａ１９の入
力が確定する。この場合は通常のランダムアクセスのモ
ードとなる。
力が確定する。この場合は通常のランダムアクセスのモ
ードとなる。
【００１２】まず行アドレスＡ７〜Ａ１９は入力バッフ
ァ回路１１、プリ・デコーダＡ回路１２、及びＸデコー
ダ１３によりデコードされ、いずれか１つのワード線Ｗ
Ｌｉがアクティブとなる。ここではこのワード線は”Ｈ
ｉｇｈ”レベルとなる。
ァ回路１１、プリ・デコーダＡ回路１２、及びＸデコー
ダ１３によりデコードされ、いずれか１つのワード線Ｗ
Ｌｉがアクティブとなる。ここではこのワード線は”Ｈ
ｉｇｈ”レベルとなる。
【００１３】この時、列アドレスＡ３〜Ａ６に基づき、
プリ・デコーダＢ回路２２の出力信号ＣＡ０〜ＣＡ３の
いずれか１つと、その出力信号ＣＢ０〜ＣＢ３のいずれ
か１つがアクティブ（”Ｈｉｇｈ”レベル）となる。
プリ・デコーダＢ回路２２の出力信号ＣＡ０〜ＣＡ３の
いずれか１つと、その出力信号ＣＢ０〜ＣＢ３のいずれ
か１つがアクティブ（”Ｈｉｇｈ”レベル）となる。
【００１４】例えば、アドレス信号Ａ３〜Ａ１９はａ番
地を指定し、その時、上記出力信号ＣＡ０及びＣＢ０が
アクティブになる。これにより、Ｙデコーダ回路２３ａ
の出力信号ＣＳ０〜ＣＳ１５のうちＣＳ０のみがアクテ
ィブ（”Ｈｉｇｈ”）となり、Ｙセレクタ２３ｂの、デ
コード出力ＣＳ０を入力とする列選択ＭＯＳトランジス
タ３が”ＯＮ”となる。このようにして、メモリセルＭ
０i0、・・・Ｍ０i7が選択され、各メモリセルの情報が
列選択ＭＯＳトランジスタ３を介して、コモンビット線
ＣＢＩＴ０，・・・，ＣＢＩＴ７に伝達され、センスア
ンプ回路群２４に入力される。そして、時刻ｔ１にセン
スアンプ出力ＳＡ０〜ＳＡ７が確定し、アドレス信号Ａ
３〜Ａ１９により指定されたａ番地のページのデータの
読み出しを完了する。
地を指定し、その時、上記出力信号ＣＡ０及びＣＢ０が
アクティブになる。これにより、Ｙデコーダ回路２３ａ
の出力信号ＣＳ０〜ＣＳ１５のうちＣＳ０のみがアクテ
ィブ（”Ｈｉｇｈ”）となり、Ｙセレクタ２３ｂの、デ
コード出力ＣＳ０を入力とする列選択ＭＯＳトランジス
タ３が”ＯＮ”となる。このようにして、メモリセルＭ
０i0、・・・Ｍ０i7が選択され、各メモリセルの情報が
列選択ＭＯＳトランジスタ３を介して、コモンビット線
ＣＢＩＴ０，・・・，ＣＢＩＴ７に伝達され、センスア
ンプ回路群２４に入力される。そして、時刻ｔ１にセン
スアンプ出力ＳＡ０〜ＳＡ７が確定し、アドレス信号Ａ
３〜Ａ１９により指定されたａ番地のページのデータの
読み出しを完了する。
【００１５】そして、ページ用アドレス信号Ａ０〜Ａ２
に従い、ページモードデコーダ回路３２の出力信号Ｐ０
〜Ｐ７のいずれか１つのみがアクティブ（”Ｈｉｇｈ”
レベル）となることにより、セレクタ３３にてセンスア
ンプ出力ＳＡ０〜ＳＡ７のいずれか１つが選択され、こ
れが出力回路２０を介して時刻ｔ２に出力端子２に出力
される。
に従い、ページモードデコーダ回路３２の出力信号Ｐ０
〜Ｐ７のいずれか１つのみがアクティブ（”Ｈｉｇｈ”
レベル）となることにより、セレクタ３３にてセンスア
ンプ出力ＳＡ０〜ＳＡ７のいずれか１つが選択され、こ
れが出力回路２０を介して時刻ｔ２に出力端子２に出力
される。
【００１６】その後、時刻ｔ３にてページ用アドレス信
号Ａ０〜Ａ２の変化を開始すると、セレクタ３３では、
センスアンプ出力ＳＡ０〜ＳＡ７のデータが順次選択さ
れ、これが出力回路２０を介して出力端子２に出力され
る。このとき上記アドレスＡ０〜Ａ２の変化開始に対応
する出力端子２での応答は時刻ｔ４に生ずる。このよう
に、アドレスＡ０〜Ａ２の変化開始から、時間（ｔ４−
ｔ３）で高速読み出しが可能なページモードとなる。
号Ａ０〜Ａ２の変化を開始すると、セレクタ３３では、
センスアンプ出力ＳＡ０〜ＳＡ７のデータが順次選択さ
れ、これが出力回路２０を介して出力端子２に出力され
る。このとき上記アドレスＡ０〜Ａ２の変化開始に対応
する出力端子２での応答は時刻ｔ４に生ずる。このよう
に、アドレスＡ０〜Ａ２の変化開始から、時間（ｔ４−
ｔ３）で高速読み出しが可能なページモードとなる。
【００１７】そして、例えば、時刻ｔ６にアドレス信号
Ａ３〜Ａ１９が次のページにあたる（ａ＋１）番地を指
定すると、プリデコード出力ＣＡ０が非アクティブ（”
Ｌｏｗ”レベル）、プリデコード出力ＣＡ１がアクティ
ブ（”Ｈｉｇｈ”レベル）になる。これにより、Ｙデコ
ード出力ＣＳ０が非アクティブ（”Ｌｏｗ”レベル）、
Ｙデコード出力ＣＳ１がアクティブ（”Ｈｉｇｈ”レベ
ル）となり、メモリセルＭ１i0、・・・Ｍ１i7が選択さ
れ、各メモリセルの情報が列選択ＭＯＳトランジスタ３
を介して、コモンビット線ＣＢＩＴ０，・・・，ＣＢＩ
Ｔ７に伝達され、センスアンプ回路２４に入力される。
このようにページデータが切り替わる際には、メモリセ
ルからの情報の読み出しは、通常のランダムアクセスの
動作となり、高速読み出しを行うことができない。
Ａ３〜Ａ１９が次のページにあたる（ａ＋１）番地を指
定すると、プリデコード出力ＣＡ０が非アクティブ（”
Ｌｏｗ”レベル）、プリデコード出力ＣＡ１がアクティ
ブ（”Ｈｉｇｈ”レベル）になる。これにより、Ｙデコ
ード出力ＣＳ０が非アクティブ（”Ｌｏｗ”レベル）、
Ｙデコード出力ＣＳ１がアクティブ（”Ｈｉｇｈ”レベ
ル）となり、メモリセルＭ１i0、・・・Ｍ１i7が選択さ
れ、各メモリセルの情報が列選択ＭＯＳトランジスタ３
を介して、コモンビット線ＣＢＩＴ０，・・・，ＣＢＩ
Ｔ７に伝達され、センスアンプ回路２４に入力される。
このようにページデータが切り替わる際には、メモリセ
ルからの情報の読み出しは、通常のランダムアクセスの
動作となり、高速読み出しを行うことができない。
【００１８】ところで、特開平５−１４４２５５号公報
に開示されているように、ページモードを有する半導体
記憶装置において、ページデータを連続的に読み出すた
めに、ページ切り替えを行う際にも高速に読み出しを行
えるよう構成したものがすでに開発されている。図１１
はこの公報記載の半導体記憶装置の構成を示すブロック
図、図１２はこの半導体記憶装置の動作を説明するため
のタイミング波形図である。
に開示されているように、ページモードを有する半導体
記憶装置において、ページデータを連続的に読み出すた
めに、ページ切り替えを行う際にも高速に読み出しを行
えるよう構成したものがすでに開発されている。図１１
はこの公報記載の半導体記憶装置の構成を示すブロック
図、図１２はこの半導体記憶装置の動作を説明するため
のタイミング波形図である。
【００１９】図において、１４はセンスアンプ回路群２
４から出力されたページデータをラッチするラッチ回路
で、アドレス信号の遷移（変化）を検知するアドレス遷
移検知回路１９の出力（φＬＡＴＣＨ信号）によりラッ
チを行い、そのラッチ出力をセレクタ回路３３に伝達す
るようになっている。なお、１７はセレクタ３３の選択
信号を出力端子１８に出力する出力バッファであり、図
８の出力回路２０に相当する。その他の構成は、図８な
いし図１０に示すマスクＲＯＭのものと同一である。
４から出力されたページデータをラッチするラッチ回路
で、アドレス信号の遷移（変化）を検知するアドレス遷
移検知回路１９の出力（φＬＡＴＣＨ信号）によりラッ
チを行い、そのラッチ出力をセレクタ回路３３に伝達す
るようになっている。なお、１７はセレクタ３３の選択
信号を出力端子１８に出力する出力バッファであり、図
８の出力回路２０に相当する。その他の構成は、図８な
いし図１０に示すマスクＲＯＭのものと同一である。
【００２０】このような半導体記憶装置において、アド
レス信号Ａ３〜Ａ１９として、ａ番地を指定するものが
入力されると、メモリセルアレイ１０からは、それに応
じた複数のメモリセルが選択され、各メモリセルの情報
がセンスアンプ回路群２４よりページデータとして出力
される。
レス信号Ａ３〜Ａ１９として、ａ番地を指定するものが
入力されると、メモリセルアレイ１０からは、それに応
じた複数のメモリセルが選択され、各メモリセルの情報
がセンスアンプ回路群２４よりページデータとして出力
される。
【００２１】そして上記アドレス信号Ａ３〜Ａ１９が、
ａ番地を指定するものからｂ番地を指定するものに変化
すると、アドレス遷移検知回路１９がこれを検知し、そ
の出力のラッチ信号φＬＡＴＣＨが短期間アクティ
ブ（”Ｌｏｗ”レベル）となる。これによりラッチ回路
１４は前アクセスサイクルの指定番地であるａ番地に対
応するページデータをラッチし、セレクタ回路３３に出
力する。そして、ａ番地のページデータからページアド
レス信号Ａ０〜Ａ２により選択されたデータは出力バッ
ファ１７を介して外部に出力される。
ａ番地を指定するものからｂ番地を指定するものに変化
すると、アドレス遷移検知回路１９がこれを検知し、そ
の出力のラッチ信号φＬＡＴＣＨが短期間アクティ
ブ（”Ｌｏｗ”レベル）となる。これによりラッチ回路
１４は前アクセスサイクルの指定番地であるａ番地に対
応するページデータをラッチし、セレクタ回路３３に出
力する。そして、ａ番地のページデータからページアド
レス信号Ａ０〜Ａ２により選択されたデータは出力バッ
ファ１７を介して外部に出力される。
【００２２】
【発明が解決しようとする課題】通常、一般的に多く用
いられているマスクＲＯＭなどの半導体記憶装置は、ア
ドレス（ａ番地）を入力すると、そのアドレスに対応し
たデータは、アクセスタイムで規定される時間後に出力
され、特に上記データを出力させるために次のアドレス
（ｂ番地）を入力する必要はない方式となっている。
いられているマスクＲＯＭなどの半導体記憶装置は、ア
ドレス（ａ番地）を入力すると、そのアドレスに対応し
たデータは、アクセスタイムで規定される時間後に出力
され、特に上記データを出力させるために次のアドレス
（ｂ番地）を入力する必要はない方式となっている。
【００２３】ところが、上記特開平５−１４４２５５号
公報記載のページモードを有する半導体記憶装置におい
ては、アドレスａ番地のデータを読み出すためには、次
のアドレスｂ番地を入力する必要がある。従って、次の
アドレスｂ番地が入力されないと前のアドレスａ番地の
データがでてこないため、タイムラグがあり、ランダム
・アクセス動作は困難になる。しかも、最終アドレスの
ページデータを読み出す場合においては、アドレス信号
にダミーサイクルを入れる必要がある。
公報記載のページモードを有する半導体記憶装置におい
ては、アドレスａ番地のデータを読み出すためには、次
のアドレスｂ番地を入力する必要がある。従って、次の
アドレスｂ番地が入力されないと前のアドレスａ番地の
データがでてこないため、タイムラグがあり、ランダム
・アクセス動作は困難になる。しかも、最終アドレスの
ページデータを読み出す場合においては、アドレス信号
にダミーサイクルを入れる必要がある。
【００２４】このように、上記公報記載のページモード
を有する半導体記憶装置は、通常の半導体記憶装置に比
べ、使用する上で非常に大きな制約を受けることとな
る。
を有する半導体記憶装置は、通常の半導体記憶装置に比
べ、使用する上で非常に大きな制約を受けることとな
る。
【００２５】本発明は上記のような問題点を解決するた
めになされたもので、各ページのデータを連続して読み
出すページモード動作を、ページ切り換えを行う際にも
タイムラグの発生を招くことなく続けて行うことがで
き、ページモード動作による連続した高速読み出しを実
現することができる半導体記憶装置を得ることが本発明
の目的である。
めになされたもので、各ページのデータを連続して読み
出すページモード動作を、ページ切り換えを行う際にも
タイムラグの発生を招くことなく続けて行うことがで
き、ページモード動作による連続した高速読み出しを実
現することができる半導体記憶装置を得ることが本発明
の目的である。
【００２６】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数のメモリセルを有するメモリセルアレイ
と、メモリセルの情報をセンスするセンスアンプ部とを
備え、入力アドレスに応じて並行してセンスアンプ部ま
で読み出したページデータとしての複数のメモリセルの
データを高速で切り換えて順次出力するページモードを
有する半導体記憶装置である。この装置は、該入力アド
レスの行アドレスに対応した該メモリセルアレイの行を
選択する行選択手段と、該入力アドレスの列アドレスに
対応した該メモリセルアレイの複数の列を、該列アドレ
ス以外の少なくとも１つの他の列アドレスに対応した該
メモリセルアレイの複数の列とともに選択する列選択手
段とを備えている。該センスアンプ部は、少なくとも２
つのセンスアンプ回路群を有し、該入力アドレスにより
選択された複数のメモリセルから読み出されるページデ
ータと、該行アドレス及び該少なくとも１つの他の列ア
ドレスにより選択された複数のメモリセルから読み出さ
れる少なくとも１つのページデータとを各センスアンプ
回路群によりセンスする構成となっている。そのことに
より上記目的が達成される。
憶装置は、複数のメモリセルを有するメモリセルアレイ
と、メモリセルの情報をセンスするセンスアンプ部とを
備え、入力アドレスに応じて並行してセンスアンプ部ま
で読み出したページデータとしての複数のメモリセルの
データを高速で切り換えて順次出力するページモードを
有する半導体記憶装置である。この装置は、該入力アド
レスの行アドレスに対応した該メモリセルアレイの行を
選択する行選択手段と、該入力アドレスの列アドレスに
対応した該メモリセルアレイの複数の列を、該列アドレ
ス以外の少なくとも１つの他の列アドレスに対応した該
メモリセルアレイの複数の列とともに選択する列選択手
段とを備えている。該センスアンプ部は、少なくとも２
つのセンスアンプ回路群を有し、該入力アドレスにより
選択された複数のメモリセルから読み出されるページデ
ータと、該行アドレス及び該少なくとも１つの他の列ア
ドレスにより選択された複数のメモリセルから読み出さ
れる少なくとも１つのページデータとを各センスアンプ
回路群によりセンスする構成となっている。そのことに
より上記目的が達成される。
【００２７】この発明に係る半導体記憶装置は、複数の
メモリセルを有し、行方向に少なくとも２分割されたメ
モリセルアレイと、メモリセルの情報をセンスするセン
スアンプ部とを備え、入力アドレスに応じて並行してセ
ンスアンプ部まで読み出したページデータとしての複数
のメモリセルのデータを高速で切り換えて順次出力する
ページモードを有する半導体記憶装置である。この装置
は、入力アドレスの行アドレスに対応した、メモリセル
アレイの各分割領域の行を同時に選択する行選択手段
と、該入力アドレスの列アドレスに対応した該メモリセ
ルアレイの複数の列を、該列アドレス以外の少なくとも
１つの他の列アドレスに対応した該メモリセルアレイの
複数の列とともに選択する列選択手段とを備えている。
該行選択手段は、入力アドレスの列アドレスが特定の列
アドレスの場合のみ、該メモリセルアレイの、該列アド
レスにより選択されていない該分割領域に対しては、入
力アドレスの行アドレスの次の行アドレスに対応した行
を選択するよう構成されている。該センスアンプ部は、
少なくとも２つのセンスアンプ回路群を有し、該入力ア
ドレスにより選択された複数のメモリセルから読み出さ
れるページデータと、該行アドレス及び該少なくとも１
つの他の列アドレスにより選択された複数のメモリセル
から読み出される少なくとも１つのページデータとを各
センスアンプ回路群によりセンスする構成となってい
る。そのことにより上記目的が達成される。
メモリセルを有し、行方向に少なくとも２分割されたメ
モリセルアレイと、メモリセルの情報をセンスするセン
スアンプ部とを備え、入力アドレスに応じて並行してセ
ンスアンプ部まで読み出したページデータとしての複数
のメモリセルのデータを高速で切り換えて順次出力する
ページモードを有する半導体記憶装置である。この装置
は、入力アドレスの行アドレスに対応した、メモリセル
アレイの各分割領域の行を同時に選択する行選択手段
と、該入力アドレスの列アドレスに対応した該メモリセ
ルアレイの複数の列を、該列アドレス以外の少なくとも
１つの他の列アドレスに対応した該メモリセルアレイの
複数の列とともに選択する列選択手段とを備えている。
該行選択手段は、入力アドレスの列アドレスが特定の列
アドレスの場合のみ、該メモリセルアレイの、該列アド
レスにより選択されていない該分割領域に対しては、入
力アドレスの行アドレスの次の行アドレスに対応した行
を選択するよう構成されている。該センスアンプ部は、
少なくとも２つのセンスアンプ回路群を有し、該入力ア
ドレスにより選択された複数のメモリセルから読み出さ
れるページデータと、該行アドレス及び該少なくとも１
つの他の列アドレスにより選択された複数のメモリセル
から読み出される少なくとも１つのページデータとを各
センスアンプ回路群によりセンスする構成となってい
る。そのことにより上記目的が達成される。
【００２８】
【作用】この発明においては、列選択手段により、入力
アドレスの列アドレスに対応した該メモリセルアレイの
複数の列が、該列アドレス以外の少なくとも１つの他の
列アドレスに対応した該メモリセルアレイの複数の列と
ともに選択されるから、入力アドレスの列アドレスに対
応したページデータを含む、少なくとも２ページ分のペ
ージデータを並行してセンスアンプ部に読み出すことが
できる。従って、入力アドレスにより指定される番地の
ページデータの読み出しが終了して、次の番地のページ
データの読みだしに移行する際、あらかじめ次の番地の
ページデータをセンスアンプ部まで読み出しておくこと
が可能となる。これにより、ページデータを連続して読
み出す場合のページ切り換えを行う際においても、上記
センスアンプ部からの高速な読み出し動作が途切れるこ
とはなく、連続した高速読み出しを実現することができ
る。
アドレスの列アドレスに対応した該メモリセルアレイの
複数の列が、該列アドレス以外の少なくとも１つの他の
列アドレスに対応した該メモリセルアレイの複数の列と
ともに選択されるから、入力アドレスの列アドレスに対
応したページデータを含む、少なくとも２ページ分のペ
ージデータを並行してセンスアンプ部に読み出すことが
できる。従って、入力アドレスにより指定される番地の
ページデータの読み出しが終了して、次の番地のページ
データの読みだしに移行する際、あらかじめ次の番地の
ページデータをセンスアンプ部まで読み出しておくこと
が可能となる。これにより、ページデータを連続して読
み出す場合のページ切り換えを行う際においても、上記
センスアンプ部からの高速な読み出し動作が途切れるこ
とはなく、連続した高速読み出しを実現することができ
る。
【００２９】また、上記列選択手段は、入力アドレスの
列アドレスに対応した複数の列を、該列アドレス以外の
少なくとも１つの他の列アドレスに対応した複数の列と
ともに選択するものであればよく、例えば通常の列選択
回路において、列アドレスにより指定される複数の列ご
とに論理回路を１つ追加した簡単な回路構成により実現
できる。
列アドレスに対応した複数の列を、該列アドレス以外の
少なくとも１つの他の列アドレスに対応した複数の列と
ともに選択するものであればよく、例えば通常の列選択
回路において、列アドレスにより指定される複数の列ご
とに論理回路を１つ追加した簡単な回路構成により実現
できる。
【００３０】この発明においては、上記のような少なく
とも２ページ分のページデータを並行してセンスアンプ
部に読み出すための構成に加えて、メモリセルアレイを
分割し、入力アドレスの列アドレスが特定の列アドレス
の場合のみ、該列アドレスにより選択されていない、メ
モリセルアレイの該分割領域に対しては、入力アドレス
の行アドレスの次の行アドレスに対応した行を選択する
ようにしたので、入力アドレスが列アドレスの最終番地
となる場合にも、この最終番地のページデータととも
に、次の行アドレスにおける列アドレスの最初の番地の
ページデータをセンスアンプ部に読み出すことが可能と
なる。これにより、１つの列アドレスの最終番地のペー
ジデータからページデータの切り換えを行う際にも、連
続したページデータの読みだしを行うことができる。
とも２ページ分のページデータを並行してセンスアンプ
部に読み出すための構成に加えて、メモリセルアレイを
分割し、入力アドレスの列アドレスが特定の列アドレス
の場合のみ、該列アドレスにより選択されていない、メ
モリセルアレイの該分割領域に対しては、入力アドレス
の行アドレスの次の行アドレスに対応した行を選択する
ようにしたので、入力アドレスが列アドレスの最終番地
となる場合にも、この最終番地のページデータととも
に、次の行アドレスにおける列アドレスの最初の番地の
ページデータをセンスアンプ部に読み出すことが可能と
なる。これにより、１つの列アドレスの最終番地のペー
ジデータからページデータの切り換えを行う際にも、連
続したページデータの読みだしを行うことができる。
【００３１】
（実施例１）図１ないし図３は本発明の第１の実施例に
よる半導体記憶装置を説明するための図である。図１は
ページモードを有するマスクＲＯＭ（読み出し専用メモ
リ）の構成を示すブロック図、図２は該マスクＲＯＭの
具体的な回路構成を示す図、図３は読み出し動作の一例
を説明するためのタイミング波形図である。
よる半導体記憶装置を説明するための図である。図１は
ページモードを有するマスクＲＯＭ（読み出し専用メモ
リ）の構成を示すブロック図、図２は該マスクＲＯＭの
具体的な回路構成を示す図、図３は読み出し動作の一例
を説明するためのタイミング波形図である。
【００３２】図において、１０１は本実施例のページモ
ードを有する半導体記憶装置（マスクＲＯＭ）で、この
装置１０１のＹデコーダ・セレクタ部１２３は、上記メ
モリセルアレイ１０の個々の列を選択するＹセレクタ１
２３ｂと、該Ｙセレクタ１２３ｂに、入力アドレスの列
アドレスＡ２〜Ａ６が指定する番地の複数の列、及び該
列アドレスＡ２〜Ａ６が指定する番地の次の番地の複数
の列を選択させるＹデコーダ１２３ａとからなる。
ードを有する半導体記憶装置（マスクＲＯＭ）で、この
装置１０１のＹデコーダ・セレクタ部１２３は、上記メ
モリセルアレイ１０の個々の列を選択するＹセレクタ１
２３ｂと、該Ｙセレクタ１２３ｂに、入力アドレスの列
アドレスＡ２〜Ａ６が指定する番地の複数の列、及び該
列アドレスＡ２〜Ａ６が指定する番地の次の番地の複数
の列を選択させるＹデコーダ１２３ａとからなる。
【００３３】また、上記半導体記憶装置１０１は、４つ
のセンスアンプ０からなるセンスアンプ０回路群１２４
ａと、４つのセンスアンプ１からなるセンスアンプ１回
路群１２４ｂとを有し、該入力アドレスＡ２〜Ａ１９に
より指定された番地の複数のメモリセルから読み出され
るページデータと、該番地の次の番地の複数のメモリセ
ルから読み出されるページデータとを各センスアンプ回
路群１２４ａ，１２４ｂによりセンスする構成となって
いる。
のセンスアンプ０からなるセンスアンプ０回路群１２４
ａと、４つのセンスアンプ１からなるセンスアンプ１回
路群１２４ｂとを有し、該入力アドレスＡ２〜Ａ１９に
より指定された番地の複数のメモリセルから読み出され
るページデータと、該番地の次の番地の複数のメモリセ
ルから読み出されるページデータとを各センスアンプ回
路群１２４ａ，１２４ｂによりセンスする構成となって
いる。
【００３４】またここでは、入力バッファ回路２１に
は、アドレス信号Ａ０〜Ａ１９のうちのＡ２〜Ａ６が列
アドレスとして入力され、プリ・デコーダＢ回路２２か
らは、プリデコード出力ＣＡ０〜ＣＡ７、及びＣＢ０〜
ＣＢ３がＹデコーダ・セレクタ部１２３へ出力される。
また、入力バッファ回路３１には、アドレス信号Ａ０〜
Ａ１９のうちのＡ０，Ａ１がページモード用アドレスと
して入力され、ページモードデコーダ回路３２は、上記
入力バッファ回路３１の出力及び入力バッファ回路２１
の出力の一部を受け、センスアンプ選択信号Ｐ０〜Ｐ３
及びセンスアンプ回路群選択信号Ｓ０，Ｓ１をセレクタ
部１３３に出力する。
は、アドレス信号Ａ０〜Ａ１９のうちのＡ２〜Ａ６が列
アドレスとして入力され、プリ・デコーダＢ回路２２か
らは、プリデコード出力ＣＡ０〜ＣＡ７、及びＣＢ０〜
ＣＢ３がＹデコーダ・セレクタ部１２３へ出力される。
また、入力バッファ回路３１には、アドレス信号Ａ０〜
Ａ１９のうちのＡ０，Ａ１がページモード用アドレスと
して入力され、ページモードデコーダ回路３２は、上記
入力バッファ回路３１の出力及び入力バッファ回路２１
の出力の一部を受け、センスアンプ選択信号Ｐ０〜Ｐ３
及びセンスアンプ回路群選択信号Ｓ０，Ｓ１をセレクタ
部１３３に出力する。
【００３５】このセレクタ部１３３は、上記センスアン
プ回路群１２４ａ，１２４ｂ毎に設けられた、上記セン
スアンプ選択信号Ｐ０〜Ｐ３により、各群のセンスアン
プを選択する第１のセレクタ（セレクタ１）１３３ａ，
１３３ｂと、センスアンプ回路群選択信号Ｓ０，Ｓ１に
より、該両第１のセレクタ１３３ａ，１３３ｂの出力を
選択する第２のセレクタ（セレクタ２）１３３ｃとから
構成されている。
プ回路群１２４ａ，１２４ｂ毎に設けられた、上記セン
スアンプ選択信号Ｐ０〜Ｐ３により、各群のセンスアン
プを選択する第１のセレクタ（セレクタ１）１３３ａ，
１３３ｂと、センスアンプ回路群選択信号Ｓ０，Ｓ１に
より、該両第１のセレクタ１３３ａ，１３３ｂの出力を
選択する第２のセレクタ（セレクタ２）１３３ｃとから
構成されている。
【００３６】次に動作について説明する。
【００３７】図３に示すように時刻ｔ０にアドレス信号
Ａ０〜Ａ１９の入力が確定する。この場合は通常のラン
ダムアクセスのモードとなる。
Ａ０〜Ａ１９の入力が確定する。この場合は通常のラン
ダムアクセスのモードとなる。
【００３８】まず、行アドレスＡ７〜Ａ１９は入力バッ
ファ回路１１、プリ・デコーダＡ回路１２、Ｘデコーダ
１３によりデコードされ、いずれか１つのワード線ＷＬ
ｉがアクティブ（”Ｈｉｇｈ”レベル）となる。
ファ回路１１、プリ・デコーダＡ回路１２、Ｘデコーダ
１３によりデコードされ、いずれか１つのワード線ＷＬ
ｉがアクティブ（”Ｈｉｇｈ”レベル）となる。
【００３９】また列アドレスＡ２〜Ａ６に基づき、プリ
・デコーダＢ回路２２の出力信号ＣＡ０〜ＣＡ７のうち
の１つと、その出力信号ＣＢ０〜ＣＢ３のうちの１つが
それぞれアクティブ（”Ｈｉｇｈ”レベル）となる。例
えば、アドレス信号Ａ２〜Ａ１９はａ番地を指定し、そ
の時、プリデコード出力ＣＡ０及びＣＢ０がアクティブ
（”Ｈｉｇｈ”レベル）となり、そのＮＡＮＤ出力ＣＣ
０がアクティブ（”Ｌｏｗ”レベル）となる。これによ
りＹデコーダ回路１２３ａの出力信号ＣＳ０がアクティ
ブ（”Ｈｉｇｈ”）になるとともに、次の列アドレスに
相当する信号ＣＳ１もアクティブ（”Ｈｉｇｈ”レベ
ル）となり、Ｙデコード出力ＣＳ０及びＣＳ１を入力と
する列選択ＭＯＳトランジスタ３が”ＯＮ”となる。
・デコーダＢ回路２２の出力信号ＣＡ０〜ＣＡ７のうち
の１つと、その出力信号ＣＢ０〜ＣＢ３のうちの１つが
それぞれアクティブ（”Ｈｉｇｈ”レベル）となる。例
えば、アドレス信号Ａ２〜Ａ１９はａ番地を指定し、そ
の時、プリデコード出力ＣＡ０及びＣＢ０がアクティブ
（”Ｈｉｇｈ”レベル）となり、そのＮＡＮＤ出力ＣＣ
０がアクティブ（”Ｌｏｗ”レベル）となる。これによ
りＹデコーダ回路１２３ａの出力信号ＣＳ０がアクティ
ブ（”Ｈｉｇｈ”）になるとともに、次の列アドレスに
相当する信号ＣＳ１もアクティブ（”Ｈｉｇｈ”レベ
ル）となり、Ｙデコード出力ＣＳ０及びＣＳ１を入力と
する列選択ＭＯＳトランジスタ３が”ＯＮ”となる。
【００４０】このようにして、メモリセルＭ０i0，・・
・，Ｍ０i3、及びメモリセルＭ１i0，・・・，Ｍ１i3が
選択され、各メモリセルの情報がＹセレクタ１２３ｂの
列選択ＭＯＳトランジスタ３を介して、コモンビット線
ＣＢＩＴＡ０，・・・，ＣＢＩＴＡ３、及びＣＢＩＴＢ
０，・・・，ＣＢＩＴＢ３にそれぞれ伝達され、２つの
センスアンプ０回路群１２４ａとセンスアンプ１回路群
１２４ｂに入力される。そして、時刻ｔ１にセンスアン
プ０回路群１２４ａの出力ＳＡ０0〜ＳＡ０3が確定し、
アドレス信号Ａ２〜Ａ１９により指定されたａ番地のペ
ージのデータの読み出しを完了する。このとき、次のペ
ージに相当する（ａ＋１）番地のページデータであるセ
ンスアンプ回路群１の出力ＳＡ１0〜ＳＡ１3も確定す
る。
・，Ｍ０i3、及びメモリセルＭ１i0，・・・，Ｍ１i3が
選択され、各メモリセルの情報がＹセレクタ１２３ｂの
列選択ＭＯＳトランジスタ３を介して、コモンビット線
ＣＢＩＴＡ０，・・・，ＣＢＩＴＡ３、及びＣＢＩＴＢ
０，・・・，ＣＢＩＴＢ３にそれぞれ伝達され、２つの
センスアンプ０回路群１２４ａとセンスアンプ１回路群
１２４ｂに入力される。そして、時刻ｔ１にセンスアン
プ０回路群１２４ａの出力ＳＡ０0〜ＳＡ０3が確定し、
アドレス信号Ａ２〜Ａ１９により指定されたａ番地のペ
ージのデータの読み出しを完了する。このとき、次のペ
ージに相当する（ａ＋１）番地のページデータであるセ
ンスアンプ回路群１の出力ＳＡ１0〜ＳＡ１3も確定す
る。
【００４１】さらにページ用アドレス信号Ａ０，Ａ１に
従い、ページモードデコーダ回路３２の出力信号Ｐ０〜
Ｐ３のいずれか１つのみがアクティブ（”Ｈｉｇｈ”レ
ベル）となることにより、センスアンプ０回路群１２４
ａの出力ＳＡ０0〜ＳＡ０3のいずれか１つが出力回路２
０を介して時刻ｔ２に出力端子２に出力される。
従い、ページモードデコーダ回路３２の出力信号Ｐ０〜
Ｐ３のいずれか１つのみがアクティブ（”Ｈｉｇｈ”レ
ベル）となることにより、センスアンプ０回路群１２４
ａの出力ＳＡ０0〜ＳＡ０3のいずれか１つが出力回路２
０を介して時刻ｔ２に出力端子２に出力される。
【００４２】その後、時刻ｔ３にてページ用アドレスＡ
０，Ａ１を変化させると、センスアンプ０回路群の出力
ＳＡ０0〜ＳＡ０3のデータが順次選択されて、出力回路
２０を介し出力端子２に出力される。このとき上記時刻
ｔ３でのアドレスＡ０，Ａ１の変化に対応する応答が時
刻ｔ４にて出力端子２に現れる。つまり時間（ｔ４−ｔ
３）で、ランダムアクセスモードから高速読み出しが可
能なページモードとなる。
０，Ａ１を変化させると、センスアンプ０回路群の出力
ＳＡ０0〜ＳＡ０3のデータが順次選択されて、出力回路
２０を介し出力端子２に出力される。このとき上記時刻
ｔ３でのアドレスＡ０，Ａ１の変化に対応する応答が時
刻ｔ４にて出力端子２に現れる。つまり時間（ｔ４−ｔ
３）で、ランダムアクセスモードから高速読み出しが可
能なページモードとなる。
【００４３】そして、アドレス信号Ａ２〜Ａ１９が時刻
ｔ５で、次のページに相当する（ａ＋１）番地のものに
なると、プリデコード出力ＣＡ０はアクティブ（”Ｈｉ
ｇｈ”レベル）から非アクティブ（”Ｌｏｗ”レベ
ル）、プリデコード出力ＣＡ１が非アクティブ（”Ｌｏ
ｗ”レベル）からアクティブ（”Ｈｉｇｈ”レベル）状
態となる。プリデコード出力ＣＢ０はアクティブ（”Ｈ
ｉｇｈ”レベル）状態のままである。これにより、ＮＡ
ＮＤ出力ＣＣ０は非アクティブ（”Ｈｉｇｈ”レベ
ル）、ＮＡＮＤ出力ＣＣ１がアクティブ（”Ｌｏｗ”レ
ベル）となり、その結果、Ｙデコード出力ＣＳ０は非ア
クティブ（”Ｌｏｗ”レベル）となり、Ｙデコード出力
ＣＳ１はアクティブ（”Ｈｉｇｈ”レベル）状態を維持
し、Ｙデコード出力ＣＳ２はアクティブ（”Ｈｉｇｈ”
レベル）となる。
ｔ５で、次のページに相当する（ａ＋１）番地のものに
なると、プリデコード出力ＣＡ０はアクティブ（”Ｈｉ
ｇｈ”レベル）から非アクティブ（”Ｌｏｗ”レベ
ル）、プリデコード出力ＣＡ１が非アクティブ（”Ｌｏ
ｗ”レベル）からアクティブ（”Ｈｉｇｈ”レベル）状
態となる。プリデコード出力ＣＢ０はアクティブ（”Ｈ
ｉｇｈ”レベル）状態のままである。これにより、ＮＡ
ＮＤ出力ＣＣ０は非アクティブ（”Ｈｉｇｈ”レベ
ル）、ＮＡＮＤ出力ＣＣ１がアクティブ（”Ｌｏｗ”レ
ベル）となり、その結果、Ｙデコード出力ＣＳ０は非ア
クティブ（”Ｌｏｗ”レベル）となり、Ｙデコード出力
ＣＳ１はアクティブ（”Ｈｉｇｈ”レベル）状態を維持
し、Ｙデコード出力ＣＳ２はアクティブ（”Ｈｉｇｈ”
レベル）となる。
【００４４】従って、センスアンプ１回路群１２４ｂの
出力ＳＡ１0〜ＳＡ１3は、（ａ＋１）番地のページデー
タを保持していることより、ページが切り替わった最初
のアクセスにおいても、ページ用アドレスＡ０，Ａ１に
よる高速読み出しが可能となり、センスアンプ１回路群
１２４ｂの出力ＳＡ１0〜ＳＡ１3のいずれか１つが出力
回路２０を介して時刻ｔ６に出力端子２に出力される。
出力ＳＡ１0〜ＳＡ１3は、（ａ＋１）番地のページデー
タを保持していることより、ページが切り替わった最初
のアクセスにおいても、ページ用アドレスＡ０，Ａ１に
よる高速読み出しが可能となり、センスアンプ１回路群
１２４ｂの出力ＳＡ１0〜ＳＡ１3のいずれか１つが出力
回路２０を介して時刻ｔ６に出力端子２に出力される。
【００４５】また、並行して、Ｙデコード出力ＣＳ２が
アクティブ（”Ｈｉｇｈ”レベル）になったことによ
り、メモリセルＭ２i0、・・・Ｍ２i3が選択され、各メ
モリセルの情報がＹセレクタ１２３ｂの列選択ＭＯＳト
ランジスタを介して、コモンビット線ＣＢＩＴＡ０，・
・・，ＣＢＩＴＡ３に伝達され、センスアンプ０回路群
１２４ａに入力される。そして、時刻ｔ９に次のページ
に相当する（ａ＋２）番地のページデータであるセンス
アンプ回路群０の出力ＳＡ０0〜ＳＡ０3が確定する。こ
のようにして順次アドレス信号Ａ２〜Ａ１９により番地
が指定されるとともに、指定された番地のページデータ
が高速で読み出される。
アクティブ（”Ｈｉｇｈ”レベル）になったことによ
り、メモリセルＭ２i0、・・・Ｍ２i3が選択され、各メ
モリセルの情報がＹセレクタ１２３ｂの列選択ＭＯＳト
ランジスタを介して、コモンビット線ＣＢＩＴＡ０，・
・・，ＣＢＩＴＡ３に伝達され、センスアンプ０回路群
１２４ａに入力される。そして、時刻ｔ９に次のページ
に相当する（ａ＋２）番地のページデータであるセンス
アンプ回路群０の出力ＳＡ０0〜ＳＡ０3が確定する。こ
のようにして順次アドレス信号Ａ２〜Ａ１９により番地
が指定されるとともに、指定された番地のページデータ
が高速で読み出される。
【００４６】このように本実施例では、Ｙデコーダ・セ
レクタ部１２３により、例えば入力アドレスの列アドレ
スＡ７〜Ａ１９に対応した番地のメモリセルを選択する
と同時に、その次の番地のメモリセルを選択し、これら
を２ページ分のページデータとして各センスアンプ０回
路群１２４ａ，及びセンスアンプ１回路群１２４ｂに読
み出すようにしたので、入力アドレスにより指定される
番地のページデータの読み出しが終了した後直ちに、次
の番地のページデータの読み出しを行うことができる。
これにより、ページデータを連続して読み出す場合のペ
ージ切り換えを行う際においても、高速な読み出し動作
が途切れることはなく、連続した高速読み出しを実現す
ることができる。
レクタ部１２３により、例えば入力アドレスの列アドレ
スＡ７〜Ａ１９に対応した番地のメモリセルを選択する
と同時に、その次の番地のメモリセルを選択し、これら
を２ページ分のページデータとして各センスアンプ０回
路群１２４ａ，及びセンスアンプ１回路群１２４ｂに読
み出すようにしたので、入力アドレスにより指定される
番地のページデータの読み出しが終了した後直ちに、次
の番地のページデータの読み出しを行うことができる。
これにより、ページデータを連続して読み出す場合のペ
ージ切り換えを行う際においても、高速な読み出し動作
が途切れることはなく、連続した高速読み出しを実現す
ることができる。
【００４７】また、この実施例では、Ｙデコーダ・セレ
クタ部１２３では、入力アドレスの列アドレスＡ７〜Ａ
１９に対応した番地のメモリセルを、その次の番地のメ
モリセルとともに選択するようにしているので、Ｙデコ
ーダ１２３ａは、従来の各列に対応して設けられている
ＮＡＮＤ回路に、１つＮＡＮＤ回路を追加するだけの簡
単な構成により実現できる。このため、ページデータの
連続した高速読み出しを、ほとんどチップ面積の増大な
く実現できる。
クタ部１２３では、入力アドレスの列アドレスＡ７〜Ａ
１９に対応した番地のメモリセルを、その次の番地のメ
モリセルとともに選択するようにしているので、Ｙデコ
ーダ１２３ａは、従来の各列に対応して設けられている
ＮＡＮＤ回路に、１つＮＡＮＤ回路を追加するだけの簡
単な構成により実現できる。このため、ページデータの
連続した高速読み出しを、ほとんどチップ面積の増大な
く実現できる。
【００４８】ところが、上記第１の実施例では、入力ア
ドレスが列アドレスの最終番地となると、次のページデ
ータは次の行（ワード線）に対応したものとなるが、こ
の場合のページの切り換え時には、ページデータのアク
セスは、通常のランダムアドレスモードとなり、高速読
み出しが可能なページモードが途切れてしまう。
ドレスが列アドレスの最終番地となると、次のページデ
ータは次の行（ワード線）に対応したものとなるが、こ
の場合のページの切り換え時には、ページデータのアク
セスは、通常のランダムアドレスモードとなり、高速読
み出しが可能なページモードが途切れてしまう。
【００４９】（実施例２）以下このような問題点を解決
した本発明の第２の実施例について説明する。
した本発明の第２の実施例について説明する。
【００５０】図４ないし図７は本発明の第２の実施例に
よるページモードを有するマスクＲＯＭ（読み出し専用
メモリ）を説明するための図である。図４は該マスクＲ
ＯＭの構成を示すブロック図、図５は該マスクＲＯＭの
メモリアレイ及びＹデコーダ・セレクタ部分の具体的な
回路構成を示す図、図６は該マスクＲＯＭの駆動回路部
分の具体的な回路構成を示す図、図７は読み出し動作の
一例を説明するためのタイミング波形図である。
よるページモードを有するマスクＲＯＭ（読み出し専用
メモリ）を説明するための図である。図４は該マスクＲ
ＯＭの構成を示すブロック図、図５は該マスクＲＯＭの
メモリアレイ及びＹデコーダ・セレクタ部分の具体的な
回路構成を示す図、図６は該マスクＲＯＭの駆動回路部
分の具体的な回路構成を示す図、図７は読み出し動作の
一例を説明するためのタイミング波形図である。
【００５１】図において、図１ないし図３と同一符号は
第１の実施例と同一のものを示し、１０２は本実施例の
半導体記憶装置で、これは、入力アドレスが列アドレス
の最終番地となり、次のページデータが次の行（ワード
線）のものとなる場合にも、連続してページデータの読
み出しが可能となるよう構成されている。
第１の実施例と同一のものを示し、１０２は本実施例の
半導体記憶装置で、これは、入力アドレスが列アドレス
の最終番地となり、次のページデータが次の行（ワード
線）のものとなる場合にも、連続してページデータの読
み出しが可能となるよう構成されている。
【００５２】この装置１０２では、メモリセルアレイを
第１のメモリアレイ（メモリアレイ１）１０ａと、第２
のメモリアレイ（メモリアレイ２）１０ｂの２つに分割
し、該メモリアレイ１０ａ，１０ｂに対応させて、第
１，第２のＹデコーダ・セレクタ（Ｙデコーダ・セレク
タ１，２）１４３ａ，１４３ｂを設けている。上記第１
のＹデコーダ・セレクタ１４３ａの出力は、コモンビッ
ト線ＣＢＩＴＡを介して第１のセンスアンプ０回路群１
２４ａに、また上記第２のＹデコーダ・セレクタ１４３
ｂの出力は、コモンビット線ＣＢＩＴＢを介して第２の
センスアンプ１回路群１２４ｂに接続されている。
第１のメモリアレイ（メモリアレイ１）１０ａと、第２
のメモリアレイ（メモリアレイ２）１０ｂの２つに分割
し、該メモリアレイ１０ａ，１０ｂに対応させて、第
１，第２のＹデコーダ・セレクタ（Ｙデコーダ・セレク
タ１，２）１４３ａ，１４３ｂを設けている。上記第１
のＹデコーダ・セレクタ１４３ａの出力は、コモンビッ
ト線ＣＢＩＴＡを介して第１のセンスアンプ０回路群１
２４ａに、また上記第２のＹデコーダ・セレクタ１４３
ｂの出力は、コモンビット線ＣＢＩＴＢを介して第２の
センスアンプ１回路群１２４ｂに接続されている。
【００５３】そして第１のメモリアレイ１０ａには列ア
ドレスＡ２〜Ａ６の０番地からＦ番地を割り当て、第２
のメモリアレイ１０ｂには該列アドレスＡ２〜Ａ６の１
０番地から１Ｆ番地を割り当てている。
ドレスＡ２〜Ａ６の０番地からＦ番地を割り当て、第２
のメモリアレイ１０ｂには該列アドレスＡ２〜Ａ６の１
０番地から１Ｆ番地を割り当てている。
【００５４】またメモリアレイ１０ａ，１０ｂに対応さ
せて、ワード線を駆動する第１，第２の駆動回路（駆動
回路１，２）１３ａ，１３ｂが設けられており、第２の
駆動回路１３ｂは、各ワード線につきＸデコーダ１３の
出力を反転する１つのインバータを有している。また第
１の駆動回路１３ａは、各ワード線につき、１つのイン
バータと２つのトランジスタとを有しており、上記Ｘデ
コーダ１３の、各ワード線に対する出力を、対応するワ
ード線とその隣のワード線との間で切り換えてそれぞれ
のワード線に接続できるよう構成されている。
せて、ワード線を駆動する第１，第２の駆動回路（駆動
回路１，２）１３ａ，１３ｂが設けられており、第２の
駆動回路１３ｂは、各ワード線につきＸデコーダ１３の
出力を反転する１つのインバータを有している。また第
１の駆動回路１３ａは、各ワード線につき、１つのイン
バータと２つのトランジスタとを有しており、上記Ｘデ
コーダ１３の、各ワード線に対する出力を、対応するワ
ード線とその隣のワード線との間で切り換えてそれぞれ
のワード線に接続できるよう構成されている。
【００５５】次に動作について説明する。
【００５６】入力アドレスの列アドレスが０番地から１
Ｅ番地を指定するものである場合は、第１，第２のメモ
リアレイ１０ａ，１０ｂにおいて、入力アドレスの行ア
ドレスＡ７〜Ａ１９に対応した行（ワード線）ＷＬ１ｉ
及びＷＬ２ｉが、Ｘデコーダ１３及び第１，第２の駆動
回路（駆動回路１，２）１３ａ，１３ｂにより選択され
る。この場合の動作については図３に示す第１の実施例
と同様となる。
Ｅ番地を指定するものである場合は、第１，第２のメモ
リアレイ１０ａ，１０ｂにおいて、入力アドレスの行ア
ドレスＡ７〜Ａ１９に対応した行（ワード線）ＷＬ１ｉ
及びＷＬ２ｉが、Ｘデコーダ１３及び第１，第２の駆動
回路（駆動回路１，２）１３ａ，１３ｂにより選択され
る。この場合の動作については図３に示す第１の実施例
と同様となる。
【００５７】また、入力アドレスの列アドレスＡ２〜Ａ
６が１Ｆ番地となり、アドレス信号Ａ２〜Ａ１９がｃ番
地を指定する場合は、図７に示すようにページモード動
作が行われる。
６が１Ｆ番地となり、アドレス信号Ａ２〜Ａ１９がｃ番
地を指定する場合は、図７に示すようにページモード動
作が行われる。
【００５８】アドレス信号Ａ２〜Ａ１９がｃ番地を指定
するものになった時、Ｘデコーダ１３の出力では、入力
アドレスの行アドレスＡ７〜Ａ１９に応じ、Ｘデコード
出力（／Ｘｉ）がアクティブ（”Ｌｏｗ”レベル）状態
となっている。これにより、第２のメモリアレイ１０ｂ
においては、行（ワード線）ＷＬ２ｉが”Ｈｉｇｈ”レ
ベルの選択状態となっている。
するものになった時、Ｘデコーダ１３の出力では、入力
アドレスの行アドレスＡ７〜Ａ１９に応じ、Ｘデコード
出力（／Ｘｉ）がアクティブ（”Ｌｏｗ”レベル）状態
となっている。これにより、第２のメモリアレイ１０ｂ
においては、行（ワード線）ＷＬ２ｉが”Ｈｉｇｈ”レ
ベルの選択状態となっている。
【００５９】一方、第１のメモリアレイ１０ａにおいて
は、Ｘデコード出力（／Ｘｉ）がアクティブ（”Ｌｏ
ｗ”レベル）であり、かつＹデコーダの出力信号ＣＣ３
１がアクティブ（”Ｈｉｇｈ”レベル）になることによ
り、行（ワード線）ＷＬ１ｉはアクティブ（”Ｈｉｇ
ｈ”レベル）から非アクティブ（”Ｌｏｗ”レベル）、
次の行（ワード線）のＷＬ１（ｉ＋１）が非アクティブ
（”Ｌｏｗ”レベル）からアクティブ（”Ｈｉｇｈ”レ
ベル）状態となって選択されるとともに、列アドレス０
番地を選択するＹデコード出力ＣＳ０もアクティブ（”
Ｈｉｇｈ”レベル）となる。
は、Ｘデコード出力（／Ｘｉ）がアクティブ（”Ｌｏ
ｗ”レベル）であり、かつＹデコーダの出力信号ＣＣ３
１がアクティブ（”Ｈｉｇｈ”レベル）になることによ
り、行（ワード線）ＷＬ１ｉはアクティブ（”Ｈｉｇ
ｈ”レベル）から非アクティブ（”Ｌｏｗ”レベル）、
次の行（ワード線）のＷＬ１（ｉ＋１）が非アクティブ
（”Ｌｏｗ”レベル）からアクティブ（”Ｈｉｇｈ”レ
ベル）状態となって選択されるとともに、列アドレス０
番地を選択するＹデコード出力ＣＳ０もアクティブ（”
Ｈｉｇｈ”レベル）となる。
【００６０】これにより、並行して第１のメモリセルア
レイ１０ａより次のページデータであるメモリセルＭ０
(i+1)0・・・Ｍ０(i+1)3の読み出しを行うことが可能と
なる。
レイ１０ａより次のページデータであるメモリセルＭ０
(i+1)0・・・Ｍ０(i+1)3の読み出しを行うことが可能と
なる。
【００６１】このように本実施例では、上記第１実施例
の２ページ分のページデータを並行してセンスアンプ回
路群に読み出すための構成に加えて、メモリセルアレイ
を分割し、入力アドレスの列アドレスが特定の列アドレ
スの場合のみ、該列アドレスにより選択されていない、
メモリセルアレイの該分割領域に対しては、入力アドレ
スの行アドレスの次の行アドレスに対応した行を選択す
るようにしたので、入力アドレスが列アドレスの最終番
地となる場合にも、この最終番地のページデータととも
に、次の行アドレスに対する列アドレスの最初の番地の
ページデータをセンスアンプ回路群に読み出すことが可
能となる。これにより、１つの列アドレスの最終番地の
ページデータからページデータの切り換えが行われる際
にも、連続したページデータの読みだしを行うことがで
きる。
の２ページ分のページデータを並行してセンスアンプ回
路群に読み出すための構成に加えて、メモリセルアレイ
を分割し、入力アドレスの列アドレスが特定の列アドレ
スの場合のみ、該列アドレスにより選択されていない、
メモリセルアレイの該分割領域に対しては、入力アドレ
スの行アドレスの次の行アドレスに対応した行を選択す
るようにしたので、入力アドレスが列アドレスの最終番
地となる場合にも、この最終番地のページデータととも
に、次の行アドレスに対する列アドレスの最初の番地の
ページデータをセンスアンプ回路群に読み出すことが可
能となる。これにより、１つの列アドレスの最終番地の
ページデータからページデータの切り換えが行われる際
にも、連続したページデータの読みだしを行うことがで
きる。
【００６２】なお、上記各実施例では、入力アドレスの
列アドレスに対応した該メモリセルアレイの複数の列、
及び該列アドレス以外の１つの他の列アドレスに対応し
た該メモリセルアレイの複数の列を選択し、２ページ分
のページデータを並行してセンスアンプ部に読み出すよ
うにしているが、該入力アドレスの列アドレスと同時に
選択される他の列アドレスは１つに限るものではなく、
２つ以上であってもよく、３ページ分以上のページデー
タを並行してセンスアンプ部に読み出すようにしてもよ
い。
列アドレスに対応した該メモリセルアレイの複数の列、
及び該列アドレス以外の１つの他の列アドレスに対応し
た該メモリセルアレイの複数の列を選択し、２ページ分
のページデータを並行してセンスアンプ部に読み出すよ
うにしているが、該入力アドレスの列アドレスと同時に
選択される他の列アドレスは１つに限るものではなく、
２つ以上であってもよく、３ページ分以上のページデー
タを並行してセンスアンプ部に読み出すようにしてもよ
い。
【００６３】
【発明の効果】以上のように本発明に係る半導体記憶装
置によれば、列選択手段を、入力アドレスの列アドレス
に対応した該メモリセルアレイの複数の列が、該列アド
レス以外の少なくとも１つの他の列アドレスに対応した
該メモリセルアレイの複数の列とともに選択されるよう
構成したので、入力アドレスの列アドレスに対応したペ
ージデータを含む、少なくとも２ページ分のページデー
タを並行してセンスアンプ部に読み出すことができる。
置によれば、列選択手段を、入力アドレスの列アドレス
に対応した該メモリセルアレイの複数の列が、該列アド
レス以外の少なくとも１つの他の列アドレスに対応した
該メモリセルアレイの複数の列とともに選択されるよう
構成したので、入力アドレスの列アドレスに対応したペ
ージデータを含む、少なくとも２ページ分のページデー
タを並行してセンスアンプ部に読み出すことができる。
【００６４】従って、入力アドレスにより指定される番
地のページデータの読み出しが終了して、次の番地のペ
ージデータの読み出しに移行する際、あらかじめ次の番
地のページデータをセンスアンプ部まで読み出しておく
ことが可能となる。これにより、ページデータを連続し
て読み出す場合のページ切り換えを行う際においても、
高速な読み出し動作が途切れることはなくなり、連続し
た高速読み出しを実現することができる。
地のページデータの読み出しが終了して、次の番地のペ
ージデータの読み出しに移行する際、あらかじめ次の番
地のページデータをセンスアンプ部まで読み出しておく
ことが可能となる。これにより、ページデータを連続し
て読み出す場合のページ切り換えを行う際においても、
高速な読み出し動作が途切れることはなくなり、連続し
た高速読み出しを実現することができる。
【００６５】また、上記列選択手段は、入力アドレスの
列アドレスに対応した複数の列を、該列アドレス以外の
少なくとも１つの他の列アドレスに対応した複数の列と
ともに選択するものであればよく、例えば通常の列選択
回路において、列アドレスにより指定される複数の列ご
とに論理回路を１つ付加した簡単な回路構成により実現
できる。
列アドレスに対応した複数の列を、該列アドレス以外の
少なくとも１つの他の列アドレスに対応した複数の列と
ともに選択するものであればよく、例えば通常の列選択
回路において、列アドレスにより指定される複数の列ご
とに論理回路を１つ付加した簡単な回路構成により実現
できる。
【００６６】この結果、各ページのデータを連続して読
み出すページモード動作を、ページ切り換えを行う際に
もタイムラグの発生を招くことなく続けて行うことがで
き、しかもこのようなページモード動作による連続した
高速読み出しを、ほとんどチップ面積の増大なく簡単な
回路構成により実現することができる。
み出すページモード動作を、ページ切り換えを行う際に
もタイムラグの発生を招くことなく続けて行うことがで
き、しかもこのようなページモード動作による連続した
高速読み出しを、ほとんどチップ面積の増大なく簡単な
回路構成により実現することができる。
【００６７】この発明に係る半導体記憶装置によれば、
上記のような少なくとも２ページ分のページデータを並
行してセンスアンプ部に読み出すための構成に加えて、
メモリセルアレイを分割し、入力アドレスの列アドレス
が特定の列アドレスの場合のみ、該列アドレスにより選
択されていない、メモリセルアレイの該分割領域に対し
ては、入力アドレスの行アドレスの次の行アドレスに対
応した行を選択するようにしたので、入力アドレスが列
アドレスの最終番地となる場合にも、この最終番地のペ
ージデータとともに、次の行アドレスに対する列アドレ
スの最初の番地のページデータをセンスアンプ部に読み
出すことが可能となる。これにより、１つの列アドレス
の最終番地のページデータからページデータの切り換え
を行う際にも、連続したページデータの読みだしを行う
ことができるという効果がある。
上記のような少なくとも２ページ分のページデータを並
行してセンスアンプ部に読み出すための構成に加えて、
メモリセルアレイを分割し、入力アドレスの列アドレス
が特定の列アドレスの場合のみ、該列アドレスにより選
択されていない、メモリセルアレイの該分割領域に対し
ては、入力アドレスの行アドレスの次の行アドレスに対
応した行を選択するようにしたので、入力アドレスが列
アドレスの最終番地となる場合にも、この最終番地のペ
ージデータとともに、次の行アドレスに対する列アドレ
スの最初の番地のページデータをセンスアンプ部に読み
出すことが可能となる。これにより、１つの列アドレス
の最終番地のページデータからページデータの切り換え
を行う際にも、連続したページデータの読みだしを行う
ことができるという効果がある。
【図１】本発明の第１の実施例による半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】上記半導体記憶装置を構成するＹデコーダ・セ
レクタ部，センスアンプ，及びセレクタ部の詳細な構成
を示す回路図である。
レクタ部，センスアンプ，及びセレクタ部の詳細な構成
を示す回路図である。
【図３】上記半導体記憶装置におけるページモードでの
高速読み出し動作を説明するためのタイミング波形図で
ある。
高速読み出し動作を説明するためのタイミング波形図で
ある。
【図４】本発明の第２の実施例による半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図５】第２の実施例の半導体記憶装置を構成するメモ
リアレイ，及びＹデコーダ・セレクタの詳細な構成を示
す回路図である。
リアレイ，及びＹデコーダ・セレクタの詳細な構成を示
す回路図である。
【図６】第２の実施例の半導体記憶装置を構成するワー
ド線駆動回路の具体的な構成を示す回路図である。
ド線駆動回路の具体的な構成を示す回路図である。
【図７】第２の実施例の半導体記憶装置におけるページ
モードでの高速読み出し動作を説明するためのタイミン
グ波形図である。
モードでの高速読み出し動作を説明するためのタイミン
グ波形図である。
【図８】従来のページモードを有する半導体記憶装置の
構成を示すブロック図である。
構成を示すブロック図である。
【図９】従来の半導体記憶装置を構成するＹデコーダ・
セレクタ部，センスアンプ，及びセレクタの詳細な構成
を示す回路図である。
セレクタ部，センスアンプ，及びセレクタの詳細な構成
を示す回路図である。
【図１０】従来の半導体記憶装置におけるページモード
での高速読み出し動作を説明するためのタイミング波形
図である。
での高速読み出し動作を説明するためのタイミング波形
図である。
【図１１】特開平５−１４４２５５号公報に記載の、ペ
ージモードを有する半導体記憶装置の一部を示すブロッ
ク図である。
ージモードを有する半導体記憶装置の一部を示すブロッ
ク図である。
【図１２】上記公報記載の半導体記憶装置の動作を説明
するためのタイミング波形図である。
するためのタイミング波形図である。
２ 出力端子 １０ メモリセルアレイ １０ａ，１０ｂ 第１，第２のメモリアレイ １１，２１，３１ 入力バッファ回路 １２ プリ・デコーダＡ回路 １３ Ｘデコーダ １３ａ，１３ｂ 第１，第２の駆動回路 ２０ 出力回路 ２２ プリ・デコーダＢ回路 ３２ ページモードデコーダ回路 １０１，１０２ 半導体記憶装置 １２３ Ｙデコーダ・セレクタ部 １２３ａ Ｙデコーダ １２３ｂ Ｙセレクタ １２４ａ，１２４ｂ 第１，第２のセンスアンプ回路群 １３３ セレクタ部 １３３ａ，１３３ｂ 第１のセレクタ １３３ｃ 第２のセレクタ １４３ａ，１４３ｂ 第１，第２のＹデコーダ・セレク
タ
タ
Claims (2)
- 【請求項１】 複数のメモリセルを有するメモリセルア
レイと、メモリセルの情報をセンスするセンスアンプ部
とを備え、入力アドレスに応じて並行してセンスアンプ
部まで読み出したページデータとしての複数のメモリセ
ルのデータを高速で切り換えて出力するページモードを
有する半導体記憶装置であって、 該入力アドレスの行アドレスに対応した該メモリセルア
レイの行を選択する行選択手段と、 該入力アドレスの列アドレスに対応した該メモリセルア
レイの複数の列を、該列アドレス以外の少なくとも１つ
の他の列アドレスに対応した該メモリセルアレイの複数
の列とともに選択する列選択手段とを備え、 該センスアンプ部は、少なくとも２つのセンスアンプ回
路群を有し、該入力アドレスにより選択された複数のメ
モリセルから読み出されるページデータと、該行アドレ
ス及び該少なくとも１つの他の列アドレスにより選択さ
れた複数のメモリセルから読み出される少なくとも１つ
のページデータとを各センスアンプ回路群によりセンス
するものである半導体記憶装置。 - 【請求項２】 複数のメモリセルを有し、行方向に少な
くとも２分割されたメモリセルアレイと、メモリセルの
情報をセンスするセンスアンプ部とを備え、入力アドレ
スに応じて並行してセンスアンプ部まで読み出したペー
ジデータとしての複数のメモリセルのデータを高速で切
り換えて出力するページモードを有する半導体記憶装置
であって、 該入力アドレスの行アドレスに対応した、該メモリセル
アレイの各分割領域の行を同時に選択する行選択手段
と、 該入力アドレスの列アドレスに対応した該メモリセルア
レイの複数の列を、該列アドレス以外の少なくとも１つ
の他の列アドレスに対応した該メモリセルアレイの複数
の列とともに選択する列選択手段とを備え、 該行選択手段は、該入力アドレスの列アドレスが特定の
列アドレスの場合のみ、該メモリセルアレイの、該列ア
ドレスにより選択されていない分割領域に対しては、該
入力アドレスの行アドレスの次の行アドレスに対応した
行を選択するよう構成され、 該センスアンプ部は、少なくとも２つのセンスアンプ回
路群を有し、該入力アドレスにより選択された複数のメ
モリセルから読み出されるページデータと、該行アドレ
ス及び該少なくとも１つの他の列アドレスにより選択さ
れた複数のメモリセルから読み出される少なくとも１つ
のページデータとを各センスアンプ回路群によりセンス
するものである半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19849894A JP3176228B2 (ja) | 1994-08-23 | 1994-08-23 | 半導体記憶装置 |
| TW084105466A TW279230B (ja) | 1994-08-23 | 1995-05-30 | |
| US08/459,792 US5619473A (en) | 1994-08-23 | 1995-06-02 | Semiconductor memory device with dual address memory read amplifiers |
| KR1019950015324A KR0180929B1 (ko) | 1994-08-23 | 1995-06-07 | 반도체 기억장치 |
| US08/742,338 US5748561A (en) | 1994-08-23 | 1996-11-01 | Semiconductor memory device with fast successive read operation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19849894A JP3176228B2 (ja) | 1994-08-23 | 1994-08-23 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0863990A true JPH0863990A (ja) | 1996-03-08 |
| JP3176228B2 JP3176228B2 (ja) | 2001-06-11 |
Family
ID=16392134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19849894A Expired - Lifetime JP3176228B2 (ja) | 1994-08-23 | 1994-08-23 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5619473A (ja) |
| JP (1) | JP3176228B2 (ja) |
| KR (1) | KR0180929B1 (ja) |
| TW (1) | TW279230B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717637A (en) * | 1996-02-22 | 1998-02-10 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2002133853A (ja) * | 2000-10-26 | 2002-05-10 | Asahi Kasei Microsystems Kk | 半導体記憶装置 |
| WO2004075199A1 (ja) * | 2003-02-18 | 2004-09-02 | Fujitsu Limited | 半導体記憶装置及び半導体記憶装置の読み出し方法 |
| JP2005503612A (ja) * | 2001-09-17 | 2005-02-03 | ティーティーピー コム リミテッド | バーストモードをサポートする外部メモリとプロセッサとのインタフェース方法 |
Families Citing this family (67)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09198873A (ja) * | 1996-01-19 | 1997-07-31 | Sharp Corp | 半導体記憶装置 |
| TW348266B (en) | 1996-03-11 | 1998-12-21 | Toshiba Co Ltd | Semiconductor memory device |
| US5838631A (en) | 1996-04-19 | 1998-11-17 | Integrated Device Technology, Inc. | Fully synchronous pipelined ram |
| JP3338755B2 (ja) * | 1996-10-24 | 2002-10-28 | シャープ株式会社 | 半導体記憶装置 |
| US5872736A (en) * | 1996-10-28 | 1999-02-16 | Micron Technology, Inc. | High speed input buffer |
| US5917758A (en) | 1996-11-04 | 1999-06-29 | Micron Technology, Inc. | Adjustable output driver circuit |
| US5949254A (en) * | 1996-11-26 | 1999-09-07 | Micron Technology, Inc. | Adjustable output driver circuit |
| US6115318A (en) * | 1996-12-03 | 2000-09-05 | Micron Technology, Inc. | Clock vernier adjustment |
| KR100234714B1 (ko) * | 1996-12-30 | 1999-12-15 | 김영환 | 페이지 카피 모드를 갖는 디램 |
| US5838177A (en) * | 1997-01-06 | 1998-11-17 | Micron Technology, Inc. | Adjustable output driver circuit having parallel pull-up and pull-down elements |
| US5940608A (en) * | 1997-02-11 | 1999-08-17 | Micron Technology, Inc. | Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal |
| US5920518A (en) * | 1997-02-11 | 1999-07-06 | Micron Technology, Inc. | Synchronous clock generator including delay-locked loop |
| US5956502A (en) * | 1997-03-05 | 1999-09-21 | Micron Technology, Inc. | Method and circuit for producing high-speed counts |
| US5946244A (en) | 1997-03-05 | 1999-08-31 | Micron Technology, Inc. | Delay-locked loop with binary-coupled capacitor |
| JP3476646B2 (ja) * | 1997-03-07 | 2003-12-10 | シャープ株式会社 | 半導体記憶装置 |
| US5870347A (en) * | 1997-03-11 | 1999-02-09 | Micron Technology, Inc. | Multi-bank memory input/output line selection |
| US6014759A (en) * | 1997-06-13 | 2000-01-11 | Micron Technology, Inc. | Method and apparatus for transferring test data from a memory array |
| US6173432B1 (en) | 1997-06-20 | 2001-01-09 | Micron Technology, Inc. | Method and apparatus for generating a sequence of clock signals |
| US5953284A (en) * | 1997-07-09 | 1999-09-14 | Micron Technology, Inc. | Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same |
| US6044429A (en) | 1997-07-10 | 2000-03-28 | Micron Technology, Inc. | Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths |
| US6011732A (en) * | 1997-08-20 | 2000-01-04 | Micron Technology, Inc. | Synchronous clock generator including a compound delay-locked loop |
| US5856947A (en) * | 1997-08-27 | 1999-01-05 | S3 Incorporated | Integrated DRAM with high speed interleaving |
| US5926047A (en) | 1997-08-29 | 1999-07-20 | Micron Technology, Inc. | Synchronous clock generator including a delay-locked loop signal loss detector |
| US6101197A (en) * | 1997-09-18 | 2000-08-08 | Micron Technology, Inc. | Method and apparatus for adjusting the timing of signals over fine and coarse ranges |
| JP3565474B2 (ja) * | 1997-11-14 | 2004-09-15 | シャープ株式会社 | 半導体記憶装置 |
| US5923594A (en) * | 1998-02-17 | 1999-07-13 | Micron Technology, Inc. | Method and apparatus for coupling data from a memory device using a single ended read data path |
| US6115320A (en) | 1998-02-23 | 2000-09-05 | Integrated Device Technology, Inc. | Separate byte control on fully synchronous pipelined SRAM |
| US6269451B1 (en) | 1998-02-27 | 2001-07-31 | Micron Technology, Inc. | Method and apparatus for adjusting data timing by delaying clock signal |
| JP4145984B2 (ja) * | 1998-03-17 | 2008-09-03 | 株式会社東芝 | 半導体記憶装置 |
| US6016282A (en) * | 1998-05-28 | 2000-01-18 | Micron Technology, Inc. | Clock vernier adjustment |
| US6405280B1 (en) | 1998-06-05 | 2002-06-11 | Micron Technology, Inc. | Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence |
| US6097640A (en) * | 1998-08-05 | 2000-08-01 | Winbond Electronics Corporation | Memory and circuit for accessing data bits in a memory array in multi-data rate operation |
| US6338127B1 (en) | 1998-08-28 | 2002-01-08 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same |
| US6279090B1 (en) | 1998-09-03 | 2001-08-21 | Micron Technology, Inc. | Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device |
| US6349399B1 (en) * | 1998-09-03 | 2002-02-19 | Micron Technology, Inc. | Method and apparatus for generating expect data from a captured bit pattern, and memory device using same |
| US6029250A (en) * | 1998-09-09 | 2000-02-22 | Micron Technology, Inc. | Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same |
| US6430696B1 (en) | 1998-11-30 | 2002-08-06 | Micron Technology, Inc. | Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same |
| US6374360B1 (en) | 1998-12-11 | 2002-04-16 | Micron Technology, Inc. | Method and apparatus for bit-to-bit timing correction of a high speed memory bus |
| US6201729B1 (en) | 1999-02-01 | 2001-03-13 | Cisco Technology Inc. | DRAM hidden row access method and apparatus |
| JP3807582B2 (ja) * | 1999-02-18 | 2006-08-09 | 株式会社ルネサステクノロジ | 情報処理装置及び半導体装置 |
| US6470060B1 (en) * | 1999-03-01 | 2002-10-22 | Micron Technology, Inc. | Method and apparatus for generating a phase dependent control signal |
| US7069406B2 (en) * | 1999-07-02 | 2006-06-27 | Integrated Device Technology, Inc. | Double data rate synchronous SRAM with 100% bus utilization |
| US6310805B1 (en) * | 2000-03-07 | 2001-10-30 | Advanced Micro Devices, Inc. | Architecture for a dual-bank page mode memory with redundancy |
| US6442093B1 (en) * | 2000-06-07 | 2002-08-27 | Advanced Micro Devices, Inc. | Cascode barrel read |
| US6587936B1 (en) | 2001-02-21 | 2003-07-01 | Cisco Technology, Inc. | Multi-bank memory access method and apparatus |
| US7610447B2 (en) * | 2001-02-28 | 2009-10-27 | Rambus Inc. | Upgradable memory system with reconfigurable interconnect |
| US6889304B2 (en) * | 2001-02-28 | 2005-05-03 | Rambus Inc. | Memory device supporting a dynamically configurable core organization |
| US7500075B1 (en) | 2001-04-17 | 2009-03-03 | Rambus Inc. | Mechanism for enabling full data bus utilization without increasing data granularity |
| JP2002352576A (ja) * | 2001-05-24 | 2002-12-06 | Nec Corp | 半導体記憶装置 |
| US6801989B2 (en) * | 2001-06-28 | 2004-10-05 | Micron Technology, Inc. | Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same |
| US6825841B2 (en) * | 2001-09-07 | 2004-11-30 | Rambus Inc. | Granularity memory column access |
| US6760243B2 (en) * | 2002-03-19 | 2004-07-06 | Broadcom Corporation | Distributed, highly configurable modular predecoding |
| US6754120B1 (en) * | 2003-02-11 | 2004-06-22 | Rambus Inc. | DRAM output circuitry supporting sequential data capture to reduce core access times |
| US7168027B2 (en) | 2003-06-12 | 2007-01-23 | Micron Technology, Inc. | Dynamic synchronization of data capture on an optical or other high speed communications link |
| KR100529670B1 (ko) * | 2003-10-01 | 2005-11-17 | 동부아남반도체 주식회사 | Ｃｍｏｓ 이미지 센서 및 그 제조 방법 |
| US7234070B2 (en) * | 2003-10-27 | 2007-06-19 | Micron Technology, Inc. | System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding |
| US8190808B2 (en) * | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
| US7254075B2 (en) | 2004-09-30 | 2007-08-07 | Rambus Inc. | Integrated circuit memory system having dynamic memory bank count and page size |
| US7280428B2 (en) * | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
| US8595459B2 (en) | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
| CN1870873A (zh) * | 2005-05-28 | 2006-11-29 | 深圳富泰宏精密工业有限公司 | 铰链装置及应用该铰链装置的便携式电子装置 |
| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| KR100921683B1 (ko) * | 2007-12-17 | 2009-10-15 | 한국전자통신연구원 | 키-값 데이터 모델을 위한 메모리 페이지 내 데이터저장방법 |
| KR20100054418A (ko) | 2008-11-14 | 2010-05-25 | 삼성전자주식회사 | 상 변화 메모리 장치 |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
| US8472261B2 (en) | 2011-10-17 | 2013-06-25 | Winbond Electronics Corp. | Reading devices for memory arrays |
| CN104374464B (zh) | 2014-11-17 | 2017-10-10 | 北京智谷睿拓技术服务有限公司 | 振动信息获取方法及振动信息获取装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5257235A (en) * | 1989-04-25 | 1993-10-26 | Kabushiki Kaisha Toshiba | Semiconductor memory device having serial access mode |
| DE68925361T2 (de) * | 1989-10-30 | 1996-07-25 | Philips Electronics Nv | Direktzugriffsspeicher mit Seitenadressierungsmodus |
| JP2696026B2 (ja) * | 1991-11-21 | 1998-01-14 | 株式会社東芝 | 半導体記憶装置 |
| US5357477A (en) * | 1992-05-18 | 1994-10-18 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory having multiple data I/O with bit aligned access function |
| JP2814846B2 (ja) * | 1992-07-29 | 1998-10-27 | 日本電気株式会社 | 半導体記憶装置 |
| KR950004854B1 (ko) * | 1992-10-08 | 1995-05-15 | 삼성전자 주식회사 | 반도체 메모리 장치 |
| JP2894170B2 (ja) * | 1993-08-18 | 1999-05-24 | 日本電気株式会社 | メモリ装置 |
-
1994
- 1994-08-23 JP JP19849894A patent/JP3176228B2/ja not_active Expired - Lifetime
-
1995
- 1995-05-30 TW TW084105466A patent/TW279230B/zh not_active IP Right Cessation
- 1995-06-02 US US08/459,792 patent/US5619473A/en not_active Expired - Lifetime
- 1995-06-07 KR KR1019950015324A patent/KR0180929B1/ko not_active IP Right Cessation
-
1996
- 1996-11-01 US US08/742,338 patent/US5748561A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717637A (en) * | 1996-02-22 | 1998-02-10 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP2002133853A (ja) * | 2000-10-26 | 2002-05-10 | Asahi Kasei Microsystems Kk | 半導体記憶装置 |
| JP2005503612A (ja) * | 2001-09-17 | 2005-02-03 | ティーティーピー コム リミテッド | バーストモードをサポートする外部メモリとプロセッサとのインタフェース方法 |
| WO2004075199A1 (ja) * | 2003-02-18 | 2004-09-02 | Fujitsu Limited | 半導体記憶装置及び半導体記憶装置の読み出し方法 |
| US7106651B2 (en) | 2003-02-18 | 2006-09-12 | Spansion Llc | Semiconductor memory device and method of reading data from semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5748561A (en) | 1998-05-05 |
| KR960008833A (ko) | 1996-03-22 |
| KR0180929B1 (ko) | 1999-04-15 |
| US5619473A (en) | 1997-04-08 |
| JP3176228B2 (ja) | 2001-06-11 |
| TW279230B (ja) | 1996-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3176228B2 (ja) | 半導体記憶装置 | |
| KR100316713B1 (ko) | 반도체 메모리 장치 및 이에 적합한 구동신호 발생기 | |
| JP3758860B2 (ja) | 同期型バーストマスクロム及びそのデータ読出方法 | |
| KR970051152A (ko) | 고속 버스트 리드/라이트 동작에 적합한 데이타 버스 라인 구조를 갖는 반도체 메모리 장치 | |
| JP3565474B2 (ja) | 半導体記憶装置 | |
| US20010030888A1 (en) | Data buffer for programmable memory | |
| JP2004171753A (ja) | ページ長を変換できる構造を有する半導体メモリ装置及びそのページ長の変換方法 | |
| JPH11339465A (ja) | 半導体記憶装置 | |
| JP3485739B2 (ja) | 半導体記憶装置 | |
| JP3735822B2 (ja) | 半導体メモリ装置のデコーディング回路及びデコーディング方法 | |
| KR100336955B1 (ko) | 반도체 기억 장치 | |
| US6331963B1 (en) | Semiconductor memory device and layout method thereof | |
| US6154416A (en) | Column address decoder for two bit prefetch of semiconductor memory device and decoding method thereof | |
| US6219296B1 (en) | Multiport memory cell having a reduced number of write wordlines | |
| KR100262841B1 (ko) | 반도체 기억장치 | |
| KR100211483B1 (ko) | 블록 기록 시스템을 이용하는 반도체 메모리 | |
| KR970060223A (ko) | 반도체 기억 장치 및 그 제어 방법 | |
| JP3183167B2 (ja) | 半導体記憶装置 | |
| JP2000132968A (ja) | 半導体集積回路装置 | |
| JP3733279B2 (ja) | 集積回路 | |
| KR100361862B1 (ko) | 반도체 메모리장치 및 이의 센싱전류 감소방법 | |
| JP3256562B2 (ja) | 半導体記憶装置 | |
| JP2002269982A (ja) | 半導体メモリ | |
| JPH04268288A (ja) | 半導体記憶装置 | |
| KR100294448B1 (ko) | 동기형버스트매스크롬 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010314 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080406 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090406 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100406 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110406 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120406 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130406 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140406 Year of fee payment: 13 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |