JPH0863990A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0863990A
JPH0863990A JP19849894A JP19849894A JPH0863990A JP H0863990 A JPH0863990 A JP H0863990A JP 19849894 A JP19849894 A JP 19849894A JP 19849894 A JP19849894 A JP 19849894A JP H0863990 A JPH0863990 A JP H0863990A
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Abstract

(57)【要約】 【目的】 各ページのデータを連続して読み出すページ
モード動作を、ページ切り換えを行う際にもタイムラグ
の発生を招くことなく続けて行うことができ、しかもこ
のようなページモード動作による連続した高速読み出し
を、ほとんどチップ面積の増大なく簡単な回路構成によ
り実現することができる半導体記憶装置を得ること。 【構成】 半導体記憶装置101において、Yデコーダ
・セレクタ部123を、入力アドレスの列アドレスA2
〜A6が指定する番地の複数の列が、該列アドレスA2
〜A6が指定する番地の次の番地の複数の列とともに選
択されるよう構成し、センスアンプ部を、2つのセンス
アンプ回路群124a,124bを有し、該入力アドレ
スA2〜A19により選択された番地aの複数のメモリ
セルから読み出されるページデータと、該番地の次の番
地(a+1)の複数のメモリセルから読み出されるペー
ジデータとを各センスアンプ回路群によりそれぞれセン
スするよう構成した。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特にページモードを有する半導体記憶装置におけるペー
ジモード読み出し回路に関する。
【0002】
【従来の技術】近年、マイクロプロセッサ等の高速化に
伴い、半導体記憶装置も高速動作を行うものがますます
要望されるようになってきた。そこで、通常のランダム
アクセスを高速化すると共に、アクセス方法は多少制限
されるが、さらに高速の読み出しを可能にした高速読み
出しモードであるページモードを有する半導体記憶装置
が開発されている。
【0003】このページモードにおける読み出し動作
は、入力アドレスの列アドレスと行アドレスに応じてメ
モリセルアレイの複数のメモリセルを同時に選択して、
複数のデータをページデータとしてセンスアンプまで読
み出した状態で、ページモード用アドレスを変化させる
ことにより、上記選択された複数のメモリセルのデータ
を高速に切り換えて順次出力するものである。
【0004】図8は、従来のマスクROM(読み出し専
用メモリ)におけるページモード動作を行うための一般
的な構成を説明するためのブロック図、図9は該マスク
ROMのページモード動作に関与する部分の具体的な回
路構成を示す図、図10はページモードでの読み出し動
作の一例を説明するためのタイミング波形図である。
【0005】ここでは、アドレス信号A0〜A19のう
ちのA0〜A2をページモード用アドレスとしている。
また、アドレス信号A3〜A6を列アドレス、アドレス
信号A7〜A19を行アドレスとする。
【0006】図において、200は、従来のページモー
ドを有するマスクROMで、メモリセルがマトリクス状
に配列されたメモリセルアレイ10を有している。ま
た、マスクROM200は、行アドレスA7〜A19に
対応した行のメモリセルを選択する行選択手段を有す
る。ここで、該行選択手段は、行アドレスA7〜A19
を受ける入力バッファ回路11と、その出力に接続され
たプリ・デコーダA回路12と、該プリデコード出力に
より上記メモリセルアレイ10の行を選択するXデコー
ダ13から構成されている。
【0007】また、マスクROM200は、列アドレス
A3〜A6に対応した複数の列のメモリセルを選択する
列選択手段を有する。この列選択手段は、列アドレスA
3〜A6を受ける入力バッファ回路21と、その出力に
接続されたプリ・デコーダB回路22と、そのプリデコ
ード出力CA0〜CA3及びCB0〜CB3により上記
メモリセルアレイ10の複数の列を選択するYデコーダ
・セレクタ部23から構成されている。このYデコーダ
・セレクタ部23は上記メモリセルアレイ10の個々の
列を選択するYセレクタ23bと、該Yセレクタ23b
に同時に所定の列を選択させるYデコーダ23aとから
なる。
【0008】上記Yデコーダ・セレクタ部23には、各
メモリセルの情報をセンスする複数のセンスアンプから
なるセンスアンプ回路群24が接続されている。このセ
ンスアンプ回路群24の出力には、個々のセンスアンプ
からの出力を、ページモード用アドレスA0〜A2に基
づくセンスアンプ選択信号P0〜P7により選択するセ
レクタ33が接続されている。
【0009】このセレクタ33には、上記センスアンプ
選択信号P0〜P7を出力するページモードデコーダ回
路32が接続され、その入力には、上記ページモード用
アドレスA0〜A2を受ける入力バッファ回路31が接
続されている。なお20は上記セレクタ33の出力を出
力端子2に出力する出力回路である。
【0010】次に動作について説明する。
【0011】時刻t0にアドレス信号A0〜A19の入
力が確定する。この場合は通常のランダムアクセスのモ
ードとなる。
【0012】まず行アドレスA7〜A19は入力バッフ
ァ回路11、プリ・デコーダA回路12、及びXデコー
ダ13によりデコードされ、いずれか1つのワード線W
Liがアクティブとなる。ここではこのワード線は”H
igh”レベルとなる。
【0013】この時、列アドレスA3〜A6に基づき、
プリ・デコーダB回路22の出力信号CA0〜CA3の
いずれか1つと、その出力信号CB0〜CB3のいずれ
か1つがアクティブ(”High”レベル)となる。
【0014】例えば、アドレス信号A3〜A19はa番
地を指定し、その時、上記出力信号CA0及びCB0が
アクティブになる。これにより、Yデコーダ回路23a
の出力信号CS0〜CS15のうちCS0のみがアクテ
ィブ(”High”)となり、Yセレクタ23bの、デ
コード出力CS0を入力とする列選択MOSトランジス
タ3が”ON”となる。このようにして、メモリセルM
i0、・・・M0i7が選択され、各メモリセルの情報が
列選択MOSトランジスタ3を介して、コモンビット線
CBIT0,・・・,CBIT7に伝達され、センスア
ンプ回路群24に入力される。そして、時刻t1にセン
スアンプ出力SA0〜SA7が確定し、アドレス信号A
3〜A19により指定されたa番地のページのデータの
読み出しを完了する。
【0015】そして、ページ用アドレス信号A0〜A2
に従い、ページモードデコーダ回路32の出力信号P0
〜P7のいずれか1つのみがアクティブ(”High”
レベル)となることにより、セレクタ33にてセンスア
ンプ出力SA0〜SA7のいずれか1つが選択され、こ
れが出力回路20を介して時刻t2に出力端子2に出力
される。
【0016】その後、時刻t3にてページ用アドレス信
号A0〜A2の変化を開始すると、セレクタ33では、
センスアンプ出力SA0〜SA7のデータが順次選択さ
れ、これが出力回路20を介して出力端子2に出力され
る。このとき上記アドレスA0〜A2の変化開始に対応
する出力端子2での応答は時刻t4に生ずる。このよう
に、アドレスA0〜A2の変化開始から、時間(t4−
t3)で高速読み出しが可能なページモードとなる。
【0017】そして、例えば、時刻t6にアドレス信号
A3〜A19が次のページにあたる(a+1)番地を指
定すると、プリデコード出力CA0が非アクティブ(”
Low”レベル)、プリデコード出力CA1がアクティ
ブ(”High”レベル)になる。これにより、Yデコ
ード出力CS0が非アクティブ(”Low”レベル)、
Yデコード出力CS1がアクティブ(”High”レベ
ル)となり、メモリセルM1i0、・・・M1i7が選択さ
れ、各メモリセルの情報が列選択MOSトランジスタ3
を介して、コモンビット線CBIT0,・・・,CBI
T7に伝達され、センスアンプ回路24に入力される。
このようにページデータが切り替わる際には、メモリセ
ルからの情報の読み出しは、通常のランダムアクセスの
動作となり、高速読み出しを行うことができない。
【0018】ところで、特開平5−144255号公報
に開示されているように、ページモードを有する半導体
記憶装置において、ページデータを連続的に読み出すた
めに、ページ切り替えを行う際にも高速に読み出しを行
えるよう構成したものがすでに開発されている。図11
はこの公報記載の半導体記憶装置の構成を示すブロック
図、図12はこの半導体記憶装置の動作を説明するため
のタイミング波形図である。
【0019】図において、14はセンスアンプ回路群2
4から出力されたページデータをラッチするラッチ回路
で、アドレス信号の遷移(変化)を検知するアドレス遷
移検知回路19の出力(φLATCH信号)によりラッ
チを行い、そのラッチ出力をセレクタ回路33に伝達す
るようになっている。なお、17はセレクタ33の選択
信号を出力端子18に出力する出力バッファであり、図
8の出力回路20に相当する。その他の構成は、図8な
いし図10に示すマスクROMのものと同一である。
【0020】このような半導体記憶装置において、アド
レス信号A3〜A19として、a番地を指定するものが
入力されると、メモリセルアレイ10からは、それに応
じた複数のメモリセルが選択され、各メモリセルの情報
がセンスアンプ回路群24よりページデータとして出力
される。
【0021】そして上記アドレス信号A3〜A19が、
a番地を指定するものからb番地を指定するものに変化
すると、アドレス遷移検知回路19がこれを検知し、そ
の出力のラッチ信号φLATCHが短期間アクティ
ブ(”Low”レベル)となる。これによりラッチ回路
14は前アクセスサイクルの指定番地であるa番地に対
応するページデータをラッチし、セレクタ回路33に出
力する。そして、a番地のページデータからページアド
レス信号A0〜A2により選択されたデータは出力バッ
ファ17を介して外部に出力される。
【0022】
【発明が解決しようとする課題】通常、一般的に多く用
いられているマスクROMなどの半導体記憶装置は、ア
ドレス(a番地)を入力すると、そのアドレスに対応し
たデータは、アクセスタイムで規定される時間後に出力
され、特に上記データを出力させるために次のアドレス
(b番地)を入力する必要はない方式となっている。
【0023】ところが、上記特開平5−144255号
公報記載のページモードを有する半導体記憶装置におい
ては、アドレスa番地のデータを読み出すためには、次
のアドレスb番地を入力する必要がある。従って、次の
アドレスb番地が入力されないと前のアドレスa番地の
データがでてこないため、タイムラグがあり、ランダム
・アクセス動作は困難になる。しかも、最終アドレスの
ページデータを読み出す場合においては、アドレス信号
にダミーサイクルを入れる必要がある。
【0024】このように、上記公報記載のページモード
を有する半導体記憶装置は、通常の半導体記憶装置に比
べ、使用する上で非常に大きな制約を受けることとな
る。
【0025】本発明は上記のような問題点を解決するた
めになされたもので、各ページのデータを連続して読み
出すページモード動作を、ページ切り換えを行う際にも
タイムラグの発生を招くことなく続けて行うことがで
き、ページモード動作による連続した高速読み出しを実
現することができる半導体記憶装置を得ることが本発明
の目的である。
【0026】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数のメモリセルを有するメモリセルアレイ
と、メモリセルの情報をセンスするセンスアンプ部とを
備え、入力アドレスに応じて並行してセンスアンプ部ま
で読み出したページデータとしての複数のメモリセルの
データを高速で切り換えて順次出力するページモードを
有する半導体記憶装置である。この装置は、該入力アド
レスの行アドレスに対応した該メモリセルアレイの行を
選択する行選択手段と、該入力アドレスの列アドレスに
対応した該メモリセルアレイの複数の列を、該列アドレ
ス以外の少なくとも1つの他の列アドレスに対応した該
メモリセルアレイの複数の列とともに選択する列選択手
段とを備えている。該センスアンプ部は、少なくとも2
つのセンスアンプ回路群を有し、該入力アドレスにより
選択された複数のメモリセルから読み出されるページデ
ータと、該行アドレス及び該少なくとも1つの他の列ア
ドレスにより選択された複数のメモリセルから読み出さ
れる少なくとも1つのページデータとを各センスアンプ
回路群によりセンスする構成となっている。そのことに
より上記目的が達成される。
【0027】この発明に係る半導体記憶装置は、複数の
メモリセルを有し、行方向に少なくとも2分割されたメ
モリセルアレイと、メモリセルの情報をセンスするセン
スアンプ部とを備え、入力アドレスに応じて並行してセ
ンスアンプ部まで読み出したページデータとしての複数
のメモリセルのデータを高速で切り換えて順次出力する
ページモードを有する半導体記憶装置である。この装置
は、入力アドレスの行アドレスに対応した、メモリセル
アレイの各分割領域の行を同時に選択する行選択手段
と、該入力アドレスの列アドレスに対応した該メモリセ
ルアレイの複数の列を、該列アドレス以外の少なくとも
1つの他の列アドレスに対応した該メモリセルアレイの
複数の列とともに選択する列選択手段とを備えている。
該行選択手段は、入力アドレスの列アドレスが特定の列
アドレスの場合のみ、該メモリセルアレイの、該列アド
レスにより選択されていない該分割領域に対しては、入
力アドレスの行アドレスの次の行アドレスに対応した行
を選択するよう構成されている。該センスアンプ部は、
少なくとも2つのセンスアンプ回路群を有し、該入力ア
ドレスにより選択された複数のメモリセルから読み出さ
れるページデータと、該行アドレス及び該少なくとも1
つの他の列アドレスにより選択された複数のメモリセル
から読み出される少なくとも1つのページデータとを各
センスアンプ回路群によりセンスする構成となってい
る。そのことにより上記目的が達成される。
【0028】
【作用】この発明においては、列選択手段により、入力
アドレスの列アドレスに対応した該メモリセルアレイの
複数の列が、該列アドレス以外の少なくとも1つの他の
列アドレスに対応した該メモリセルアレイの複数の列と
ともに選択されるから、入力アドレスの列アドレスに対
応したページデータを含む、少なくとも2ページ分のペ
ージデータを並行してセンスアンプ部に読み出すことが
できる。従って、入力アドレスにより指定される番地の
ページデータの読み出しが終了して、次の番地のページ
データの読みだしに移行する際、あらかじめ次の番地の
ページデータをセンスアンプ部まで読み出しておくこと
が可能となる。これにより、ページデータを連続して読
み出す場合のページ切り換えを行う際においても、上記
センスアンプ部からの高速な読み出し動作が途切れるこ
とはなく、連続した高速読み出しを実現することができ
る。
【0029】また、上記列選択手段は、入力アドレスの
列アドレスに対応した複数の列を、該列アドレス以外の
少なくとも1つの他の列アドレスに対応した複数の列と
ともに選択するものであればよく、例えば通常の列選択
回路において、列アドレスにより指定される複数の列ご
とに論理回路を1つ追加した簡単な回路構成により実現
できる。
【0030】この発明においては、上記のような少なく
とも2ページ分のページデータを並行してセンスアンプ
部に読み出すための構成に加えて、メモリセルアレイを
分割し、入力アドレスの列アドレスが特定の列アドレス
の場合のみ、該列アドレスにより選択されていない、メ
モリセルアレイの該分割領域に対しては、入力アドレス
の行アドレスの次の行アドレスに対応した行を選択する
ようにしたので、入力アドレスが列アドレスの最終番地
となる場合にも、この最終番地のページデータととも
に、次の行アドレスにおける列アドレスの最初の番地の
ページデータをセンスアンプ部に読み出すことが可能と
なる。これにより、1つの列アドレスの最終番地のペー
ジデータからページデータの切り換えを行う際にも、連
続したページデータの読みだしを行うことができる。
【0031】
【実施例】
(実施例1)図1ないし図3は本発明の第1の実施例に
よる半導体記憶装置を説明するための図である。図1は
ページモードを有するマスクROM(読み出し専用メモ
リ)の構成を示すブロック図、図2は該マスクROMの
具体的な回路構成を示す図、図3は読み出し動作の一例
を説明するためのタイミング波形図である。
【0032】図において、101は本実施例のページモ
ードを有する半導体記憶装置(マスクROM)で、この
装置101のYデコーダ・セレクタ部123は、上記メ
モリセルアレイ10の個々の列を選択するYセレクタ1
23bと、該Yセレクタ123bに、入力アドレスの列
アドレスA2〜A6が指定する番地の複数の列、及び該
列アドレスA2〜A6が指定する番地の次の番地の複数
の列を選択させるYデコーダ123aとからなる。
【0033】また、上記半導体記憶装置101は、4つ
のセンスアンプ0からなるセンスアンプ0回路群124
aと、4つのセンスアンプ1からなるセンスアンプ1回
路群124bとを有し、該入力アドレスA2〜A19に
より指定された番地の複数のメモリセルから読み出され
るページデータと、該番地の次の番地の複数のメモリセ
ルから読み出されるページデータとを各センスアンプ回
路群124a,124bによりセンスする構成となって
いる。
【0034】またここでは、入力バッファ回路21に
は、アドレス信号A0〜A19のうちのA2〜A6が列
アドレスとして入力され、プリ・デコーダB回路22か
らは、プリデコード出力CA0〜CA7、及びCB0〜
CB3がYデコーダ・セレクタ部123へ出力される。
また、入力バッファ回路31には、アドレス信号A0〜
A19のうちのA0,A1がページモード用アドレスと
して入力され、ページモードデコーダ回路32は、上記
入力バッファ回路31の出力及び入力バッファ回路21
の出力の一部を受け、センスアンプ選択信号P0〜P3
及びセンスアンプ回路群選択信号S0,S1をセレクタ
部133に出力する。
【0035】このセレクタ部133は、上記センスアン
プ回路群124a,124b毎に設けられた、上記セン
スアンプ選択信号P0〜P3により、各群のセンスアン
プを選択する第1のセレクタ(セレクタ1)133a,
133bと、センスアンプ回路群選択信号S0,S1に
より、該両第1のセレクタ133a,133bの出力を
選択する第2のセレクタ(セレクタ2)133cとから
構成されている。
【0036】次に動作について説明する。
【0037】図3に示すように時刻t0にアドレス信号
A0〜A19の入力が確定する。この場合は通常のラン
ダムアクセスのモードとなる。
【0038】まず、行アドレスA7〜A19は入力バッ
ファ回路11、プリ・デコーダA回路12、Xデコーダ
13によりデコードされ、いずれか1つのワード線WL
iがアクティブ(”High”レベル)となる。
【0039】また列アドレスA2〜A6に基づき、プリ
・デコーダB回路22の出力信号CA0〜CA7のうち
の1つと、その出力信号CB0〜CB3のうちの1つが
それぞれアクティブ(”High”レベル)となる。例
えば、アドレス信号A2〜A19はa番地を指定し、そ
の時、プリデコード出力CA0及びCB0がアクティブ
(”High”レベル)となり、そのNAND出力CC
0がアクティブ(”Low”レベル)となる。これによ
りYデコーダ回路123aの出力信号CS0がアクティ
ブ(”High”)になるとともに、次の列アドレスに
相当する信号CS1もアクティブ(”High”レベ
ル)となり、Yデコード出力CS0及びCS1を入力と
する列選択MOSトランジスタ3が”ON”となる。
【0040】このようにして、メモリセルM0i0,・・
・,M0i3、及びメモリセルM1i0,・・・,M1i3
選択され、各メモリセルの情報がYセレクタ123bの
列選択MOSトランジスタ3を介して、コモンビット線
CBITA0,・・・,CBITA3、及びCBITB
0,・・・,CBITB3にそれぞれ伝達され、2つの
センスアンプ0回路群124aとセンスアンプ1回路群
124bに入力される。そして、時刻t1にセンスアン
プ0回路群124aの出力SA00〜SA03が確定し、
アドレス信号A2〜A19により指定されたa番地のペ
ージのデータの読み出しを完了する。このとき、次のペ
ージに相当する(a+1)番地のページデータであるセ
ンスアンプ回路群1の出力SA10〜SA13も確定す
る。
【0041】さらにページ用アドレス信号A0,A1に
従い、ページモードデコーダ回路32の出力信号P0〜
P3のいずれか1つのみがアクティブ(”High”レ
ベル)となることにより、センスアンプ0回路群124
aの出力SA00〜SA03のいずれか1つが出力回路2
0を介して時刻t2に出力端子2に出力される。
【0042】その後、時刻t3にてページ用アドレスA
0,A1を変化させると、センスアンプ0回路群の出力
SA00〜SA03のデータが順次選択されて、出力回路
20を介し出力端子2に出力される。このとき上記時刻
t3でのアドレスA0,A1の変化に対応する応答が時
刻t4にて出力端子2に現れる。つまり時間(t4−t
3)で、ランダムアクセスモードから高速読み出しが可
能なページモードとなる。
【0043】そして、アドレス信号A2〜A19が時刻
t5で、次のページに相当する(a+1)番地のものに
なると、プリデコード出力CA0はアクティブ(”Hi
gh”レベル)から非アクティブ(”Low”レベ
ル)、プリデコード出力CA1が非アクティブ(”Lo
w”レベル)からアクティブ(”High”レベル)状
態となる。プリデコード出力CB0はアクティブ(”H
igh”レベル)状態のままである。これにより、NA
ND出力CC0は非アクティブ(”High”レベ
ル)、NAND出力CC1がアクティブ(”Low”レ
ベル)となり、その結果、Yデコード出力CS0は非ア
クティブ(”Low”レベル)となり、Yデコード出力
CS1はアクティブ(”High”レベル)状態を維持
し、Yデコード出力CS2はアクティブ(”High”
レベル)となる。
【0044】従って、センスアンプ1回路群124bの
出力SA10〜SA13は、(a+1)番地のページデー
タを保持していることより、ページが切り替わった最初
のアクセスにおいても、ページ用アドレスA0,A1に
よる高速読み出しが可能となり、センスアンプ1回路群
124bの出力SA10〜SA13のいずれか1つが出力
回路20を介して時刻t6に出力端子2に出力される。
【0045】また、並行して、Yデコード出力CS2が
アクティブ(”High”レベル)になったことによ
り、メモリセルM2i0、・・・M2i3が選択され、各メ
モリセルの情報がYセレクタ123bの列選択MOSト
ランジスタを介して、コモンビット線CBITA0,・
・・,CBITA3に伝達され、センスアンプ0回路群
124aに入力される。そして、時刻t9に次のページ
に相当する(a+2)番地のページデータであるセンス
アンプ回路群0の出力SA00〜SA03が確定する。こ
のようにして順次アドレス信号A2〜A19により番地
が指定されるとともに、指定された番地のページデータ
が高速で読み出される。
【0046】このように本実施例では、Yデコーダ・セ
レクタ部123により、例えば入力アドレスの列アドレ
スA7〜A19に対応した番地のメモリセルを選択する
と同時に、その次の番地のメモリセルを選択し、これら
を2ページ分のページデータとして各センスアンプ0回
路群124a,及びセンスアンプ1回路群124bに読
み出すようにしたので、入力アドレスにより指定される
番地のページデータの読み出しが終了した後直ちに、次
の番地のページデータの読み出しを行うことができる。
これにより、ページデータを連続して読み出す場合のペ
ージ切り換えを行う際においても、高速な読み出し動作
が途切れることはなく、連続した高速読み出しを実現す
ることができる。
【0047】また、この実施例では、Yデコーダ・セレ
クタ部123では、入力アドレスの列アドレスA7〜A
19に対応した番地のメモリセルを、その次の番地のメ
モリセルとともに選択するようにしているので、Yデコ
ーダ123aは、従来の各列に対応して設けられている
NAND回路に、1つNAND回路を追加するだけの簡
単な構成により実現できる。このため、ページデータの
連続した高速読み出しを、ほとんどチップ面積の増大な
く実現できる。
【0048】ところが、上記第1の実施例では、入力ア
ドレスが列アドレスの最終番地となると、次のページデ
ータは次の行(ワード線)に対応したものとなるが、こ
の場合のページの切り換え時には、ページデータのアク
セスは、通常のランダムアドレスモードとなり、高速読
み出しが可能なページモードが途切れてしまう。
【0049】(実施例2)以下このような問題点を解決
した本発明の第2の実施例について説明する。
【0050】図4ないし図7は本発明の第2の実施例に
よるページモードを有するマスクROM(読み出し専用
メモリ)を説明するための図である。図4は該マスクR
OMの構成を示すブロック図、図5は該マスクROMの
メモリアレイ及びYデコーダ・セレクタ部分の具体的な
回路構成を示す図、図6は該マスクROMの駆動回路部
分の具体的な回路構成を示す図、図7は読み出し動作の
一例を説明するためのタイミング波形図である。
【0051】図において、図1ないし図3と同一符号は
第1の実施例と同一のものを示し、102は本実施例の
半導体記憶装置で、これは、入力アドレスが列アドレス
の最終番地となり、次のページデータが次の行(ワード
線)のものとなる場合にも、連続してページデータの読
み出しが可能となるよう構成されている。
【0052】この装置102では、メモリセルアレイを
第1のメモリアレイ(メモリアレイ1)10aと、第2
のメモリアレイ(メモリアレイ2)10bの2つに分割
し、該メモリアレイ10a,10bに対応させて、第
1,第2のYデコーダ・セレクタ(Yデコーダ・セレク
タ1,2)143a,143bを設けている。上記第1
のYデコーダ・セレクタ143aの出力は、コモンビッ
ト線CBITAを介して第1のセンスアンプ0回路群1
24aに、また上記第2のYデコーダ・セレクタ143
bの出力は、コモンビット線CBITBを介して第2の
センスアンプ1回路群124bに接続されている。
【0053】そして第1のメモリアレイ10aには列ア
ドレスA2〜A6の0番地からF番地を割り当て、第2
のメモリアレイ10bには該列アドレスA2〜A6の1
0番地から1F番地を割り当てている。
【0054】またメモリアレイ10a,10bに対応さ
せて、ワード線を駆動する第1,第2の駆動回路(駆動
回路1,2)13a,13bが設けられており、第2の
駆動回路13bは、各ワード線につきXデコーダ13の
出力を反転する1つのインバータを有している。また第
1の駆動回路13aは、各ワード線につき、1つのイン
バータと2つのトランジスタとを有しており、上記Xデ
コーダ13の、各ワード線に対する出力を、対応するワ
ード線とその隣のワード線との間で切り換えてそれぞれ
のワード線に接続できるよう構成されている。
【0055】次に動作について説明する。
【0056】入力アドレスの列アドレスが0番地から1
E番地を指定するものである場合は、第1,第2のメモ
リアレイ10a,10bにおいて、入力アドレスの行ア
ドレスA7〜A19に対応した行(ワード線)WL1i
及びWL2iが、Xデコーダ13及び第1,第2の駆動
回路(駆動回路1,2)13a,13bにより選択され
る。この場合の動作については図3に示す第1の実施例
と同様となる。
【0057】また、入力アドレスの列アドレスA2〜A
6が1F番地となり、アドレス信号A2〜A19がc番
地を指定する場合は、図7に示すようにページモード動
作が行われる。
【0058】アドレス信号A2〜A19がc番地を指定
するものになった時、Xデコーダ13の出力では、入力
アドレスの行アドレスA7〜A19に応じ、Xデコード
出力(/Xi)がアクティブ(”Low”レベル)状態
となっている。これにより、第2のメモリアレイ10b
においては、行(ワード線)WL2iが”High”レ
ベルの選択状態となっている。
【0059】一方、第1のメモリアレイ10aにおいて
は、Xデコード出力(/Xi)がアクティブ(”Lo
w”レベル)であり、かつYデコーダの出力信号CC3
1がアクティブ(”High”レベル)になることによ
り、行(ワード線)WL1iはアクティブ(”Hig
h”レベル)から非アクティブ(”Low”レベル)、
次の行(ワード線)のWL1(i+1)が非アクティブ
(”Low”レベル)からアクティブ(”High”レ
ベル)状態となって選択されるとともに、列アドレス0
番地を選択するYデコード出力CS0もアクティブ(”
High”レベル)となる。
【0060】これにより、並行して第1のメモリセルア
レイ10aより次のページデータであるメモリセルM0
(i+1)0・・・M0(i+1)3の読み出しを行うことが可能と
なる。
【0061】このように本実施例では、上記第1実施例
の2ページ分のページデータを並行してセンスアンプ回
路群に読み出すための構成に加えて、メモリセルアレイ
を分割し、入力アドレスの列アドレスが特定の列アドレ
スの場合のみ、該列アドレスにより選択されていない、
メモリセルアレイの該分割領域に対しては、入力アドレ
スの行アドレスの次の行アドレスに対応した行を選択す
るようにしたので、入力アドレスが列アドレスの最終番
地となる場合にも、この最終番地のページデータととも
に、次の行アドレスに対する列アドレスの最初の番地の
ページデータをセンスアンプ回路群に読み出すことが可
能となる。これにより、1つの列アドレスの最終番地の
ページデータからページデータの切り換えが行われる際
にも、連続したページデータの読みだしを行うことがで
きる。
【0062】なお、上記各実施例では、入力アドレスの
列アドレスに対応した該メモリセルアレイの複数の列、
及び該列アドレス以外の1つの他の列アドレスに対応し
た該メモリセルアレイの複数の列を選択し、2ページ分
のページデータを並行してセンスアンプ部に読み出すよ
うにしているが、該入力アドレスの列アドレスと同時に
選択される他の列アドレスは1つに限るものではなく、
2つ以上であってもよく、3ページ分以上のページデー
タを並行してセンスアンプ部に読み出すようにしてもよ
い。
【0063】
【発明の効果】以上のように本発明に係る半導体記憶装
置によれば、列選択手段を、入力アドレスの列アドレス
に対応した該メモリセルアレイの複数の列が、該列アド
レス以外の少なくとも1つの他の列アドレスに対応した
該メモリセルアレイの複数の列とともに選択されるよう
構成したので、入力アドレスの列アドレスに対応したペ
ージデータを含む、少なくとも2ページ分のページデー
タを並行してセンスアンプ部に読み出すことができる。
【0064】従って、入力アドレスにより指定される番
地のページデータの読み出しが終了して、次の番地のペ
ージデータの読み出しに移行する際、あらかじめ次の番
地のページデータをセンスアンプ部まで読み出しておく
ことが可能となる。これにより、ページデータを連続し
て読み出す場合のページ切り換えを行う際においても、
高速な読み出し動作が途切れることはなくなり、連続し
た高速読み出しを実現することができる。
【0065】また、上記列選択手段は、入力アドレスの
列アドレスに対応した複数の列を、該列アドレス以外の
少なくとも1つの他の列アドレスに対応した複数の列と
ともに選択するものであればよく、例えば通常の列選択
回路において、列アドレスにより指定される複数の列ご
とに論理回路を1つ付加した簡単な回路構成により実現
できる。
【0066】この結果、各ページのデータを連続して読
み出すページモード動作を、ページ切り換えを行う際に
もタイムラグの発生を招くことなく続けて行うことがで
き、しかもこのようなページモード動作による連続した
高速読み出しを、ほとんどチップ面積の増大なく簡単な
回路構成により実現することができる。
【0067】この発明に係る半導体記憶装置によれば、
上記のような少なくとも2ページ分のページデータを並
行してセンスアンプ部に読み出すための構成に加えて、
メモリセルアレイを分割し、入力アドレスの列アドレス
が特定の列アドレスの場合のみ、該列アドレスにより選
択されていない、メモリセルアレイの該分割領域に対し
ては、入力アドレスの行アドレスの次の行アドレスに対
応した行を選択するようにしたので、入力アドレスが列
アドレスの最終番地となる場合にも、この最終番地のペ
ージデータとともに、次の行アドレスに対する列アドレ
スの最初の番地のページデータをセンスアンプ部に読み
出すことが可能となる。これにより、1つの列アドレス
の最終番地のページデータからページデータの切り換え
を行う際にも、連続したページデータの読みだしを行う
ことができるという効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施例による半導体記憶装置の
構成を示すブロック図である。
【図2】上記半導体記憶装置を構成するYデコーダ・セ
レクタ部,センスアンプ,及びセレクタ部の詳細な構成
を示す回路図である。
【図3】上記半導体記憶装置におけるページモードでの
高速読み出し動作を説明するためのタイミング波形図で
ある。
【図4】本発明の第2の実施例による半導体記憶装置の
構成を示すブロック図である。
【図5】第2の実施例の半導体記憶装置を構成するメモ
リアレイ,及びYデコーダ・セレクタの詳細な構成を示
す回路図である。
【図6】第2の実施例の半導体記憶装置を構成するワー
ド線駆動回路の具体的な構成を示す回路図である。
【図7】第2の実施例の半導体記憶装置におけるページ
モードでの高速読み出し動作を説明するためのタイミン
グ波形図である。
【図8】従来のページモードを有する半導体記憶装置の
構成を示すブロック図である。
【図9】従来の半導体記憶装置を構成するYデコーダ・
セレクタ部,センスアンプ,及びセレクタの詳細な構成
を示す回路図である。
【図10】従来の半導体記憶装置におけるページモード
での高速読み出し動作を説明するためのタイミング波形
図である。
【図11】特開平5−144255号公報に記載の、ペ
ージモードを有する半導体記憶装置の一部を示すブロッ
ク図である。
【図12】上記公報記載の半導体記憶装置の動作を説明
するためのタイミング波形図である。
【符号の説明】
2 出力端子 10 メモリセルアレイ 10a,10b 第1,第2のメモリアレイ 11,21,31 入力バッファ回路 12 プリ・デコーダA回路 13 Xデコーダ 13a,13b 第1,第2の駆動回路 20 出力回路 22 プリ・デコーダB回路 32 ページモードデコーダ回路 101,102 半導体記憶装置 123 Yデコーダ・セレクタ部 123a Yデコーダ 123b Yセレクタ 124a,124b 第1,第2のセンスアンプ回路群 133 セレクタ部 133a,133b 第1のセレクタ 133c 第2のセレクタ 143a,143b 第1,第2のYデコーダ・セレク

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】 複数のメモリセルを有するメモリセルア
    レイと、メモリセルの情報をセンスするセンスアンプ部
    とを備え、入力アドレスに応じて並行してセンスアンプ
    部まで読み出したページデータとしての複数のメモリセ
    ルのデータを高速で切り換えて出力するページモードを
    有する半導体記憶装置であって、 該入力アドレスの行アドレスに対応した該メモリセルア
    レイの行を選択する行選択手段と、 該入力アドレスの列アドレスに対応した該メモリセルア
    レイの複数の列を、該列アドレス以外の少なくとも1つ
    の他の列アドレスに対応した該メモリセルアレイの複数
    の列とともに選択する列選択手段とを備え、 該センスアンプ部は、少なくとも2つのセンスアンプ回
    路群を有し、該入力アドレスにより選択された複数のメ
    モリセルから読み出されるページデータと、該行アドレ
    ス及び該少なくとも1つの他の列アドレスにより選択さ
    れた複数のメモリセルから読み出される少なくとも1つ
    のページデータとを各センスアンプ回路群によりセンス
    するものである半導体記憶装置。
  2. 【請求項2】 複数のメモリセルを有し、行方向に少な
    くとも2分割されたメモリセルアレイと、メモリセルの
    情報をセンスするセンスアンプ部とを備え、入力アドレ
    スに応じて並行してセンスアンプ部まで読み出したペー
    ジデータとしての複数のメモリセルのデータを高速で切
    り換えて出力するページモードを有する半導体記憶装置
    であって、 該入力アドレスの行アドレスに対応した、該メモリセル
    アレイの各分割領域の行を同時に選択する行選択手段
    と、 該入力アドレスの列アドレスに対応した該メモリセルア
    レイの複数の列を、該列アドレス以外の少なくとも1つ
    の他の列アドレスに対応した該メモリセルアレイの複数
    の列とともに選択する列選択手段とを備え、 該行選択手段は、該入力アドレスの列アドレスが特定の
    列アドレスの場合のみ、該メモリセルアレイの、該列ア
    ドレスにより選択されていない分割領域に対しては、該
    入力アドレスの行アドレスの次の行アドレスに対応した
    行を選択するよう構成され、 該センスアンプ部は、少なくとも2つのセンスアンプ回
    路群を有し、該入力アドレスにより選択された複数のメ
    モリセルから読み出されるページデータと、該行アドレ
    ス及び該少なくとも1つの他の列アドレスにより選択さ
    れた複数のメモリセルから読み出される少なくとも1つ
    のページデータとを各センスアンプ回路群によりセンス
    するものである半導体記憶装置。
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US08/459,792 US5619473A (en) 1994-08-23 1995-06-02 Semiconductor memory device with dual address memory read amplifiers
KR1019950015324A KR0180929B1 (ko) 1994-08-23 1995-06-07 반도체 기억장치
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5717637A (en) * 1996-02-22 1998-02-10 Sharp Kabushiki Kaisha Semiconductor memory device
JP2002133853A (ja) * 2000-10-26 2002-05-10 Asahi Kasei Microsystems Kk 半導体記憶装置
WO2004075199A1 (ja) * 2003-02-18 2004-09-02 Fujitsu Limited 半導体記憶装置及び半導体記憶装置の読み出し方法
JP2005503612A (ja) * 2001-09-17 2005-02-03 ティーティーピー コム リミテッド バーストモードをサポートする外部メモリとプロセッサとのインタフェース方法

Families Citing this family (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09198873A (ja) * 1996-01-19 1997-07-31 Sharp Corp 半導体記憶装置
TW348266B (en) * 1996-03-11 1998-12-21 Toshiba Co Ltd Semiconductor memory device
US5838631A (en) 1996-04-19 1998-11-17 Integrated Device Technology, Inc. Fully synchronous pipelined ram
JP3338755B2 (ja) * 1996-10-24 2002-10-28 シャープ株式会社 半導体記憶装置
US5872736A (en) * 1996-10-28 1999-02-16 Micron Technology, Inc. High speed input buffer
US5917758A (en) 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
US5949254A (en) * 1996-11-26 1999-09-07 Micron Technology, Inc. Adjustable output driver circuit
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
KR100234714B1 (ko) * 1996-12-30 1999-12-15 김영환 페이지 카피 모드를 갖는 디램
US5838177A (en) * 1997-01-06 1998-11-17 Micron Technology, Inc. Adjustable output driver circuit having parallel pull-up and pull-down elements
US5920518A (en) * 1997-02-11 1999-07-06 Micron Technology, Inc. Synchronous clock generator including delay-locked loop
US5940608A (en) * 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5956502A (en) * 1997-03-05 1999-09-21 Micron Technology, Inc. Method and circuit for producing high-speed counts
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
JP3476646B2 (ja) * 1997-03-07 2003-12-10 シャープ株式会社 半導体記憶装置
US5870347A (en) 1997-03-11 1999-02-09 Micron Technology, Inc. Multi-bank memory input/output line selection
US6014759A (en) * 1997-06-13 2000-01-11 Micron Technology, Inc. Method and apparatus for transferring test data from a memory array
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US5953284A (en) * 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US6044429A (en) 1997-07-10 2000-03-28 Micron Technology, Inc. Method and apparatus for collision-free data transfers in a memory device with selectable data or address paths
US6011732A (en) * 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US5856947A (en) * 1997-08-27 1999-01-05 S3 Incorporated Integrated DRAM with high speed interleaving
US5926047A (en) * 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US6101197A (en) * 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
JP3565474B2 (ja) * 1997-11-14 2004-09-15 シャープ株式会社 半導体記憶装置
US5923594A (en) * 1998-02-17 1999-07-13 Micron Technology, Inc. Method and apparatus for coupling data from a memory device using a single ended read data path
US6115320A (en) 1998-02-23 2000-09-05 Integrated Device Technology, Inc. Separate byte control on fully synchronous pipelined SRAM
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
JP4145984B2 (ja) * 1998-03-17 2008-09-03 株式会社東芝 半導体記憶装置
US6016282A (en) * 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6405280B1 (en) 1998-06-05 2002-06-11 Micron Technology, Inc. Packet-oriented synchronous DRAM interface supporting a plurality of orderings for data block transfers within a burst sequence
US6097640A (en) * 1998-08-05 2000-08-01 Winbond Electronics Corporation Memory and circuit for accessing data bits in a memory array in multi-data rate operation
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6201729B1 (en) 1999-02-01 2001-03-13 Cisco Technology Inc. DRAM hidden row access method and apparatus
JP3807582B2 (ja) * 1999-02-18 2006-08-09 株式会社ルネサステクノロジ 情報処理装置及び半導体装置
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
US7069406B2 (en) * 1999-07-02 2006-06-27 Integrated Device Technology, Inc. Double data rate synchronous SRAM with 100% bus utilization
US6310805B1 (en) * 2000-03-07 2001-10-30 Advanced Micro Devices, Inc. Architecture for a dual-bank page mode memory with redundancy
US6442093B1 (en) * 2000-06-07 2002-08-27 Advanced Micro Devices, Inc. Cascode barrel read
US6587936B1 (en) 2001-02-21 2003-07-01 Cisco Technology, Inc. Multi-bank memory access method and apparatus
US7610447B2 (en) * 2001-02-28 2009-10-27 Rambus Inc. Upgradable memory system with reconfigurable interconnect
US6889304B2 (en) 2001-02-28 2005-05-03 Rambus Inc. Memory device supporting a dynamically configurable core organization
US7500075B1 (en) 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
JP2002352576A (ja) * 2001-05-24 2002-12-06 Nec Corp 半導体記憶装置
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
US6825841B2 (en) * 2001-09-07 2004-11-30 Rambus Inc. Granularity memory column access
US6760243B2 (en) * 2002-03-19 2004-07-06 Broadcom Corporation Distributed, highly configurable modular predecoding
US6754120B1 (en) * 2003-02-11 2004-06-22 Rambus Inc. DRAM output circuitry supporting sequential data capture to reduce core access times
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
KR100529670B1 (ko) * 2003-10-01 2005-11-17 동부아남반도체 주식회사 Cmos 이미지 센서 및 그 제조 방법
US7234070B2 (en) * 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
US8190808B2 (en) * 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7254075B2 (en) * 2004-09-30 2007-08-07 Rambus Inc. Integrated circuit memory system having dynamic memory bank count and page size
US7280428B2 (en) * 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
CN1870873A (zh) * 2005-05-28 2006-11-29 深圳富泰宏精密工业有限公司 铰链装置及应用该铰链装置的便携式电子装置
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
KR100921683B1 (ko) * 2007-12-17 2009-10-15 한국전자통신연구원 키-값 데이터 모델을 위한 메모리 페이지 내 데이터저장방법
KR20100054418A (ko) 2008-11-14 2010-05-25 삼성전자주식회사 상 변화 메모리 장치
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US8472261B2 (en) 2011-10-17 2013-06-25 Winbond Electronics Corp. Reading devices for memory arrays
CN104374464B (zh) 2014-11-17 2017-10-10 北京智谷睿拓技术服务有限公司 振动信息获取方法及振动信息获取装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5257235A (en) * 1989-04-25 1993-10-26 Kabushiki Kaisha Toshiba Semiconductor memory device having serial access mode
DE68925361T2 (de) * 1989-10-30 1996-07-25 Philips Electronics Nv Direktzugriffsspeicher mit Seitenadressierungsmodus
JP2696026B2 (ja) * 1991-11-21 1998-01-14 株式会社東芝 半導体記憶装置
US5357477A (en) * 1992-05-18 1994-10-18 Matsushita Electric Industrial Co., Ltd. Semiconductor memory having multiple data I/O with bit aligned access function
JP2814846B2 (ja) * 1992-07-29 1998-10-27 日本電気株式会社 半導体記憶装置
KR950004854B1 (ko) * 1992-10-08 1995-05-15 삼성전자 주식회사 반도체 메모리 장치
JP2894170B2 (ja) * 1993-08-18 1999-05-24 日本電気株式会社 メモリ装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5717637A (en) * 1996-02-22 1998-02-10 Sharp Kabushiki Kaisha Semiconductor memory device
JP2002133853A (ja) * 2000-10-26 2002-05-10 Asahi Kasei Microsystems Kk 半導体記憶装置
JP2005503612A (ja) * 2001-09-17 2005-02-03 ティーティーピー コム リミテッド バーストモードをサポートする外部メモリとプロセッサとのインタフェース方法
WO2004075199A1 (ja) * 2003-02-18 2004-09-02 Fujitsu Limited 半導体記憶装置及び半導体記憶装置の読み出し方法
US7106651B2 (en) 2003-02-18 2006-09-12 Spansion Llc Semiconductor memory device and method of reading data from semiconductor memory device

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