JP3733279B2 - 集積回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、デコーダユニットを有する集積回路に関する。
【０００２】
【従来の技術】
デコーダユニットは入力信号をデコードするために使用され、この入力信号に依存してデコーダユニットはその出力側をアクティブにする。デコーダユニットは例えばアドレスデコーダの形態で集積メモリに使用される。これらメモリの多数が列デコーダを列アドレスのデコードのために、行デコーダを行アドレスのデコードのために有する。ここでは選択すべきメモリセルが行と列の交点に配置されている。集積メモリの特別の形式はＳＧＲＡＭ（Synchronous Graphic Random Access Memories）である。このメモリはブロック書き込み動作モードを有しており、この動作モードでは書き込みアクセスの際に同時に複数の列がアクセスされる。一方、通常動作モードまたは読み出しアクセスの際には、基本的に同時には１つの列だけがアクセスされる。このためにＳＧＲＡＭの列デコーダは付加的な入力側を有し、この入力側を介して列デコーダの同時にアクティブにすべき複数の出力側を制御することができる。
【０００３】
付加的な入力側を介して別の入力信号を供給するため、ブロック書き込み動作モードを有していないメモリと比較して、付加的な論理ゲートを列デコーダに設けなければならない。このことにより列デコーダの実現は面倒になり、その入力側を介して供給される入力信号は多数の論理ゲートを介して供給しなければならない。このためにこの種の列デコーダは、ブロック書き込み動作モードが可能でない列デコーダと比較して緩慢に動作する。そのため列のアドレシングがこの種のＳＧＲＡＭでは、読み出しアクセスの際も書き込みアクセスの際も、ブロック書き込み動作モードであっても通常動作モードであっても、ブロック書き込み動作モードを有しないメモリの場合よりも緩慢に行われる。
【０００４】
【発明が解決しようとする課題】
本発明の課題は、デコーダユニットを有する集積メモリを、種々異なる動作モードにおいてはそれぞれ異なるデコーディングを行い、各動作モードに対してデコーディング速度が最適化されるように構成することである。
【０００５】
【課題を解決するための手段】
この課題は本発明により、第１のデコーダユニットと、これに並列に接続された第２のデコーダユニットとを有する集積回路であって、
前記２つのデコーダユニットはそれぞれ、デコードすべき入力信号が供給されるｌ個（ただしｌは英字Ｌの小文字）の入力側と、ｎ個の出力側とを有し、
該ｎ個の出力側を当該デコーダユニットは前記入力信号に依存してアクティブにし、
前記第１のデコーダユニットは入力信号を、第２のデコーダユニットとは異なる手法でデコードし、
第１のデコーダユニットと第２のデコーダユニットの出力側はそれぞれ選択的にアクティブ状態または別の状態を取ることができ、
第２のデコーダユニットの入力側は第１のデコーダユニットのそれぞれ１つの入力側と接続されており、
さらにｎ個の選択すべき線路を有し、該選択すべき線路は２つのデコーダユニットのそれぞれ１つの出力側と接続されており、
第１の動作モードでは第１のデコーダユニットがその出力側を介して選択すべき線路の電位を入力信号に依存して決定し、
第２の動作モードでは第２のデコーダユニットがその出力側を介して選択すべき線路の電位を入力信号に依存して決定し、
第１のデコーダユニットは、別の入力信号が供給される少なくとも１つの付加的入力側を有し、
該別の入力信号は、第１のデコーダユニットによりそれぞれ同時にアクティブとされる出力側の数を定め、
該別の入力信号が第１のレベルであるとき、第１のデコーダユニットの出力側は同時には１つだけがアクティブにされ、
前記別の入力信号が第２のレベルにあるとき、第１のデコーダユニットの複数の出力側が同時にアクティブにされるように構成して解決される。
【０００６】
本発明のさらなる利点および改善形態は従属請求項に記載されている。
【０００８】
【発明の実施の形態】
２つのデコーダユニットにより２つの動作モードにおいて、選択すべき線路を入力信号に依存してそれぞれ異なってアクティブにすることができる。２つの動作モードでそれぞれ異なるデコーディングを実行する１つのデコーダユニットしか設けられていない回路とは異なり、本発明の集積回路の２つのデコーダユニットはこれにより実行すべきそれぞれのデコーディングに最適化されている。
【０００９】
集積回路は例えば、ＳＧＲＡＭ形式の集積メモリとすることができる。この形式のメモリでは、２つのデコーダユニットが入力信号により形成された列アドレスのデコードのためにそれぞれ用いられる。第１の動作モードは例えばブロック書き込み動作モードとすることができる。この動作モードでは、第１のデコーダユニットがこれに供給される各列アドレスにおいてそれぞれ選択すべき線路の複数をアクティブにする。第２の動作モードは通常動作モードとすることができる。この動作モードでは、第２のデコーダが書き込みおよび読み出しアクセスの際に、これに供給される各列アドレスにおいて選択すべき線路のそれぞれ１つだけをアクティブにする。
【００１０】
本発明の改善形態によれば、集積回路はマルチプレクサを有し、このマルチプレクサを介して２つのデコーダユニットの出力側が選択すべき線路と接続される。マルチプレクサは、第１の動作モードでは第１のデコーダユニットの出力側を、第２の動作モードでは第２のデコーダユニットの出力側を選択すべき線路に導通接続する。
【００１１】
これとは択一的に、２つのデコーダユニットの出力側を直接、選択すべき線路に接続することもできる。この場合、各動作モードで２つのデコーダユニットのそれぞれ１つの出力側が非アクティブにされ、これにより所属のデコーダユニットは選択すべき線路の電位に影響を及ぼさない。
【００１２】
本発明の実施例によれば、２つのデコーダユニットが多段のデコーダ回路の交互に動作可能なデコーダ段である。この多段のデコーダ回路は少なくとも１つの別のデコーダ段を有し、この別のデコーダ段は選択すべき線路のそれぞれ１つと接続された入力側を有する。
【００１３】
この改善形態の利点は、２つのデコーダユニットがデコーダ回路のただ１つの部分回路を形成することであり、これにより入力信号のデコーディングの一部が両方の動作モードで、前記別のデコーダ段を介して行われる。別のデコーダ段は両方の動作モードで使用されるから、デコーダ回路を比較的小面積に作製することができる。
【００１４】
【実施例】
本発明を以下、実施例に基づき図面を参照して説明する。
【００１５】
図１は、ＳＧＲＡＭ形式の集積メモリの部分図である。この図ではメモリセルＭＣがワード線路ＷＬとビット線路ＢＬの交点に配置されている。ワード線路ＷＬはセルデコーダＲＤＥＣを介して、これに供給されるセルアドレスＲＡＤＲに依存してアドレシングすることができる。ビット線路ＢＬは列デコーダＣＤＥＣを介して、これに供給される列アドレスＣＡＤＲに依存して７ビット幅でアドレシングすることができる。セルデコーダＲＤＥＣの出力側はワード線路ＷＬのそれぞれ１つと接続されている。ビット線路ＢＬは回路ユニットＳを介してデータ線路Ｉ／Ｏと接続されている。回路ユニットＳには線路Ｌ２を介して列デコーダＣＤＥＣの出力信号が供給される。列デコーダＣＤＥＣの出力信号に依存して回路ユニットＳはマルチプレクス動作で、ビット線路ＢＬの１つをデータ線路Ｉ／Ｏと接続する。列デコーダＣＤＥＣにはさらに動作モード信号Ｃと制御信号Ｒ／Ｗが供給される。動作モード信号Ｃは、メモリに書き込みアクセスが行われているのか、または読み出しアクセスが行われているのかを定める。
【００１６】
図２は、図１の列デコーダＣＤＥＣの構造を示す。この列デコーダＣＤＥＣは、第１のデコーダユニットＤ１と、これに並列に接続された第２のデコーダユニットＤ２を有する。２つのデコーダユニットＤ１，Ｄ２はｌ＝３の入力側を有し、この入力側には３ビットの列アドレスＣＡＤＲ、Ａ０．．２が供給される。２つのデコーダユニットＤ１，Ｄ２はｎ＝８の出力側を有し、これら出力側はマルチプレクサＭＵＸの相応の入力側と接続されている。マルチプレクサＭＵＸのｎ個の出力側はｎ個の線路Ｌ１を介して第３のデコーダユニットＤ３のそれぞれ１つの入力側と接続されている。第３のデコーダユニットＤ３の出力側は列デコーダＣＤＥＣの出力側であり、したがってｍ＝１２８の線路Ｌ２を介して図１の回路ユニットＳと接続されている。第３のデコーダユニットＤ３にはさらに、列アドレスＣＡＤＲの残りの４つのアドレスビットＡ３．．６が供給される。
【００１７】
マルチプレクサＭＵＸの制御入力側は制御信号Ｒ／Ｗと接続されている。第１のデコーダユニットＤ１は付加的入力側を有し、この付加的入力側を介してデコーダユニットには動作モード信号Ｃが供給される。制御信号Ｒ／Ｗが、書き込みアクセスをメモリに対して行うべきことを指示すれば、マルチプレクサＭＵＸが第１のデコーダユニットＤ１の出力側を第３のデコーダユニットＤ３の入力側と接続する。これに対して動作モード信号Ｃが、読み出しアクセスを行うべきことを指示すれば、マルチプレクサＭＵＸは第２のデコーダユニットＤ２の出力側を第３んデコーダユニットＤ３の入力側と接続する。線路Ｌ１を介してマルチプレクサＭＵＸの出力側は第３のデコーダユニットＤ３と接続される。この線路Ｌ１を以下、“選択すべき線路”と称する。なぜなら、この線路は第１のデコーダユニットＤ１または第２のデコーダユニットＤ２の出力側を介して選択され、アクティブにされるからである。
【００１８】
第１のデコーダユニットＤ１と第２のデコーダユニットＤ２はそれぞれこれらの供給される入力信号Ａ０．．２を異なるようにデコードする。すなわち第１のデコーダユニットＤ１では、デコーディングはこれに供給される動作モード信号Ｃに依存して行われる。第２のデコーダユニットＤ２は基本的に同時には常に１つの出力側だけをアクティブにする。動作モード信号Ｃが第１のレベルにあるとき、第１のデコーダユニットＤ１によるデコーディングは第２のデコーダユニットＤ２によるデコーディングと相違しない。これはＳＧＲＡＭが通常動作モードにあるときの書き込みアクセスの場合である。これに供給される入力信号Ａ０．．２に依存して、第１のデコーダユニットＤ１は同時にそれぞれ１つの出力側をアクティブにする。動作モード信号Ｃが第２のレベルにあるとき、第１のデコーダユニットＤ１は同時に８つ全ての出力側をアクティブにする。このことにより、マルチプレクサＭＵＸが第１のデコーダユニットＤ１の出力側を第３のデコーダユニットＤ３と接続する場合には、８つ全ての選択すべき線路Ｌ１が同時にアクティブになる。
【００１９】
第３のデコーダユニットＤ３はｍ＝１２８の出力側を有し、この出力側は線路Ｌ２と接続されている。第３のデコーダユニットは、選択すべき線路Ｌ１の電位および４つのアドレスビットＡ３．．６に依存して、線路２をその出力側で選択する。選択すべき線路Ｌ１の１つだけがアクティブな場合には、第３のデコーダユニットＤ３も線路Ｌ２の１つだけをアクティブにする。これに対して選択すべき線路Ｌ１の全てが同時にアクティブであれば、第３のデコーダユニットＤ３はアドレスビットＡ３．．６に依存して１２８の線路Ｌ２からそれぞれ８つを選択する。後者はすでに説明したように、第１のデコーダユニットＤ１に動作モード信号Ｃの第２のレベルが供給される書き込みアクセスの場合である。次に図１の回路ユニットＳを介して、ビット線路ＢＬの８つが同時にデータ線路Ｉ／Ｏと接続され、これにより同時に同じデータがデータ線路Ｉ／Ｏからこれら８つのビット線路ＢＬに伝送され、８つのメモリセルＭＣに記憶することができる。動作モード信号Ｃが第１のレベルにある場合、または選択すべき線路Ｌ１の１つと線路Ｌ２の１つだけが同時にアクティブになる読み出しアクセスの場合、常に１つのビット線路ＢＬだけが回路ユニットＳを介してデータ線路Ｉ／Ｏと接続される。
【００２０】
図２から、第１のデコーダユニットＤ１は第２のデコーダユニットＤ２と比較して付加的なデコーダ素子ＤＥを有していることがわかる。このデコーダ素子は第１のデコーダユニットＤ１の出力信号の制御を制御信号Ｒ／Ｗを介して可能にする。この付加的デコーダ素子によって、入力信号Ａ０．．２の変化が第１のデコーダユニットＤ１の出力側において、動作モード信号Ｃがどちらのレベルにあるときでも第２のデコーダユニットＤ２におけるよりも遅れて初めて作用するようになる。したがってこの実施例では、列デコーダＣＤＥＣによる列アドレスＣＡＤＲのデコーディングは、第２のデコーダユニットＤ２がアクティブである読み出しアクセスの際には、第１のデコーダユニットＤ１がアクティブである書き込みアクセスの際よりも高速に行われる。したがって本発明により、第１のデコーダユニットＤ１と第２のデコーダユニットＤ２ではなく単に１つの共通のデコーダユニットだけが設けられている場合（これが通常の場合である）よりも高速にメモリに読み出しアクセスすることができる。
【００２１】
この実施例では２つのデコーダユニットＤ１，Ｄ２はそれらの出力側にプレデコーディングされたアドレスを送出する。このプレデコーディングされたアドレスは第３のデコーダユニットＤ３によりアドレスビットＡ３．．６に依存してさらにデコードされる。
【００２２】
本発明の別の実施例では、第３のデコーダユニットＤ３を省略することができる。これにより第１のデコーダユニットＤ１と第２のデコーダユニットＤ２はマルチプレクサＭＵＸを介して直接、ｍ個の線路Ｌ２と接続される。この場合２つのデコーダユニットＤ１，Ｄ２は列アドレスＣＡＤＲの７ビット全てＡ０．．６のデコーディングに用いられ、したがってそれぞれ７つの入力側と１２８の出力側を有する。
【図面の簡単な説明】
【図１】集積メモリの形態の集積回路の部分図である。
【図２】図１の集積回路の列デコーダを示す概略図である。

Claims (5)

1. 第１のデコーダユニット（Ｄ１）と、これに並列に接続された第２のデコーダユニット（Ｄ２）とを有する集積回路であって、
   前記２つのデコーダユニットはそれぞれ、デコードすべき入力信号（Ａ０．．２）が供給されるｌ個（ただしｌは英字Ｌの小文字）の入力側と、ｎ個の出力側とを有し、
   該ｎ個の出力側を当該デコーダユニットは前記入力信号に依存してアクティブにし、
   前記第１のデコーダユニット（Ｄ１）は入力信号を、第２のデコーダユニットとは異なる手法でデコードし、
   第１のデコーダユニット（Ｄ１）と第２のデコーダユニット（Ｄ２）の出力側はそれぞれ選択的にアクティブ状態または別の状態を取ることができ、
   第２のデコーダユニット（Ｄ２）の入力側は第１のデコーダユニット（Ｄ１）のそれぞれ１つの入力側と接続されており、
   さらにｎ個の選択すべき線路（Ｌ１）を有し、該選択すべき線路は２つのデコーダユニット（Ｄ１，Ｄ２）のそれぞれ１つの出力側と接続されており、
   第１の動作モードでは第１のデコーダユニット（Ｄ１）がその出力側を介して選択すべき線路（Ｌ１）の電位を入力信号に依存して決定し、
   第２の動作モードでは第２のデコーダユニット（Ｄ２）がその出力側を介して選択すべき線路（Ｌ１）の電位を入力信号に依存して決定し、
   第１のデコーダユニット（Ｄ１）は、別の入力信号（Ｃ）が供給される少なくとも１つの付加的入力側を有し、
   該別の入力信号（Ｃ）は、第１のデコーダユニットによりそれぞれ同時にアクティブとされる出力側の数を定め、
   該別の入力信号（Ｃ）が第１のレベルであるとき、第１のデコーダユニットの出力側は同時には１つだけがアクティブにされ、
   前記別の入力信号（Ｃ）が第２のレベルにあるとき、第１のデコーダユニットの複数の出力側が同時にアクティブにされる、
   ことを特徴とする集積回路。
2. 集積回路はメモリセル（ＭＣ）を備えた集積メモリであり、
   該メモリセルは、ワード線路（ＷＬ）とビット線路（ＢＬ）の交点に配置されており、
   集積回路の第１の入力信号（Ａ０．．２）は、ワード線路（ＷＬ）またはビット線路（ＢＬ）をアドレシングするためのアドレス信号である、請求項１記載の集積回路。
3. ２つの動作モードの一方ではメモリセル（ＭＣ）への書き込みアクセスが行われ、他方では読み出しアクセスが行われる、請求項２記載の集積回路。
4. マルチプレクサ（ＭＵＸ）が設けられており、
   該マルチプレクサを介して２つのデコーダユニット（Ｄ１，Ｄ２）の出力側は選択すべき線路（Ｌ１）と接続され、
   該マルチプレクサは、第１の動作モードでは第１のデコーダユニット（Ｄ１）の出力側を、第２の動作モードでは第２のデコーダユニット（Ｄ２）の出力側を選択すべき線路（Ｌ１）と導通接続する、請求項１から３までのいずれか１個記載の集積回路。
5. デコーダユニット（Ｄ１，Ｄ２）は、多段デコード回路（ＣＤＥＣ）の交互に駆動可能なデコーダ段であり、
   該デコーダ回路（ＣＤＥＣ）は少なくとも１つの別のデコーダ段（Ｄ３）を有し、
   該別のデコーダ段はｎ個の入力側を有し、
   該入力側は選択すべき線路（Ｌ１）のそれぞれ１つと接続されている、請求項１から４までのいずれか１項記載の集積回路。

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