JP3733279B2 - 集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、デコーダユニットを有する集積回路に関する。
【0002】
【従来の技術】
デコーダユニットは入力信号をデコードするために使用され、この入力信号に依存してデコーダユニットはその出力側をアクティブにする。デコーダユニットは例えばアドレスデコーダの形態で集積メモリに使用される。これらメモリの多数が列デコーダを列アドレスのデコードのために、行デコーダを行アドレスのデコードのために有する。ここでは選択すべきメモリセルが行と列の交点に配置されている。集積メモリの特別の形式はSGRAM(Synchronous Graphic Random Access Memories)である。このメモリはブロック書き込み動作モードを有しており、この動作モードでは書き込みアクセスの際に同時に複数の列がアクセスされる。一方、通常動作モードまたは読み出しアクセスの際には、基本的に同時には1つの列だけがアクセスされる。このためにSGRAMの列デコーダは付加的な入力側を有し、この入力側を介して列デコーダの同時にアクティブにすべき複数の出力側を制御することができる。
【0003】
付加的な入力側を介して別の入力信号を供給するため、ブロック書き込み動作モードを有していないメモリと比較して、付加的な論理ゲートを列デコーダに設けなければならない。このことにより列デコーダの実現は面倒になり、その入力側を介して供給される入力信号は多数の論理ゲートを介して供給しなければならない。このためにこの種の列デコーダは、ブロック書き込み動作モードが可能でない列デコーダと比較して緩慢に動作する。そのため列のアドレシングがこの種のSGRAMでは、読み出しアクセスの際も書き込みアクセスの際も、ブロック書き込み動作モードであっても通常動作モードであっても、ブロック書き込み動作モードを有しないメモリの場合よりも緩慢に行われる。
【0004】
【発明が解決しようとする課題】
本発明の課題は、デコーダユニットを有する集積メモリを、種々異なる動作モードにおいてはそれぞれ異なるデコーディングを行い、各動作モードに対してデコーディング速度が最適化されるように構成することである。
【0005】
【課題を解決するための手段】
この課題は本発明により、第1のデコーダユニットと、これに並列に接続された第2のデコーダユニットとを有する集積回路であって、
前記2つのデコーダユニットはそれぞれ、デコードすべき入力信号が供給されるl個(ただしlは英字Lの小文字)の入力側と、n個の出力側とを有し、
該n個の出力側を当該デコーダユニットは前記入力信号に依存してアクティブにし、
前記第1のデコーダユニットは入力信号を、第2のデコーダユニットとは異なる手法でデコードし、
第1のデコーダユニットと第2のデコーダユニットの出力側はそれぞれ選択的にアクティブ状態または別の状態を取ることができ、
第2のデコーダユニットの入力側は第1のデコーダユニットのそれぞれ1つの入力側と接続されており、
さらにn個の選択すべき線路を有し、該選択すべき線路は2つのデコーダユニットのそれぞれ1つの出力側と接続されており、
第1の動作モードでは第1のデコーダユニットがその出力側を介して選択すべき線路の電位を入力信号に依存して決定し、
第2の動作モードでは第2のデコーダユニットがその出力側を介して選択すべき線路の電位を入力信号に依存して決定し、
第1のデコーダユニットは、別の入力信号が供給される少なくとも1つの付加的入力側を有し、
該別の入力信号は、第1のデコーダユニットによりそれぞれ同時にアクティブとされる出力側の数を定め、
該別の入力信号が第1のレベルであるとき、第1のデコーダユニットの出力側は同時には1つだけがアクティブにされ、
前記別の入力信号が第2のレベルにあるとき、第1のデコーダユニットの複数の出力側が同時にアクティブにされるように構成して解決される。
【0006】
本発明のさらなる利点および改善形態は従属請求項に記載されている。
【0008】
【発明の実施の形態】
2つのデコーダユニットにより2つの動作モードにおいて、選択すべき線路を入力信号に依存してそれぞれ異なってアクティブにすることができる。2つの動作モードでそれぞれ異なるデコーディングを実行する1つのデコーダユニットしか設けられていない回路とは異なり、本発明の集積回路の2つのデコーダユニットはこれにより実行すべきそれぞれのデコーディングに最適化されている。
【0009】
集積回路は例えば、SGRAM形式の集積メモリとすることができる。この形式のメモリでは、2つのデコーダユニットが入力信号により形成された列アドレスのデコードのためにそれぞれ用いられる。第1の動作モードは例えばブロック書き込み動作モードとすることができる。この動作モードでは、第1のデコーダユニットがこれに供給される各列アドレスにおいてそれぞれ選択すべき線路の複数をアクティブにする。第2の動作モードは通常動作モードとすることができる。この動作モードでは、第2のデコーダが書き込みおよび読み出しアクセスの際に、これに供給される各列アドレスにおいて選択すべき線路のそれぞれ1つだけをアクティブにする。
【0010】
本発明の改善形態によれば、集積回路はマルチプレクサを有し、このマルチプレクサを介して2つのデコーダユニットの出力側が選択すべき線路と接続される。マルチプレクサは、第1の動作モードでは第1のデコーダユニットの出力側を、第2の動作モードでは第2のデコーダユニットの出力側を選択すべき線路に導通接続する。
【0011】
これとは択一的に、2つのデコーダユニットの出力側を直接、選択すべき線路に接続することもできる。この場合、各動作モードで2つのデコーダユニットのそれぞれ1つの出力側が非アクティブにされ、これにより所属のデコーダユニットは選択すべき線路の電位に影響を及ぼさない。
【0012】
本発明の実施例によれば、2つのデコーダユニットが多段のデコーダ回路の交互に動作可能なデコーダ段である。この多段のデコーダ回路は少なくとも1つの別のデコーダ段を有し、この別のデコーダ段は選択すべき線路のそれぞれ1つと接続された入力側を有する。
【0013】
この改善形態の利点は、2つのデコーダユニットがデコーダ回路のただ1つの部分回路を形成することであり、これにより入力信号のデコーディングの一部が両方の動作モードで、前記別のデコーダ段を介して行われる。別のデコーダ段は両方の動作モードで使用されるから、デコーダ回路を比較的小面積に作製することができる。
【0014】
【実施例】
本発明を以下、実施例に基づき図面を参照して説明する。
【0015】
図1は、SGRAM形式の集積メモリの部分図である。この図ではメモリセルMCがワード線路WLとビット線路BLの交点に配置されている。ワード線路WLはセルデコーダRDECを介して、これに供給されるセルアドレスRADRに依存してアドレシングすることができる。ビット線路BLは列デコーダCDECを介して、これに供給される列アドレスCADRに依存して7ビット幅でアドレシングすることができる。セルデコーダRDECの出力側はワード線路WLのそれぞれ1つと接続されている。ビット線路BLは回路ユニットSを介してデータ線路I/Oと接続されている。回路ユニットSには線路L2を介して列デコーダCDECの出力信号が供給される。列デコーダCDECの出力信号に依存して回路ユニットSはマルチプレクス動作で、ビット線路BLの1つをデータ線路I/Oと接続する。列デコーダCDECにはさらに動作モード信号Cと制御信号R/Wが供給される。動作モード信号Cは、メモリに書き込みアクセスが行われているのか、または読み出しアクセスが行われているのかを定める。
【0016】
図2は、図1の列デコーダCDECの構造を示す。この列デコーダCDECは、第1のデコーダユニットD1と、これに並列に接続された第2のデコーダユニットD2を有する。2つのデコーダユニットD1,D2はl=3の入力側を有し、この入力側には3ビットの列アドレスCADR、A0..2が供給される。2つのデコーダユニットD1,D2はn=8の出力側を有し、これら出力側はマルチプレクサMUXの相応の入力側と接続されている。マルチプレクサMUXのn個の出力側はn個の線路L1を介して第3のデコーダユニットD3のそれぞれ1つの入力側と接続されている。第3のデコーダユニットD3の出力側は列デコーダCDECの出力側であり、したがってm=128の線路L2を介して図1の回路ユニットSと接続されている。第3のデコーダユニットD3にはさらに、列アドレスCADRの残りの4つのアドレスビットA3..6が供給される。
【0017】
マルチプレクサMUXの制御入力側は制御信号R/Wと接続されている。第1のデコーダユニットD1は付加的入力側を有し、この付加的入力側を介してデコーダユニットには動作モード信号Cが供給される。制御信号R/Wが、書き込みアクセスをメモリに対して行うべきことを指示すれば、マルチプレクサMUXが第1のデコーダユニットD1の出力側を第3のデコーダユニットD3の入力側と接続する。これに対して動作モード信号Cが、読み出しアクセスを行うべきことを指示すれば、マルチプレクサMUXは第2のデコーダユニットD2の出力側を第3んデコーダユニットD3の入力側と接続する。線路L1を介してマルチプレクサMUXの出力側は第3のデコーダユニットD3と接続される。この線路L1を以下、“選択すべき線路”と称する。なぜなら、この線路は第1のデコーダユニットD1または第2のデコーダユニットD2の出力側を介して選択され、アクティブにされるからである。
【0018】
第1のデコーダユニットD1と第2のデコーダユニットD2はそれぞれこれらの供給される入力信号A0..2を異なるようにデコードする。すなわち第1のデコーダユニットD1では、デコーディングはこれに供給される動作モード信号Cに依存して行われる。第2のデコーダユニットD2は基本的に同時には常に1つの出力側だけをアクティブにする。動作モード信号Cが第1のレベルにあるとき、第1のデコーダユニットD1によるデコーディングは第2のデコーダユニットD2によるデコーディングと相違しない。これはSGRAMが通常動作モードにあるときの書き込みアクセスの場合である。これに供給される入力信号A0..2に依存して、第1のデコーダユニットD1は同時にそれぞれ1つの出力側をアクティブにする。動作モード信号Cが第2のレベルにあるとき、第1のデコーダユニットD1は同時に8つ全ての出力側をアクティブにする。このことにより、マルチプレクサMUXが第1のデコーダユニットD1の出力側を第3のデコーダユニットD3と接続する場合には、8つ全ての選択すべき線路L1が同時にアクティブになる。
【0019】
第3のデコーダユニットD3はm=128の出力側を有し、この出力側は線路L2と接続されている。第3のデコーダユニットは、選択すべき線路L1の電位および4つのアドレスビットA3..6に依存して、線路2をその出力側で選択する。選択すべき線路L1の1つだけがアクティブな場合には、第3のデコーダユニットD3も線路L2の1つだけをアクティブにする。これに対して選択すべき線路L1の全てが同時にアクティブであれば、第3のデコーダユニットD3はアドレスビットA3..6に依存して128の線路L2からそれぞれ8つを選択する。後者はすでに説明したように、第1のデコーダユニットD1に動作モード信号Cの第2のレベルが供給される書き込みアクセスの場合である。次に図1の回路ユニットSを介して、ビット線路BLの8つが同時にデータ線路I/Oと接続され、これにより同時に同じデータがデータ線路I/Oからこれら8つのビット線路BLに伝送され、8つのメモリセルMCに記憶することができる。動作モード信号Cが第1のレベルにある場合、または選択すべき線路L1の1つと線路L2の1つだけが同時にアクティブになる読み出しアクセスの場合、常に1つのビット線路BLだけが回路ユニットSを介してデータ線路I/Oと接続される。
【0020】
図2から、第1のデコーダユニットD1は第2のデコーダユニットD2と比較して付加的なデコーダ素子DEを有していることがわかる。このデコーダ素子は第1のデコーダユニットD1の出力信号の制御を制御信号R/Wを介して可能にする。この付加的デコーダ素子によって、入力信号A0..2の変化が第1のデコーダユニットD1の出力側において、動作モード信号Cがどちらのレベルにあるときでも第2のデコーダユニットD2におけるよりも遅れて初めて作用するようになる。したがってこの実施例では、列デコーダCDECによる列アドレスCADRのデコーディングは、第2のデコーダユニットD2がアクティブである読み出しアクセスの際には、第1のデコーダユニットD1がアクティブである書き込みアクセスの際よりも高速に行われる。したがって本発明により、第1のデコーダユニットD1と第2のデコーダユニットD2ではなく単に1つの共通のデコーダユニットだけが設けられている場合(これが通常の場合である)よりも高速にメモリに読み出しアクセスすることができる。
【0021】
この実施例では2つのデコーダユニットD1,D2はそれらの出力側にプレデコーディングされたアドレスを送出する。このプレデコーディングされたアドレスは第3のデコーダユニットD3によりアドレスビットA3..6に依存してさらにデコードされる。
【0022】
本発明の別の実施例では、第3のデコーダユニットD3を省略することができる。これにより第1のデコーダユニットD1と第2のデコーダユニットD2はマルチプレクサMUXを介して直接、m個の線路L2と接続される。この場合2つのデコーダユニットD1,D2は列アドレスCADRの7ビット全てA0..6のデコーディングに用いられ、したがってそれぞれ7つの入力側と128の出力側を有する。
【図面の簡単な説明】
【図1】集積メモリの形態の集積回路の部分図である。
【図2】図1の集積回路の列デコーダを示す概略図である。
Claims (5)
- 第1のデコーダユニット(D1)と、これに並列に接続された第2のデコーダユニット(D2)とを有する集積回路であって、
前記2つのデコーダユニットはそれぞれ、デコードすべき入力信号(A0..2)が供給されるl個(ただしlは英字Lの小文字)の入力側と、n個の出力側とを有し、
該n個の出力側を当該デコーダユニットは前記入力信号に依存してアクティブにし、
前記第1のデコーダユニット(D1)は入力信号を、第2のデコーダユニットとは異なる手法でデコードし、
第1のデコーダユニット(D1)と第2のデコーダユニット(D2)の出力側はそれぞれ選択的にアクティブ状態または別の状態を取ることができ、
第2のデコーダユニット(D2)の入力側は第1のデコーダユニット(D1)のそれぞれ1つの入力側と接続されており、
さらにn個の選択すべき線路(L1)を有し、該選択すべき線路は2つのデコーダユニット(D1,D2)のそれぞれ1つの出力側と接続されており、
第1の動作モードでは第1のデコーダユニット(D1)がその出力側を介して選択すべき線路(L1)の電位を入力信号に依存して決定し、
第2の動作モードでは第2のデコーダユニット(D2)がその出力側を介して選択すべき線路(L1)の電位を入力信号に依存して決定し、
第1のデコーダユニット(D1)は、別の入力信号(C)が供給される少なくとも1つの付加的入力側を有し、
該別の入力信号(C)は、第1のデコーダユニットによりそれぞれ同時にアクティブとされる出力側の数を定め、
該別の入力信号(C)が第1のレベルであるとき、第1のデコーダユニットの出力側は同時には1つだけがアクティブにされ、
前記別の入力信号(C)が第2のレベルにあるとき、第1のデコーダユニットの複数の出力側が同時にアクティブにされる、
ことを特徴とする集積回路。 - 集積回路はメモリセル(MC)を備えた集積メモリであり、
該メモリセルは、ワード線路(WL)とビット線路(BL)の交点に配置されており、
集積回路の第1の入力信号(A0..2)は、ワード線路(WL)またはビット線路(BL)をアドレシングするためのアドレス信号である、請求項1記載の集積回路。 - 2つの動作モードの一方ではメモリセル(MC)への書き込みアクセスが行われ、他方では読み出しアクセスが行われる、請求項2記載の集積回路。
- マルチプレクサ(MUX)が設けられており、
該マルチプレクサを介して2つのデコーダユニット(D1,D2)の出力側は選択すべき線路(L1)と接続され、
該マルチプレクサは、第1の動作モードでは第1のデコーダユニット(D1)の出力側を、第2の動作モードでは第2のデコーダユニット(D2)の出力側を選択すべき線路(L1)と導通接続する、請求項1から3までのいずれか1個記載の集積回路。 - デコーダユニット(D1,D2)は、多段デコード回路(CDEC)の交互に駆動可能なデコーダ段であり、
該デコーダ回路(CDEC)は少なくとも1つの別のデコーダ段(D3)を有し、
該別のデコーダ段はn個の入力側を有し、
該入力側は選択すべき線路(L1)のそれぞれ1つと接続されている、請求項1から4までのいずれか1項記載の集積回路。
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