JP2001035163A - 集積回路 - Google Patents
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Abstract
(57)【要約】
【課題】 種々異なる動作モードにおいてはそれぞれ異
なるデコーディングを行い、各動作モードに対してデコ
ーディング速度が最適化されるように構成する。 【解決手段】 第１のデコーダユニットと、これに並列
に接続された第２のデコーダユニットとを有し、２つの
デコーダユニットはそれぞれ、デコードすべき入力信号
が供給されるｌ個の入力側と、ｎ個の出力側とを有し、
ｎ個の出力側を当該デコーダユニットは入力信号に依存
してアクティブにし、入力信号を異なる手法でデコード
し、第２のデコーダユニットの入力側は第１のデコーダ
ユニットのそれぞれ１つの入力側と接続されており、さ
らにｎ個の選択すべき線路を有し、選択すべき線路は２
つのデコーダユニットのそれぞれ１つの出力側と接続さ
れており、第１の動作モードでは第１のデコーダユニッ
トが、第２の動作モードでは第２のデコーダユニット
が、それらの出力側を介して選択すべき線路の電位を検
出する。
なるデコーディングを行い、各動作モードに対してデコ
ーディング速度が最適化されるように構成する。 【解決手段】 第１のデコーダユニットと、これに並列
に接続された第２のデコーダユニットとを有し、２つの
デコーダユニットはそれぞれ、デコードすべき入力信号
が供給されるｌ個の入力側と、ｎ個の出力側とを有し、
ｎ個の出力側を当該デコーダユニットは入力信号に依存
してアクティブにし、入力信号を異なる手法でデコード
し、第２のデコーダユニットの入力側は第１のデコーダ
ユニットのそれぞれ１つの入力側と接続されており、さ
らにｎ個の選択すべき線路を有し、選択すべき線路は２
つのデコーダユニットのそれぞれ１つの出力側と接続さ
れており、第１の動作モードでは第１のデコーダユニッ
トが、第２の動作モードでは第２のデコーダユニット
が、それらの出力側を介して選択すべき線路の電位を検
出する。
Description
【０００１】
【発明の属する技術分野】本発明は、デコーダユニット
を有する集積回路に関する。
を有する集積回路に関する。
【０００２】
【従来の技術】デコーダユニットは入力信号をデコード
するために使用され、この入力信号に依存してデコーダ
ユニットはその出力側をアクティブにする。デコーダユ
ニットは例えばアドレスデコーダの形態で集積メモリに
使用される。これらメモリの多数が列デコーダを列アド
レスのデコードのために、行デコーダを行アドレスのデ
コードのために有する。ここでは選択すべきメモリセル
が行と列の交点に配置されている。集積メモリの特別の
形式はＳＧＲＡＭ（Synchronous Graphic RandomAccess
Memories）である。このメモリはブロック書き込み動
作モードを有しており、この動作モードでは書き込みア
クセスの際に同時に複数の列がアクセスされる。一方、
通常動作モードまたは読み出しアクセスの際には、基本
的に同時には１つの列だけがアクセスされる。このため
にＳＧＲＡＭの列デコーダは付加的な入力側を有し、こ
の入力側を介して列デコーダの同時にアクティブにすべ
き複数の出力側を制御することができる。
するために使用され、この入力信号に依存してデコーダ
ユニットはその出力側をアクティブにする。デコーダユ
ニットは例えばアドレスデコーダの形態で集積メモリに
使用される。これらメモリの多数が列デコーダを列アド
レスのデコードのために、行デコーダを行アドレスのデ
コードのために有する。ここでは選択すべきメモリセル
が行と列の交点に配置されている。集積メモリの特別の
形式はＳＧＲＡＭ（Synchronous Graphic RandomAccess
Memories）である。このメモリはブロック書き込み動
作モードを有しており、この動作モードでは書き込みア
クセスの際に同時に複数の列がアクセスされる。一方、
通常動作モードまたは読み出しアクセスの際には、基本
的に同時には１つの列だけがアクセスされる。このため
にＳＧＲＡＭの列デコーダは付加的な入力側を有し、こ
の入力側を介して列デコーダの同時にアクティブにすべ
き複数の出力側を制御することができる。
【０００３】付加的な入力側を介して別の入力信号を供
給するため、ブロック書き込み動作モードを有していな
いメモリと比較して、付加的な論理ゲートを列デコーダ
に設けなければならない。このことにより列デコーダの
実現は面倒になり、その入力側を介して供給される入力
信号は多数の論理ゲートを介して供給しなければならな
い。このためにこの種の列デコーダは、ブロック書き込
み動作モードが可能でない列デコーダと比較して緩慢に
動作する。そのため列のアドレシングがこの種のＳＧＲ
ＡＭでは、読み出しアクセスの際も書き込みアクセスの
際も、ブロック書き込み動作モードであっても通常動作
モードであっても、ブロック書き込み動作モードを有し
ないメモリの場合よりも緩慢に行われる。
給するため、ブロック書き込み動作モードを有していな
いメモリと比較して、付加的な論理ゲートを列デコーダ
に設けなければならない。このことにより列デコーダの
実現は面倒になり、その入力側を介して供給される入力
信号は多数の論理ゲートを介して供給しなければならな
い。このためにこの種の列デコーダは、ブロック書き込
み動作モードが可能でない列デコーダと比較して緩慢に
動作する。そのため列のアドレシングがこの種のＳＧＲ
ＡＭでは、読み出しアクセスの際も書き込みアクセスの
際も、ブロック書き込み動作モードであっても通常動作
モードであっても、ブロック書き込み動作モードを有し
ないメモリの場合よりも緩慢に行われる。
【０００４】
【発明が解決しようとする課題】本発明の課題は、デコ
ーダユニットを有する集積メモリを、種々異なる動作モ
ードにおいてはそれぞれ異なるデコーディングを行い、
各動作モードに対してデコーディング速度が最適化され
るように構成することである。
ーダユニットを有する集積メモリを、種々異なる動作モ
ードにおいてはそれぞれ異なるデコーディングを行い、
各動作モードに対してデコーディング速度が最適化され
るように構成することである。
【０００５】
【課題を解決するための手段】この課題は本発明によ
り、第１のデコーダユニットと、これに並列に接続され
た第２のデコーダユニットとを有する集積回路であっ
て、前記２つのデコーダユニットはそれぞれ、デコード
すべき入力信号が供給されるｌ個の入力側と、ｎ個の出
力側とを有し、該ｎ個の出力側を当該デコーダユニット
は前記入力信号に依存してアクティブにし、前記入力信
号を異なる手法でデコードし、第２のデコーダユニット
の入力側は第１のデコーダユニットのそれぞれ１つの入
力側と接続されており、さらにｎ個の選択すべき線路を
有し、該選択すべき線路は２つのデコーダユニットのそ
れぞれ１つの出力側と接続されており、第１の動作モー
ドでは第１のデコーダユニットが、第２の動作モードで
は第２のデコーダユニットが、それらの出力側を介して
選択すべき線路の電位を検出するように構成して解決さ
れる。
り、第１のデコーダユニットと、これに並列に接続され
た第２のデコーダユニットとを有する集積回路であっ
て、前記２つのデコーダユニットはそれぞれ、デコード
すべき入力信号が供給されるｌ個の入力側と、ｎ個の出
力側とを有し、該ｎ個の出力側を当該デコーダユニット
は前記入力信号に依存してアクティブにし、前記入力信
号を異なる手法でデコードし、第２のデコーダユニット
の入力側は第１のデコーダユニットのそれぞれ１つの入
力側と接続されており、さらにｎ個の選択すべき線路を
有し、該選択すべき線路は２つのデコーダユニットのそ
れぞれ１つの出力側と接続されており、第１の動作モー
ドでは第１のデコーダユニットが、第２の動作モードで
は第２のデコーダユニットが、それらの出力側を介して
選択すべき線路の電位を検出するように構成して解決さ
れる。
【０００６】本発明のさらなる利点および改善形態は従
属請求項に記載されている。
属請求項に記載されている。
【０００７】
【発明の実施の形態】集積回路は、第１のデコーダユニ
ットと、これに並列に接続された第２のデコーダユニッ
トとを有し、これらのデコーダユニットはこれに供給さ
れる入力信号をそれぞれ異なる手法でデコードする。第
２のデコーダユニットの入力側は第１のデコーダユニッ
トの入力側のそれぞれ１つとそれぞれ接続されている。
集積回路は選択すべき線路を有し、これらの線路は２つ
のデコーダユニットの出力側のそれぞれ１つと接続され
ている。第１の動作モードでは第１のデコーダユニット
が、第２の動作モードでは第２のデコーダユニットが、
それらの出力側を介して選択すべき線路の電位を検出す
る。
ットと、これに並列に接続された第２のデコーダユニッ
トとを有し、これらのデコーダユニットはこれに供給さ
れる入力信号をそれぞれ異なる手法でデコードする。第
２のデコーダユニットの入力側は第１のデコーダユニッ
トの入力側のそれぞれ１つとそれぞれ接続されている。
集積回路は選択すべき線路を有し、これらの線路は２つ
のデコーダユニットの出力側のそれぞれ１つと接続され
ている。第１の動作モードでは第１のデコーダユニット
が、第２の動作モードでは第２のデコーダユニットが、
それらの出力側を介して選択すべき線路の電位を検出す
る。
【０００８】２つのデコーダユニットにより２つの動作
モードにおいて、選択すべき線路を入力信号に依存して
それぞれ異なってアクティブにすることができる。２つ
の動作モードでそれぞれ異なるデコーディングを実行す
る１つのデコーダユニットしか設けられていない回路と
は異なり、本発明の集積回路の２つのデコーダユニット
はこれにより実行すべきそれぞれのデコーディングに最
適化されている。
モードにおいて、選択すべき線路を入力信号に依存して
それぞれ異なってアクティブにすることができる。２つ
の動作モードでそれぞれ異なるデコーディングを実行す
る１つのデコーダユニットしか設けられていない回路と
は異なり、本発明の集積回路の２つのデコーダユニット
はこれにより実行すべきそれぞれのデコーディングに最
適化されている。
【０００９】集積回路は例えば、ＳＧＲＡＭ形式の集積
メモリとすることができる。この形式のメモリでは、２
つのデコーダユニットが入力信号により形成された列ア
ドレスのデコードのためにそれぞれ用いられる。第１の
動作モードは例えばブロック書き込み動作モードとする
ことができる。この動作モードでは、第１のデコーダユ
ニットがこれに供給される各列アドレスにおいてそれぞ
れ選択すべき線路の複数をアクティブにする。第２の動
作モードは通常動作モードとすることができる。この動
作モードでは、第２のデコーダが書き込みおよび読み出
しアクセスの際に、これに供給される各列アドレスにお
いて選択すべき線路のそれぞれ１つだけをアクティブに
する。
メモリとすることができる。この形式のメモリでは、２
つのデコーダユニットが入力信号により形成された列ア
ドレスのデコードのためにそれぞれ用いられる。第１の
動作モードは例えばブロック書き込み動作モードとする
ことができる。この動作モードでは、第１のデコーダユ
ニットがこれに供給される各列アドレスにおいてそれぞ
れ選択すべき線路の複数をアクティブにする。第２の動
作モードは通常動作モードとすることができる。この動
作モードでは、第２のデコーダが書き込みおよび読み出
しアクセスの際に、これに供給される各列アドレスにお
いて選択すべき線路のそれぞれ１つだけをアクティブに
する。
【００１０】本発明の改善形態によれば、集積回路はマ
ルチプレクサを有し、このマルチプレクサを介して２つ
のデコーダユニットの出力側が選択すべき線路と接続さ
れる。マルチプレクサは、第１の動作モードでは第１の
デコーダユニットの出力側を、第２の動作モードでは第
２のデコーダユニットの出力側を選択すべき線路に導通
接続する。
ルチプレクサを有し、このマルチプレクサを介して２つ
のデコーダユニットの出力側が選択すべき線路と接続さ
れる。マルチプレクサは、第１の動作モードでは第１の
デコーダユニットの出力側を、第２の動作モードでは第
２のデコーダユニットの出力側を選択すべき線路に導通
接続する。
【００１１】これとは択一的に、２つのデコーダユニッ
トの出力側を直接、選択すべき線路に接続することもで
きる。この場合、各動作モードで２つのデコーダユニッ
トのそれぞれ１つの出力側が非アクティブにされ、これ
により所属のデコーダユニットは選択すべき線路の電位
に影響を及ぼさない。
トの出力側を直接、選択すべき線路に接続することもで
きる。この場合、各動作モードで２つのデコーダユニッ
トのそれぞれ１つの出力側が非アクティブにされ、これ
により所属のデコーダユニットは選択すべき線路の電位
に影響を及ぼさない。
【００１２】本発明の実施例によれば、２つのデコーダ
ユニットが多段のデコーダ回路の交互に動作可能なデコ
ーダ段である。この多段のデコーダ回路は少なくとも１
つの別のデコーダ段を有し、この別のデコーダ段は選択
すべき線路のそれぞれ１つと接続された入力側を有す
る。
ユニットが多段のデコーダ回路の交互に動作可能なデコ
ーダ段である。この多段のデコーダ回路は少なくとも１
つの別のデコーダ段を有し、この別のデコーダ段は選択
すべき線路のそれぞれ１つと接続された入力側を有す
る。
【００１３】この改善形態の利点は、２つのデコーダユ
ニットがデコーダ回路のただ１つの部分回路を形成する
ことであり、これにより入力信号のデコーディングの一
部が両方の動作モードで、前記別のデコーダ段を介して
行われる。別のデコーダ段は両方の動作モードで使用さ
れるから、デコーダ回路を比較的小面積に作製すること
ができる。
ニットがデコーダ回路のただ１つの部分回路を形成する
ことであり、これにより入力信号のデコーディングの一
部が両方の動作モードで、前記別のデコーダ段を介して
行われる。別のデコーダ段は両方の動作モードで使用さ
れるから、デコーダ回路を比較的小面積に作製すること
ができる。
【００１４】
【実施例】本発明を以下、実施例に基づき図面を参照し
て説明する。
て説明する。
【００１５】図１は、ＳＧＲＡＭ形式の集積メモリの部
分図である。この図ではメモリセルＭＣがワード線路Ｗ
Ｌとビット線路ＢＬの交点に配置されている。ワード線
路ＷＬはセルデコーダＲＤＥＣを介して、これに供給さ
れるセルアドレスＲＡＤＲに依存してアドレシングする
ことができる。ビット線路ＢＬは列デコーダＣＤＥＣを
介して、これに供給される列アドレスＣＡＤＲに依存し
て７ビット幅でアドレシングすることができる。セルデ
コーダＲＤＥＣの出力側はワード線路ＷＬのそれぞれ１
つと接続されている。ビット線路ＢＬは回路ユニットＳ
を介してデータ線路Ｉ／Ｏと接続されている。回路ユニ
ットＳには線路Ｌ２を介して列デコーダＣＤＥＣの出力
信号が供給される。列デコーダＣＤＥＣの出力信号に依
存して回路ユニットＳはマルチプレクス動作で、ビット
線路ＢＬの１つをデータ線路Ｉ／Ｏと接続する。列デコ
ーダＣＤＥＣにはさらに動作モード信号Ｃと制御信号Ｒ
／Ｗが供給される。動作モード信号Ｃは、メモリに書き
込みアクセスが行われているのか、または読み出しアク
セスが行われているのかを定める。
分図である。この図ではメモリセルＭＣがワード線路Ｗ
Ｌとビット線路ＢＬの交点に配置されている。ワード線
路ＷＬはセルデコーダＲＤＥＣを介して、これに供給さ
れるセルアドレスＲＡＤＲに依存してアドレシングする
ことができる。ビット線路ＢＬは列デコーダＣＤＥＣを
介して、これに供給される列アドレスＣＡＤＲに依存し
て７ビット幅でアドレシングすることができる。セルデ
コーダＲＤＥＣの出力側はワード線路ＷＬのそれぞれ１
つと接続されている。ビット線路ＢＬは回路ユニットＳ
を介してデータ線路Ｉ／Ｏと接続されている。回路ユニ
ットＳには線路Ｌ２を介して列デコーダＣＤＥＣの出力
信号が供給される。列デコーダＣＤＥＣの出力信号に依
存して回路ユニットＳはマルチプレクス動作で、ビット
線路ＢＬの１つをデータ線路Ｉ／Ｏと接続する。列デコ
ーダＣＤＥＣにはさらに動作モード信号Ｃと制御信号Ｒ
／Ｗが供給される。動作モード信号Ｃは、メモリに書き
込みアクセスが行われているのか、または読み出しアク
セスが行われているのかを定める。
【００１６】図２は、図１の列デコーダＣＤＥＣの構造
を示す。この列デコーダＣＤＥＣは、第１のデコーダユ
ニットＤ１と、これに並列に接続された第２のデコーダ
ユニットＤ２を有する。２つのデコーダユニットＤ１，
Ｄ２はｌ＝３の入力側を有し、この入力側には３ビット
の列アドレスＣＡＤＲ、Ａ０．．２が供給される。２つ
のデコーダユニットＤ１，Ｄ２はｎ＝８の出力側を有
し、これら出力側はマルチプレクサＭＵＸの相応の入力
側と接続されている。マルチプレクサＭＵＸのｎ個の出
力側はｎ個の線路Ｌ１を介して第３のデコーダユニット
Ｄ３のそれぞれ１つの入力側と接続されている。第３の
デコーダユニットＤ３の出力側は列デコーダＣＤＥＣの
出力側であり、したがってｍ＝１２８の線路Ｌ２を介し
て図１の回路ユニットＳと接続されている。第３のデコ
ーダユニットＤ３にはさらに、列アドレスＣＡＤＲの残
りの４つのアドレスビットＡ３．．６が供給される。
を示す。この列デコーダＣＤＥＣは、第１のデコーダユ
ニットＤ１と、これに並列に接続された第２のデコーダ
ユニットＤ２を有する。２つのデコーダユニットＤ１，
Ｄ２はｌ＝３の入力側を有し、この入力側には３ビット
の列アドレスＣＡＤＲ、Ａ０．．２が供給される。２つ
のデコーダユニットＤ１，Ｄ２はｎ＝８の出力側を有
し、これら出力側はマルチプレクサＭＵＸの相応の入力
側と接続されている。マルチプレクサＭＵＸのｎ個の出
力側はｎ個の線路Ｌ１を介して第３のデコーダユニット
Ｄ３のそれぞれ１つの入力側と接続されている。第３の
デコーダユニットＤ３の出力側は列デコーダＣＤＥＣの
出力側であり、したがってｍ＝１２８の線路Ｌ２を介し
て図１の回路ユニットＳと接続されている。第３のデコ
ーダユニットＤ３にはさらに、列アドレスＣＡＤＲの残
りの４つのアドレスビットＡ３．．６が供給される。
【００１７】マルチプレクサＭＵＸの制御入力側は制御
信号Ｒ／Ｗと接続されている。第１のデコーダユニット
Ｄ１は付加的入力側を有し、この付加的入力側を介して
デコーダユニットには動作モード信号Ｃが供給される。
制御信号Ｒ／Ｗが、書き込みアクセスをメモリに対して
行うべきことを指示すれば、マルチプレクサＭＵＸが第
１のデコーダユニットＤ１の出力側を第３のデコーダユ
ニットＤ３の入力側と接続する。これに対して動作モー
ド信号Ｃが、読み出しアクセスを行うべきことを指示す
れば、マルチプレクサＭＵＸは第２のデコーダユニット
Ｄ２の出力側を第３んデコーダユニットＤ３の入力側と
接続する。線路Ｌ１を介してマルチプレクサＭＵＸの出
力側は第３のデコーダユニットＤ３と接続される。この
線路Ｌ１を以下、“選択すべき線路”と称する。なぜな
ら、この線路は第１のデコーダユニットＤ１または第２
のデコーダユニットＤ２の出力側を介して選択され、ア
クティブにされるからである。
信号Ｒ／Ｗと接続されている。第１のデコーダユニット
Ｄ１は付加的入力側を有し、この付加的入力側を介して
デコーダユニットには動作モード信号Ｃが供給される。
制御信号Ｒ／Ｗが、書き込みアクセスをメモリに対して
行うべきことを指示すれば、マルチプレクサＭＵＸが第
１のデコーダユニットＤ１の出力側を第３のデコーダユ
ニットＤ３の入力側と接続する。これに対して動作モー
ド信号Ｃが、読み出しアクセスを行うべきことを指示す
れば、マルチプレクサＭＵＸは第２のデコーダユニット
Ｄ２の出力側を第３んデコーダユニットＤ３の入力側と
接続する。線路Ｌ１を介してマルチプレクサＭＵＸの出
力側は第３のデコーダユニットＤ３と接続される。この
線路Ｌ１を以下、“選択すべき線路”と称する。なぜな
ら、この線路は第１のデコーダユニットＤ１または第２
のデコーダユニットＤ２の出力側を介して選択され、ア
クティブにされるからである。
【００１８】第１のデコーダユニットＤ１と第２のデコ
ーダユニットＤ２はそれぞれこれらの供給される入力信
号Ａ０．．２を異なるようにデコードする。すなわち第
１のデコーダユニットＤ１では、デコーディングはこれ
に供給される動作モード信号Ｃに依存して行われる。第
２のデコーダユニットＤ２は基本的に同時には常に１つ
の出力側だけをアクティブにする。動作モード信号Ｃが
第１のレベルにあるとき、第１のデコーダユニットＤ１
によるデコーディングは第２のデコーダユニットＤ２に
よるデコーディングと相違しない。これはＳＧＲＡＭが
通常動作モードにあるときの書き込みアクセスの場合で
ある。これに供給される入力信号Ａ０．．２に依存し
て、第１のデコーダユニットＤ１は同時にそれぞれ１つ
の出力側をアクティブにする。動作モード信号Ｃが第２
のレベルにあるとき、第１のデコーダユニットＤ１は同
時に８つ全ての出力側をアクティブにする。このことに
より、マルチプレクサＭＵＸが第１のデコーダユニット
Ｄ１の出力側を第３のデコーダユニットＤ３と接続する
場合には、８つ全ての選択すべき線路Ｌ１が同時にアク
ティブになる。
ーダユニットＤ２はそれぞれこれらの供給される入力信
号Ａ０．．２を異なるようにデコードする。すなわち第
１のデコーダユニットＤ１では、デコーディングはこれ
に供給される動作モード信号Ｃに依存して行われる。第
２のデコーダユニットＤ２は基本的に同時には常に１つ
の出力側だけをアクティブにする。動作モード信号Ｃが
第１のレベルにあるとき、第１のデコーダユニットＤ１
によるデコーディングは第２のデコーダユニットＤ２に
よるデコーディングと相違しない。これはＳＧＲＡＭが
通常動作モードにあるときの書き込みアクセスの場合で
ある。これに供給される入力信号Ａ０．．２に依存し
て、第１のデコーダユニットＤ１は同時にそれぞれ１つ
の出力側をアクティブにする。動作モード信号Ｃが第２
のレベルにあるとき、第１のデコーダユニットＤ１は同
時に８つ全ての出力側をアクティブにする。このことに
より、マルチプレクサＭＵＸが第１のデコーダユニット
Ｄ１の出力側を第３のデコーダユニットＤ３と接続する
場合には、８つ全ての選択すべき線路Ｌ１が同時にアク
ティブになる。
【００１９】第３のデコーダユニットＤ３はｍ＝１２８
の出力側を有し、この出力側は線路Ｌ２と接続されてい
る。第３のデコーダユニットは、選択すべき線路Ｌ１の
電位および４つのアドレスビットＡ３．．６に依存し
て、線路２をその出力側で選択する。選択すべき線路Ｌ
１の１つだけがアクティブな場合には、第３のデコーダ
ユニットＤ３も線路Ｌ２の１つだけをアクティブにす
る。これに対して選択すべき線路Ｌ１の全てが同時にア
クティブであれば、第３のデコーダユニットＤ３はアド
レスビットＡ３．．６に依存して１２８の線路Ｌ２から
それぞれ８つを選択する。後者はすでに説明したよう
に、第１のデコーダユニットＤ１に動作モード信号Ｃの
第２のレベルが供給される書き込みアクセスの場合であ
る。次に図１の回路ユニットＳを介して、ビット線路Ｂ
Ｌの８つが同時にデータ線路Ｉ／Ｏと接続され、これに
より同時に同じデータがデータ線路Ｉ／Ｏからこれら８
つのビット線路ＢＬに伝送され、８つのメモリセルＭＣ
に記憶することができる。動作モード信号Ｃが第１のレ
ベルにある場合、または選択すべき線路Ｌ１の１つと線
路Ｌ２の１つだけが同時にアクティブになる読み出しア
クセスの場合、常に１つのビット線路ＢＬだけが回路ユ
ニットＳを介してデータ線路Ｉ／Ｏと接続される。
の出力側を有し、この出力側は線路Ｌ２と接続されてい
る。第３のデコーダユニットは、選択すべき線路Ｌ１の
電位および４つのアドレスビットＡ３．．６に依存し
て、線路２をその出力側で選択する。選択すべき線路Ｌ
１の１つだけがアクティブな場合には、第３のデコーダ
ユニットＤ３も線路Ｌ２の１つだけをアクティブにす
る。これに対して選択すべき線路Ｌ１の全てが同時にア
クティブであれば、第３のデコーダユニットＤ３はアド
レスビットＡ３．．６に依存して１２８の線路Ｌ２から
それぞれ８つを選択する。後者はすでに説明したよう
に、第１のデコーダユニットＤ１に動作モード信号Ｃの
第２のレベルが供給される書き込みアクセスの場合であ
る。次に図１の回路ユニットＳを介して、ビット線路Ｂ
Ｌの８つが同時にデータ線路Ｉ／Ｏと接続され、これに
より同時に同じデータがデータ線路Ｉ／Ｏからこれら８
つのビット線路ＢＬに伝送され、８つのメモリセルＭＣ
に記憶することができる。動作モード信号Ｃが第１のレ
ベルにある場合、または選択すべき線路Ｌ１の１つと線
路Ｌ２の１つだけが同時にアクティブになる読み出しア
クセスの場合、常に１つのビット線路ＢＬだけが回路ユ
ニットＳを介してデータ線路Ｉ／Ｏと接続される。
【００２０】図２から、第１のデコーダユニットＤ１は
第２のデコーダユニットＤ２と比較して付加的なデコー
ダ素子ＤＥを有していることがわかる。このデコーダ素
子は第１のデコーダユニットＤ１の出力信号の制御を制
御信号Ｒ／Ｗを介して可能にする。この付加的デコーダ
素子によって、入力信号Ａ０．．２の変化が第１のデコ
ーダユニットＤ１の出力側において、動作モード信号Ｃ
がどちらのレベルにあるときでも第２のデコーダユニッ
トＤ２におけるよりも遅れて初めて作用するようにな
る。したがってこの実施例では、列デコーダＣＤＥＣに
よる列アドレスＣＡＤＲのデコーディングは、第２のデ
コーダユニットＤ２がアクティブである読み出しアクセ
スの際には、第１のデコーダユニットＤ１がアクティブ
である書き込みアクセスの際よりも高速に行われる。し
たがって本発明により、第１のデコーダユニットＤ１と
第２のデコーダユニットＤ２ではなく単に１つの共通の
デコーダユニットだけが設けられている場合（これが通
常の場合である）よりも高速にメモリに読み出しアクセ
スすることができる。
第２のデコーダユニットＤ２と比較して付加的なデコー
ダ素子ＤＥを有していることがわかる。このデコーダ素
子は第１のデコーダユニットＤ１の出力信号の制御を制
御信号Ｒ／Ｗを介して可能にする。この付加的デコーダ
素子によって、入力信号Ａ０．．２の変化が第１のデコ
ーダユニットＤ１の出力側において、動作モード信号Ｃ
がどちらのレベルにあるときでも第２のデコーダユニッ
トＤ２におけるよりも遅れて初めて作用するようにな
る。したがってこの実施例では、列デコーダＣＤＥＣに
よる列アドレスＣＡＤＲのデコーディングは、第２のデ
コーダユニットＤ２がアクティブである読み出しアクセ
スの際には、第１のデコーダユニットＤ１がアクティブ
である書き込みアクセスの際よりも高速に行われる。し
たがって本発明により、第１のデコーダユニットＤ１と
第２のデコーダユニットＤ２ではなく単に１つの共通の
デコーダユニットだけが設けられている場合（これが通
常の場合である）よりも高速にメモリに読み出しアクセ
スすることができる。
【００２１】この実施例では２つのデコーダユニットＤ
１，Ｄ２はそれらの出力側にプレデコーディングされた
アドレスを送出する。このプレデコーディングされたア
ドレスは第３のデコーダユニットＤ３によりアドレスビ
ットＡ３．．６に依存してさらにデコードされる。
１，Ｄ２はそれらの出力側にプレデコーディングされた
アドレスを送出する。このプレデコーディングされたア
ドレスは第３のデコーダユニットＤ３によりアドレスビ
ットＡ３．．６に依存してさらにデコードされる。
【００２２】本発明の別の実施例では、第３のデコーダ
ユニットＤ３を省略することができる。これにより第１
のデコーダユニットＤ１と第２のデコーダユニットＤ２
はマルチプレクサＭＵＸを介して直接、ｍ個の線路Ｌ２
と接続される。この場合２つのデコーダユニットＤ１，
Ｄ２は列アドレスＣＡＤＲの７ビット全てＡ０．．６の
デコーディングに用いられ、したがってそれぞれ７つの
入力側と１２８の出力側を有する。
ユニットＤ３を省略することができる。これにより第１
のデコーダユニットＤ１と第２のデコーダユニットＤ２
はマルチプレクサＭＵＸを介して直接、ｍ個の線路Ｌ２
と接続される。この場合２つのデコーダユニットＤ１，
Ｄ２は列アドレスＣＡＤＲの７ビット全てＡ０．．６の
デコーディングに用いられ、したがってそれぞれ７つの
入力側と１２８の出力側を有する。
【図１】集積メモリの形態の集積回路の部分図である。
【図２】図１の集積回路の列デコーダを示す概略図であ
る。
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ザビーネ シェーニガー ドイツ連邦共和国 ミュンヘン ノイビベ ルガーシュトラーセ 13 (72)発明者 クリスティアン ヴァイス ドイツ連邦共和国 ミュンヘン テオドー ル−アルト−シュトラーセ ６
Claims (7)
- 【請求項１】 第１のデコーダユニット（Ｄ１）と、こ
れに並列に接続された第２のデコーダユニット（Ｄ２）
とを有する集積回路であって、 前記２つのデコーダユニットはそれぞれ、デコードすべ
き入力信号（Ａ０．．２）が供給されるｌ個の入力側
と、ｎ個の出力側とを有し、 該ｎ個の出力側を当該デコーダユニットは前記入力信号
に依存してアクティブにし、前記入力信号を異なる手法
でデコードし、 第２のデコーダユニット（Ｄ２）の入力側は第１のデコ
ーダユニット（Ｄ１）のそれぞれ１つの入力側と接続さ
れており、 さらにｎ個の選択すべき線路（Ｌ１）を有し、該選択す
べき線路は２つのデコーダユニット（Ｄ１，Ｄ２）のそ
れぞれ１つの出力側と接続されており、 第１の動作モードでは第１のデコーダユニット（Ｄ１）
が、第２の動作モードでは第２のデコーダユニット（Ｄ
２）が、それらの出力側を介して選択すべき線路の電位
を検出する、ことを特徴とする集積回路。 - 【請求項２】 集積回路はメモリセル（ＭＣ）を備えた
集積メモリであり、 該メモリセルは、ワード線路（ＷＬ）とビット線路（Ｂ
Ｌ）の交点に配置されており、 集積回路の第１の入力信号（Ａ０．．２）は、ワード線
路（ＷＬ）またはビット線路（ＢＬ）をアドレシングす
るためのアドレス信号である、請求項１記載の集積回
路。 - 【請求項３】 ２つの動作モードの一方ではメモリセル
（ＭＣ）への書き込みアクセスが行われ、他方では読み
出しアクセスが行われる、請求項２記載の集積回路。 - 【請求項４】 集積回路の第１のデコーダユニット（Ｄ
１）は、別の入力信号（Ｃ）が供給される少なくとも１
つの付加的入力側を有し、 該別の入力信号も同様に第１のデコーダユニットの出力
側をアクティブ制御する、請求項１から３までのいずれ
か１項記載の集積回路。 - 【請求項５】 第１のデコーダユニット（Ｄ１）の付加
的入力側を介して供給される別の入力信号（Ｃ）は、第
１のデコーダユニットによりそれぞれ同時にアクティブ
とされる出力側の数を定める、請求項４記載の集積回
路。 - 【請求項６】 マルチプレクサ（ＭＵＸ）が設けられて
おり、 該マルチプレクサを介して２つのデコーダユニット（Ｄ
１，Ｄ２）の出力側は選択すべき線路（Ｌ１）と接続さ
れ、 該マルチプレクサは、第１の動作モードでは第１のデコ
ーダユニット（Ｄ１）の出力側を、第２の動作モードで
は第２のデコーダユニット（Ｄ２）の出力側を選択すべ
き線路（Ｌ１）と導通接続する、請求項１から５までの
いずれか１個記載の集積回路。 - 【請求項７】 デコーダユニット（Ｄ１，Ｄ２）は、多
段デコード回路（ＣＤＥＣ）の交互に駆動可能なデコー
ダ段であり、 該デコーダ回路（ＣＤＥＣ）は少なくとも１つの別のデ
コーダ段（Ｄ３）を有し、 該別のデコーダ段はｎ個の入力側を有し、 該入力側は選択すべき線路（Ｌ１）のそれぞれ１つと接
続されている、請求項１から６までのいずれか１項記載
の集積回路。
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| DE19929725A DE19929725B4 (de) | 1999-06-29 | 1999-06-29 | Integrierte Schaltung mit einer Decodereinheit |
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|---|---|
| JP2001035163A true JP2001035163A (ja) | 2001-02-09 |
| JP3733279B2 JP3733279B2 (ja) | 2006-01-11 |
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|---|---|---|---|
| JP2000195059A Expired - Fee Related JP3733279B2 (ja) | 1999-06-29 | 2000-06-28 | 集積回路 |
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|---|---|
| US (1) | US6385123B1 (ja) |
| JP (1) | JP3733279B2 (ja) |
| DE (1) | DE19929725B4 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100764750B1 (ko) | 2006-10-16 | 2007-10-08 | 삼성전자주식회사 | 유연한 어드레스 맵핑 스킴을 갖는 플래시 메모리 장치 |
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|---|---|---|---|---|
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| US4819212A (en) * | 1986-05-31 | 1989-04-04 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with readout test circuitry |
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- 1999-06-29 DE DE19929725A patent/DE19929725B4/de not_active Expired - Fee Related
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2000
- 2000-06-28 JP JP2000195059A patent/JP3733279B2/ja not_active Expired - Fee Related
- 2000-06-29 US US09/606,589 patent/US6385123B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100764750B1 (ko) | 2006-10-16 | 2007-10-08 | 삼성전자주식회사 | 유연한 어드레스 맵핑 스킴을 갖는 플래시 메모리 장치 |
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| Publication number | Publication date |
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| DE19929725B4 (de) | 2011-12-01 |
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