JPS6032913B2 - アドレス選択回路 - Google Patents
アドレス選択回路Info
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- JPS6032913B2 JPS6032913B2 JP54128392A JP12839279A JPS6032913B2 JP S6032913 B2 JPS6032913 B2 JP S6032913B2 JP 54128392 A JP54128392 A JP 54128392A JP 12839279 A JP12839279 A JP 12839279A JP S6032913 B2 JPS6032913 B2 JP S6032913B2
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- Japan
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- decoder
- circuit
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- terminal
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
- G11C11/4085—Word line control circuits, e.g. word line drivers, - boosters, - pull-up, - pull-down, - precharge
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は絶縁ゲート型電界効果トランジスタ（ＭＯＳト
ランジスタも含む）を使用した半導体メモリーのアドレ
ス選択用として適するアドレス選択回路に関する。
ランジスタも含む）を使用した半導体メモリーのアドレ
ス選択用として適するアドレス選択回路に関する。
従来、半導体メモリー用アドレス選択回路のうち、パワ
ーダウン機能（チップ非選択時にチップ内部の電力消費
を極小とする機能）をそなえたものとして、第１図に示
す如きＮＯＲ回路よりなるデコーダーと、このデコーダ
ーの出力端に接続されたバッファ２とで構成されたもの
がある。
ーダウン機能（チップ非選択時にチップ内部の電力消費
を極小とする機能）をそなえたものとして、第１図に示
す如きＮＯＲ回路よりなるデコーダーと、このデコーダ
ーの出力端に接続されたバッファ２とで構成されたもの
がある。
デコ−ダーの負荷ＭＯＳトランジスタ３は、通常デプレ
ッション型トランジスタ（以下Ｄ型トランジスタと称す
）が用いられ、バッファ（ィンバータ）２の負荷トラン
ジスタ４には、例えばスレッショルド電圧ｙｔｈ２０ボ
ルトとなるようなトランジスタ（以下１型トランジスタ
と称す）が用いられ、そのゲートにはパワーダウン信号
で制御される信号ＣＬが供給される。このようなアドレ
ス選択回路においては、パワーダウン時に全アドレス入
力信号（正及びその反転信号を含む）Ａ，〜Ａｎ及び信
号ＣＬをアース電位近くにすれば、ェンハンスメント型
トランジスタ（Ｅ型トランジスタというが以下単にトラ
ンジスタと称す）５，６がオン、トランジスタ７がオフ
で、また１型トランジスタ４にはほとんど電流が流れず
、従って端子８．１０は“１”レベル、端子９は“０”
レベルとなり、電力消費は１型トランジスタ４のリーク
分のみとなる。
ッション型トランジスタ（以下Ｄ型トランジスタと称す
）が用いられ、バッファ（ィンバータ）２の負荷トラン
ジスタ４には、例えばスレッショルド電圧ｙｔｈ２０ボ
ルトとなるようなトランジスタ（以下１型トランジスタ
と称す）が用いられ、そのゲートにはパワーダウン信号
で制御される信号ＣＬが供給される。このようなアドレ
ス選択回路においては、パワーダウン時に全アドレス入
力信号（正及びその反転信号を含む）Ａ，〜Ａｎ及び信
号ＣＬをアース電位近くにすれば、ェンハンスメント型
トランジスタ（Ｅ型トランジスタというが以下単にトラ
ンジスタと称す）５，６がオン、トランジスタ７がオフ
で、また１型トランジスタ４にはほとんど電流が流れず
、従って端子８．１０は“１”レベル、端子９は“０”
レベルとなり、電力消費は１型トランジスタ４のリーク
分のみとなる。
しかしてこのような選択回路では、例えばメモリーセル
アレイの行線と接続される１つの出力端子１０に対して
１つのデコーダ負荷トランジスタ３を必要とするため、
高密化したメモＩＪ一においては選択回路における電力
消費は全体の電力消費のかなりの割合を占める。またＲ
ＯＭのように１トランジスタ／セルで構成できるもので
は、メモリーセルの大ささは非常に小さくなるため、１
つのセルの幅の中に１つのデコーダを納めることはパタ
ーンレイアウト上非常に困難なことであり、しかもこの
パターンレイアウトも大きくなり、チップサイズ縮小の
妨げとなる。本発明は上記実情に鑑みてなされたもので
、アドレス選択の仕方を工夫することにより、低消費電
力でかつチップサイズの縮小化が可能となるアドレス選
択回路を提供しようとするものである。
アレイの行線と接続される１つの出力端子１０に対して
１つのデコーダ負荷トランジスタ３を必要とするため、
高密化したメモＩＪ一においては選択回路における電力
消費は全体の電力消費のかなりの割合を占める。またＲ
ＯＭのように１トランジスタ／セルで構成できるもので
は、メモリーセルの大ささは非常に小さくなるため、１
つのセルの幅の中に１つのデコーダを納めることはパタ
ーンレイアウト上非常に困難なことであり、しかもこの
パターンレイアウトも大きくなり、チップサイズ縮小の
妨げとなる。本発明は上記実情に鑑みてなされたもので
、アドレス選択の仕方を工夫することにより、低消費電
力でかつチップサイズの縮小化が可能となるアドレス選
択回路を提供しようとするものである。
以下第２図を参照して本発明の一実施例を説明する。図
中２１は第１のデコーダ回路、２２は第２のデコーダ回
路、２３はバッファ回路である。デコーダ２１ではＤ型
負荷トランジスタ２４を、出力端２５と電源ＶＣ間に接
続し、Ｅ型トランジスタ２６・〜２６ｉを出力端２５と
例えば接地との間に並列接続し、トランジスタ２４のゲ
ートは出力端２５に接続し、トランジスタ２６・〜２６
ｉのゲートにはアドレス入力Ａ，〜Ａｉを供給する。デ
コーダ２２では、Ｏ型負荷トランジスタ２７を出力端２
８と電源ＶＣ間に接続し、Ｂ型トランジスタ２６Ｍ〜２
６ｎを出力端２８と例えば接地との間に接続し、トラン
ジスタ２７のゲートは出力端２８に接続し、トランジス
タ２６Ｍ〜２６ｎのゲートにはアドレス入力Ａｉ＋，〜
Ａｎを供給する。また電源ＶＣと接地間には、Ｄ型トラ
ンジスタ２９とＢ型トランジスタ３０よりなるィソバー
タを設け、トランジスタ２９のゲートはィンバータ出力
端３１に接続し、トランジスタ３０のゲートは端子２８
に接続する。またバッファ回路２３では、電源ＶＣと出
力端３２との間に１型トランジスタ３３、Ｄ型トランジ
スタ３４を直列接続し、出力端３１，３２間にはＥ型ト
ランジスタ３５を接続する。また電源ＮＣと出力端３６
との間には１型トランジスタ３７、Ｄ型トランジスタ３
８を直列接続し、出力端３６と接地間にはＢ型トランジ
スタ３９を接続する。トランジスタ３５，３７のゲート
は出力端２５に接続し、トランジスタ３８のゲートは出
力端２８１こ接続し、トランジスタ３９のゲートは出力
端３２に接続する。出力端３６は例えばセルアレィの一
つの行線に接続される。次に第２図の回路動作を説明す
る。
中２１は第１のデコーダ回路、２２は第２のデコーダ回
路、２３はバッファ回路である。デコーダ２１ではＤ型
負荷トランジスタ２４を、出力端２５と電源ＶＣ間に接
続し、Ｅ型トランジスタ２６・〜２６ｉを出力端２５と
例えば接地との間に並列接続し、トランジスタ２４のゲ
ートは出力端２５に接続し、トランジスタ２６・〜２６
ｉのゲートにはアドレス入力Ａ，〜Ａｉを供給する。デ
コーダ２２では、Ｏ型負荷トランジスタ２７を出力端２
８と電源ＶＣ間に接続し、Ｂ型トランジスタ２６Ｍ〜２
６ｎを出力端２８と例えば接地との間に接続し、トラン
ジスタ２７のゲートは出力端２８に接続し、トランジス
タ２６Ｍ〜２６ｎのゲートにはアドレス入力Ａｉ＋，〜
Ａｎを供給する。また電源ＶＣと接地間には、Ｄ型トラ
ンジスタ２９とＢ型トランジスタ３０よりなるィソバー
タを設け、トランジスタ２９のゲートはィンバータ出力
端３１に接続し、トランジスタ３０のゲートは端子２８
に接続する。またバッファ回路２３では、電源ＶＣと出
力端３２との間に１型トランジスタ３３、Ｄ型トランジ
スタ３４を直列接続し、出力端３１，３２間にはＥ型ト
ランジスタ３５を接続する。また電源ＮＣと出力端３６
との間には１型トランジスタ３７、Ｄ型トランジスタ３
８を直列接続し、出力端３６と接地間にはＢ型トランジ
スタ３９を接続する。トランジスタ３５，３７のゲート
は出力端２５に接続し、トランジスタ３８のゲートは出
力端２８１こ接続し、トランジスタ３９のゲートは出力
端３２に接続する。出力端３６は例えばセルアレィの一
つの行線に接続される。次に第２図の回路動作を説明す
る。
この回路ではデコーダ２１，２２の選択／非選択の組み
合わせにより、バッファ２３の選ばれ方は以下に示すよ
うに４通りできる。｛１）デコーダ２１，２２共に選択
された場合：端子２５，２８共に“１”、端子３ １は
“０”となるため、端子３２は“０”となる。従って出
力３６はトランジスタ３７，３８を介して電源ＶＣと接
続されて“１”となり、選択状態となる。■ デコーダ
２１が選択、デコーダ２２が非選択の場合：端子２５は
“１”であるが端子２８は“０”、端子３１は“１”と
なり、トランジスタ３５はカットオフするため、端子３
２は“１”となり、出力端３６は“０”となって非選択
状態となる。
合わせにより、バッファ２３の選ばれ方は以下に示すよ
うに４通りできる。｛１）デコーダ２１，２２共に選択
された場合：端子２５，２８共に“１”、端子３ １は
“０”となるため、端子３２は“０”となる。従って出
力３６はトランジスタ３７，３８を介して電源ＶＣと接
続されて“１”となり、選択状態となる。■ デコーダ
２１が選択、デコーダ２２が非選択の場合：端子２５は
“１”であるが端子２８は“０”、端子３１は“１”と
なり、トランジスタ３５はカットオフするため、端子３
２は“１”となり、出力端３６は“０”となって非選択
状態となる。
‘３｝ デコーダ２１が非選択、デコーダ２２が選択さ
れた場合：端子２５が“０”、端子２８が“１”、端子
３１が“０”となり、トランジスタ３５はカットオフす
るため、端子３２は“１”、従って出力端３６は“０”
となり、非選択状態となる。
れた場合：端子２５が“０”、端子２８が“１”、端子
３１が“０”となり、トランジスタ３５はカットオフす
るため、端子３２は“１”、従って出力端３６は“０”
となり、非選択状態となる。
（４｝ デコーダ２１，２２は共に非選択の場合：端子
２５，２８が共に“０”、端子３ １は“１”となり、
端子３２が“１”、トランジスタ３７，３８がオフとな
るため、出力端３６は“０”となり、非選択状態となる
。
２５，２８が共に“０”、端子３ １は“１”となり、
端子３２が“１”、トランジスタ３７，３８がオフとな
るため、出力端３６は“０”となり、非選択状態となる
。
以上の動作をまとめると次表のようになる。
しかしてパワーダウン時（チップ非選択時でパワーを極
小化する時）には、すべてのアドレス入力Ａ，〜Ａｎ（
正信号、反転信号を含む）を“０”、信号ＣＬを“０”
とすれば、端子２５，２８は共に“１”、端子３１は“
０”となり、端子３２は“０”、従って出力端３６は“
１”となり、この選択回路の消費電流は、１型トランジ
スタ３３のリーク分と、Ｄ型トランジスタ２９で流れる
電流のみである。このトランジスタ２９においてもパワ
ーダウンしたい場合には、該トランジスタ２９のドレィ
ンと電源ＶＣとの間にトランジスタ３３のような１型ト
ランジスタを介挿すればよい。第３図は、第２図のアド
レス数ｎ＝６，ｉ＝４とした場合の具体例である。この
場合第１のデコーダ２１の数は公＝断固、第２のデコー
ダ２２の数は汐＝４個、バッファ回路２３及びその出力
端子（行線）は夕＝６４個となるが、第３図では第１の
デコーダ２１１個分について示してある。ここでデコー
ダ２２とバッファ２３は複数個用いるが、それぞれ構成
は対応するので、対応個所には同一符号を用い、適宜添
付のみ変えて童復する説明は省略する。第２図の場合と
相異するのは、バッフア２３，〜２３４のトランジスタ
３４，〜３４４のドレインをすべてトランジスタ３３の
ソースに共通接続していることであるが、この方がレイ
アウト上好都合であり、意味は全く同じである。またこ
の回路における動作波形図の一例を第４図に示す。この
回路の場合、アドレス入力Ａ，，Ａ，〜Ａｉ，ＡｉとＡ
Ｍ，Ａｉ＋，〜Ａｎ，Ａｎの信号選択でバッファ２３・
，２３２，・・・を選択するものである。一般に微細高
密度化されたメモリーでは、デコーダ部で多くのパワー
を消費し、またパターンレイアウトも困難となるが、本
実施例の如き構成とすれば、アドレス選択回路の出力端
子６４個に対し、第１のデコーダ数は１６個と個数が１
′４となり、パワーを低減できると共に、素子数の減少
でパターンレイアウト上も都合が良くなる。
小化する時）には、すべてのアドレス入力Ａ，〜Ａｎ（
正信号、反転信号を含む）を“０”、信号ＣＬを“０”
とすれば、端子２５，２８は共に“１”、端子３１は“
０”となり、端子３２は“０”、従って出力端３６は“
１”となり、この選択回路の消費電流は、１型トランジ
スタ３３のリーク分と、Ｄ型トランジスタ２９で流れる
電流のみである。このトランジスタ２９においてもパワ
ーダウンしたい場合には、該トランジスタ２９のドレィ
ンと電源ＶＣとの間にトランジスタ３３のような１型ト
ランジスタを介挿すればよい。第３図は、第２図のアド
レス数ｎ＝６，ｉ＝４とした場合の具体例である。この
場合第１のデコーダ２１の数は公＝断固、第２のデコー
ダ２２の数は汐＝４個、バッファ回路２３及びその出力
端子（行線）は夕＝６４個となるが、第３図では第１の
デコーダ２１１個分について示してある。ここでデコー
ダ２２とバッファ２３は複数個用いるが、それぞれ構成
は対応するので、対応個所には同一符号を用い、適宜添
付のみ変えて童復する説明は省略する。第２図の場合と
相異するのは、バッフア２３，〜２３４のトランジスタ
３４，〜３４４のドレインをすべてトランジスタ３３の
ソースに共通接続していることであるが、この方がレイ
アウト上好都合であり、意味は全く同じである。またこ
の回路における動作波形図の一例を第４図に示す。この
回路の場合、アドレス入力Ａ，，Ａ，〜Ａｉ，ＡｉとＡ
Ｍ，Ａｉ＋，〜Ａｎ，Ａｎの信号選択でバッファ２３・
，２３２，・・・を選択するものである。一般に微細高
密度化されたメモリーでは、デコーダ部で多くのパワー
を消費し、またパターンレイアウトも困難となるが、本
実施例の如き構成とすれば、アドレス選択回路の出力端
子６４個に対し、第１のデコーダ数は１６個と個数が１
′４となり、パワーを低減できると共に、素子数の減少
でパターンレイアウト上も都合が良くなる。
また第２のデコーダ２２，〜２２４ は適宜セルアレィ
外の周辺部のすき間にレイアウトできるため、デコーダ
ブロツクを小さく形成でき、チップサイズの糠少化に役
立つ。なお本実施例では第２のデコ−ダ数を４個のみと
したが、これはパワー及びレイアウトの都合で決まるも
ので、特に上記個数に制限されるものではない。第５図
は本発明の他の実施例であり、これは、第２のデコーダ
２２の正出力、反転出力はこの図の如く別々のＮＯＲ回
路で得ても意味は全く同じであることを示したものであ
る。
外の周辺部のすき間にレイアウトできるため、デコーダ
ブロツクを小さく形成でき、チップサイズの糠少化に役
立つ。なお本実施例では第２のデコ−ダ数を４個のみと
したが、これはパワー及びレイアウトの都合で決まるも
ので、特に上記個数に制限されるものではない。第５図
は本発明の他の実施例であり、これは、第２のデコーダ
２２の正出力、反転出力はこの図の如く別々のＮＯＲ回
路で得ても意味は全く同じであることを示したものであ
る。
第６図は本発明の更に他の実施例を示すものであり、こ
れはパワーダウン時に出力端子（行線）３６が“０”と
ある場合の例である。
れはパワーダウン時に出力端子（行線）３６が“０”と
ある場合の例である。
即ち第１のデコーダ２１′の負荷トランジスタ２４′の
ドレインと電源ＶＣとの間に、信号ＣＬをゲ−ト入力と
する１型トランジスタ５１を介挿し、バッファ２３′の
ィンバータの負荷トランジスタ３４′のドレィンを直接
電源ＶＣに接続したものである。この回路の読み出し動
作時は、第２図の場合と全く同様である。パワーダウン
時アドレスＡｉ〜Ａｉのすべてを“１”に、Ａｉｍ〜Ａ
ｎのすべてを“０”に、信号ＣＬを“０”とすれば、端
子２５は“０”、端子３２，２８は“１”、出力端子３
６は“０”となる。但しこの場合は、第２図の場合と比
較すると、スビ｝ドは若干遅くなるものである。なお本
発明は上記実施例のみに限定されるものではなく、例え
ば第１、第２のデコーダでバッファ回路を選択したとを
、２個以上のデコーダで選択するようにしてもよい。
ドレインと電源ＶＣとの間に、信号ＣＬをゲ−ト入力と
する１型トランジスタ５１を介挿し、バッファ２３′の
ィンバータの負荷トランジスタ３４′のドレィンを直接
電源ＶＣに接続したものである。この回路の読み出し動
作時は、第２図の場合と全く同様である。パワーダウン
時アドレスＡｉ〜Ａｉのすべてを“１”に、Ａｉｍ〜Ａ
ｎのすべてを“０”に、信号ＣＬを“０”とすれば、端
子２５は“０”、端子３２，２８は“１”、出力端子３
６は“０”となる。但しこの場合は、第２図の場合と比
較すると、スビ｝ドは若干遅くなるものである。なお本
発明は上記実施例のみに限定されるものではなく、例え
ば第１、第２のデコーダでバッファ回路を選択したとを
、２個以上のデコーダで選択するようにしてもよい。
また実施例ではアドレス入力Ａ，〜Ａｉを用いた側を第
１のデコーダ、Ａｉ＋，〜Ａｎを用いた側を第２のデコ
ーダとしたが、その逆の関係としてもよい。またアドレ
ス選択時へ〜Ａｎで２ｎ個のアドレスを全て選択するよ
うにしたが、アドレス数が丁度２ｎ個でない場合（２ｎ
個に満たない）でも本発明を適用できる。また回路素子
例えば負荷素子Ｏ型トランジスタのみでなく、Ｂ型トラ
ンジスタ、１型トランジスタで構成してもよい等、種々
の応用が可能である。以上説明した如く本発明によれば
、デコーダの回路数及び素子数が低減できるため、低電
力化及びパターンレイアウトの微細高密度化が可能とな
るアドレス選択回路が提供できるものである。
１のデコーダ、Ａｉ＋，〜Ａｎを用いた側を第２のデコ
ーダとしたが、その逆の関係としてもよい。またアドレ
ス選択時へ〜Ａｎで２ｎ個のアドレスを全て選択するよ
うにしたが、アドレス数が丁度２ｎ個でない場合（２ｎ
個に満たない）でも本発明を適用できる。また回路素子
例えば負荷素子Ｏ型トランジスタのみでなく、Ｂ型トラ
ンジスタ、１型トランジスタで構成してもよい等、種々
の応用が可能である。以上説明した如く本発明によれば
、デコーダの回路数及び素子数が低減できるため、低電
力化及びパターンレイアウトの微細高密度化が可能とな
るアドレス選択回路が提供できるものである。
第１図は従来のアドレス選択回路図、第２図は本発明の
一実施例の回路図、第３図は同回路を実際の使用に供し
た場合の具体例を示す回路図、第４図は同回路の動作を
示す信号波形図、第５図、第６図は本発明の他の実施例
を示す回路図である。 ２１…・・・第１のデコーダ回路、２２・・・・・・第
２のデコーダ回路、２３…・・・バッファ回路、３６・
・・・・・アドレス選択回路出力端。 第１図 第３図 第２図 第４図 第５図 第６図
一実施例の回路図、第３図は同回路を実際の使用に供し
た場合の具体例を示す回路図、第４図は同回路の動作を
示す信号波形図、第５図、第６図は本発明の他の実施例
を示す回路図である。 ２１…・・・第１のデコーダ回路、２２・・・・・・第
２のデコーダ回路、２３…・・・バッファ回路、３６・
・・・・・アドレス選択回路出力端。 第１図 第３図 第２図 第４図 第５図 第６図
Claims (1)
- １ アドレス入力Ａ＿１〜Ａｎで２＾ｎ個以内のアドレ
ス選択を行なうアドレス選択回路において、少くとも第
１のデコーダ回路と第２のデコーダ回路と前記第１及び
第２のデコーダ回路に接続されるバツフア回路とを具備
し、前記第１、第２のデコーダ回路はそれぞれの電源間
に設けられ、前記第１のデコーダ回路は１〜ｉ個のアド
レス入力（ｎ，ｉは自然数でｉ＜ｎ）で出力論理レベル
を選択し、前記第２のデコーダは“ｉ＋１”〜ｎ個のア
ドレス入力で複数の出力論理の組み合わせを選択し、前
記バツフア回路は前記第１、第２のデコーダ回路出力で
出力が選択されるようにしたことを特徴とするアドレス
選択回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54128392A JPS6032913B2 (ja) | 1979-10-04 | 1979-10-04 | アドレス選択回路 |
| US06/192,203 US4447895A (en) | 1979-10-04 | 1980-09-30 | Semiconductor memory device |
| DE3037130A DE3037130C2 (de) | 1979-10-04 | 1980-10-01 | Adressenbezeichnungsschaltung |
| GB8031956A GB2060303B (en) | 1979-10-04 | 1980-10-03 | Semiconductor memory device |
| US06493605 US4509148B1 (en) | 1979-10-04 | 1983-05-11 | Semiconductor memory device |
| GB08313395A GB2120036B (en) | 1979-10-04 | 1983-05-16 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54128392A JPS6032913B2 (ja) | 1979-10-04 | 1979-10-04 | アドレス選択回路 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62036975A Division JPS63171494A (ja) | 1987-02-20 | 1987-02-20 | アドレス選択回路 |
| JP62291917A Division JPS63276786A (ja) | 1987-11-20 | 1987-11-20 | アドレス選択回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5651085A JPS5651085A (en) | 1981-05-08 |
| JPS6032913B2 true JPS6032913B2 (ja) | 1985-07-31 |
Family
ID=14983667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54128392A Expired JPS6032913B2 (ja) | 1979-10-04 | 1979-10-04 | アドレス選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6032913B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5922287A (ja) * | 1982-07-26 | 1984-02-04 | Nec Corp | メモリ回路 |
| JPS61144790A (ja) * | 1984-12-18 | 1986-07-02 | Sharp Corp | アドレスデコ−ダ回路 |
| DE19929725B4 (de) * | 1999-06-29 | 2011-12-01 | Qimonda Ag | Integrierte Schaltung mit einer Decodereinheit |
-
1979
- 1979-10-04 JP JP54128392A patent/JPS6032913B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5651085A (en) | 1981-05-08 |
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