JPS598910B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS598910B2 JPS598910B2 JP54091339A JP9133979A JPS598910B2 JP S598910 B2 JPS598910 B2 JP S598910B2 JP 54091339 A JP54091339 A JP 54091339A JP 9133979 A JP9133979 A JP 9133979A JP S598910 B2 JPS598910 B2 JP S598910B2
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- JP
- Japan
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- row
- row address
- address buffer
- signal
- circuit
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明はランダムアクセスメモリー（以降ＲＡＭと称す
る）等の半導体記憶装置の回路構成とくに低消費電力の
半導体記憶装置に関するものである。
る）等の半導体記憶装置の回路構成とくに低消費電力の
半導体記憶装置に関するものである。
本発明はスタンバイ時に記憶装置の全てのメモリ・セル
を非選択にするとともに、周辺回路ならびに記憶セル部
分の消費電流を減少せしめることを目的とする。行アド
レス３２、Ｙアドレス３２の行列で構成されるたとえば
１０２４ビットの記憶容量を有するスタティックＲＡＭ
を例に第１図、第２図を用いて従来の記憶装置を説明す
る。
を非選択にするとともに、周辺回路ならびに記憶セル部
分の消費電流を減少せしめることを目的とする。行アド
レス３２、Ｙアドレス３２の行列で構成されるたとえば
１０２４ビットの記憶容量を有するスタティックＲＡＭ
を例に第１図、第２図を用いて従来の記憶装置を説明す
る。
第１図に於いてセンスアンプ回路１に至るデーター線２
、２’ には列アドレス選択デコーダー３の出力信号の
状態に応じて開閉動作する列アドレススイッチ用の多数
のＭＯＳ−ＦＥＴ４を介して複数対（本例に於いては３
２対）のビット線５、５’が接続されている。
、２’ には列アドレス選択デコーダー３の出力信号の
状態に応じて開閉動作する列アドレススイッチ用の多数
のＭＯＳ−ＦＥＴ４を介して複数対（本例に於いては３
２対）のビット線５、５’が接続されている。
更に各々のビット線対に対して行アドレス選択デコーダ
ー６の出力信号に応じて開閉動作する行アドレススイッ
チ用の複数のＭＯＳ−ＦＥＴＴを介して複数個の記憶セ
ル（本例に於いては３２個のフリップフロップ回路）８
が設けられている。前記ビット線には充電用ＭＯＳ−Ｆ
ＥＴ９を付加してある。本実施例構成に依るとＲＡＭの
非使用時（以下チップ非選択時と述べる）に於いても常
に行アドレスのいずれかが選択され、ｌ行３２個の記憶
セルがビット線に接続されている。
ー６の出力信号に応じて開閉動作する行アドレススイッ
チ用の複数のＭＯＳ−ＦＥＴＴを介して複数個の記憶セ
ル（本例に於いては３２個のフリップフロップ回路）８
が設けられている。前記ビット線には充電用ＭＯＳ−Ｆ
ＥＴ９を付加してある。本実施例構成に依るとＲＡＭの
非使用時（以下チップ非選択時と述べる）に於いても常
に行アドレスのいずれかが選択され、ｌ行３２個の記憶
セルがビット線に接続されている。
この為、電源端子１００→充電用ＭＯＳ−ＦＥＴ９→被
選択行アドレスの行アドレススイッチ用ＭＯＳ−ＦＥＴ
Ｔフリップフロップの駆動用ＭＯＳ一ＦＥＴＩＯを経路
とする電流経路が常に存在し、スタティックＲＡＭの消
費電力の増大をきたしている。従来のスタティックＲＡ
Ｍのチップ非選択時の消費電流は、アドレスバッファ回
路、アドレスデコーター回路、記憶セル部でそれぞれ全
体の３０％，３０％，１０％程度であ板残り３０％程度
をセンスアンプ等の回路部分で消費している。
選択行アドレスの行アドレススイッチ用ＭＯＳ−ＦＥＴ
Ｔフリップフロップの駆動用ＭＯＳ一ＦＥＴＩＯを経路
とする電流経路が常に存在し、スタティックＲＡＭの消
費電力の増大をきたしている。従来のスタティックＲＡ
Ｍのチップ非選択時の消費電流は、アドレスバッファ回
路、アドレスデコーター回路、記憶セル部でそれぞれ全
体の３０％，３０％，１０％程度であ板残り３０％程度
をセンスアンプ等の回路部分で消費している。
即ち、チップ俳選択時においても記憶セル部分分に１０
％近くが消費されている。上記問題を回避する為にチツ
プ非選択時にはいずれの行アドレス選択レコーダの出力
もロウレベルにして行スイツチ用ＭＯＳＦＥＴをオフし
前述の電流経路を遮断する回路構成が提案されている。
％近くが消費されている。上記問題を回避する為にチツ
プ非選択時にはいずれの行アドレス選択レコーダの出力
もロウレベルにして行スイツチ用ＭＯＳＦＥＴをオフし
前述の電流経路を遮断する回路構成が提案されている。
第２図イはこのことにもとづいてなされたＲＡＭの行デ
コーダ回路の構成を示し、同口はその各デコーダーの回
路図を示す。すなわち、コントロール回路１１に依つて
外部より入力されるチツプ非選択信号σ茗が処理され、
チツプ選択信号σ百７が生成される。
コーダ回路の構成を示し、同口はその各デコーダーの回
路図を示す。すなわち、コントロール回路１１に依つて
外部より入力されるチツプ非選択信号σ茗が処理され、
チツプ選択信号σ百７が生成される。
行アドレス選択デコーダー１２にはそれぞれパワーダウ
ン用ＭＯＳ−ＦＥＴｌ３が付加され、ＦＥＴｌ３はＵＰ
で制御される。チツプ選択状態に於いてはζｒがロウベ
ルでありＦＥＴｌ３はオフして卦ｂ行アドレスデコーダ
ーは通常の動作を行ない３２行のうちの一行の行アドレ
スを選択する。次にチツプ非選択の状態に於いてはＵマ
が一・イレベルになｂパワーダウン用ＭＯＳ−ＦＥＴ
ｌ３がオンにな虱全ての行アドレス選択デコーダー出力
をロウレベルにする。即ちいずれの行アドレススイツチ
用ＭＯＳＦＥＴもオフするので前述の電流経路を遮断す
る。本構成に依るとＭＯＳＦＥＴｌ３の付加によりチツ
ブ非選択状態に於ける前述の電流系路を遮断する事が可
能となｂ、前述の記憶セル部で消費される電流を零とす
ることができるが、次の問題がある。
ン用ＭＯＳ−ＦＥＴｌ３が付加され、ＦＥＴｌ３はＵＰ
で制御される。チツプ選択状態に於いてはζｒがロウベ
ルでありＦＥＴｌ３はオフして卦ｂ行アドレスデコーダ
ーは通常の動作を行ない３２行のうちの一行の行アドレ
スを選択する。次にチツプ非選択の状態に於いてはＵマ
が一・イレベルになｂパワーダウン用ＭＯＳ−ＦＥＴ
ｌ３がオンにな虱全ての行アドレス選択デコーダー出力
をロウレベルにする。即ちいずれの行アドレススイツチ
用ＭＯＳＦＥＴもオフするので前述の電流経路を遮断す
る。本構成に依るとＭＯＳＦＥＴｌ３の付加によりチツ
ブ非選択状態に於ける前述の電流系路を遮断する事が可
能となｂ、前述の記憶セル部で消費される電流を零とす
ることができるが、次の問題がある。
即ちチツブ選択信号６『は行アドレス選択デコーダーそ
れぞれ（本例に於いては３２個）に付加したパワーダウ
ン用ＭＯＳ−ＦＥＴｌ３を駆動する必要があり、前記コ
ントロール回路１１の６Ｉ信号発生回路の負荷容量はゲ
ート数に比例して大きくなる。この為ζＰ信号発生回路
の出力回路のＭＯＳ−ＦＥＴの相互コンダクタンスを大
にし、大電流を供給する必要があるため所望する低消費
電力化を実現できない。即ち、前述の記憶セル部での消
費電流をなくす為に２σｐ信号発生回路で大電流を必要
とし、トータル電流は減らすことはできない。尚、この
問題は記憶容量が大きくなるにつれ行アドレス選択デコ
・−ダ一の数が増大するため、ＣＳ″信号発生回路の負
荷容量が大きくなＤ、益々大きな問題となる。本発明は
かかる問題の検討に鑑み、パワーダウン用回路の構成を
大陽に簡略化するとともに全体的により一層の低消費電
力化を推進するものである。
れぞれ（本例に於いては３２個）に付加したパワーダウ
ン用ＭＯＳ−ＦＥＴｌ３を駆動する必要があり、前記コ
ントロール回路１１の６Ｉ信号発生回路の負荷容量はゲ
ート数に比例して大きくなる。この為ζＰ信号発生回路
の出力回路のＭＯＳ−ＦＥＴの相互コンダクタンスを大
にし、大電流を供給する必要があるため所望する低消費
電力化を実現できない。即ち、前述の記憶セル部での消
費電流をなくす為に２σｐ信号発生回路で大電流を必要
とし、トータル電流は減らすことはできない。尚、この
問題は記憶容量が大きくなるにつれ行アドレス選択デコ
・−ダ一の数が増大するため、ＣＳ″信号発生回路の負
荷容量が大きくなＤ、益々大きな問題となる。本発明は
かかる問題の検討に鑑み、パワーダウン用回路の構成を
大陽に簡略化するとともに全体的により一層の低消費電
力化を推進するものである。
本発明による半導体記憶装置の一実施例を３２×３２の
行列よシなる１０２４ビツトＲＡＭを例に第３図を用い
て説明する。
行列よシなる１０２４ビツトＲＡＭを例に第３図を用い
て説明する。
第３図はＮチヤンネルＥ／ＤＭＯＳ構成のスタスィツク
ＲＡＭの、行アドレス選択デコーダー回路、及び該デコ
ーダー回路に接続される行アドレス・バツフア回路の一
部を示すものである。まず、チツプ選択時にはコントロ
ール回路（図示せず）よシのチツプ選択信号ＣＳ′は・
・イレベルであわ、パワーダウン用スイツチ素子である
ＭＯＳ−ＦＥＴ２３はオンしている。
ＲＡＭの、行アドレス選択デコーダー回路、及び該デコ
ーダー回路に接続される行アドレス・バツフア回路の一
部を示すものである。まず、チツプ選択時にはコントロ
ール回路（図示せず）よシのチツプ選択信号ＣＳ′は・
・イレベルであわ、パワーダウン用スイツチ素子である
ＭＯＳ−ＦＥＴ２３はオンしている。
ＮＯＲゲートから成る行アドレス選択デコーダー回路２
１，２１′に接続された行アドレスバツフア一回路２２
，２２′には行アドレス入力信号ＡＯ，Ａｌ・・・・・
・がそれぞれに入力され、行アドレス入力信号と同相の
Ａ。，ａｌ・・・・・・及び逆相のＩ。，Ｔｉ，ｌ・・
・・・・を各々出力する。更にアドレスバツフア一回路
２２，２２′の相補のアドレスバツフア一出力信号Ａ。
，ａｌ，・・・・・・及びＩ。，・・・・・・は所望の
行アドレス選択信号Ｘ。，Ｘｌ・・・・・・を生成する
為に行アドレス選択デコーダー回路２１，２１ｆの入力
端子に相補アドレスバツフア一出力信号のいずれか一方
が適宜接続されている。かくしてデコーダー回路２１，
２１′はそれぞれ３２行の行アドレスのうちｑ准一の行
アドレス選沢を行なう。ここで第３図ではパワーダウン
用ＭＯＳＦＥＴは、アドレスバツフア回路２２，２２′
のアース側端子（本実施例ではソース側）に設けられ、
行アドレス選択デコーダー２１，２１５には相補アドレ
スバツフア一出力信号のいずれか一方が入力される形式
のデコーダ回路の採用により、第２図で述べたパワーダ
ウン用ＭＯＳ．ＦＥＴは一切付加されず、従つてＶ『信
号の供給も不要となシ、パワーダウン用ＭＯＳ．ＦＥＴ
の数を減少させすなわち低消費電力化が図れている。尚
、パワーダウン用ＭＯＳＦＥＴをソース側に設けるのは
、電源側に設けることによる基板バイアス効果によるス
イツチング特性の劣化を防ぐ為である。
１，２１′に接続された行アドレスバツフア一回路２２
，２２′には行アドレス入力信号ＡＯ，Ａｌ・・・・・
・がそれぞれに入力され、行アドレス入力信号と同相の
Ａ。，ａｌ・・・・・・及び逆相のＩ。，Ｔｉ，ｌ・・
・・・・を各々出力する。更にアドレスバツフア一回路
２２，２２′の相補のアドレスバツフア一出力信号Ａ。
，ａｌ，・・・・・・及びＩ。，・・・・・・は所望の
行アドレス選択信号Ｘ。，Ｘｌ・・・・・・を生成する
為に行アドレス選択デコーダー回路２１，２１ｆの入力
端子に相補アドレスバツフア一出力信号のいずれか一方
が適宜接続されている。かくしてデコーダー回路２１，
２１′はそれぞれ３２行の行アドレスのうちｑ准一の行
アドレス選沢を行なう。ここで第３図ではパワーダウン
用ＭＯＳＦＥＴは、アドレスバツフア回路２２，２２′
のアース側端子（本実施例ではソース側）に設けられ、
行アドレス選択デコーダー２１，２１５には相補アドレ
スバツフア一出力信号のいずれか一方が入力される形式
のデコーダ回路の採用により、第２図で述べたパワーダ
ウン用ＭＯＳ．ＦＥＴは一切付加されず、従つてＶ『信
号の供給も不要となシ、パワーダウン用ＭＯＳ．ＦＥＴ
の数を減少させすなわち低消費電力化が図れている。尚
、パワーダウン用ＭＯＳＦＥＴをソース側に設けるのは
、電源側に設けることによる基板バイアス効果によるス
イツチング特性の劣化を防ぐ為である。
次にチツプ非選択の状態に於いてはコントロール回路よ
り出力されるＣＳ′信号はロウレベルとなり、パワーダ
ウン用ＭＯＳ−ＦＥＴ２３がオフする為に、アドレス入
力データーＡＯに拘わらず、ＡＯ，ａＯは共にハイレベ
ルとなる。
り出力されるＣＳ′信号はロウレベルとなり、パワーダ
ウン用ＭＯＳ−ＦＥＴ２３がオフする為に、アドレス入
力データーＡＯに拘わらず、ＡＯ，ａＯは共にハイレベ
ルとなる。
ここでパワーダウン用ＭＯＳ−ＦＥＴ２３及びＣＳ５信
号は全て（行アドレスの数が例えば３２であれば５ケ）
の行アドレスバツフア一回路２１，２１′に供給されて
卦り、すべての行アドレス選択デコーダー回路２１，２
１′への全入力信号は・・イレベルとなる。従つて全て
の行アドレス選択デコーダー出力はロウレベルになるた
め、行アドレススイツチ用ＭＯＳ−ＦＥＴ７はオフされ
、いずねの行アドレスをも選択する事はない。以上に依
り、前述した電流系路を遮断することができる。
号は全て（行アドレスの数が例えば３２であれば５ケ）
の行アドレスバツフア一回路２１，２１′に供給されて
卦り、すべての行アドレス選択デコーダー回路２１，２
１′への全入力信号は・・イレベルとなる。従つて全て
の行アドレス選択デコーダー出力はロウレベルになるた
め、行アドレススイツチ用ＭＯＳ−ＦＥＴ７はオフされ
、いずねの行アドレスをも選択する事はない。以上に依
り、前述した電流系路を遮断することができる。
又、第３図に示す例ではチツブ非選択信号によつてパワ
ーダウン用ＭＯＳ−ＦＥＴ２３がオフすれば行アドレス
バツフア回路２２，２２５は電源からの電流経路が遮断
されるためチツブ非選択時には消費電流はゼロとな勺電
源端子１００からの消費電源がゼロとなることとあいま
つて低消費電力ＲＡＭが実現できる。ＣＳ″信号発生回
路に於ける消費電力の増加は、パワーダウン用ＭＯＳＦ
ＥＴの低減により５／３２となる。実際には配線に要す
る面積が大幅に減するため５／３２よりはるかに小さく
する事が可能となる。第４図は行アドレスバツフア回路
４２，４２５を別のロジツク回路で構成した例を示す。
ーダウン用ＭＯＳ−ＦＥＴ２３がオフすれば行アドレス
バツフア回路２２，２２５は電源からの電流経路が遮断
されるためチツブ非選択時には消費電流はゼロとな勺電
源端子１００からの消費電源がゼロとなることとあいま
つて低消費電力ＲＡＭが実現できる。ＣＳ″信号発生回
路に於ける消費電力の増加は、パワーダウン用ＭＯＳＦ
ＥＴの低減により５／３２となる。実際には配線に要す
る面積が大幅に減するため５／３２よりはるかに小さく
する事が可能となる。第４図は行アドレスバツフア回路
４２，４２５を別のロジツク回路で構成した例を示す。
このロジツクではチツプ非選択時の出力信号ＡＯ，′Ｒ
ｊ，ａｌｌａｌ・・・・・・は全てロウレベルになる。
従つて行アドレス選択デコーダ回路は４１，４１５に示
すようにＮＡＮＤとインバータの直列接続された構成と
し、ＮＡＮＤへの入力が全てロウレベルになつた場合に
行アドレス選択信号Ｘ。，Ｘｌ・・・・・・がロウレベ
ルになるように配慮しなければならない。第４図のロジ
ツクを相補型ＭＯＳＦＥＴで構成すれば行アドレスバツ
フア回路及び行アドレス選択デコーダ回路４１，４１ｆ
の直流電流消費はゼロであ仄低消費電力ＲＡＭが実現で
きる。本発明に依るＲＡＭは、アドレスバツフア一回路
の相補出力のいずれか一方を入力とするアドレス選択デ
コーダを用いているため、チツプ非選択時に於ける行ア
ドレス選択デコーダの全ての出力をロウレベル又はハイ
レベルにする為の手段としてのパワーダウン用ＭＯＳ−
ＦＥＴを行アドレス選択デコーダー回路それぞれに付加
する必要がなく、チツブ非選択信号を行アドレスバツフ
ア回路に印加するため、第３図を例にとれば行アドレス
の入力数に等しいＭＯＳＦＥＴを付加すればよい。
ｊ，ａｌｌａｌ・・・・・・は全てロウレベルになる。
従つて行アドレス選択デコーダ回路は４１，４１５に示
すようにＮＡＮＤとインバータの直列接続された構成と
し、ＮＡＮＤへの入力が全てロウレベルになつた場合に
行アドレス選択信号Ｘ。，Ｘｌ・・・・・・がロウレベ
ルになるように配慮しなければならない。第４図のロジ
ツクを相補型ＭＯＳＦＥＴで構成すれば行アドレスバツ
フア回路及び行アドレス選択デコーダ回路４１，４１ｆ
の直流電流消費はゼロであ仄低消費電力ＲＡＭが実現で
きる。本発明に依るＲＡＭは、アドレスバツフア一回路
の相補出力のいずれか一方を入力とするアドレス選択デ
コーダを用いているため、チツプ非選択時に於ける行ア
ドレス選択デコーダの全ての出力をロウレベル又はハイ
レベルにする為の手段としてのパワーダウン用ＭＯＳ−
ＦＥＴを行アドレス選択デコーダー回路それぞれに付加
する必要がなく、チツブ非選択信号を行アドレスバツフ
ア回路に印加するため、第３図を例にとれば行アドレス
の入力数に等しいＭＯＳＦＥＴを付加すればよい。
即ち従来３２個のゲートを要していたのに５ケのゲート
で良い。これに依つてＣＳｆ信号を供給する為のコント
ロール回路のＣＳ′信号発生回路負荷容量は従来の５／
３２以下に減るためＣＳｆ発生回路の出力ＭＯＳ−ＦＥ
Ｔの相互コンダクタンスは従来の５／３２以下でよく、
低消費電力の半導体記憶装置を得ることができる。又、
第３図に示すようにアドレスバツフア回路のソース側端
子に設けたパワーダウン用ＭＯＳＦＥＴにより行アドレ
スバッフア回路の直流消費電流をゼロにすることが可能
となｖ、基板バイアス効果によるスイツチング特性を劣
化させることなく、一層の低消費電力化が実現できる。
尚、本発明の実施例では列アドレス選択デコーダーには
触れなかつたが、同様な回路構成によ勺チツプ非選択時
には列アドレスイツチ用ＭＯＳＦＥＴ４に印加する信号
を全てロウレベルにして記憶セルの非選択をより完全に
することができる。
で良い。これに依つてＣＳｆ信号を供給する為のコント
ロール回路のＣＳ′信号発生回路負荷容量は従来の５／
３２以下に減るためＣＳｆ発生回路の出力ＭＯＳ−ＦＥ
Ｔの相互コンダクタンスは従来の５／３２以下でよく、
低消費電力の半導体記憶装置を得ることができる。又、
第３図に示すようにアドレスバツフア回路のソース側端
子に設けたパワーダウン用ＭＯＳＦＥＴにより行アドレ
スバッフア回路の直流消費電流をゼロにすることが可能
となｖ、基板バイアス効果によるスイツチング特性を劣
化させることなく、一層の低消費電力化が実現できる。
尚、本発明の実施例では列アドレス選択デコーダーには
触れなかつたが、同様な回路構成によ勺チツプ非選択時
には列アドレスイツチ用ＭＯＳＦＥＴ４に印加する信号
を全てロウレベルにして記憶セルの非選択をより完全に
することができる。
以上のように、本発明は簡略な素子数の少ない構成で半
導体記憶装置の周辺回路ならびに記憶セル部のパワーダ
ウンを容易かつ性能的な劣化を生じることなく実現する
ことができ、半導体記憶装置の低消費電力化に大きく寄
与するものである。
導体記憶装置の周辺回路ならびに記憶セル部のパワーダ
ウンを容易かつ性能的な劣化を生じることなく実現する
ことができ、半導体記憶装置の低消費電力化に大きく寄
与するものである。
第１図は従来のＲＡＭの回路構成図、第２図イは従来例
ＲＡＭの行デコーダー回路図、同口はそのデコーダーの
回路図、第３図、第４図はそれぞれ本発明の実施例にか
かるＲＡＭの行アドレス選択デコーダ、バツフア回路の
部分回路図である。 ２１，２１５，４１，４１５・・・・・・行アドレス選
択デコーダー回路、２２，２２５，４２，４２′・・・
・・・行ドレスバツフア一回路、２３・・・・・・パワ
ーダウン用ＭＯＳ−ＦＥＴ，ＡＯ，Ａｌ・・・・・・行
アドレス入力信号、ＡＯ，百τ，Ａｌ，Ｉ了・・・・・
・行アドレスバツフア出力信号、ＣＳｆ・・・・・・チ
ップ選択信号。
ＲＡＭの行デコーダー回路図、同口はそのデコーダーの
回路図、第３図、第４図はそれぞれ本発明の実施例にか
かるＲＡＭの行アドレス選択デコーダ、バツフア回路の
部分回路図である。 ２１，２１５，４１，４１５・・・・・・行アドレス選
択デコーダー回路、２２，２２５，４２，４２′・・・
・・・行ドレスバツフア一回路、２３・・・・・・パワ
ーダウン用ＭＯＳ−ＦＥＴ，ＡＯ，Ａｌ・・・・・・行
アドレス入力信号、ＡＯ，百τ，Ａｌ，Ｉ了・・・・・
・行アドレスバツフア出力信号、ＣＳｆ・・・・・・チ
ップ選択信号。
Claims (1)
- １ アドレス信号と、チップ選択又はチップ非選択信号
が入力され相補のアドレスバッファ信号を出力する複数
の行又は列アドレスバッファ回路と、行列状に配置され
た記憶セルと、前記アドレスバッファ回路の相互のアド
レスバッファ信号の一方が入力され、前記記憶セル内の
行又は列スイッチ素子を制御する複数の行又は列アドレ
ス選択デコーダー回路とを有し、前記行又は列アドレス
バッファ回路内に、前記チップ非選択信号の入力時にオ
フとなるパワーダウン用スイッチ素子を前記アドレスバ
ッファ回路内のアース側端子に設け、前記チップ非選択
信号入力時に、前記複数のアドレスバッファ回路の出力
を全て同一出力信号とし、前記同一出力信号を前記複数
の行又は列デコーダー回路に入力して、前記複数の行又
は列デコーダー回路から同一の出力信号を発生させ、前
記す記すべての行又は列スイッチ素子を遮断することを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54091339A JPS598910B2 (ja) | 1979-07-18 | 1979-07-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54091339A JPS598910B2 (ja) | 1979-07-18 | 1979-07-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5616991A JPS5616991A (en) | 1981-02-18 |
| JPS598910B2 true JPS598910B2 (ja) | 1984-02-28 |
Family
ID=14023656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54091339A Expired JPS598910B2 (ja) | 1979-07-18 | 1979-07-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598910B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH049878B2 (ja) * | 1987-01-24 | 1992-02-21 | ||
| JPH0429516U (ja) * | 1990-07-06 | 1992-03-10 | ||
| JPH04121915U (ja) * | 1991-04-09 | 1992-10-30 | 株式会社椿本チエイン | オーバーヘツドコンベヤの搬送物保護構造 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10238895C5 (de) * | 2002-08-24 | 2009-04-30 | Sec Ship's Equipment Centre Bremen Gmbh | Kuppelstück zum Verbinden zweier übereinander gestapelter Container, Anordnung übereinander gestapelter Container und Verfahren zum Verbinden übereinander gestapelter Container mit solchen Kuppelstücken |
-
1979
- 1979-07-18 JP JP54091339A patent/JPS598910B2/ja not_active Expired
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH049878B2 (ja) * | 1987-01-24 | 1992-02-21 | ||
| JPH0429516U (ja) * | 1990-07-06 | 1992-03-10 | ||
| JPH04121915U (ja) * | 1991-04-09 | 1992-10-30 | 株式会社椿本チエイン | オーバーヘツドコンベヤの搬送物保護構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5616991A (en) | 1981-02-18 |
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