JPS6318279B2 - - Google Patents
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- JPS6318279B2 JPS6318279B2 JP3212581A JP3212581A JPS6318279B2 JP S6318279 B2 JPS6318279 B2 JP S6318279B2 JP 3212581 A JP3212581 A JP 3212581A JP 3212581 A JP3212581 A JP 3212581A JP S6318279 B2 JPS6318279 B2 JP S6318279B2
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- JP
- Japan
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- sense amplifier
- bit line
- psa
- transistor
- output
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- 230000015654 memory Effects 0.000 claims description 11
- 230000006870 function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 239000000969 carrier Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000010187 selection method Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/24—Bit-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
Description
【発明の詳細な説明】
本発明は大容量の読出し専用メモリ（ROM）
に係り、特にその出力方式に関する。
に係り、特にその出力方式に関する。
第１図はROMの一般的な回路形式を示し、
RDはローデコーダ、W1〜Wmはワード線、CA
は8n×ｍビツトのセルアレイ、MCはメモリセ
ル、BLはビツト線、CDはコラムデコーダ、C1〜
Coはその出力線、SAはセンスアンプ、OBは出
力バツフア、O1〜O8は８ビツト並列出力データ
である。メモリセル（本例ではMOSトランジス
タ）MCの導通、非導通即ち記憶情報の“１”、
“０”は、マスクROMでは、例えばビツト線BL
とセルMCのドレインとの接続の有無をコンタク
トスルーホールで決め、またはEPROMならフロ
ーテイングゲートに電気的にキヤリアを注入して
セルMCの閾値を変化させたりして行なう。
RDはローデコーダ、W1〜Wmはワード線、CA
は8n×ｍビツトのセルアレイ、MCはメモリセ
ル、BLはビツト線、CDはコラムデコーダ、C1〜
Coはその出力線、SAはセンスアンプ、OBは出
力バツフア、O1〜O8は８ビツト並列出力データ
である。メモリセル（本例ではMOSトランジス
タ）MCの導通、非導通即ち記憶情報の“１”、
“０”は、マスクROMでは、例えばビツト線BL
とセルMCのドレインとの接続の有無をコンタク
トスルーホールで決め、またはEPROMならフロ
ーテイングゲートに電気的にキヤリアを注入して
セルMCの閾値を変化させたりして行なう。
第２図は具体例で、ｎ本のビツト線BLを直接
デコードする方式である。ｎ本のビツト線BLに
はそれぞれスイツチングゲートG1〜Gnが接続さ
れ、これらの１つがコラムデコーダCDにより選
択され、選択ビツト線の電位従つてデータがセン
スアンプSA、出力バツフアOBを通して出力され
る。ROMのメモリセルは一般にスイツチの役割
しか果さないから、センスアンプ側にデータバス
線とビツト線をＨ（ハイ）レベルにプルアツプす
るロード素子（図示しない）を設け、選択ワード
線はＨ（ハイ）レベルにし、選択ビツト線がＨレ
ベルのまゝか（セルがオフ状態なので）、オン状
態のセルによりＬレベルへ落されるかにより記憶
情報の読出しが行なわれる。かゝるROMでは小
容量のものではｎ＝８〜16程度であるからデータ
バスDBの負荷容量はさほど大きくなく、図示の
直接デコード方式でも格別問題はない。しかし、
大容量ROMではビツト線数が大（ｎ＝32以上）
で、スイツチングゲートG1，G2……のデイメン
ジヨンが比較的大きいことからデータバス線の負
荷が重く、しかも大容量メモリでは素子のサイズ
が小さくなつてセルの電流駆動能力が低下するの
で、直接デコード方式ではデータバスおよびビツ
ト線のプルアツプ及びプルダウンが迅速に行なわ
れず、高速動作が困難となる。またビツト線数ｎ
に比例してコラムデコーダCDの個数が増え、構
成が複雑になるので、チツプ内のレイアウトにも
問題が生ずる。
デコードする方式である。ｎ本のビツト線BLに
はそれぞれスイツチングゲートG1〜Gnが接続さ
れ、これらの１つがコラムデコーダCDにより選
択され、選択ビツト線の電位従つてデータがセン
スアンプSA、出力バツフアOBを通して出力され
る。ROMのメモリセルは一般にスイツチの役割
しか果さないから、センスアンプ側にデータバス
線とビツト線をＨ（ハイ）レベルにプルアツプす
るロード素子（図示しない）を設け、選択ワード
線はＨ（ハイ）レベルにし、選択ビツト線がＨレ
ベルのまゝか（セルがオフ状態なので）、オン状
態のセルによりＬレベルへ落されるかにより記憶
情報の読出しが行なわれる。かゝるROMでは小
容量のものではｎ＝８〜16程度であるからデータ
バスDBの負荷容量はさほど大きくなく、図示の
直接デコード方式でも格別問題はない。しかし、
大容量ROMではビツト線数が大（ｎ＝32以上）
で、スイツチングゲートG1，G2……のデイメン
ジヨンが比較的大きいことからデータバス線の負
荷が重く、しかも大容量メモリでは素子のサイズ
が小さくなつてセルの電流駆動能力が低下するの
で、直接デコード方式ではデータバスおよびビツ
ト線のプルアツプ及びプルダウンが迅速に行なわ
れず、高速動作が困難となる。またビツト線数ｎ
に比例してコラムデコーダCDの個数が増え、構
成が複雑になるので、チツプ内のレイアウトにも
問題が生ずる。
第３図および第４図はこれらの点を改善するた
めに、ビツト線を複数のブロツクに分けたもので
ある。第３図の例はｎ本のビツト線BLをｌ本ず
つのl′群に分け（ｌ×l′＝ｎ）、第１コラムデコー
ダCD1の出力Cn1〜Colにより、先ずコラムブロツ
クCB1〜CBl′で共通位置にある各１本の、全体で
l′本のビツト線を選択し、それを第２コラムデコ
ーダCD2で更にデコードしてその１本を選択す
る。具体的にはデコーダCD2の出力Cb1〜Cbl′でゲ
ートG1〜Gl′の１つだけをオンにし、センスアン
プSAへはデータバスDBを介してｎ本のビツト線
のうちの１本が接続されるようにする。第４図の
例は、第３図の第２コラムデコーダCD2とゲート
G1〜Gl′に代えてナンドまたはアンドゲートNA1
〜NAl′を設け、ここにコラムアドレスバツフア
出力Ac1，c1，……Acl″，cl″を与えるようにし
たものである。こゝで、コラムアドレス信号のビ
ツト数l″は2l″＝l′である。
めに、ビツト線を複数のブロツクに分けたもので
ある。第３図の例はｎ本のビツト線BLをｌ本ず
つのl′群に分け（ｌ×l′＝ｎ）、第１コラムデコー
ダCD1の出力Cn1〜Colにより、先ずコラムブロツ
クCB1〜CBl′で共通位置にある各１本の、全体で
l′本のビツト線を選択し、それを第２コラムデコ
ーダCD2で更にデコードしてその１本を選択す
る。具体的にはデコーダCD2の出力Cb1〜Cbl′でゲ
ートG1〜Gl′の１つだけをオンにし、センスアン
プSAへはデータバスDBを介してｎ本のビツト線
のうちの１本が接続されるようにする。第４図の
例は、第３図の第２コラムデコーダCD2とゲート
G1〜Gl′に代えてナンドまたはアンドゲートNA1
〜NAl′を設け、ここにコラムアドレスバツフア
出力Ac1，c1，……Acl″，cl″を与えるようにし
たものである。こゝで、コラムアドレス信号のビ
ツト数l″は2l″＝l′である。
これら第２図〜第４図の回路に共通する点は、
そのデコード方式に差はあつても、１本のビツト
線をデータバス線DBへ接続し、これらをセンス
アンプSAのロード素子でプルアツプする点であ
る。従つて、センスアンプSAから見たデータバ
ス線DB側の負荷が重い場合には読出し動作の高
速化は図れない。
そのデコード方式に差はあつても、１本のビツト
線をデータバス線DBへ接続し、これらをセンス
アンプSAのロード素子でプルアツプする点であ
る。従つて、センスアンプSAから見たデータバ
ス線DB側の負荷が重い場合には読出し動作の高
速化は図れない。
本発明はこの点を更に改善するもので、その特
徴とするところは多数のビツト線を複数の群に分
割して第１、第２のコラムデコーダにより群選択
および群内ビツト線選択を行なうようにした読出
し専用メモリにおいて、各ビツト線群に対してデ
コード機能を有する複数のプリセンスアンプを設
け、また該複数のプリセンスアンプの出力をに受
けるメインセンスアンプを設け、選択されたプリ
センスアンプのロード素子で対応するビツト線群
をプルアツプするようにしてなる点にある。以下
図示の実施例を参照しながらこれを詳細に説明す
る。
徴とするところは多数のビツト線を複数の群に分
割して第１、第２のコラムデコーダにより群選択
および群内ビツト線選択を行なうようにした読出
し専用メモリにおいて、各ビツト線群に対してデ
コード機能を有する複数のプリセンスアンプを設
け、また該複数のプリセンスアンプの出力をに受
けるメインセンスアンプを設け、選択されたプリ
センスアンプのロード素子で対応するビツト線群
をプルアツプするようにしてなる点にある。以下
図示の実施例を参照しながらこれを詳細に説明す
る。
第５図は本発明の一実施例を示すブロツク図で
第３図と同一部分には同一符号が付してある。本
例は第３図のゲートG1〜Gl′部分を、デコード機
能を有するプリセンスアンプPSA1〜PSAl″に置
き換えたものである。第６図は具体例で、コラム
ブロツクCB1およびプリセンスアンプPSA1部分
を示したものである。コラムブロツクCB1は、ブ
ロツク内ビツト線数に応じたMOSトランジスタ
Q1，Q2，……を有し、これらの１つが第１コラ
ムデコーダCD1の出力で選択される。プリセンス
アンプPSA1は、アンド回路ANDおよびノア回路
NORからなり、それらの入力Ac1〜Acl″と、c1
〜cl″は逆相である。なおこれらの入力の選択の
仕方はデコーダにおけるそれと同様であり、正、
逆相とはアンド回路のトランジスタへの入力とノ
ア回路のトランジスタへの入力とは互いに逆相で
あることを示す。従つてアンド回路ANDの入力
Ac1〜Acl″が全てＨレベルの時、ノア回路NORの
入力Ac1〜Acl″は全てＬレベルとなり、この時ト
ランジスタQ11〜Q1l″は全てオン、トランジスタ
Q21〜Q2l″が全てオフとなり、ビツト線はプルア
ツプされ、選択されたセルが導通していれば該ビ
ツト線はＬレベルへ落され、メインセンスアンプ
MSAのトランジスタQ31の入力がＬ、また該セル
が非導通であれば該入力がＨとなり、前者の場合
トランジスタQ31はオフ、出力はＨ、後者の場合
Q31はオン、出力はＬとなる。
第３図と同一部分には同一符号が付してある。本
例は第３図のゲートG1〜Gl′部分を、デコード機
能を有するプリセンスアンプPSA1〜PSAl″に置
き換えたものである。第６図は具体例で、コラム
ブロツクCB1およびプリセンスアンプPSA1部分
を示したものである。コラムブロツクCB1は、ブ
ロツク内ビツト線数に応じたMOSトランジスタ
Q1，Q2，……を有し、これらの１つが第１コラ
ムデコーダCD1の出力で選択される。プリセンス
アンプPSA1は、アンド回路ANDおよびノア回路
NORからなり、それらの入力Ac1〜Acl″と、c1
〜cl″は逆相である。なおこれらの入力の選択の
仕方はデコーダにおけるそれと同様であり、正、
逆相とはアンド回路のトランジスタへの入力とノ
ア回路のトランジスタへの入力とは互いに逆相で
あることを示す。従つてアンド回路ANDの入力
Ac1〜Acl″が全てＨレベルの時、ノア回路NORの
入力Ac1〜Acl″は全てＬレベルとなり、この時ト
ランジスタQ11〜Q1l″は全てオン、トランジスタ
Q21〜Q2l″が全てオフとなり、ビツト線はプルア
ツプされ、選択されたセルが導通していれば該ビ
ツト線はＬレベルへ落され、メインセンスアンプ
MSAのトランジスタQ31の入力がＬ、また該セル
が非導通であれば該入力がＨとなり、前者の場合
トランジスタQ31はオフ、出力はＨ、後者の場合
Q31はオン、出力はＬとなる。
トランジスタQ10はプリセンスアンプPSAの負
荷のデプレツシヨン型MOSトランジスタである。
メインセンスアンプMSAは、負荷のデプレツシ
ヨン型MOSトランジスタQ30とエンハンスメント
型のMOSトランジスタQ31，Q32，……からなる
ノア回路で、トランジスタQ32，Q33，……の各
ゲートにはそれぞれプリセンスアンプPSA2，
PSA3，……の出力が印加される。第１コラムデ
コーダCD1によつて例えばコラムブロツクCB1の
トランジスタQ1が選択される時は、他のコラム
ブロツクCB2〜CBl″においてもトランジスタQ1
と同位置のトランジスタが選択される。しかし、
第２コラムデコーダCD2によつてプリセンスアン
プPSA1が選択される場合は、他のプリセンスア
ンプPSA2〜PSAl″のアンドゲートではいずれか
のトランジスタがオフ、またはそのノアゲート
NORではいずれかのトランジスタがオンとなる
ので当該ビツト線は選択されず（プルアツプされ
ず）メインセンスアンプMSAのトランジスタ
Q32，Q33，……は全てＬ入力となる。このため
前述のように、プリセンスアンプPSA1の出力が
ＬであればメインセンスアンプMSAの出力はＨ
となり、逆にPSA1の出力がＨであればMSAの出
力はＬとなる。PSA1出力のＬ，Ｈは、トランジ
スタQ1の挿入されたビツト線上で、第１図のロ
ーデコーダRDにより選択されたワード線との交
点に位置するMCの導通、非導通状態に依ること
は前述した通りである。
荷のデプレツシヨン型MOSトランジスタである。
メインセンスアンプMSAは、負荷のデプレツシ
ヨン型MOSトランジスタQ30とエンハンスメント
型のMOSトランジスタQ31，Q32，……からなる
ノア回路で、トランジスタQ32，Q33，……の各
ゲートにはそれぞれプリセンスアンプPSA2，
PSA3，……の出力が印加される。第１コラムデ
コーダCD1によつて例えばコラムブロツクCB1の
トランジスタQ1が選択される時は、他のコラム
ブロツクCB2〜CBl″においてもトランジスタQ1
と同位置のトランジスタが選択される。しかし、
第２コラムデコーダCD2によつてプリセンスアン
プPSA1が選択される場合は、他のプリセンスア
ンプPSA2〜PSAl″のアンドゲートではいずれか
のトランジスタがオフ、またはそのノアゲート
NORではいずれかのトランジスタがオンとなる
ので当該ビツト線は選択されず（プルアツプされ
ず）メインセンスアンプMSAのトランジスタ
Q32，Q33，……は全てＬ入力となる。このため
前述のように、プリセンスアンプPSA1の出力が
ＬであればメインセンスアンプMSAの出力はＨ
となり、逆にPSA1の出力がＨであればMSAの出
力はＬとなる。PSA1出力のＬ，Ｈは、トランジ
スタQ1の挿入されたビツト線上で、第１図のロ
ーデコーダRDにより選択されたワード線との交
点に位置するMCの導通、非導通状態に依ること
は前述した通りである。
本例の出力方法では、メインセンスアンプ
MSA側のロード素子Q30をビツト線（データバ
ス）の駆動に用いない。代えて、各プリセンスア
ンプPSA1〜PSAl″にそれぞれ各コラムブロツク
内の小数のビツト線を駆動するロード素子Q10を
設けているので高速駆動が可能となる。またメイ
ンセンスアンプMSAがNORゲート入力形式にな
るのでロード素子Q10で駆動する負荷容量は小な
く、この点も高速駆動に有利である。
MSA側のロード素子Q30をビツト線（データバ
ス）の駆動に用いない。代えて、各プリセンスア
ンプPSA1〜PSAl″にそれぞれ各コラムブロツク
内の小数のビツト線を駆動するロード素子Q10を
設けているので高速駆動が可能となる。またメイ
ンセンスアンプMSAがNORゲート入力形式にな
るのでロード素子Q10で駆動する負荷容量は小な
く、この点も高速駆動に有利である。
以上の説明はｎチヤンネルトランジスタ回路で
説明したが、ｐチヤンネルトランジスタ回路の場
合も同様である。
説明したが、ｐチヤンネルトランジスタ回路の場
合も同様である。
第７図はCMOSメモリの場合の回路例である。
本例ではプリセンスアンプPSAおよびメインセ
ンスアンプMSAはCMOSのアンド、ノアゲート
で構成される。即ちQ40，Q41……およびQ60，
Q61……はｐチヤンネルMOSトランジスタ、Q50，
Q51……およびQ70，Q71……はｎチヤンネルMOS
トランジスタであり、前者は直列に、後者は並列
に接続される。なおこの図では第６図と同様に１
ビツト線群分のみ示す。プリセンスアンプPSA
のトランジスタQ40とQ50，Q41とQ51……の各ゲ
ートにはビツト線群選択アドレス信号の各ビツト
Ac1，Ac2……とその反転ビツトAc1，Ac2……の
いずれか一方ずつが加えられる。選択状態ではゲ
ートに加えられるアドレス信号の全ビツトがＬレ
ベルであり、ｐチヤンネルトランジスタQ40，
Q41……はオン、ｎチヤンネルトランジスタQ50，
Q51……はオフ、当該ビツト線はプルアツプさ
れ、選択メモリセルのオン、オフ状態に応じて
Ｈ，Ｌとなる。非選択ビツト線は全てＬレベルで
ある。メインアツプではそのトランジスタQ60，
Q70は該トランジスタのゲートが接続されたビツ
ト線の電位がＬなら前者がオン、後者がオフとな
り、Ｈならその逆となる。その他のトランジスタ
Q61，Q71…では当該ビツト線が非選択なら前者
がオン、後者がオフとなり、結局メインセンスア
ンプMSAは選択ビツト線のＨ，Ｌに応じてＬ，
Ｈの読取り出力を生じる。本例でもビツト線のプ
ルアツプはプリセンスアンプPSAのＰチヤンネ
ルトランジスタで行ない、高速駆動が可能にな
る。
本例ではプリセンスアンプPSAおよびメインセ
ンスアンプMSAはCMOSのアンド、ノアゲート
で構成される。即ちQ40，Q41……およびQ60，
Q61……はｐチヤンネルMOSトランジスタ、Q50，
Q51……およびQ70，Q71……はｎチヤンネルMOS
トランジスタであり、前者は直列に、後者は並列
に接続される。なおこの図では第６図と同様に１
ビツト線群分のみ示す。プリセンスアンプPSA
のトランジスタQ40とQ50，Q41とQ51……の各ゲ
ートにはビツト線群選択アドレス信号の各ビツト
Ac1，Ac2……とその反転ビツトAc1，Ac2……の
いずれか一方ずつが加えられる。選択状態ではゲ
ートに加えられるアドレス信号の全ビツトがＬレ
ベルであり、ｐチヤンネルトランジスタQ40，
Q41……はオン、ｎチヤンネルトランジスタQ50，
Q51……はオフ、当該ビツト線はプルアツプさ
れ、選択メモリセルのオン、オフ状態に応じて
Ｈ，Ｌとなる。非選択ビツト線は全てＬレベルで
ある。メインアツプではそのトランジスタQ60，
Q70は該トランジスタのゲートが接続されたビツ
ト線の電位がＬなら前者がオン、後者がオフとな
り、Ｈならその逆となる。その他のトランジスタ
Q61，Q71…では当該ビツト線が非選択なら前者
がオン、後者がオフとなり、結局メインセンスア
ンプMSAは選択ビツト線のＨ，Ｌに応じてＬ，
Ｈの読取り出力を生じる。本例でもビツト線のプ
ルアツプはプリセンスアンプPSAのＰチヤンネ
ルトランジスタで行ない、高速駆動が可能にな
る。
以上述べたように本発明によれば、大容量に
なるとビツト線の数が増え、それに従つてデコー
ダの数も増え、構造が複雑になるが、本発明では
デコーダなるものは特別には必要でなく、アドレ
スインバータの出力をセンスアンプへ入力するだ
けでよいから構造が簡単で、パターニングが容易
になる。１つのロード素子で駆動するビツト線
の数が少ないから高速駆動が可能になる。セン
スアンプ入力がノアゲート入力形式になるのでロ
ード素子で駆動する負荷容量が減り、高速駆動が
可能となるなどの利点が得られる。
なるとビツト線の数が増え、それに従つてデコー
ダの数も増え、構造が複雑になるが、本発明では
デコーダなるものは特別には必要でなく、アドレ
スインバータの出力をセンスアンプへ入力するだ
けでよいから構造が簡単で、パターニングが容易
になる。１つのロード素子で駆動するビツト線
の数が少ないから高速駆動が可能になる。セン
スアンプ入力がノアゲート入力形式になるのでロ
ード素子で駆動する負荷容量が減り、高速駆動が
可能となるなどの利点が得られる。
第１図は一般的なROMの概要ブロツク図、第
２図は従来の直接デコード方式の説明図、第３図
および第４図は従来のブロツクセレクト方式の説
明図、第５図は本発明の一実施例を示すブロツク
図、第６図および第７図は第５図の異なる具体例
を示す回路図である。 図中、BLはビツト線、MCはメモリセル、
CB1，CB2，……はコラムブロツク、CD1は第１
コラムデコーダ、CD2は第２コラムデコーダ、
PSA1，PSA2，……はプリセンスアンプ、Q10は
ロード素子、MSAはメインセンスアンプである。
２図は従来の直接デコード方式の説明図、第３図
および第４図は従来のブロツクセレクト方式の説
明図、第５図は本発明の一実施例を示すブロツク
図、第６図および第７図は第５図の異なる具体例
を示す回路図である。 図中、BLはビツト線、MCはメモリセル、
CB1，CB2，……はコラムブロツク、CD1は第１
コラムデコーダ、CD2は第２コラムデコーダ、
PSA1，PSA2，……はプリセンスアンプ、Q10は
ロード素子、MSAはメインセンスアンプである。
Claims (1)
- １ 多数のビツト線を複数の群に分割して第１、
第２のコラムデコーダにより群選択および群内ビ
ツト線選択を行なうようにした読出し専用メモリ
において、各ビツト線群に対してデコード機能を
有する複数のプリセンスアンプを設け、また該複
数のプリセンスアンプの出力を受けるメインセン
スアンプを設け、選択されたプリセンスアンプの
ロード素子で対応するビツト線群をプルアツプす
るようにしてなることを特徴とする読出し専用メ
モリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212581A JPS57147196A (en) | 1981-03-06 | 1981-03-06 | Read-only memory |
| DE8282301063T DE3278593D1 (en) | 1981-03-06 | 1982-03-02 | Read-only memory device |
| EP82301063A EP0060078B1 (en) | 1981-03-06 | 1982-03-02 | Read-only memory device |
| US06/354,500 US4489399A (en) | 1981-03-06 | 1982-03-03 | Read-only memory device |
| IE506/82A IE54463B1 (en) | 1981-03-06 | 1982-03-05 | Read-only memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212581A JPS57147196A (en) | 1981-03-06 | 1981-03-06 | Read-only memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57147196A JPS57147196A (en) | 1982-09-10 |
| JPS6318279B2 true JPS6318279B2 (ja) | 1988-04-18 |
Family
ID=12350156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| US4263664A (en) * | 1979-08-31 | 1981-04-21 | Xicor, Inc. | Nonvolatile static random access memory system |
| US4419747A (en) * | 1981-09-14 | 1983-12-06 | Seeq Technology, Inc. | Method and device for providing process and test information in semiconductors |
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- 1982-03-05 IE IE506/82A patent/IE54463B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430982U (ja) * | 1990-07-09 | 1992-03-12 |
Also Published As
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| DE3278593D1 (en) | 1988-07-07 |
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