JPS5834639Y2 - メモリの列デコ−ダ回路 - Google Patents
メモリの列デコ−ダ回路Info
- Publication number
- JPS5834639Y2 JPS5834639Y2 JP5896182U JP5896182U JPS5834639Y2 JP S5834639 Y2 JPS5834639 Y2 JP S5834639Y2 JP 5896182 U JP5896182 U JP 5896182U JP 5896182 U JP5896182 U JP 5896182U JP S5834639 Y2 JPS5834639 Y2 JP S5834639Y2
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- JP
- Japan
- Prior art keywords
- transistor
- enhancement
- output
- decoder circuit
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Description
【考案の詳細な説明】
本考案はデプリーション形トランジスタとエンハンスメ
ント形トランジスタの直列回路によりスタンバイ時（パ
ワーダウン時）の電力消費を零として且つ高速駆動を可
能としたデコーダ回路に関するものである。
ント形トランジスタの直列回路によりスタンバイ時（パ
ワーダウン時）の電力消費を零として且つ高速駆動を可
能としたデコーダ回路に関するものである。
スタティックメモリーは、行と列にメモリーセルを配置
し、行と列のデコーダによって所定アドレスのセルを選
択して二本のビット線間の電位差を検出する形式のもの
である。
し、行と列のデコーダによって所定アドレスのセルを選
択して二本のビット線間の電位差を検出する形式のもの
である。
ここでのデコーダ回路として今まで第１図乃至第３図示
の回路が知られている。
の回路が知られている。
第１図のデコーダ回路は、デプリーション形トランジス
タＴ１ を負荷としてアドレス入力（ここではＡ。
タＴ１ を負荷としてアドレス入力（ここではＡ。
とＡ１）が印加されるエンハンスメント形の複数のトラ
ンジスタＴ２とＴ３とが共通接続されてなるもので、ト
ランジスタＴ１がゲート・ソースが共通接続されている
事によって、そのデコード出力ＯＵＴは規定のハイレベ
ルＶＯＯを与え得る。
ンジスタＴ２とＴ３とが共通接続されてなるもので、ト
ランジスタＴ１がゲート・ソースが共通接続されている
事によって、そのデコード出力ＯＵＴは規定のハイレベ
ルＶＯＯを与え得る。
しかしこのデコーダはパワーダウンモードでは動作する
ものでない。
ものでない。
即ち低電力化した回路ではない。第２図のデコーダ回路
はパワーダウンモードで動作する簡単なデコーダであっ
て、チップセレクト信号Ｃ８が印加されるエンハンスメ
ント形トランジスタＴ４には、上記のエンハンスメント
形トランジスタＴ２とＴ３が共通接続されている。
はパワーダウンモードで動作する簡単なデコーダであっ
て、チップセレクト信号Ｃ８が印加されるエンハンスメ
ント形トランジスタＴ４には、上記のエンハンスメント
形トランジスタＴ２とＴ３が共通接続されている。
チップセレクト信号Ｃ８がロウベルの時、即ちパワーダ
ウン時には電力消費は零となるが、デコーダ出力として
は■ｃｃ−（トランジスタＴ４の閾値電圧）となること
から、動作が遅くなる欠点がある。
ウン時には電力消費は零となるが、デコーダ出力として
は■ｃｃ−（トランジスタＴ４の閾値電圧）となること
から、動作が遅くなる欠点がある。
第３図のデコーダ回路は第２図でのハイレベルの電位降
下の問題を解消したものであって、デコーダと列の間に
クロック制御されるトランジスタを配置している。
下の問題を解消したものであって、デコーダと列の間に
クロック制御されるトランジスタを配置している。
第３図にて１０はマトリックス配置されるメモリーセル
、１１と１２はそれぞれビット線、１３はワード線、１
４と１５はデータ線、ＱｌとＱ２は当該列選択用のビッ
ト線１１と１２に配置されるトランジスタ、Ｑ３はエン
ハンスメント形トランジスタ、Ｑ４とＱ５は選択された
信号の組合せＡ。
、１１と１２はそれぞれビット線、１３はワード線、１
４と１５はデータ線、ＱｌとＱ２は当該列選択用のビッ
ト線１１と１２に配置されるトランジスタ、Ｑ３はエン
ハンスメント形トランジスタ、Ｑ４とＱ５は選択された
信号の組合せＡ。
とＡ１かゲートに印加されるエンハンスメント形トラン
ジスタでＴ２とＴ３にそれぞれ対応している。
ジスタでＴ２とＴ３にそれぞれ対応している。
Ｑ６はブートストラップ用の容量ＣＢが付加されたエン
ハンスメント形トランジスタで、ＣＬはクロック源であ
って、集積回路中でＣＬより位相の遅れたものとして発
生される。
ハンスメント形トランジスタで、ＣＬはクロック源であ
って、集積回路中でＣＬより位相の遅れたものとして発
生される。
ＣＢがハイレベルのとき、ＡｏとＡ１が共にローレベル
として印加されるときデコーダとして当該列ヘハイレベ
ルを出力するのであって、このテ゛コード出力は更にＣ
Ｌで制御される。
として印加されるときデコーダとして当該列ヘハイレベ
ルを出力するのであって、このテ゛コード出力は更にＣ
Ｌで制御される。
即ち、ＣＬがローレベルのときはＱｌとＱ２のゲートは
ローレベルにあり、ＣＬがハイレベルのとき始めてＱｌ
とＱ２のゲートはハイレベルとなって所定の選択動作が
なされる。
ローレベルにあり、ＣＬがハイレベルのとき始めてＱｌ
とＱ２のゲートはハイレベルとなって所定の選択動作が
なされる。
ここにＣＢはＣＬのハイレベルを電圧降下なしに出力す
るために備えられている。
るために備えられている。
第３図の回路ではチップセレクトＣ８とこれより遅れた
クロックＣＬとトランジスタＱ６が必要である。
クロックＣＬとトランジスタＱ６が必要である。
又、デコーダ出力として、ＶＯＯからレベル降下しない
ハイレベルを静的に保障することは極めて困難である。
ハイレベルを静的に保障することは極めて困難である。
ここにあって、本考案はパワーダウン時のデコーダ回路
の電力消費を零とし、且つ所望の高速駆動がなし得るデ
コーダ回路を提供するものである。
の電力消費を零とし、且つ所望の高速駆動がなし得るデ
コーダ回路を提供するものである。
更に本考案は、この改良されたデコーダ回路において、
出力として電圧降下なしにハイレベルを出力できる列デ
コーダ回路を提供する。
出力として電圧降下なしにハイレベルを出力できる列デ
コーダ回路を提供する。
更に本考案はスピード電力積の少ない列デコーダ回路を
提供する。
提供する。
この目的のため本考案のメモリの列デコーダ回路では、
ドレインを電源に接続し且つゲートとソースを接続した
デプリーション形トランジスタの該接続点に、ゲートに
チップセレクト信号が印加されるエンハンスメント形ト
ランジスタを直列に接続し、また該エンハンスメント形
トランジスタに、列デコードのための複数の入力信号が
それぞれのゲートに印加される複数の並列のエンハンス
メント形トランジスタを直列に接続し、前記デプリーシ
ョン形トランジスタとチップセレクト信号が印加される
エンハンスメント形トランジスタとの接続点を列デコー
ド出力点とし、メモリセルが接続されたビット線と出力
側のデータ線との間に接続された伝送用トランジスタの
ゲートに該デコード出力点が直接接続されてなることを
特徴とする。
ドレインを電源に接続し且つゲートとソースを接続した
デプリーション形トランジスタの該接続点に、ゲートに
チップセレクト信号が印加されるエンハンスメント形ト
ランジスタを直列に接続し、また該エンハンスメント形
トランジスタに、列デコードのための複数の入力信号が
それぞれのゲートに印加される複数の並列のエンハンス
メント形トランジスタを直列に接続し、前記デプリーシ
ョン形トランジスタとチップセレクト信号が印加される
エンハンスメント形トランジスタとの接続点を列デコー
ド出力点とし、メモリセルが接続されたビット線と出力
側のデータ線との間に接続された伝送用トランジスタの
ゲートに該デコード出力点が直接接続されてなることを
特徴とする。
以下本考案を図面に示した実施例に従って説明する。
第４図は、第３図と同様の本考案になる列デコーダ回路
であって、図中、第３図と同一符号をつけたものは同一
物をさすものである。
であって、図中、第３図と同一符号をつけたものは同一
物をさすものである。
Ｑ７はデプリーション形トランジスタで、そのゲートと
ソースは接続されている。
ソースは接続されている。
そのドレインは電線■ｃｃに接続されている。
Ｑ８はエンハンスメント形トランジスタで、そのゲート
にはパワーダウンのための制御信号、ここではチップセ
レクト信号Ｃ８が印加される。
にはパワーダウンのための制御信号、ここではチップセ
レクト信号Ｃ８が印加される。
Ｑ４とＱ５はこの場合Ａ。とＡ１のデコードすべき信号
を受けるためのエンハンスメント形トランジスタで、必
要によりＡ２以降のデコードすべき信号を受けるための
エンハンスメント形トランジスタが、これらに並列接続
されるものである。
を受けるためのエンハンスメント形トランジスタで、必
要によりＡ２以降のデコードすべき信号を受けるための
エンハンスメント形トランジスタが、これらに並列接続
されるものである。
Ｑ７とＱ８の接続点がデコード出力点であって、その出
力点が直接Ｑ１とＱ２の伝送ゲート（トランスファゲー
ト）に接続されている。
力点が直接Ｑ１とＱ２の伝送ゲート（トランスファゲー
ト）に接続されている。
前述の如く、Ｑ７のゲートとソースは共通接続されてお
り、デプリーション形であるため、閾値電圧は負であり
、従ってドレイン電圧ＶＣＯは電圧降下なしにデコード
出力点に現われる。
り、デプリーション形であるため、閾値電圧は負であり
、従ってドレイン電圧ＶＣＯは電圧降下なしにデコード
出力点に現われる。
Ｑ２は図示の如く直列に挿入されているため、チップセ
レクト信号Ｃ８がローレベルのとき、（パワーダウンし
ている間）電力消費は完全に零になる。
レクト信号Ｃ８がローレベルのとき、（パワーダウンし
ている間）電力消費は完全に零になる。
ＱＱ４とＱ、の動作゛は第３図の回路と同様であって、
当該列の選択の際はＡ。
当該列の選択の際はＡ。
とＡ１がローレベルとなり、非導通となり、非導通とな
って′：Ｆコード出力をハイレベル（ｖｃｃ）に保つよ
うに働くものである。
って′：Ｆコード出力をハイレベル（ｖｃｃ）に保つよ
うに働くものである。
他の列デコーダでは、このときＱ４とＱ５に対応するト
ランジスタがいずれかは導通となり、デコード出力とし
てはローレベルを出し、ＱｌとＱ２に対応する他の列に
ある伝送用トランジスタを非導通に保つ。
ランジスタがいずれかは導通となり、デコード出力とし
てはローレベルを出し、ＱｌとＱ２に対応する他の列に
ある伝送用トランジスタを非導通に保つ。
しかし、チップセレクトＣ８がローレベルにあるときは
列デコーダとしては電力消費零であるのが特長である。
列デコーダとしては電力消費零であるのが特長である。
また、チップセレクトがハイレベルにある間に、アドレ
ス入力（Ａｏ、Ａ１等）が変化するときは、負荷トラン
ジスタであるＱ７はゲート・ソースが共通であって、そ
のソース側が出力点となっているためスピード・電力積
が小さくでき、高速駆動が可能である。
ス入力（Ａｏ、Ａ１等）が変化するときは、負荷トラン
ジスタであるＱ７はゲート・ソースが共通であって、そ
のソース側が出力点となっているためスピード・電力積
が小さくでき、高速駆動が可能である。
即ち、逆にＱ７がエンハンスメント形であって信号制御
される形式のものでは、ソース側の出力電位は閾値電圧
分降下したものとなり、伝送ゲート（ＱｌとＱ２等）の
高速、駆動が明げられるものである。
される形式のものでは、ソース側の出力電位は閾値電圧
分降下したものとなり、伝送ゲート（ＱｌとＱ２等）の
高速、駆動が明げられるものである。
この種のスタティックメモリーは通常の非選択時はビッ
ト線１１と１２およびデータ線１４と１５はハイレベル
に保っている形式のものであって本発明のデコーダでは
チップセレクトＣ８がロウレベルのとき出力としてハイ
レベルを出している形式とマツチしている。
ト線１１と１２およびデータ線１４と１５はハイレベル
に保っている形式のものであって本発明のデコーダでは
チップセレクトＣ８がロウレベルのとき出力としてハイ
レベルを出している形式とマツチしている。
即ちＣ８がロウレベルでテ′コーダ出力がハイレベルで
あってもこのスタティック形メモリーの動作には何等の
障害は与えない。
あってもこのスタティック形メモリーの動作には何等の
障害は与えない。
これを更に説明すれば、非選択時、データ線１４と１５
は共にハイレベルにあり、センスアンプの出力は共にロ
ウレベルとしてこの二つのエンハンスメント形トランジ
スタの直列回路のそれぞれのゲートに印加される。
は共にハイレベルにあり、センスアンプの出力は共にロ
ウレベルとしてこの二つのエンハンスメント形トランジ
スタの直列回路のそれぞれのゲートに印加される。
即ち、この直列回路の中間の最終出力点は高インピーダ
ンス状態にあることになる。
ンス状態にあることになる。
以上のように本考案のデコーダはパワーダウン時にはハ
イレベルのデコーダ出力を与え、従ってスタティックメ
モリーの行デコーダとしては直ちには使用できないが、
列デコーダとしては直ちに適用できしかもパワーダウン
時の無電力消費及びスピード・電力積の小さなことは実
用上極めて重要な要件である。
イレベルのデコーダ出力を与え、従ってスタティックメ
モリーの行デコーダとしては直ちには使用できないが、
列デコーダとしては直ちに適用できしかもパワーダウン
時の無電力消費及びスピード・電力積の小さなことは実
用上極めて重要な要件である。
更に、動作信号としてはメモリーの動作に用いているチ
ップセレクト信号のみがあればよく、第３図の従来回路
のように二種のしかも位相の異なった制御パルス信号と
その発生装置が不要でありトランジスタＱ８とＱ６のよ
うにブートストラップ用の容量ＣＢが付加されたもので
なく、通常のエンハンスメント形トランジスタでよい利
点がある。
ップセレクト信号のみがあればよく、第３図の従来回路
のように二種のしかも位相の異なった制御パルス信号と
その発生装置が不要でありトランジスタＱ８とＱ６のよ
うにブートストラップ用の容量ＣＢが付加されたもので
なく、通常のエンハンスメント形トランジスタでよい利
点がある。
第１図はデプリーション形とエンハンスメント形トラン
ジスタの組合せで構成される従来のスタティックメモリ
ー用デコーダ回路、第２図は低電力化のための制御信号
が印加されるエンハンスメント形トランジスタを含むデ
コーダ回路、第３図は第２図の改良形のデコーダ回路、
第３図は従来のスタティックメモリーの列デコーダ回路
を示す図、第４図は本考案によるスタティックメモリー
の列デコーダ回路を示す図である。 図中、Ｑ７はゲート・ソースを接続したデプリーション
形トランジスタ、Ｑ８は制御信号例えばチップセレクト
信号で制御されるエンハンスメント形トランジスタ、Ｑ
４とＱ５はアドレス入力が印加されるデコードのための
エンハンスメント形トランジスタである。
ジスタの組合せで構成される従来のスタティックメモリ
ー用デコーダ回路、第２図は低電力化のための制御信号
が印加されるエンハンスメント形トランジスタを含むデ
コーダ回路、第３図は第２図の改良形のデコーダ回路、
第３図は従来のスタティックメモリーの列デコーダ回路
を示す図、第４図は本考案によるスタティックメモリー
の列デコーダ回路を示す図である。 図中、Ｑ７はゲート・ソースを接続したデプリーション
形トランジスタ、Ｑ８は制御信号例えばチップセレクト
信号で制御されるエンハンスメント形トランジスタ、Ｑ
４とＱ５はアドレス入力が印加されるデコードのための
エンハンスメント形トランジスタである。
Claims (1)
- ドレインを電源に接続し且つゲートとソースを接続した
デプリーション形トランジスタの該接続点に、ゲートに
チップセレクト信号が印加されるエンハンスメント形ト
ランジスタを直列に接続し、また該エンハンスメント形
トランジスタに、列デコードのための複数の入力信号が
それぞれのゲートに印加される複数の並列のエンハンス
メント形トランジスタを直列に接続し、前記デプリーシ
ョン形トランジスタとチップセレクト信号が印加される
エンハンスメント形トランジスタとの接続点を列デコー
ド出力点とし、メモリセルが接続されたピッド線と出力
側のデータ線との間に接続された伝送用トランジスタの
ゲートに該デコード出力点が直接接続されてなることを
特徴とするメモリの列デコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5896182U JPS5834639Y2 (ja) | 1982-04-22 | 1982-04-22 | メモリの列デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5896182U JPS5834639Y2 (ja) | 1982-04-22 | 1982-04-22 | メモリの列デコ−ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57204598U JPS57204598U (ja) | 1982-12-25 |
| JPS5834639Y2 true JPS5834639Y2 (ja) | 1983-08-03 |
Family
ID=29855350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5896182U Expired JPS5834639Y2 (ja) | 1982-04-22 | 1982-04-22 | メモリの列デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834639Y2 (ja) |
-
1982
- 1982-04-22 JP JP5896182U patent/JPS5834639Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57204598U (ja) | 1982-12-25 |
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