JPH01204298A - 半導体記憶回路 - Google Patents

半導体記憶回路

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JPH01204298A
JPH01204298A JP63027220A JP2722088A JPH01204298A JP H01204298 A JPH01204298 A JP H01204298A JP 63027220 A JP63027220 A JP 63027220A JP 2722088 A JP2722088 A JP 2722088A JP H01204298 A JPH01204298 A JP H01204298A
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JP
Japan
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channel transistor
writing
insulating film
insulation
high voltage
Prior art date
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Pending
Application number
JP63027220A
Other languages
English (en)
Inventor
Noriaki Sato
佐藤　典章
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Priority to EP89400361A priority patent/EP0328458B1/en
Priority to KR8901414A priority patent/KR920008246B1/ko
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
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    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/04—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using capacitive elements
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    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【概要］ 本発明は半導体記憶回路に関し、さらに詳しく言えば、
絶縁膜を電気的に絶縁破壊して導通させることにより書
き込みを行うＦＲＯＭセルに関し、 低消費電力で書き込み可濠なＦＲＯＭセルの提供を目的
とし、 メモリセルの記憶用ｎチャネルトランジスタのゲートが
ワードラインに接続され、ソースは接地され、ドレイン
が絶縁膜を介してビットラインに接続され、上記ビット
ラインは書き込み用ｐチャネルトランジスタのドレイン
・ソースを介して電源に接続され、上記書き込み用ｐチ
ャネルトランジスタのゲートには書き込み時においてワ
ードラインと同相のパルスが入力されることを含み構成
する。
［産業上の利用分野］ 本発明は半導体記憶回路に関し、さらに詳しく言えば、
絶縁膜を電気的に絶縁破壊して導通させることにより書
き込みを行うＦＲＯＭセルに関する。
［従来の技術］ 第５図は、従来例のＦＲＯＭセルアレイの一部を示すも
のである。同図において、１１は書き込み用ｎチャネル
トランジスタ、１２は絶縁膜、１３は記憶用ｎチャネル
トランジスタ、ＢＬＩ〜ＢＬ３はビットライン、ＷＬＩ
　ＮＷＬ３はワードラインである。
以下、ＰＲＯＭセルのＭｇに書き込みを行う場合につい
て説明する。まずビットラインＢＬＩに３き込み用の高
電圧（１８Ｖ）を印加したのち、ビットラインＢＬＩの
書き込み用ｎチャネルトランジスタ１１を導通（オン）
して絶縁１１！２１２の片側に耐圧以上の高電圧を加え
ておき、つぎにワードラインＷＬＩに電圧をかけて記憶
用Ｐチャネルトランジスタ１３をオンさせて、絶縁ｆｉ
１２の絶縁性を電気的に破壊して導通させることにより
書き込みを行っていた。
［発明が解決しようとする問題点］ しかし、従来のＦＲＯＭ書き込み時においては、高電圧
印加直後に絶縁膜は破壊されるにもかかわらず、書き込
み後も大電流（例えば１ｍＡ）が流れたままなので余計
な電力が消費されるばかりでなく、発熱によってトラン
ジスタを劣化させて寿命を縮めるという問題がある。
本発明は、上記の問題点に鑑みてなされたものであって
、低消費電力で書き込み可ｆｌなＰＲＯＭセルの提供を
目的とする。
［問題点を解決するための手段］ 上記問題点は、メモリセルの記憶用ｎチャネルトランジ
スタのゲートがワードラインに接続され、ソースは接地
され、ドレインが絶縁膜を介してビットラインに接続さ
れ、上記ビットラインは書き込み用ｐチャネルトランジ
スタのドレイン・ソースを介して電源に接続され、上記
書き込み用ｐチャネルトランジスタのゲートには書き込
み時においてワードラインと同相のパルスが入力される
ことを特徴とする半導体記憶回路により解決される。
［作用］ 第２図は、本発明の半導体記憶回路の原理図である。同
図において、４は書き込み用Ｐチャネルトランジスタ、
５は絶縁膜、６は記憶用ｎチャネルトランジスタである
０本発明の半導体記憶回路によれば、第２図に示すよう
にＣＭＯＳインバータのＰチャネルトランジスタ４のド
レインとｎチャネルトランジスタ６のソースの間に絶縁
膜５を形成した構成になっている。
第３図はＣＭＯＳインバータの回路構成図である。同図
において、７はｐチャネルトランジスタ、８はｎチャネ
ルトランジスタである。また、第４図はＰチャネルトラ
ンジスタ７とｎチャネルトランジスタ８に同相のパルス
を入力したときのＣＭＯＳイン八−夕の動作特性図で、
破線がＡにおける電圧変化、実線がＡの貫通電流を示す
、入力パルスを入れたとき電圧の立ち上がりの途中で、
ｐチャネルトランジスタ７とｎチャネルトランジスタ８
が共にオンになるところがあり、このとき短時間のあい
だ電流が流れる。
従って、本発明の半導体記憶回路の場合は、上記のＣＭ
ＯＳインバータの動作例かられかるように、第２図のＰ
チャネルトランジスタ４とｎチャネルトランジスタ６が
共にオンしたとき絶縁膜５の両端に高電圧がかかって絶
縁性が破壊されるが、貫通電流はすぐに遮断されるので
、低消費電力で書き込みが回部になる。
［実施例］ 第１図は、本発明の半導体記憶回路を利用したＰＲＯＭ
セルアレイの一部を示すものである。同図において、ｌ
は書き込み用ｐチャネルトランジスタ、２は絶縁膜、３
は記憶用ｎチャネルトランジスタ、ＢＬＩ−ＢＬ３はビ
ットライン、ＷＬＩ〜ＷＬ３はワードラインである。
ＰＲＯＭセルのＭｌ　に書き込みを行う場合について説
明すると、ビットラインＢＬＩに絶縁膜２の耐電圧より
大きい書き込み用の高電圧（１８Ｖ）を印加したのち、
書き込み用ｐチャネルトランジスタｌのゲートとワード
ラインＷＬＩに同相のパルスを入力する。すると、書き
込み用ｐチャネルトランジスタ１と記憶用ｎチャネルト
ランジスタ３が共にオンして瞬間的に絶縁膜２の両端に
高電圧がかかり、絶縁性が破壊されて導通する。なお、
電流はこの直後に遮断される。同様の操作を順次セルに
対して選択的に行って所望のデータの書き込みが完了す
る。
読み出し動作は、ビットラインに駆動電圧をかけてワー
ドラインにパルスを入力すると、絶縁膜が破壊されてい
ないところでは絶縁膜の両端に電圧が発生してハイレベ
ル信号を出力し、また絶縁膜が破壊されたところでは導
通しているので電圧は発生せず、したがってローレベル
信号を出力する。このようにして、各セルの情報を読み
出すことができる。
本発明の半導体記憶回路によれば、書き込み時における
消費電力を大幅に低減することができるとともに、書き
込み時の発熱によるトランジスタの劣化の防止にも効果
がある。
［発明の効果］ 本発明の半導体記憶回路によれば、占き込み用ｐチャネ
ルトランジスタと記憶用ｎチャネルトランジスタが共に
オンしたとき絶縁膜の両端に高電圧がかかって絶縁性が
破壊されるが、そこを流れる貫通電流はすぐに遮断され
るので、書き込み時における消費電力を大幅に低減する
ことができるとともに、書き込み時の発熱によるトラン
ジスタの劣化の防止にも効果がある。
また、書き込み終了と同時に電流がカー／　トされるの
で、高速書き込みが可能となる。従って書き込み時間の
短縮を図ることもできる。
【図面の簡単な説明】
第１図は、本発明の実施例のＦＲＯＭセルアレ仁 第２図は、本発明の半導体記憶回路の原理図、第３図は
、ＣＭＯＳインバータの回路構成図、第４図は、ＣＭＯ
Ｓインバータの動作特性図、第５図は、従来例のＦＲＯ
Ｍセルアレイである。 （符号の説明） １．４．７、・・・Ｐチャネルトランジスタ、２．５．
１２・・・絶縁膜、 ３．６．８．１１．１３　・・−ｎチャネルトランジス
タ。 第４図 々　　　　　　　　　メ 烈

Claims (1)

    【特許請求の範囲】
  1. メモリセルの記憶用ｎチャネルトランジスタのゲートが
    ワードラインに接続され、ソースは接地され、ドレイン
    が絶縁膜を介してビットラインに接続され、上記ビット
    ラインは書き込み用ｐチャネルトランジスタのドレイン
    ・ソースを介して電源に接続され、上記書き込み用ｐチ
    ャネルトランジスタのゲートには書き込み時においてワ
    ードラインと同相のパルスが入力されることを特徴とす
    る半導体記憶回路。
JP63027220A 1988-02-08 1988-02-08 半導体記憶回路 Pending JPH01204298A (ja)

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Application Number Priority Date Filing Date Title
JP63027220A JPH01204298A (ja) 1988-02-08 1988-02-08 半導体記憶回路
US07/306,961 US5079746A (en) 1988-02-08 1989-02-07 Semiconductor memory circuit
DE68915018T DE68915018T2 (de) 1988-02-08 1989-02-08 Halbleiterspeicherschaltung.
EP89400361A EP0328458B1 (en) 1988-02-08 1989-02-08 Semiconductor memory circuit
KR8901414A KR920008246B1 (en) 1988-02-08 1989-02-08 A semiconductor memory circuit

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DE68915018D1 (de) 1994-06-09
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