JPS5828750B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5828750B2 JPS5828750B2 JP54169029A JP16902979A JPS5828750B2 JP S5828750 B2 JPS5828750 B2 JP S5828750B2 JP 54169029 A JP54169029 A JP 54169029A JP 16902979 A JP16902979 A JP 16902979A JP S5828750 B2 JPS5828750 B2 JP S5828750B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- silicon layer
- electrode
- membrane
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特に電圧を印加することに
より非導通状態から導通状態に変換し得る切換素子に関
する。
より非導通状態から導通状態に変換し得る切換素子に関
する。
各種半導体装置の中には、使用者自身が必要とする情報
を書き込むことのできるＦＲＯＭ（Ｐｒｏｇｒａｍａｂ
ｌｅ Ｒｅａｄ ０ｎｌｙ ｍｅｍｏｒｙ ）のごとく
、半導体装置内に設けられたメモリセル・マトリックス
内のワード線とビット線との交点にまたがって挿入され
たアルミニウム（Ａｌ）、ニクロム、多結晶シリコン等
よりなるヒユーズを切断する構成、或いはワード線とビ
ット線との交点にまたがって背中合せに接続されたＰＮ
接合の一方を破壊する構成等により、回路中の２点間を
開放または導通させる切換素子を具備したものがある。
を書き込むことのできるＦＲＯＭ（Ｐｒｏｇｒａｍａｂ
ｌｅ Ｒｅａｄ ０ｎｌｙ ｍｅｍｏｒｙ ）のごとく
、半導体装置内に設けられたメモリセル・マトリックス
内のワード線とビット線との交点にまたがって挿入され
たアルミニウム（Ａｌ）、ニクロム、多結晶シリコン等
よりなるヒユーズを切断する構成、或いはワード線とビ
ット線との交点にまたがって背中合せに接続されたＰＮ
接合の一方を破壊する構成等により、回路中の２点間を
開放または導通させる切換素子を具備したものがある。
即ちかかる切換素子は上記ＰＲＯＭの場合は記憶（メモ
リ）セルの構成要素として用いられる。
リ）セルの構成要素として用いられる。
一方これ以外に、例えば必要な情報を書き換え可能に蓄
え、必要な時期にそれを読み出すことのできるＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ ｍｅｍｏｒｙ ）の素
子製造時において、メモリセルをマトリックス構成に必
要なビット数以上に冗長して設けておき、正規のメモリ
セルの試験の際不良のメモリセルがあった時には、該不
良のメモリセルの含まれるラインの機能を殺し、代りに
冗長メモリセルを有するラインを接続する場合等にも用
いられる。
え、必要な時期にそれを読み出すことのできるＲＡＭ
（Ｒａｎｄｏｍ Ａｃｃｅｓｓ ｍｅｍｏｒｙ ）の素
子製造時において、メモリセルをマトリックス構成に必
要なビット数以上に冗長して設けておき、正規のメモリ
セルの試験の際不良のメモリセルがあった時には、該不
良のメモリセルの含まれるラインの機能を殺し、代りに
冗長メモリセルを有するラインを接続する場合等にも用
いられる。
ここでは切換素子スイッチ素子としてのみ用いられる。
このような切換素子は、前者のＦＲＯＭの場合にはメモ
リセルの構成要素として、また後者のＲＡＭ等における
不良部分の切換えの場合は半導体装置がますます大規模
化する状況下で製造歩留を向上させ、半導体装置の価格
を引き下げる手段として重要なものである。
リセルの構成要素として、また後者のＲＡＭ等における
不良部分の切換えの場合は半導体装置がますます大規模
化する状況下で製造歩留を向上させ、半導体装置の価格
を引き下げる手段として重要なものである。
しかし上記従来の切換素子を形成するには半導体基板上
にいずれも専有面積を必要とするため、その分だけ半導
体素子の大きさを大きくせざるを得ない。
にいずれも専有面積を必要とするため、その分だけ半導
体素子の大きさを大きくせざるを得ない。
これは昨今のように半導体装置がますます大規模化する
状況下にあっては大きな問題がある。
状況下にあっては大きな問題がある。
本発明の目的は上記問題点を解消して専有面積を必要と
せず。
せず。
従って高密度化容易な切換素子の構造を提供することに
ある。
ある。
本発明の半導体装置の特徴は、多結晶または非晶質シリ
コン層と、該多結晶または非晶質シリコン層の表面に形
成された絶縁膜と、該絶縁膜上に形成された電極層とか
らなり、前記多結晶または非晶質シリコン層と電極層と
の間に電圧を印加して前記絶縁膜を絶縁破壊することに
より非導通状態から導通状態に変換し得る切換素子を具
備してなることにある。
コン層と、該多結晶または非晶質シリコン層の表面に形
成された絶縁膜と、該絶縁膜上に形成された電極層とか
らなり、前記多結晶または非晶質シリコン層と電極層と
の間に電圧を印加して前記絶縁膜を絶縁破壊することに
より非導通状態から導通状態に変換し得る切換素子を具
備してなることにある。
以下本発明を実施例により具体的に説明する。
第１図は本発明の要部である切換素子の実施例を示す要
部断面図であって、１はシリコン基板、２は二酸化シリ
コン（Ｓ ｉ０２ ）膜、３は多結晶シリコン層、４は
該多結晶シリコン層３０表面層を酸化して形成したシリ
コン酸化膜、５は該シリコン酸化膜４の上に形成したア
ルミニウム（ＡＩ）よりなる電極である。
部断面図であって、１はシリコン基板、２は二酸化シリ
コン（Ｓ ｉ０２ ）膜、３は多結晶シリコン層、４は
該多結晶シリコン層３０表面層を酸化して形成したシリ
コン酸化膜、５は該シリコン酸化膜４の上に形成したア
ルミニウム（ＡＩ）よりなる電極である。
多結晶シリコンを酸化して得られたシリコン酸化膜の絶
縁耐力は、単結晶シリコンの酸化膜の絶縁耐力より著し
く低くなる。
縁耐力は、単結晶シリコンの酸化膜の絶縁耐力より著し
く低くなる。
上記本実施例の切換素子はこの性質を利用したものであ
って、シリコン酸化膜４の厚さを所望の値にえらび、電
極５と多結晶シリコン層３との間に電圧を印加すること
によりシリコン酸化膜４は容易に絶縁破壊して電極５と
多結晶シリコン層３との間を導通状態とすることができ
る。
って、シリコン酸化膜４の厚さを所望の値にえらび、電
極５と多結晶シリコン層３との間に電圧を印加すること
によりシリコン酸化膜４は容易に絶縁破壊して電極５と
多結晶シリコン層３との間を導通状態とすることができ
る。
上記構造において、多結晶シリコン層３に予め拡散法或
いはイオン注入法を用いて砒素（Ａｓ）を導入し、これ
を酸化して形成したシリコン酸化膜４は絶縁耐力が更に
低下する。
いはイオン注入法を用いて砒素（Ａｓ）を導入し、これ
を酸化して形成したシリコン酸化膜４は絶縁耐力が更に
低下する。
その模様を第２図に示す。
同図において横軸は砒素（Ａｓ）のイオン注入量（ドー
ズ量）〔ｃｍ、−２〕、縦軸は絶縁破壊電圧〔Ｖ〕であ
って、とＳに用いたシリコン酸化膜４の厚さは凡そ１２
００Ｃ久〕である。
ズ量）〔ｃｍ、−２〕、縦軸は絶縁破壊電圧〔Ｖ〕であ
って、とＳに用いたシリコン酸化膜４の厚さは凡そ１２
００Ｃ久〕である。
同図の曲線Ａは印加電圧の極性を電極５側を■にした場
合、曲線Ｂは電極５側をｅにした場合を示す。
合、曲線Ｂは電極５側をｅにした場合を示す。
同図により明らかなごとく砒素（Ａｓ）を１×１０１６
〔ｃｒｆＬ−２〕程度注入した場合シリコン酸化膜４の
絶縁耐力は著しく低下する。
〔ｃｒｆＬ−２〕程度注入した場合シリコン酸化膜４の
絶縁耐力は著しく低下する。
更にシリコン酸化膜４の絶縁耐力は極性を有し、電極５
側を■にした場合の方が低くなる。
側を■にした場合の方が低くなる。
このような傾向は多結晶シリコン層３を非晶質シリコン
層に代えても、また電極５をアルミニウム（ＡＩ）でな
く他の金属或いは多結晶シリコンに代えても同様である
。
層に代えても、また電極５をアルミニウム（ＡＩ）でな
く他の金属或いは多結晶シリコンに代えても同様である
。
また砒素（Ａｓ）を導入する方法としてイオン注入法に
代えて拡散法を用いれば、シリコン酸化膜４の絶縁耐力
は更に低下することを確認した。
代えて拡散法を用いれば、シリコン酸化膜４の絶縁耐力
は更に低下することを確認した。
従って低い電圧で上記切換素子を導通状態に変換したい
場合は、前記実施例において多結晶シリコン層３に予め
砒素（Ａｓ）を１×１０１０１６（、”、）程導入した
ものを用いてシリコン酸化膜４の絶縁耐力を低くすれば
よい。
場合は、前記実施例において多結晶シリコン層３に予め
砒素（Ａｓ）を１×１０１０１６（、”、）程導入した
ものを用いてシリコン酸化膜４の絶縁耐力を低くすれば
よい。
このような傾向を示す理由は末だ明確ではないが、多結
晶または非晶質シリコン層３とこれを酸化して得られた
シリコン酸化膜４との界面におけるキャリアの挙動にそ
の原因があるものと解される。
晶または非晶質シリコン層３とこれを酸化して得られた
シリコン酸化膜４との界面におけるキャリアの挙動にそ
の原因があるものと解される。
次に上記切換素子を用いて構成した半導体装置の実施例
を説明する。
を説明する。
第３図ａ、ｂは本発明の切換素子を具備した電圧を印加
することにより情報を書き込むＦＲＯＭを示す要部回路
構成図及び要部断面図である。
することにより情報を書き込むＦＲＯＭを示す要部回路
構成図及び要部断面図である。
同図ａはＦＲＯＭのメモリセル・マトリックスの一部を
示すもので、ビット線ＢＬｏ、ＢＬ、、・・・・・。
示すもので、ビット線ＢＬｏ、ＢＬ、、・・・・・。
及びワード線ＷＬｏ、 ＷＬ、、・・・・・・の交点に
１個づつメモリセル２１，２１’、２１“、・・・・・
・が接続され、該メモリセル２１ 、２１’、 ２１“
、・・・・・・はそれぞれトランスミッションゲートを
構成するＭＯＳＦＥＴ （電界効果トランジスタ）２２
，２２’。
１個づつメモリセル２１，２１’、２１“、・・・・・
・が接続され、該メモリセル２１ 、２１’、 ２１“
、・・・・・・はそれぞれトランスミッションゲートを
構成するＭＯＳＦＥＴ （電界効果トランジスタ）２２
，２２’。
２γ、・・・・・・と、該ＭＯ８ＦＥＴ２２，２２’。
２２“、・・・・・・のソース２３，２３’、２３“、
・・・・・・とグラウンドライン（図示せず）間に接続
された切換素子２４，２４’、２４“、・・・・・・と
から構成されている。
・・・・・・とグラウンドライン（図示せず）間に接続
された切換素子２４，２４’、２４“、・・・・・・と
から構成されている。
同図すは上記メモリセルのうちの１つ、例えばメモリセ
ル２１の要部断面図であって、１はシリコン基板、６は
素子領域を画定するフィールド酸化膜、２５，２５’は
それぞれソース領域及びドレイン領域、２６及び２σは
多結晶シリコン層でそれぞれソース及びドレイン電極で
ある。
ル２１の要部断面図であって、１はシリコン基板、６は
素子領域を画定するフィールド酸化膜、２５，２５’は
それぞれソース領域及びドレイン領域、２６及び２σは
多結晶シリコン層でそれぞれソース及びドレイン電極で
ある。
該多結晶シリコン層２６，２６’にはソース領域２５及
びドレイン領域２テと同一導電型不純物を添加しておく
ことが望まし℃・。
びドレイン領域２テと同一導電型不純物を添加しておく
ことが望まし℃・。
２７は多結晶シリコン層２６を酸化して形成したシリコ
ン酸化膜で、本実施例では厚さ約５００久とした。
ン酸化膜で、本実施例では厚さ約５００久とした。
２８は該シリコン酸化膜２７上より前記フィールド酸化
膜６上に導出されてグラウンドライン（図示せず）に接
続されたアルミニウム（Ａｌ）よりなる電極、２８′は
アルミニウム（ＡＩ）よりなりビット線ＢＬｏ に接続
されたドレイン電極、２９は多結晶シリコン等から構成
されたゲート電極、２ｇはワード線ＷＬｏに接続された
ゲート引出し電極である。
膜６上に導出されてグラウンドライン（図示せず）に接
続されたアルミニウム（Ａｌ）よりなる電極、２８′は
アルミニウム（ＡＩ）よりなりビット線ＢＬｏ に接続
されたドレイン電極、２９は多結晶シリコン等から構成
されたゲート電極、２ｇはワード線ＷＬｏに接続された
ゲート引出し電極である。
このように構成されたメモリセル２１，２１’。
２１“、・・・・・・はすべてＭＯＳ ＦＥＴのソー
スとグラウンドライン間が開放状態であるため、ビット
線及びワード線に所定の電位を与えてもＭＯ８ＦＥＴ２
２．２２’、２２“、・・・・・・は動作せず、すべて
のメモリセルは０（または１）を記憶している状態にあ
る。
スとグラウンドライン間が開放状態であるため、ビット
線及びワード線に所定の電位を与えてもＭＯ８ＦＥＴ２
２．２２’、２２“、・・・・・・は動作せず、すべて
のメモリセルは０（または１）を記憶している状態にあ
る。
しかし情報を書き込むべき場所、例えばメモリセル２１
を選び、ワード線ＷＬｏに所定の電圧を加え、ビット線
ＢＬｏに動作時の印加電圧より高い電圧、例えば１０〔
■〕程度の電圧を印加すると切換素子２４のシリコン酸
化膜２７は絶縁破壊され、このためＭＯＳ ＦＥＴ２
２のノース２３はり′ラウンドラインに接続される。
を選び、ワード線ＷＬｏに所定の電圧を加え、ビット線
ＢＬｏに動作時の印加電圧より高い電圧、例えば１０〔
■〕程度の電圧を印加すると切換素子２４のシリコン酸
化膜２７は絶縁破壊され、このためＭＯＳ ＦＥＴ２
２のノース２３はり′ラウンドラインに接続される。
従ってビット線ＢＬｏ及びワード線ＷＬｏに所定の電位
を与えるとメモリセル２１は導通状態を呈する。
を与えるとメモリセル２１は導通状態を呈する。
つまり該メモリセル２１には情報１（または０）が書き
込まれた。
込まれた。
本実施例に示すごとく半導体装置を構成することにより
、電圧を印加することにより情報を書き込むことのでき
るＦＲＯＭが得られる。
、電圧を印加することにより情報を書き込むことのでき
るＦＲＯＭが得られる。
次に、半導体装置内の不良素子を、予め余分に（冗長し
て）設けた素子と切換えることのできる実施例としてＭ
ＯＳ ＲＡＭを一例として揚げ、第４図を用いて説明
する。
て）設けた素子と切換えることのできる実施例としてＭ
ＯＳ ＲＡＭを一例として揚げ、第４図を用いて説明
する。
第４図ａは本実施ｆｌｙ）ＭＯＳ ＲＡＭの要部を示
すブロック図、同図す及びＣは同図ａの細部を示す回路
構成図、同図ｄは本実施例の論理素子の要部断面図であ
る。
すブロック図、同図す及びＣは同図ａの細部を示す回路
構成図、同図ｄは本実施例の論理素子の要部断面図であ
る。
同図ａにおいて、３１．３２はそれぞれメモリセルマト
リックス３３のワード線及びビット線に接続するＸデコ
ーダ及びＹデコーダである。
リックス３３のワード線及びビット線に接続するＸデコ
ーダ及びＹデコーダである。
３１′及び３３′はそれぞれ冗長デコーダ及び冗長メモ
リセルを示す。
リセルを示す。
同図すは前記メモリセルマトリックス３３内の一つのワ
ード線の一部■と、該ワード線■に接続するデコーダ回
路Ｉ■を示す。
ード線の一部■と、該ワード線■に接続するデコーダ回
路Ｉ■を示す。
該テコ−タボ■は、前記Ｘデコーダ３１にアドレス信号
Ａ。
Ａ。
２ Ａ ＋ ５ Ａ２ ）・・・・・・、Ａｎが与えら
れた時、ＡＯ） Ａｌ 、Ａ２ ）・・・・・・ｔＡｎ
なる信号を受けとり、該Ａ。
れた時、ＡＯ） Ａｌ 、Ａ２ ）・・・・・・ｔＡｎ
なる信号を受けとり、該Ａ。
、ＡＨ２Ａ２７・・・・・・＋ Ａｎがすべて０の時、
即ち、Ａ□ ） Ａ１ 、Ａ２ 、’・・・”ｔＡｎが
（０，０、■、・・・・・・、０）の時にのみ前記ワー
ド線■を選択するよう構成されている。
即ち、Ａ□ ） Ａ１ 、Ａ２ 、’・・・”ｔＡｎが
（０，０、■、・・・・・・、０）の時にのみ前記ワー
ド線■を選択するよう構成されている。
今前記ワード線■に接続するメモリセルの中に不良が存
在する場合には、該ワード線■の機能を殺し、前記第４
図に示した冗長デコーダ３１′及び冗長メモリセル２３
′に置き換えてやればよい。
在する場合には、該ワード線■の機能を殺し、前記第４
図に示した冗長デコーダ３１′及び冗長メモリセル２３
′に置き換えてやればよい。
前記ワード線■の機能を殺すには、如何なるアドレス信
号が来ても、該ワード線■が選択されないようにする。
号が来ても、該ワード線■が選択されないようにする。
それには該ワード線■に接続するデコーダ回路ＩＶに含
まれる信号のうちの一つ、例えばＡ。
まれる信号のうちの一つ、例えばＡ。
を選び、それの反転信号Ａ。により動作する素子３４を
前記デコーダ回路■に予め付加しておく。
前記デコーダ回路■に予め付加しておく。
なお、ＢＬｏ、ＢＬｌ はビット線である。そして図示
のごとく該素子３４のドレインに本発明の切換素子３５
の一端を接続し、他端を各素子のドレインが接続する線
３６に接続するとともに、端子Ｖ′ＤＤに接続する。
のごとく該素子３４のドレインに本発明の切換素子３５
の一端を接続し、他端を各素子のドレインが接続する線
３６に接続するとともに、端子Ｖ′ＤＤに接続する。
そして（０，０，１、・・・・・・ Ｏ）なるアドレス
信号を与えてＡｏ 、Ａｌ 。
信号を与えてＡｏ 、Ａｌ 。
Ａ２ 、・・・・・・、ＡｎはすべてＯ，Ａｏのみを１
とし、更にＶ’ Ｄ Ｄに１０〔ｖ〕程の電圧を印加す
ることにより、切換素子３５を導通状態とする。
とし、更にＶ’ Ｄ Ｄに１０〔ｖ〕程の電圧を印加す
ることにより、切換素子３５を導通状態とする。
このようにすることにより該デコーダ回路ｉＶはアドレ
ス信号が如何なる組み合せであってもＡ。
ス信号が如何なる組み合せであってもＡ。
。Ａｏのうちの一方が必す” ’ （Ｈｉｇｈ ）レベ
ルとなるので、線２６は常に’Ｌ’（Ｌｏｗ） レベ
ルを保ちゲート信号ＶＧＧによってゲートトランジスタ
Ｑ１ をオン（ＯＮ）しても、トランジスタＱ２はその
ゲートがＬＬルベルであるためオン状態とはならない。
ルとなるので、線２６は常に’Ｌ’（Ｌｏｗ） レベ
ルを保ちゲート信号ＶＧＧによってゲートトランジスタ
Ｑ１ をオン（ＯＮ）しても、トランジスタＱ２はその
ゲートがＬＬルベルであるためオン状態とはならない。
即ち前記ワード線■は常に非選択状態となり、該ワード
線■の機能は殺されたことになる。
線■の機能は殺されたことになる。
一方上記機能を殺したワード線に代えて使用される冗長
ワード線及びこれを制御するデコーダ回路は、第４図Ｃ
の如く冗長デコーダ３１′及び冗長メモリセル３３′を
もって構成しておく。
ワード線及びこれを制御するデコーダ回路は、第４図Ｃ
の如く冗長デコーダ３１′及び冗長メモリセル３３′を
もって構成しておく。
即ち冗長デコーダ回路３１′にあっては、アドレス信号
Ａ。
Ａ。
、Ａ１．Ａ２．・・・・・・、ＡｒＬ 及びその反転信
号Ａ。
号Ａ。
２ Ａ１５ Ａ２５・・・・・・ｔＡｎ により動作
する素子３７をすべて配設し、各素子３７０ドレインが
接続される線３６′との間に本発明による切換素子３５
’ 、 ３５”、３５”・・・・・・を形成しておく。
する素子３７をすべて配設し、各素子３７０ドレインが
接続される線３６′との間に本発明による切換素子３５
’ 、 ３５”、３５”・・・・・・を形成しておく。
そして更に線３５′はＶＤＤ端子に接続しておく。
今、該冗長デコーダ回路３１′を前述の第４図すに示し
たデコーダ回路■と入れ換えるには、アドレス信号Ａ。
たデコーダ回路■と入れ換えるには、アドレス信号Ａ。
、ＫＯ２Ａ１．に７．・・・・・・、Ａｎ、Ａｎを受け
る複数の素子３７のうち、アドレス信号Ａｏ５ Ａ（、
Ａ２２・・・・・・、Ａｎ を受ける複数の素子３７
に接続する切換素子を導通状態に変換してやればよい。
る複数の素子３７のうち、アドレス信号Ａｏ５ Ａ（、
Ａ２２・・・・・・、Ａｎ を受ける複数の素子３７
に接続する切換素子を導通状態に変換してやればよい。
それには（１，１，０１・・・・・・ １）なるアドレ
ス信号を与えてＡ。
ス信号を与えてＡ。
） Ａ１７ Ａ２２・・・・・・。Ａｎをすべて１とし
、更にＶ’ Ｄ Ｄに１０ 〔Ｖ）程度の電圧を印加し
てＡ。
、更にＶ’ Ｄ Ｄに１０ 〔Ｖ）程度の電圧を印加し
てＡ。
、Ａ１２ Ａ２７・・・・・・、Ａｎを受ける複数の各
素子に接続する切換素子を導通状態とする。
素子に接続する切換素子を導通状態とする。
このようにすることにより前記第４図すに示したデコー
ダ回路と全く同じ機能のデコーダ回路ができ上がる。
ダ回路と全く同じ機能のデコーダ回路ができ上がる。
従ってアドレス信号Ａ。２ Ａ１２ Ａ２２・・・・・
・Ａｎが（０，０，１、・・・・・・、０）の時に、素
子３６はすべてオフ（ＯＦＦ）状態となり、線３６′は
′Ｈルベルとされる。
・Ａｎが（０，０，１、・・・・・・、０）の時に、素
子３６はすべてオフ（ＯＦＦ）状態となり、線３６′は
′Ｈルベルとされる。
したがってゲート信号ＶＧＧによってゲートトランジス
タＱｌ’をオンすれば、トランジスタＱ ２’のゲート
はＩＨＩレベルとなり、該トランジスタＱ２’はオン状
態とされて冗長ワード線３３′が選択される。
タＱｌ’をオンすれば、トランジスタＱ ２’のゲート
はＩＨＩレベルとなり、該トランジスタＱ２’はオン状
態とされて冗長ワード線３３′が選択される。
該冗長ワード線３３′は前述の不良ワード線と置き換え
ることになる。
ることになる。
次にメモリセルマトリックス内に不良が存在しない場合
には冗長ラインの機能を殺しておかねばならないので、
その方法について説明する。
には冗長ラインの機能を殺しておかねばならないので、
その方法について説明する。
それにはアドレス信号Ａ。
−Ａｎのうちの１つとそれの反転信号との少なくとも１
組、例えばＡ。
組、例えばＡ。
とＡ。
を選び、該信号Ａ。とＡ。により動作する素子に接続す
る切換素子を導通状態とすればよい。
る切換素子を導通状態とすればよい。
それにはＶ’ＤＤに１０（Ｖ、ｌ程の電圧を印加してお
いて先ず（０，０，０、・・・・・・、Ｏ）なるアドレ
ス信号を与え、次いで（ｌ、０．０、・・・・・・、０
）なるアドレス信号を与えることによって行なうことが
できる。
いて先ず（０，０，０、・・・・・・、Ｏ）なるアドレ
ス信号を与え、次いで（ｌ、０．０、・・・・・・、０
）なるアドレス信号を与えることによって行なうことが
できる。
このようにすることにより、アドレス信号が如何なる組
み合せであってもＡ。
み合せであってもＡ。
及びＡ。のうちの一方が必ず１となるので、前記冗長ワ
ード線は常に動作せず機能を殺される。
ード線は常に動作せず機能を殺される。
第４図ｄは前記同図す及びＣに示した切換素子及びそれ
が接続する論理素子の要部断面図である。
が接続する論理素子の要部断面図である。
これは構造的には前記第３図すに示した構造と全く同じ
であって、ただソース領域とドレイン領域が入れ換るこ
と及び多結晶シリコンの酸化膜２７表面よりフィールド
酸化膜６上に導出されたアルミニウム（ＡＩ）よりなる
電極２８は前記第４図す及びＣの線３６，３６’に接続
される等、各電極の接続のみが異なる。
であって、ただソース領域とドレイン領域が入れ換るこ
と及び多結晶シリコンの酸化膜２７表面よりフィールド
酸化膜６上に導出されたアルミニウム（ＡＩ）よりなる
電極２８は前記第４図す及びＣの線３６，３６’に接続
される等、各電極の接続のみが異なる。
以上説明した如く、本実施例においてはメモリセルマト
リックス内にたとえ不良素子が存在しても予め設けられ
た冗長ラインと切換えることにより全く正常なＲＡＭ等
半導体装置を作ることができるので製造歩留の向上及び
製造原価の低減に貢献する新人である。
リックス内にたとえ不良素子が存在しても予め設けられ
た冗長ラインと切換えることにより全く正常なＲＡＭ等
半導体装置を作ることができるので製造歩留の向上及び
製造原価の低減に貢献する新人である。
本発明は上記実施例に限定されることなく更に種々変形
して実施できる。
して実施できる。
例えば本発明の切換素子を用いて構成し得る半導体装置
は前記実施例ではＰＲＯＭ及びＭＯ８ＲＡＭを掲げて説
明したが、ＭＯＳ型に代りバイポーラ型であっても、記
憶素子に代り論理素子においても本発明の切換素子を用
いることができる。
は前記実施例ではＰＲＯＭ及びＭＯ８ＲＡＭを掲げて説
明したが、ＭＯＳ型に代りバイポーラ型であっても、記
憶素子に代り論理素子においても本発明の切換素子を用
いることができる。
以上説明した本発明の切換素子は、半導体素子（チップ
）内に専有面積を必要とせず多層化して形成できるので
高密度化が容易となり、半導体素子（チップ）の面積を
小さくすることができるという利点がある。
）内に専有面積を必要とせず多層化して形成できるので
高密度化が容易となり、半導体素子（チップ）の面積を
小さくすることができるという利点がある。
第１図は本発明の切換素子の実施例を示す要部断面図、
第２図は砒素を注入された多結晶シリコン層の酸化膜の
砒素のドーズ量と耐圧との関係を示す曲線図、第３図及
び第４図は本発明の切換素子を用いて構成した半導体装
置の要部回路図、ブロック図、及び要部断面図である。 １・・・・・・半導体基板、２・・・・・・二酸化シリ
コン膜、３．２６・・・・・・多結晶シリコン層、４，
２７・・・・・・多結晶シリコンの酸化膜、５，２８・
・・・・・電極、２４゜３５・・・・・・切換素子、３
１，３２・・・・・・デコーダ、３１’・・・・・・冗
長デコーダ、３３・・・・・・メモリセルマトリックス
、３３′・・・・・・冗長メモリセルマトリックス、Ｂ
Ｌｏ； ＢＬ、・・・・・・ビット線、ＷＬｏ；ＷＬｌ
・・・・・・ワード線。
第２図は砒素を注入された多結晶シリコン層の酸化膜の
砒素のドーズ量と耐圧との関係を示す曲線図、第３図及
び第４図は本発明の切換素子を用いて構成した半導体装
置の要部回路図、ブロック図、及び要部断面図である。 １・・・・・・半導体基板、２・・・・・・二酸化シリ
コン膜、３．２６・・・・・・多結晶シリコン層、４，
２７・・・・・・多結晶シリコンの酸化膜、５，２８・
・・・・・電極、２４゜３５・・・・・・切換素子、３
１，３２・・・・・・デコーダ、３１’・・・・・・冗
長デコーダ、３３・・・・・・メモリセルマトリックス
、３３′・・・・・・冗長メモリセルマトリックス、Ｂ
Ｌｏ； ＢＬ、・・・・・・ビット線、ＷＬｏ；ＷＬｌ
・・・・・・ワード線。
Claims (1)
- １ 多結晶または非晶質シリコン層と、該多結晶または
非晶質シリコン層の表面に形成された絶縁膜と、該絶縁
膜上に形成された電極層とからなり、前記多結晶または
非晶質シリコ／層と電極層との間に電圧を印加して前記
絶縁膜を絶縁破壊することにより非導通状態から導通状
態に変換し得る切換素子を具備してなることを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54169029A JPS5828750B2 (ja) | 1979-12-25 | 1979-12-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54169029A JPS5828750B2 (ja) | 1979-12-25 | 1979-12-25 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5691464A JPS5691464A (en) | 1981-07-24 |
| JPS5828750B2 true JPS5828750B2 (ja) | 1983-06-17 |
Family
ID=15878994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54169029A Expired JPS5828750B2 (ja) | 1979-12-25 | 1979-12-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5828750B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237584A (ja) * | 2005-01-31 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | 記憶装置、及びその作製方法 |
| US8889490B2 (en) | 2005-01-31 | 2014-11-18 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and manufacturing method thereof |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57103348A (en) * | 1980-12-18 | 1982-06-26 | Toshiba Corp | Semiconductor memory device |
| JPH01204298A (ja) * | 1988-02-08 | 1989-08-16 | Fujitsu Ltd | 半導体記憶回路 |
| US7825491B2 (en) | 2005-11-22 | 2010-11-02 | Shocking Technologies, Inc. | Light-emitting device using voltage switchable dielectric material |
| WO2001017320A1 (en) | 1999-08-27 | 2001-03-08 | Lex Kosowsky | Current carrying structure using voltage switchable dielectric material |
| US7695644B2 (en) | 1999-08-27 | 2010-04-13 | Shocking Technologies, Inc. | Device applications for voltage switchable dielectric material having high aspect ratio particles |
| WO2007062122A2 (en) | 2005-11-22 | 2007-05-31 | Shocking Technologies, Inc. | Semiconductor devices including voltage switchable materials for over-voltage protection |
| US7968010B2 (en) | 2006-07-29 | 2011-06-28 | Shocking Technologies, Inc. | Method for electroplating a substrate |
| US7872251B2 (en) | 2006-09-24 | 2011-01-18 | Shocking Technologies, Inc. | Formulations for voltage switchable dielectric material having a stepped voltage response and methods for making the same |
| US7793236B2 (en) | 2007-06-13 | 2010-09-07 | Shocking Technologies, Inc. | System and method for including protective voltage switchable dielectric material in the design or simulation of substrate devices |
| US8206614B2 (en) | 2008-01-18 | 2012-06-26 | Shocking Technologies, Inc. | Voltage switchable dielectric material having bonded particle constituents |
| US8203421B2 (en) | 2008-04-14 | 2012-06-19 | Shocking Technologies, Inc. | Substrate device or package using embedded layer of voltage switchable dielectric material in a vertical switching configuration |
| US7715219B2 (en) * | 2008-06-30 | 2010-05-11 | Allegro Microsystems, Inc. | Non-volatile programmable memory cell and memory array |
| US9208931B2 (en) | 2008-09-30 | 2015-12-08 | Littelfuse, Inc. | Voltage switchable dielectric material containing conductor-on-conductor core shelled particles |
| WO2010039902A2 (en) | 2008-09-30 | 2010-04-08 | Shocking Technologies, Inc. | Voltage switchable dielectric material containing conductive core shelled particles |
| US8362871B2 (en) | 2008-11-05 | 2013-01-29 | Shocking Technologies, Inc. | Geometric and electric field considerations for including transient protective material in substrate devices |
| US9226391B2 (en) | 2009-01-27 | 2015-12-29 | Littelfuse, Inc. | Substrates having voltage switchable dielectric materials |
| US8399773B2 (en) | 2009-01-27 | 2013-03-19 | Shocking Technologies, Inc. | Substrates having voltage switchable dielectric materials |
| US8272123B2 (en) | 2009-01-27 | 2012-09-25 | Shocking Technologies, Inc. | Substrates having voltage switchable dielectric materials |
| CN102550132A (zh) | 2009-03-26 | 2012-07-04 | 肖克科技有限公司 | 具有电压可切换电介质材料的元件 |
| US9053844B2 (en) | 2009-09-09 | 2015-06-09 | Littelfuse, Inc. | Geometric configuration or alignment of protective material in a gap structure for electrical devices |
| US9320135B2 (en) | 2010-02-26 | 2016-04-19 | Littelfuse, Inc. | Electric discharge protection for surface mounted and embedded components |
| US9082622B2 (en) | 2010-02-26 | 2015-07-14 | Littelfuse, Inc. | Circuit elements comprising ferroic materials |
| US9224728B2 (en) | 2010-02-26 | 2015-12-29 | Littelfuse, Inc. | Embedded protection against spurious electrical events |
-
1979
- 1979-12-25 JP JP54169029A patent/JPS5828750B2/ja not_active Expired
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237584A (ja) * | 2005-01-31 | 2006-09-07 | Semiconductor Energy Lab Co Ltd | 記憶装置、及びその作製方法 |
| US8889490B2 (en) | 2005-01-31 | 2014-11-18 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5691464A (en) | 1981-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5828750B2 (ja) | 半導体装置 | |
| US6894304B2 (en) | Apparatus and method for dual cell common electrode PCRAM memory device | |
| US4669062A (en) | Two-tiered dynamic random access memory (DRAM) cell | |
| US5675547A (en) | One time programmable read only memory programmed by destruction of insulating layer | |
| US6825525B2 (en) | Semiconductor memory device | |
| US4630089A (en) | Semiconductor memory device | |
| JP3150362B2 (ja) | Ｅｐｒｏｍ仮想接地アレイ | |
| US3721838A (en) | Repairable semiconductor circuit element and method of manufacture | |
| US4782465A (en) | Semiconductor integrated circuit device with memory cells connected to a divided sub-word line | |
| JPH0817039B2 (ja) | 半導体メモリセル | |
| US20050122778A1 (en) | Electronic memory circuit and related manufacturing method | |
| US5272671A (en) | Semiconductor memory device with redundancy structure and process of repairing same | |
| JPH0217875B2 (ja) | ||
| US5060190A (en) | Read only memory with write operation using mask | |
| US20050243637A1 (en) | Method for programming a memory arrangement and programmed memory arrangement | |
| JP3143180B2 (ja) | 半導体不揮発性記憶装置とその書き込み方法 | |
| JPH06302785A (ja) | 半導体集積回路装置およびその製造方法 | |
| US11956947B2 (en) | One-time programmable memory device | |
| JPH10222984A (ja) | Ｎチャンネル薄膜トランジスタ負荷装置を有するｓｒａｍ格納セルの構造及び製造方法 | |
| JPS6140141B2 (ja) | ||
| JPH05226607A (ja) | 半導体記憶装置及びその製造方法 | |
| JP3631562B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US6369406B1 (en) | Method for localizing point defects causing leakage currents in a non-volatile memory device | |
| EP0020113A1 (en) | Semiconductor device | |
| JPH05129560A (ja) | 半導体記憶装置 |