JP3150362B2 - Ｅｐｒｏｍ仮想接地アレイ - Google Patents
Ｅｐｒｏｍ仮想接地アレイInfo
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- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0491—Virtual ground arrays
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【産業上の利用分野】本発明は、ＥＰＲＯＭアレイに関
するものであって、更に詳細には、従来可能であったも
のよりも与えられたアレイ寸法に対し一層小型の集積回
路とすることを可能とするためにアレイ内の各セルの寸
法を実質的に減少させるような態様で仮想接地を使用す
るＥＰＲＯＭアレイに関するものである。
するものであって、更に詳細には、従来可能であったも
のよりも与えられたアレイ寸法に対し一層小型の集積回
路とすることを可能とするためにアレイ内の各セルの寸
法を実質的に減少させるような態様で仮想接地を使用す
るＥＰＲＯＭアレイに関するものである。
【０００２】
【従来の技術】「ＥＰＲＯＭ」と呼ばれる電気的に書込
み可能なリードオンリーメモリにおけるセル寸法を小型
化するための広範な努力がなされている。一般的に、セ
ル寸法が小さければ小さいほど、与えられた数のＥＰＲ
ＯＭセルを有する集積回路ダイ乃至はチップが一層小型
となり、従って製造プロセスにおける有用な半導体ダイ
の歩留りは一層高くなる。更に、セル寸法がより小さけ
れば、与えられた寸法のＥＰＲＯＭアレイ用の集積回路
ダイがより小型となり、与えられた寸法のウエハからよ
り多くの半導体ダイを得ることが可能であり、従ってダ
イ当りの製造コストは低下される。従って、ＥＰＲＯＭ
セル寸法、従って与えられた寸法のＥＰＲＯＭアレイを
有する半導体チップのダイ寸法を減少するための努力が
なされている。ＥＰＲＯＭ集積度を改善するための業界
における一般的な傾向は、ＥＰＲＯＭアレイに対し、共
通接地アーキテクチャではなく仮想接地アーキテクチャ
を適用することである。仮想接地アプローチは、コンタ
クト及びソースラインに関連するアレイ内のオーバーヘ
ッド面積の多くを除去している。この様な努力の一例
は、例えば、米国特許第４，２６７，６３２号に示され
ている。この特許においては、第一複数個の平行な互い
に離隔された多結晶シリコン（ポリシリコン）ライン
が、シリコン半導体基板の１表面上でそれから絶縁され
て画定されている。平行で互いに離隔されたドープ領域
が、これらのラインと整合しこれらの第一ポリシリコン
ラインの間のシリコン基板内に形成されている。
み可能なリードオンリーメモリにおけるセル寸法を小型
化するための広範な努力がなされている。一般的に、セ
ル寸法が小さければ小さいほど、与えられた数のＥＰＲ
ＯＭセルを有する集積回路ダイ乃至はチップが一層小型
となり、従って製造プロセスにおける有用な半導体ダイ
の歩留りは一層高くなる。更に、セル寸法がより小さけ
れば、与えられた寸法のＥＰＲＯＭアレイ用の集積回路
ダイがより小型となり、与えられた寸法のウエハからよ
り多くの半導体ダイを得ることが可能であり、従ってダ
イ当りの製造コストは低下される。従って、ＥＰＲＯＭ
セル寸法、従って与えられた寸法のＥＰＲＯＭアレイを
有する半導体チップのダイ寸法を減少するための努力が
なされている。ＥＰＲＯＭ集積度を改善するための業界
における一般的な傾向は、ＥＰＲＯＭアレイに対し、共
通接地アーキテクチャではなく仮想接地アーキテクチャ
を適用することである。仮想接地アプローチは、コンタ
クト及びソースラインに関連するアレイ内のオーバーヘ
ッド面積の多くを除去している。この様な努力の一例
は、例えば、米国特許第４，２６７，６３２号に示され
ている。この特許においては、第一複数個の平行な互い
に離隔された多結晶シリコン（ポリシリコン）ライン
が、シリコン半導体基板の１表面上でそれから絶縁され
て画定されている。平行で互いに離隔されたドープ領域
が、これらのラインと整合しこれらの第一ポリシリコン
ラインの間のシリコン基板内に形成されている。
【０００３】基板内のドープ領域及び第一ラインから絶
縁されている第二複数個の平行で且つ互いに離隔したポ
リシリコンラインが、第一ライン及びドープ領域に対し
て垂直に形成されている。これらの第二ラインは、エッ
チマスクとして使用し、第二ラインによって被覆されて
いない第一ラインの部分を取除く。第二ラインの下側に
残存する第一ラインの部分は、ドープ領域の間に位置さ
れており、且つＥＰＲＯＭトランジスタの浮遊ゲートを
形成する。上記特許は、比較的高い集積度のアレイにお
いて複数個の浮遊ゲート装置を発生するが、そのセル寸
法はいまだに所望のものよりも大きいものである。この
ことの一つの理由は、シリコン基板内の各長尺状のドー
プ領域の上方に１本のメタルラインが形成されているか
らである。従って、該アレイの寸法は、これらのメタル
（金属）ラインの幅及びこの様なメタルラインと下側に
存在する長尺状の平行で且つ互いに離隔したドープ領域
との間に多数のコンタクト（それは、メタルラインの幅
よりも幅広であることが必要である）を設けねばならな
い必要性の両方によって増大されている。対称的なトラ
ンジスタ（ソース及びドレインが交換可能なもの）を有
することは、仮想接地アレイにおけるプログラミング
（書込み）機能を複雑とさせる。この複雑性を補償する
ために、一層複雑なＹデコーダが必要となる。この複雑
なＹデコーダはチップ寸法を増加させる。更に、ドレイ
ンターンオン問題（ドレイン電圧を浮遊ゲートへカップ
リングさせ且つＶG ＝０であってもＥＰＲＯＭセルが電
流をリークさせる）のために、ＥＰＲＯＭセルは、現在
の技術を使用して可能な最小チャンネル長よりも長いチ
ャンネル長を有している。このことは、セル寸法を増加
させ且つセル性能に妥協を要求する。
縁されている第二複数個の平行で且つ互いに離隔したポ
リシリコンラインが、第一ライン及びドープ領域に対し
て垂直に形成されている。これらの第二ラインは、エッ
チマスクとして使用し、第二ラインによって被覆されて
いない第一ラインの部分を取除く。第二ラインの下側に
残存する第一ラインの部分は、ドープ領域の間に位置さ
れており、且つＥＰＲＯＭトランジスタの浮遊ゲートを
形成する。上記特許は、比較的高い集積度のアレイにお
いて複数個の浮遊ゲート装置を発生するが、そのセル寸
法はいまだに所望のものよりも大きいものである。この
ことの一つの理由は、シリコン基板内の各長尺状のドー
プ領域の上方に１本のメタルラインが形成されているか
らである。従って、該アレイの寸法は、これらのメタル
（金属）ラインの幅及びこの様なメタルラインと下側に
存在する長尺状の平行で且つ互いに離隔したドープ領域
との間に多数のコンタクト（それは、メタルラインの幅
よりも幅広であることが必要である）を設けねばならな
い必要性の両方によって増大されている。対称的なトラ
ンジスタ（ソース及びドレインが交換可能なもの）を有
することは、仮想接地アレイにおけるプログラミング
（書込み）機能を複雑とさせる。この複雑性を補償する
ために、一層複雑なＹデコーダが必要となる。この複雑
なＹデコーダはチップ寸法を増加させる。更に、ドレイ
ンターンオン問題（ドレイン電圧を浮遊ゲートへカップ
リングさせ且つＶG ＝０であってもＥＰＲＯＭセルが電
流をリークさせる）のために、ＥＰＲＯＭセルは、現在
の技術を使用して可能な最小チャンネル長よりも長いチ
ャンネル長を有している。このことは、セル寸法を増加
させ且つセル性能に妥協を要求する。
【０００４】上述した問題の幾つかを解消するために、
分割ゲート非揮発性ＥＰＲＯＭアレイが、１９８７年１
月２７日に発行された米国特許第４，６３９，８９３号
（発明者、Ｅｉｔａｎ、出願日：１９８４年５月１５
日）に開示されている。このＥｉｔａｎ特許において
は、メモリセルが制御ゲートと浮遊ゲートの両方を有し
ている。その浮遊ゲートは、ドレイン領域に自己整合さ
れているが、制御ゲートは自己整合されていない。この
Ｅｉｔａｎ特許では、浮遊ゲート下側のトランジスタチ
ャンネル長の部分は、製造上の不整合とは無関係に浮遊
ゲート自身によって画定され、その際に浮遊ゲート下側
に一定のチャンネル長を確保している。このことは、ド
レイン領域の一方の端部を画定するために浮遊ゲートを
使用することによって達成される（即ち、ドレインの一
方の端部を浮遊ゲートの一方の端部へ自己整合させ
る）。上記Ｅｉｔａｎ特許において開示されるプロセス
においては、自己整合した分割ゲート構成体を形成する
ために、ソース領域がドレイン領域と同時に画定される
が、浮遊ゲートと相対的なソース領域のアライメント
（整合）は、ソース領域が下側に存在しておらず且つ浮
遊ゲートから離隔されている限り、臨界的なものではな
い。
分割ゲート非揮発性ＥＰＲＯＭアレイが、１９８７年１
月２７日に発行された米国特許第４，６３９，８９３号
（発明者、Ｅｉｔａｎ、出願日：１９８４年５月１５
日）に開示されている。このＥｉｔａｎ特許において
は、メモリセルが制御ゲートと浮遊ゲートの両方を有し
ている。その浮遊ゲートは、ドレイン領域に自己整合さ
れているが、制御ゲートは自己整合されていない。この
Ｅｉｔａｎ特許では、浮遊ゲート下側のトランジスタチ
ャンネル長の部分は、製造上の不整合とは無関係に浮遊
ゲート自身によって画定され、その際に浮遊ゲート下側
に一定のチャンネル長を確保している。このことは、ド
レイン領域の一方の端部を画定するために浮遊ゲートを
使用することによって達成される（即ち、ドレインの一
方の端部を浮遊ゲートの一方の端部へ自己整合させ
る）。上記Ｅｉｔａｎ特許において開示されるプロセス
においては、自己整合した分割ゲート構成体を形成する
ために、ソース領域がドレイン領域と同時に画定される
が、浮遊ゲートと相対的なソース領域のアライメント
（整合）は、ソース領域が下側に存在しておらず且つ浮
遊ゲートから離隔されている限り、臨界的なものではな
い。
【０００５】上記Ｅｉｔａｎ特許の分割ゲートトランジ
スタは、製造公差とは独立した精密に画定した長さで浮
遊ゲートの下側にチャンネル領域を得ると共に、浮遊ゲ
ートとソース領域の間で制御ゲート電極（それは、ワー
ドラインの一部）下側に比較的低下した精度で画定され
た残部のチャンネル領域を得ている。
スタは、製造公差とは独立した精密に画定した長さで浮
遊ゲートの下側にチャンネル領域を得ると共に、浮遊ゲ
ートとソース領域の間で制御ゲート電極（それは、ワー
ドラインの一部）下側に比較的低下した精度で画定され
た残部のチャンネル領域を得ている。
【０００６】上述したＥｉｔａｎ特許発明の利点は、浮
遊ゲートとソース領域との間の不整合は、制御ゲートに
よって被覆され、且つメモリセルの動作にほとんど影響
を与えることがなく、同時に、浮遊ゲートがドレイン領
域に自己整合されるということである。上述したＥｉｔ
ａｎ特許発明の非対称的な分割ゲートセルは、上述した
仮想接地アレイ内の対称的なＥＰＲＯＭセルに関連する
ドレインターンオン問題及び書込み撹乱の問題を解消し
ている。
遊ゲートとソース領域との間の不整合は、制御ゲートに
よって被覆され、且つメモリセルの動作にほとんど影響
を与えることがなく、同時に、浮遊ゲートがドレイン領
域に自己整合されるということである。上述したＥｉｔ
ａｎ特許発明の非対称的な分割ゲートセルは、上述した
仮想接地アレイ内の対称的なＥＰＲＯＭセルに関連する
ドレインターンオン問題及び書込み撹乱の問題を解消し
ている。
【０００７】上述した’８９３特許の分割ゲート構造
は、各セルにおいて一対のトランジスタを必要としてお
り、即ち１ビットの情報を格納するために使用する浮遊
ゲートトランジスタと制御トランジスタとを必要として
いる。浮遊ゲートトランジスタ及び制御トランジスタの
両方は、複合構造のソースとドレインとの間に直列的に
設けられている。制御トランジスタは場所をとり、従っ
て単に浮遊ゲートトランジスタのみを有するセルの寸法
と比較してセル寸法を増加させる。
は、各セルにおいて一対のトランジスタを必要としてお
り、即ち１ビットの情報を格納するために使用する浮遊
ゲートトランジスタと制御トランジスタとを必要として
いる。浮遊ゲートトランジスタ及び制御トランジスタの
両方は、複合構造のソースとドレインとの間に直列的に
設けられている。制御トランジスタは場所をとり、従っ
て単に浮遊ゲートトランジスタのみを有するセルの寸法
と比較してセル寸法を増加させる。
【０００８】上述した’６３２特許においては、その長
さに沿って選択した箇所において拡散ビットラインと接
触するために全ての拡散ビットライン上にメタルライン
を形成せねばならない。コンタクト（接触）の数が少な
いために（３２個のセル毎に一つ、又は６４個のセル毎
に一つ）、コンタクトを有するメタルピッチは、それら
のコンタクトを互い違いとさせることによりよりよく集
積化させることが可能である。しかしながら、セルピッ
チは、リソグラフィのみに起因して可能な最小設計基準
よりも常に幅広であるメタルピッチによって制限され
る。
さに沿って選択した箇所において拡散ビットラインと接
触するために全ての拡散ビットライン上にメタルライン
を形成せねばならない。コンタクト（接触）の数が少な
いために（３２個のセル毎に一つ、又は６４個のセル毎
に一つ）、コンタクトを有するメタルピッチは、それら
のコンタクトを互い違いとさせることによりよりよく集
積化させることが可能である。しかしながら、セルピッ
チは、リソグラフィのみに起因して可能な最小設計基準
よりも常に幅広であるメタルピッチによって制限され
る。
【０００９】ＥＰＲＯＭの集積度を増加させるのには二
つの方法がある。一つの方法は、設計基準を減少させ且
つ小さくさせることである。他の方法は、アーキテクチ
ャの改良を行なうものである。図１は、ＥＰＲＯＭの集
積度がほぼ１．８年毎に２倍となっていることを示して
いる。図２は、セル寸法（面積において）は同時的に減
少しておらず３．５年毎に半分に減少していることを示
している。その結果、ＥＰＲＯＭチップ寸法は、１９８
０年頃の２５６ＫのＥＰＲＯＭに対する１７０平方ミル
から１９８９年における４メガビットのＥＰＲＯＭに対
する３６０乃至３８０平方ミルへ劇的に増加している。
図２は、理論的な最小セル寸法は、同一の設計基準を有
するスタンダードなセル寸法よりも約２．５乃至３倍小
さいものであることを示している。図２に示した最小の
理論的セル寸法は最小特徴寸法に関連している。従来、
最小特徴寸法は、１本のラインの最小幅及びこの様な二
つのラインの間の最小空間に対応している。理論的に
は、多結晶シリコンラインに対する最小幅が０．８ミク
ロンであり且つ二つの多結晶シリコンラインの間の最小
ピッチが０．８ミクロンである場合には、片側上が１．
６ミクロンの正方形が可能である。典型的に、ある技術
に対し最小特徴寸法を定義する場合には、それは、実際
に最小特徴寸法を有する多結晶シリコンである。更に、
典型的に、最小拡散は、多結晶シリコンの最小特徴寸法
よりも１．３乃至１．５倍大きく、一方メタル及びコン
タクトは、最小特徴寸法よりも１．５乃至２．０倍大き
いものである。ＥＰＲＯＭセルで理論的な最小寸法に近
付くためには、「ポリピッチ制限型」のセルを画定せね
ばならず、即ち、その最小特徴部が、拡散部又はメタル
及びコンタクト寸法ではなく、多結晶シリコンによって
画定されている型のセルを画定せねばならない。
つの方法がある。一つの方法は、設計基準を減少させ且
つ小さくさせることである。他の方法は、アーキテクチ
ャの改良を行なうものである。図１は、ＥＰＲＯＭの集
積度がほぼ１．８年毎に２倍となっていることを示して
いる。図２は、セル寸法（面積において）は同時的に減
少しておらず３．５年毎に半分に減少していることを示
している。その結果、ＥＰＲＯＭチップ寸法は、１９８
０年頃の２５６ＫのＥＰＲＯＭに対する１７０平方ミル
から１９８９年における４メガビットのＥＰＲＯＭに対
する３６０乃至３８０平方ミルへ劇的に増加している。
図２は、理論的な最小セル寸法は、同一の設計基準を有
するスタンダードなセル寸法よりも約２．５乃至３倍小
さいものであることを示している。図２に示した最小の
理論的セル寸法は最小特徴寸法に関連している。従来、
最小特徴寸法は、１本のラインの最小幅及びこの様な二
つのラインの間の最小空間に対応している。理論的に
は、多結晶シリコンラインに対する最小幅が０．８ミク
ロンであり且つ二つの多結晶シリコンラインの間の最小
ピッチが０．８ミクロンである場合には、片側上が１．
６ミクロンの正方形が可能である。典型的に、ある技術
に対し最小特徴寸法を定義する場合には、それは、実際
に最小特徴寸法を有する多結晶シリコンである。更に、
典型的に、最小拡散は、多結晶シリコンの最小特徴寸法
よりも１．３乃至１．５倍大きく、一方メタル及びコン
タクトは、最小特徴寸法よりも１．５乃至２．０倍大き
いものである。ＥＰＲＯＭセルで理論的な最小寸法に近
付くためには、「ポリピッチ制限型」のセルを画定せね
ばならず、即ち、その最小特徴部が、拡散部又はメタル
及びコンタクト寸法ではなく、多結晶シリコンによって
画定されている型のセルを画定せねばならない。
【００１０】図３は、従来のスタンダードのＥＰＲＯＭ
レイアウトを概略平面図で示している。臨界的な設計基
準は、メタル及びコンタクトピッチからなるＹピッチ
（Ｘ軸に沿ってとってある）及び共用するドレインコン
タクトの半分を反映するＸピッチ（Ｙ軸に沿ってとって
ある）、ドレインコンタクトから二重ポリシリコンへの
距離、最小ポリシリコンピッチ、及び共用ソースライン
に対する拡散ピッチの半分などを包含している。０．８
ミクロン技術においては、セル寸法は約７．５平方ミク
ロンである。
レイアウトを概略平面図で示している。臨界的な設計基
準は、メタル及びコンタクトピッチからなるＹピッチ
（Ｘ軸に沿ってとってある）及び共用するドレインコン
タクトの半分を反映するＸピッチ（Ｙ軸に沿ってとって
ある）、ドレインコンタクトから二重ポリシリコンへの
距離、最小ポリシリコンピッチ、及び共用ソースライン
に対する拡散ピッチの半分などを包含している。０．８
ミクロン技術においては、セル寸法は約７．５平方ミク
ロンである。
【００１１】図４は、従来の対称的な仮想接地ＥＰＲＯ
Ｍのレイアウトを示している。図４において、Ｙピッチ
に沿っての（Ｘ軸に沿っての）臨界的設計基準は、メタ
ル及びコンタクトであり、一方臨界的Ｘピッチ設計基準
（Ｙ軸に沿って）はポリピッチ制限型である。図４の構
成の平面図に示した対称的仮想接地アプローチは、複雑
な書込みサイクルを必要とし、それは多数の周辺オーバ
ーヘッド回路を必要とする。従って、全体的には、減少
されたセル寸法を周辺回路の複雑性と共にすれば、ダイ
寸法において実質的な改良はないことになる。
Ｍのレイアウトを示している。図４において、Ｙピッチ
に沿っての（Ｘ軸に沿っての）臨界的設計基準は、メタ
ル及びコンタクトであり、一方臨界的Ｘピッチ設計基準
（Ｙ軸に沿って）はポリピッチ制限型である。図４の構
成の平面図に示した対称的仮想接地アプローチは、複雑
な書込みサイクルを必要とし、それは多数の周辺オーバ
ーヘッド回路を必要とする。従って、全体的には、減少
されたセル寸法を周辺回路の複雑性と共にすれば、ダイ
寸法において実質的な改良はないことになる。
【００１２】ウエハスケールインテグレーション社によ
って使用されているタイプの非対称的な仮想接地構成
（図５（ａ）及び（ｂ）及び上記’８９３特許参照）
は、Ｙピッチにおいて（Ｘ軸に沿って）メタル及びコン
タクトの半分を有しており、且つＸピッチにおいて（Ｙ
軸に沿って）拡散ピッチ制限を有している。図５（ａ）
及び（ｂ）に示した如く、このセルは非対称的である。
これは、非常に簡単な周辺回路とさせ、従って最も攻撃
的でない設計基準及び最も簡単な周辺回路でもって最小
のダイ寸法が得られる。同一の０．８ミクロン技術の場
合、このセル寸法は約４．５平方ミクロンである。従っ
て、セル寸法を最小特徴セル寸法へ減少させるアーキテ
クチャに関する改良が、ＥＰＲＯＭの寸法を減少させる
（即ち、「スケーリング」）において採用するのに好適
なアプローチである。
って使用されているタイプの非対称的な仮想接地構成
（図５（ａ）及び（ｂ）及び上記’８９３特許参照）
は、Ｙピッチにおいて（Ｘ軸に沿って）メタル及びコン
タクトの半分を有しており、且つＸピッチにおいて（Ｙ
軸に沿って）拡散ピッチ制限を有している。図５（ａ）
及び（ｂ）に示した如く、このセルは非対称的である。
これは、非常に簡単な周辺回路とさせ、従って最も攻撃
的でない設計基準及び最も簡単な周辺回路でもって最小
のダイ寸法が得られる。同一の０．８ミクロン技術の場
合、このセル寸法は約４．５平方ミクロンである。従っ
て、セル寸法を最小特徴セル寸法へ減少させるアーキテ
クチャに関する改良が、ＥＰＲＯＭの寸法を減少させる
（即ち、「スケーリング」）において採用するのに好適
なアプローチである。
【００１３】
【課題を解決するための手段】従来技術においては、非
対称的なセルを使用して、制御トランジスタ乃至は転送
トランジスタが各浮遊ゲートトランジスタと共に使用さ
れていた。各浮遊ゲートトランジスタに隣接して制御ト
ランジスタが存在することはシリコン空間を占有してい
た。従って、各分割ゲート構成から転送トランジスタを
取除くと、実質的なシリコン面積の節約となる。本発明
によれば、この転送トランジスタは、各分割ゲートトラ
ンジスタから取除かれ且つウエハの別の部分へ移動され
ている。更に、複数個の転送トランジスタが１個の転送
トランジスタへ結合されており、該１個の転送トランジ
スタが複数個の浮遊ゲートトランジスタの何れか一つへ
の電流を制御する。典型的に、例えば、６４個の浮遊ゲ
ートトランジスタの各々への電流を制御するために本発
明に従って１個の転送トランジスタが使用されるが、設
計容量に依存して、１個の転送トランジスタと共に使用
する浮遊ゲートトランジスタの数をその他の値のものと
することが可能である。従来のＥＰＲＯＭにおける非対
称的なトランジスタから転送トランジスタを取除くこと
は何ら空間を獲得することにはならない。なぜならば、
最小寸法はメタルピッチによって制御されていたからで
ある。このメタルピッチは、最小トランジスタ寸法より
もかなり大きなものであり、従って、各浮遊ゲートトラ
ンジスタに転送トランジスタが設けられていたか否かは
問題ではなかった。メタルピッチが制限要因であったの
で、転送トランジスタの除去は何ら面積の節約を達成す
るものではなかった。
対称的なセルを使用して、制御トランジスタ乃至は転送
トランジスタが各浮遊ゲートトランジスタと共に使用さ
れていた。各浮遊ゲートトランジスタに隣接して制御ト
ランジスタが存在することはシリコン空間を占有してい
た。従って、各分割ゲート構成から転送トランジスタを
取除くと、実質的なシリコン面積の節約となる。本発明
によれば、この転送トランジスタは、各分割ゲートトラ
ンジスタから取除かれ且つウエハの別の部分へ移動され
ている。更に、複数個の転送トランジスタが１個の転送
トランジスタへ結合されており、該１個の転送トランジ
スタが複数個の浮遊ゲートトランジスタの何れか一つへ
の電流を制御する。典型的に、例えば、６４個の浮遊ゲ
ートトランジスタの各々への電流を制御するために本発
明に従って１個の転送トランジスタが使用されるが、設
計容量に依存して、１個の転送トランジスタと共に使用
する浮遊ゲートトランジスタの数をその他の値のものと
することが可能である。従来のＥＰＲＯＭにおける非対
称的なトランジスタから転送トランジスタを取除くこと
は何ら空間を獲得することにはならない。なぜならば、
最小寸法はメタルピッチによって制御されていたからで
ある。このメタルピッチは、最小トランジスタ寸法より
もかなり大きなものであり、従って、各浮遊ゲートトラ
ンジスタに転送トランジスタが設けられていたか否かは
問題ではなかった。メタルピッチが制限要因であったの
で、転送トランジスタの除去は何ら面積の節約を達成す
るものではなかった。
【００１４】本発明によれば、一つ置きのメタルライン
を取除き且つ仮想接地を使用することにより、メタルピ
ッチはもはや支配的な寸法ではない。各分割ゲートトラ
ンジスタから転送トランジスタを除去し且つ除去した複
数個の転送トランジスタを１個の転送トランジスタへ結
合させ且つこの１個の転送トランジスタをシリコンの異
なった部分へ配置させることにより面積における実質的
な節約が得られる。直接的に隣接する各浮遊ゲートトラ
ンジスタから各転送トランジスタを除去し且つ複数個の
転送トランジスタを一つ又は二つの離れた転送トランジ
スタへ結合するにも拘らず、各浮遊ゲートメモリセルの
基本的な非対称性は維持される。
を取除き且つ仮想接地を使用することにより、メタルピ
ッチはもはや支配的な寸法ではない。各分割ゲートトラ
ンジスタから転送トランジスタを除去し且つ除去した複
数個の転送トランジスタを１個の転送トランジスタへ結
合させ且つこの１個の転送トランジスタをシリコンの異
なった部分へ配置させることにより面積における実質的
な節約が得られる。直接的に隣接する各浮遊ゲートトラ
ンジスタから各転送トランジスタを除去し且つ複数個の
転送トランジスタを一つ又は二つの離れた転送トランジ
スタへ結合するにも拘らず、各浮遊ゲートメモリセルの
基本的な非対称性は維持される。
【００１５】更に、本発明によれば、転送トランジスタ
は、自己整合技術を使用して製造され、一方、従来技術
においては、特に上記Ｅｉｔａｎの’８９３特許におい
ては、転送トランジスタは自己整合されたものではなか
った。転送トランジスタを自己整合させることにより、
アレイに亘ってより予測可能な性能を確保することが可
能である。なぜならば、転送トランジスタの特性は、従
来技術におけるのと同一な程度に製造公差に依存するも
のではなく、従ってこれらのトランジスタの各々の性能
は一層予測可能なものだからである。
は、自己整合技術を使用して製造され、一方、従来技術
においては、特に上記Ｅｉｔａｎの’８９３特許におい
ては、転送トランジスタは自己整合されたものではなか
った。転送トランジスタを自己整合させることにより、
アレイに亘ってより予測可能な性能を確保することが可
能である。なぜならば、転送トランジスタの特性は、従
来技術におけるのと同一な程度に製造公差に依存するも
のではなく、従ってこれらのトランジスタの各々の性能
は一層予測可能なものだからである。
【００１６】本発明によれば、セル寸法は、従来技術に
おける如く、設計考慮事項によるのではなくホトリソグ
ラフィの理論的限界へ減少されている。従って、０．８
ミクロン技術においては（即ち、最小設計特徴寸法が
０．８ミクロン）、最小セル寸法は片側において１．６
ミクロンであり、且つ最小セル面積は２．５６平方ミク
ロンである。一方、０．６ミクロンの最小設計基準の場
合には、最小セル寸法は１．４４ミクロンである。０．
５ミクロン技術の場合には、最小セル寸法は１平方ミク
ロンである。
おける如く、設計考慮事項によるのではなくホトリソグ
ラフィの理論的限界へ減少されている。従って、０．８
ミクロン技術においては（即ち、最小設計特徴寸法が
０．８ミクロン）、最小セル寸法は片側において１．６
ミクロンであり、且つ最小セル面積は２．５６平方ミク
ロンである。一方、０．６ミクロンの最小設計基準の場
合には、最小セル寸法は１．４４ミクロンである。０．
５ミクロン技術の場合には、最小セル寸法は１平方ミク
ロンである。
【００１７】本発明によれば、共用メタル仮想接地アレ
イが提供され、それは、同一の設計基準に対する従来の
セルの寸法と比較して、各ＥＰＲＯＭセルの寸法を実質
的に減少させることを可能としている。更に、アレイ内
の各浮遊ゲートトランジスタは二つの平行なドープした
ソース領域及びドレイン領域の間に配列されており、そ
の場合に、複数個の長尺状の平行なドープ領域がアレイ
の基板内に形成され且つ多数の浮遊ゲートトランジスタ
が各対のドープしたソース領域とドレイン領域との間に
おいてライン上に配列されているが、メタルコンタクト
は一つ置きの長尺状のドープ領域にのみ形成されてお
り、その際に導電性メタルライン及びその下側のドープ
領域へのそれらのコンタクトによってとられるスペー
ス、即ち空間を著しく減少させている。この場合には、
セルピッチは、平行なドープしたソース領域とドレイン
領域との間の最小な理論的ピッチによって制限される。
イが提供され、それは、同一の設計基準に対する従来の
セルの寸法と比較して、各ＥＰＲＯＭセルの寸法を実質
的に減少させることを可能としている。更に、アレイ内
の各浮遊ゲートトランジスタは二つの平行なドープした
ソース領域及びドレイン領域の間に配列されており、そ
の場合に、複数個の長尺状の平行なドープ領域がアレイ
の基板内に形成され且つ多数の浮遊ゲートトランジスタ
が各対のドープしたソース領域とドレイン領域との間に
おいてライン上に配列されているが、メタルコンタクト
は一つ置きの長尺状のドープ領域にのみ形成されてお
り、その際に導電性メタルライン及びその下側のドープ
領域へのそれらのコンタクトによってとられるスペー
ス、即ち空間を著しく減少させている。この場合には、
セルピッチは、平行なドープしたソース領域とドレイン
領域との間の最小な理論的ピッチによって制限される。
【００１８】本発明によれば、複数個のトランジスタへ
の電流を制御するために１個の制御トランジスタで適当
であるが、実際には、この目的のために二つの並列な制
御トランジスタが使用されており、その際に与えられた
浮遊ゲートトランジスタを介して通過する電流によって
見られる抵抗値を実質的に減少させている。
の電流を制御するために１個の制御トランジスタで適当
であるが、実際には、この目的のために二つの並列な制
御トランジスタが使用されており、その際に与えられた
浮遊ゲートトランジスタを介して通過する電流によって
見られる抵抗値を実質的に減少させている。
【００１９】本発明の構成に関して重要な点は、セグメ
ント化したビットラインを使用していることである。こ
のセグメント化したビットラインは、メタルラインの数
を半分だけ減少させることを可能とし、その際にメタル
ラインピッチがアレイ内のセル寸法に関し支配的な寸法
であることを取除いている。２本の制御ラインと共にこ
のセグメント化したビットラインは、周辺オーバーヘッ
ドを減少させるためにセルにおいて必要とされる非対称
性を達成し、同時に、メタルラインピッチが最小セル寸
法における支配的な要因であることを解消している。
ント化したビットラインを使用していることである。こ
のセグメント化したビットラインは、メタルラインの数
を半分だけ減少させることを可能とし、その際にメタル
ラインピッチがアレイ内のセル寸法に関し支配的な寸法
であることを取除いている。２本の制御ラインと共にこ
のセグメント化したビットラインは、周辺オーバーヘッ
ドを減少させるためにセルにおいて必要とされる非対称
性を達成し、同時に、メタルラインピッチが最小セル寸
法における支配的な要因であることを解消している。
【００２０】更に、本発明のアーキテクチャは、同一の
アレイ寸法に対する従来のコンタクトと比較して、コン
タクト数を実質的に減少させることを可能としている。
例えば、図３の従来技術を使用する１６メガビットのア
レイにおいては、ビットラインに対し８，３８８，６０
８個のコンタクトが存在している。しかしながら、本願
出願人であるウエハスケールインテグレーション社によ
って製造されている従来の非対称的な分割ゲート１６メ
ガビットＥＰＲＯＭ（図５（ａ）及び（ｂ）に断面で示
してある）は、ビットラインに対し５２４，２８８個の
コンタクトを有している。本発明に基づく同一の寸法の
ＥＰＲＯＭアレイは、ビットラインに対し単に１３１，
０７２個のコンタクトを有するに過ぎない。コンタクト
数における減少は、最小セル寸法、従ってアレイ用の全
ダイ寸法を減少する上で重要なファクタである。このコ
ンタクト数（１３１，０７２）は、２５６ＫのＥＰＲＯ
Ｍに関して、当該業界が現在のところ有するコンタクト
数である。従って、本発明は、同一のコンタクト数を有
する業界スタンダードの２５６ＫのＥＰＲＯＭよりも６
４倍大きなＥＰＲＯＭアレイとすることを可能としてい
る。
アレイ寸法に対する従来のコンタクトと比較して、コン
タクト数を実質的に減少させることを可能としている。
例えば、図３の従来技術を使用する１６メガビットのア
レイにおいては、ビットラインに対し８，３８８，６０
８個のコンタクトが存在している。しかしながら、本願
出願人であるウエハスケールインテグレーション社によ
って製造されている従来の非対称的な分割ゲート１６メ
ガビットＥＰＲＯＭ（図５（ａ）及び（ｂ）に断面で示
してある）は、ビットラインに対し５２４，２８８個の
コンタクトを有している。本発明に基づく同一の寸法の
ＥＰＲＯＭアレイは、ビットラインに対し単に１３１，
０７２個のコンタクトを有するに過ぎない。コンタクト
数における減少は、最小セル寸法、従ってアレイ用の全
ダイ寸法を減少する上で重要なファクタである。このコ
ンタクト数（１３１，０７２）は、２５６ＫのＥＰＲＯ
Ｍに関して、当該業界が現在のところ有するコンタクト
数である。従って、本発明は、同一のコンタクト数を有
する業界スタンダードの２５６ＫのＥＰＲＯＭよりも６
４倍大きなＥＰＲＯＭアレイとすることを可能としてい
る。
【００２１】
【実施例】以下に、本発明の一実施例について詳細に説
明するが、この説明に基づいて、当業者は本発明がその
技術的範囲を逸脱することなしにその他の形態や形状を
取り得ることが可能であることは勿論である。従って、
以下の説明は、単に例示的なものとして理解すべきであ
って何ら限定的意図を持ってなされるものではない。
明するが、この説明に基づいて、当業者は本発明がその
技術的範囲を逸脱することなしにその他の形態や形状を
取り得ることが可能であることは勿論である。従って、
以下の説明は、単に例示的なものとして理解すべきであ
って何ら限定的意図を持ってなされるものではない。
【００２２】図６は本発明の原理に基づいて構成された
ＥＰＲＯＭアレイの一部を概略示している。ＥＰＲＯＭ
アレイの一部が図６に示されているに過ぎない。典型的
には、図６に示した部分は、例えば、１メガビット、４
メガビット、又は１６メガビットのＥＰＲＯＭアレイな
どのようなより大型のアレイの一部である。例えば、正
方形の形態で配列された１６メガビットのアレイは、１
側部上に４０９６個のメモリセルを有しており、全体で
１６，７７７，２１６個のメモリセルを有している。図
６に示した構成は、本発明に基づいて構成されるこの様
なアレイの単に一部であるに過ぎない。
ＥＰＲＯＭアレイの一部を概略示している。ＥＰＲＯＭ
アレイの一部が図６に示されているに過ぎない。典型的
には、図６に示した部分は、例えば、１メガビット、４
メガビット、又は１６メガビットのＥＰＲＯＭアレイな
どのようなより大型のアレイの一部である。例えば、正
方形の形態で配列された１６メガビットのアレイは、１
側部上に４０９６個のメモリセルを有しており、全体で
１６，７７７，２１６個のメモリセルを有している。図
６に示した構成は、本発明に基づいて構成されるこの様
なアレイの単に一部であるに過ぎない。
【００２３】図６に示した如く、複数個の浮遊ゲートト
ランジスタＱ１，１乃至Ｑ６４，６及びＱ６０，１乃至
Ｑ６５，６が示されている。説明の便宜上、各浮遊ゲー
トトランジスタは、英文字記号Ｑ及びそれに続いて行ｒ
を示す数字と列ｃを示す２番目の数字とが使用されてい
る。従って、典型的なアレイは、ＲＣ個の浮遊ゲートト
ランジスタを有しており、尚Ｒはアレイ内の浮遊ゲート
トランジスタの行の総数であり、且つＣはアレイ内の浮
遊ゲートトランジスタの列の総数である。従って、与え
られたトランジスタＱｒ，ｃは、アレイ内のＲＣ個の浮
遊ゲートトランジスタのうちの任意の選択した一つを表
わしており、尚ｒは、１≦ｒ≦Ｒによって与えられる整
数であり且つｃは１≦ｃ≦Ｃによって与えられる整数で
ある。
ランジスタＱ１，１乃至Ｑ６４，６及びＱ６０，１乃至
Ｑ６５，６が示されている。説明の便宜上、各浮遊ゲー
トトランジスタは、英文字記号Ｑ及びそれに続いて行ｒ
を示す数字と列ｃを示す２番目の数字とが使用されてい
る。従って、典型的なアレイは、ＲＣ個の浮遊ゲートト
ランジスタを有しており、尚Ｒはアレイ内の浮遊ゲート
トランジスタの行の総数であり、且つＣはアレイ内の浮
遊ゲートトランジスタの列の総数である。従って、与え
られたトランジスタＱｒ，ｃは、アレイ内のＲＣ個の浮
遊ゲートトランジスタのうちの任意の選択した一つを表
わしており、尚ｒは、１≦ｒ≦Ｒによって与えられる整
数であり且つｃは１≦ｃ≦Ｃによって与えられる整数で
ある。
【００２４】典型的な浮遊ゲートトランジスタＱｒ，ｃ
は、チャンネルによって分離されたソース領域とドレイ
ン領域、及び該チャンネルの上側に存在し且つ該チャン
ネルから分離されている浮遊ゲートから構成されてい
る。典型的に、浮遊ゲートは、後に説明する如き態様で
「ポリ１（ｐｏｌｙ １）」として示される第一多結晶
シリコン（ポリシリコン）層から形成されている。その
浮遊ゲートの上側には付加的な絶縁層が設けられてお
り、それは、典型的には、二酸化シリコンであるが、時
々、二酸化シリコンと窒化シリコンのサンドイッチした
構成のものである場合があり、且つ制御ゲートは、典型
的に、「ポリ２」として示される第二多結晶シリコン
（ポリシリコン）層から形成される。この制御ゲート
は、又、「ワードライン」とも呼ばれる。
は、チャンネルによって分離されたソース領域とドレイ
ン領域、及び該チャンネルの上側に存在し且つ該チャン
ネルから分離されている浮遊ゲートから構成されてい
る。典型的に、浮遊ゲートは、後に説明する如き態様で
「ポリ１（ｐｏｌｙ １）」として示される第一多結晶
シリコン（ポリシリコン）層から形成されている。その
浮遊ゲートの上側には付加的な絶縁層が設けられてお
り、それは、典型的には、二酸化シリコンであるが、時
々、二酸化シリコンと窒化シリコンのサンドイッチした
構成のものである場合があり、且つ制御ゲートは、典型
的に、「ポリ２」として示される第二多結晶シリコン
（ポリシリコン）層から形成される。この制御ゲート
は、又、「ワードライン」とも呼ばれる。
【００２５】図６に示した各浮遊ゲートトランジスタに
関連して、例えば、トランジスタＱＮ２，ＱＮ４，ＱＮ
６，Ｑ（Ｎ＋１）１，Ｑ（Ｎ＋１）３及びＱ（Ｎ＋１）
５などのような選択トランジスタが設けられている。図
６に示した選択トランジスタは、例えば、上述した米国
特許第４，６３９，８９３号に記載したタイプの典型的
な分割ゲートＥＰＲＯＭにおけるポリ２トランジスタと
同一の機能を達成する。例えば、ＱＮ２乃至Ｑ（Ｎ＋
１）５などのような選択トランジスタは、図示した如
く、選択ラインＳＥＬＮ及びＳＥＬ（Ｎ＋１）へ接続さ
れている。
関連して、例えば、トランジスタＱＮ２，ＱＮ４，ＱＮ
６，Ｑ（Ｎ＋１）１，Ｑ（Ｎ＋１）３及びＱ（Ｎ＋１）
５などのような選択トランジスタが設けられている。図
６に示した選択トランジスタは、例えば、上述した米国
特許第４，６３９，８９３号に記載したタイプの典型的
な分割ゲートＥＰＲＯＭにおけるポリ２トランジスタと
同一の機能を達成する。例えば、ＱＮ２乃至Ｑ（Ｎ＋
１）５などのような選択トランジスタは、図示した如
く、選択ラインＳＥＬＮ及びＳＥＬ（Ｎ＋１）へ接続さ
れている。
【００２６】各浮遊ゲートトランジスタＱｒ，ｃは、一
対のビットラインの間の半導体基板上に形成されてい
る。例えば、ビットラインＭ−１，Ｓ−１，Ｍ，Ｓ，Ｍ
＋１，Ｓ＋１，Ｍ＋２は、図６において垂直に走って示
されている。例えば、トランジスタＱ１，２は、ビット
ラインＳ−１及びＭの間に形成されている。従って、ト
ランジスタＱ１，２は、そのドレインがビットラインＭ
へ接続しており、且つそのソースがビットラインＳ−１
へ接続している。浮遊ゲートトランジスタＱ２，２乃至
Ｑ６４，２は、同様に、ビットラインＳ−１とＭとの間
に形成されている。更に、浮遊ゲートトランジスタＱ６
５，２乃至Ｑ１２８，２（不図示）は、ビットラインＳ
−１とＭとの間に形成されている。以下に説明する理由
により、一つ置きのビットラインはセグメント化されて
いる。従って、図６において、ビットラインＳ−１，
Ｓ，Ｓ＋１は、所定の長さにセグメント化されており、
その所定の長さの各々は、６４個の浮遊ゲートトランジ
スタＱｒ，ｃに対するドレイン乃至はソース領域を形成
するのに十分な長さであり、且つ例えばＱＮ２，Ｑ（Ｎ
＋１）１，ＱＮ′２，Ｑ（Ｎ′＋１）１などのような制
御トランジスタの選択したものへ電気的に接続される。
しかしながら、ビットラインＭ−１，Ｍ，Ｍ＋１，Ｍ＋
２は、以下に述べる理由により、セグメント化されてい
ない。従って、本発明の一つの重要な特徴として、各制
御トランジスタ（しばしば、「選択（セレクト）」又は
「パス」トランジスタとも呼ばれる）は、従来技術にお
いては対応する浮遊ゲートトランジスタに直接的に隣接
していたが、本発明においては、それが物理的に直列的
に接続されていた対応する浮遊ゲートトランジスタから
物理的に離隔されたＥＰＲＯＭアレイ内の別の位置へ移
動されている。この様にして除去された多数の選択トラ
ンジスタはダイの二つの別々の部分の上の２個の選択ト
ランジスタで置換されている。従って、例えば、選択ト
ランジスタＱＮ２及びＱ（Ｎ＋１）１は、図６に示した
如く、浮遊ゲートトランジスタＱ１，１乃至Ｑ６４，１
及びＱ１，２乃至Ｑ６４，２を有するＥＰＲＯＭアレイ
のセクションの上部において、それぞれ、ソース領域
（Ｓ−１）とドレイン領域Ｍとの間及びドレイン領域
（Ｍ−１）及びソース領域（Ｓ−１）との間に配置され
ている。従って、本発明に基づく１個の選択トランジス
タは、６４個の浮遊ゲートトランジスタを制御するため
に使用することが可能であり、そのことは、各メモリセ
ルの寸法を著しく実質的に減少させることに貢献してい
る。
対のビットラインの間の半導体基板上に形成されてい
る。例えば、ビットラインＭ−１，Ｓ−１，Ｍ，Ｓ，Ｍ
＋１，Ｓ＋１，Ｍ＋２は、図６において垂直に走って示
されている。例えば、トランジスタＱ１，２は、ビット
ラインＳ−１及びＭの間に形成されている。従って、ト
ランジスタＱ１，２は、そのドレインがビットラインＭ
へ接続しており、且つそのソースがビットラインＳ−１
へ接続している。浮遊ゲートトランジスタＱ２，２乃至
Ｑ６４，２は、同様に、ビットラインＳ−１とＭとの間
に形成されている。更に、浮遊ゲートトランジスタＱ６
５，２乃至Ｑ１２８，２（不図示）は、ビットラインＳ
−１とＭとの間に形成されている。以下に説明する理由
により、一つ置きのビットラインはセグメント化されて
いる。従って、図６において、ビットラインＳ−１，
Ｓ，Ｓ＋１は、所定の長さにセグメント化されており、
その所定の長さの各々は、６４個の浮遊ゲートトランジ
スタＱｒ，ｃに対するドレイン乃至はソース領域を形成
するのに十分な長さであり、且つ例えばＱＮ２，Ｑ（Ｎ
＋１）１，ＱＮ′２，Ｑ（Ｎ′＋１）１などのような制
御トランジスタの選択したものへ電気的に接続される。
しかしながら、ビットラインＭ−１，Ｍ，Ｍ＋１，Ｍ＋
２は、以下に述べる理由により、セグメント化されてい
ない。従って、本発明の一つの重要な特徴として、各制
御トランジスタ（しばしば、「選択（セレクト）」又は
「パス」トランジスタとも呼ばれる）は、従来技術にお
いては対応する浮遊ゲートトランジスタに直接的に隣接
していたが、本発明においては、それが物理的に直列的
に接続されていた対応する浮遊ゲートトランジスタから
物理的に離隔されたＥＰＲＯＭアレイ内の別の位置へ移
動されている。この様にして除去された多数の選択トラ
ンジスタはダイの二つの別々の部分の上の２個の選択ト
ランジスタで置換されている。従って、例えば、選択ト
ランジスタＱＮ２及びＱ（Ｎ＋１）１は、図６に示した
如く、浮遊ゲートトランジスタＱ１，１乃至Ｑ６４，１
及びＱ１，２乃至Ｑ６４，２を有するＥＰＲＯＭアレイ
のセクションの上部において、それぞれ、ソース領域
（Ｓ−１）とドレイン領域Ｍとの間及びドレイン領域
（Ｍ−１）及びソース領域（Ｓ−１）との間に配置され
ている。従って、本発明に基づく１個の選択トランジス
タは、６４個の浮遊ゲートトランジスタを制御するため
に使用することが可能であり、そのことは、各メモリセ
ルの寸法を著しく実質的に減少させることに貢献してい
る。
【００２７】しかしながら、図６に示した如く、実際に
は、単に一つの選択トランジスタではなく２個の選択ト
ランジスタが、６４個の浮遊ゲートトランジスタを制御
するために本発明に基づいて実際には使用されている。
図６に示した如く、選択トランジスタＱ（Ｎ＋１）１及
びＱ（Ｎ′＋１）１は、メタルビットラインＭ−１（ド
レインとして機能する）とビットライン（Ｓ−１）のセ
グメント（Ｓ−１）ａとの間に接続されており、一方選
択トランジスタＱＮ２及びＱＮ′２は、ドレインとして
機能するメタルビットラインＭと、ソースとして機能す
るビットライン（Ｓ−１）のセグメント（Ｓ−１）ａと
の間に並列的に接続されている。選択トランジスタＱ
（Ｎ＋１）１及びＱ（Ｎ′＋１）１は、浮遊ゲートトラ
ンジスタＱ１，２乃至Ｑ６４，２の何れかの選択した一
つと直列的な一対の並列接続された選択トランジスタと
して機能する。並列接続された選択トランジスタＱＮ２
及びＱＮ′２は、浮遊ゲートトランジスタＱ１，１乃至
Ｑ６４，１のうちの選択した一つと直列的に接続されて
いる。以下に説明する如く、２個の選択トランジスタの
並列接続は、実際に、該選択トランジスタを包含する回
路によって提供される電流の流れに対する抵抗値を、単
に一つの選択トランジスタで提供される場合の大きさの
４分の１へ減少させる。
は、単に一つの選択トランジスタではなく２個の選択ト
ランジスタが、６４個の浮遊ゲートトランジスタを制御
するために本発明に基づいて実際には使用されている。
図６に示した如く、選択トランジスタＱ（Ｎ＋１）１及
びＱ（Ｎ′＋１）１は、メタルビットラインＭ−１（ド
レインとして機能する）とビットライン（Ｓ−１）のセ
グメント（Ｓ−１）ａとの間に接続されており、一方選
択トランジスタＱＮ２及びＱＮ′２は、ドレインとして
機能するメタルビットラインＭと、ソースとして機能す
るビットライン（Ｓ−１）のセグメント（Ｓ−１）ａと
の間に並列的に接続されている。選択トランジスタＱ
（Ｎ＋１）１及びＱ（Ｎ′＋１）１は、浮遊ゲートトラ
ンジスタＱ１，２乃至Ｑ６４，２の何れかの選択した一
つと直列的な一対の並列接続された選択トランジスタと
して機能する。並列接続された選択トランジスタＱＮ２
及びＱＮ′２は、浮遊ゲートトランジスタＱ１，１乃至
Ｑ６４，１のうちの選択した一つと直列的に接続されて
いる。以下に説明する如く、２個の選択トランジスタの
並列接続は、実際に、該選択トランジスタを包含する回
路によって提供される電流の流れに対する抵抗値を、単
に一つの選択トランジスタで提供される場合の大きさの
４分の１へ減少させる。
【００２８】ビットライン（Ｍ−１），（Ｓ−１），
Ｍ，Ｓ，（Ｍ＋１），（Ｓ＋１）などは、典型的に、半
導体基板内に垂直な長尺状ストリップの形状に不純物を
注入することによって形成し、導電性のソース領域及び
／又はドレイン領域を形成する。本発明によれば、メタ
ルビットラインＭ−１，Ｍ，Ｍ＋１，Ｍ＋２は、常に、
ドレイン領域であり、一方ビットラインＳ−１，Ｓ，Ｓ
＋１は常にソース領域である。
Ｍ，Ｓ，（Ｍ＋１），（Ｓ＋１）などは、典型的に、半
導体基板内に垂直な長尺状ストリップの形状に不純物を
注入することによって形成し、導電性のソース領域及び
／又はドレイン領域を形成する。本発明によれば、メタ
ルビットラインＭ−１，Ｍ，Ｍ＋１，Ｍ＋２は、常に、
ドレイン領域であり、一方ビットラインＳ−１，Ｓ，Ｓ
＋１は常にソース領域である。
【００２９】メタルビットラインＭ−１，Ｍ，Ｍ＋１，
Ｍ＋２は、基本的に、例えば、第二多結晶シリコン層か
ら形成されているワードラインＷＬ１，ＷＬ
２，．．．，ＷＬ６４上の絶縁層上に形成されているメ
タル導電性ストリップから構成されている。該メタル導
電性ストリップは、例えば、コンタクト（ｊ−１），
ｊ，（ｊ＋１），（ｊ＋２）又はコンタクト（ｋ−
１），ｋ，（ｋ＋１），（ｋ＋２）などのようなコンタ
クトによってＮ番目のセル毎に下側に存在する長尺状の
拡散ビットラインとコンタクトしている。尚、Ｎは選択
された整数（典型的には、８，１６，３２又は６４）で
あって、例えば、拡散ビットライン（Ｓ−１），Ｓ，
（Ｓ＋１）に関連する許容可能な抵抗電圧降下を考慮し
て選択される。メタルストリップＭ−１，Ｍ，Ｍ＋１，
Ｍ＋２を下側に存在する拡散ビットラインと並列的に配
置させることにより、ビットラインの全体的な抵抗値
は、著しく低下され、大型の１メガビット、４メガビッ
ト又は１６メガビットのメモリアレイを製造することを
可能とする。
Ｍ＋２は、基本的に、例えば、第二多結晶シリコン層か
ら形成されているワードラインＷＬ１，ＷＬ
２，．．．，ＷＬ６４上の絶縁層上に形成されているメ
タル導電性ストリップから構成されている。該メタル導
電性ストリップは、例えば、コンタクト（ｊ−１），
ｊ，（ｊ＋１），（ｊ＋２）又はコンタクト（ｋ−
１），ｋ，（ｋ＋１），（ｋ＋２）などのようなコンタ
クトによってＮ番目のセル毎に下側に存在する長尺状の
拡散ビットラインとコンタクトしている。尚、Ｎは選択
された整数（典型的には、８，１６，３２又は６４）で
あって、例えば、拡散ビットライン（Ｓ−１），Ｓ，
（Ｓ＋１）に関連する許容可能な抵抗電圧降下を考慮し
て選択される。メタルストリップＭ−１，Ｍ，Ｍ＋１，
Ｍ＋２を下側に存在する拡散ビットラインと並列的に配
置させることにより、ビットラインの全体的な抵抗値
は、著しく低下され、大型の１メガビット、４メガビッ
ト又は１６メガビットのメモリアレイを製造することを
可能とする。
【００３０】与えられた浮遊ゲートトランジスタＱｒ，
ｃの内容を読取る場合、その回路の動作は、ドレインビ
ットライン（例えば、ライン（Ｍ−１），Ｍ，（Ｍ＋
１）又は（Ｍ＋２））及びワードライン（例えば、ライ
ンＷＬ１，ＷＬ２，．．．又はＷＬ６４）上の電圧が書
込みの場合よりも低く維持されるという点を除いて、書
込み動作の場合と類似している。例えば、トランジスタ
Ｑ１，２を読取るためには、メタルビットラインＭを高
電圧へ上昇させ、その際にトランジスタＱ１，２のドレ
インを高電圧へ上昇させる。ビットライン（Ｓ−１）の
セグメント（Ｓ−１）ａは、選択乃至は制御トランジス
タＱ（Ｎ＋１）１及びＱ（Ｎ′＋１）１を介してメタル
ビットライン（Ｍ−１）へ接続されている。メタルビッ
トライン（Ｍ−１）は接地電位に保持される。チップの
周辺部上の論理により高電圧がＳＥＬ（Ｎ＋１）及びＳ
ＥＬ（Ｎ′＋１）へ印加され、その際に高ゲート電圧を
選択トランジスタＱ（Ｎ＋１）１及びＱ（Ｎ′＋１）１
へ印加し従ってそれらのトランジスタをターンオンさせ
る。その結果、ソースビットラインセグメント（Ｓ−
１）ａは、メタルビットライン（Ｍ−１）と同一の低電
圧に維持される。従って、選択された高電圧がワードラ
インＷＬ１へ印加される。その他のワードラインＷＬ２
乃至ＷＬＲ（尚、Ｒは行の最大数を表わす整数）が低電
圧に維持される。トランジスタＱ１，２のドレインが高
電圧にあるので、その浮遊ゲートが電子を格納していな
い場合には、電流がトランジスタＱ１，２を介して流
れ、その際に浮遊ゲートトランジスタＱ１，２のワード
ライン（即ち、ゲート）上の高電圧がトランジスタＱ
１，２をターンオンさせることを可能とする。しかしな
がら、トランジスタＱ１，２の浮遊ゲートが負の電荷で
帯電されている場合には、ワードラインＷＬ１に印加さ
れる通常の電圧は浮遊ゲートトランジスタＱ１，２をタ
ーンオンさせるのには十分ではなく、従ってメタルビッ
トライン（Ｍ−１）及びＭへ接続されているセンスアン
プ（公知の構成のものであり従って図示されていない）
において電流の流れは検知されない。
ｃの内容を読取る場合、その回路の動作は、ドレインビ
ットライン（例えば、ライン（Ｍ−１），Ｍ，（Ｍ＋
１）又は（Ｍ＋２））及びワードライン（例えば、ライ
ンＷＬ１，ＷＬ２，．．．又はＷＬ６４）上の電圧が書
込みの場合よりも低く維持されるという点を除いて、書
込み動作の場合と類似している。例えば、トランジスタ
Ｑ１，２を読取るためには、メタルビットラインＭを高
電圧へ上昇させ、その際にトランジスタＱ１，２のドレ
インを高電圧へ上昇させる。ビットライン（Ｓ−１）の
セグメント（Ｓ−１）ａは、選択乃至は制御トランジス
タＱ（Ｎ＋１）１及びＱ（Ｎ′＋１）１を介してメタル
ビットライン（Ｍ−１）へ接続されている。メタルビッ
トライン（Ｍ−１）は接地電位に保持される。チップの
周辺部上の論理により高電圧がＳＥＬ（Ｎ＋１）及びＳ
ＥＬ（Ｎ′＋１）へ印加され、その際に高ゲート電圧を
選択トランジスタＱ（Ｎ＋１）１及びＱ（Ｎ′＋１）１
へ印加し従ってそれらのトランジスタをターンオンさせ
る。その結果、ソースビットラインセグメント（Ｓ−
１）ａは、メタルビットライン（Ｍ−１）と同一の低電
圧に維持される。従って、選択された高電圧がワードラ
インＷＬ１へ印加される。その他のワードラインＷＬ２
乃至ＷＬＲ（尚、Ｒは行の最大数を表わす整数）が低電
圧に維持される。トランジスタＱ１，２のドレインが高
電圧にあるので、その浮遊ゲートが電子を格納していな
い場合には、電流がトランジスタＱ１，２を介して流
れ、その際に浮遊ゲートトランジスタＱ１，２のワード
ライン（即ち、ゲート）上の高電圧がトランジスタＱ
１，２をターンオンさせることを可能とする。しかしな
がら、トランジスタＱ１，２の浮遊ゲートが負の電荷で
帯電されている場合には、ワードラインＷＬ１に印加さ
れる通常の電圧は浮遊ゲートトランジスタＱ１，２をタ
ーンオンさせるのには十分ではなく、従ってメタルビッ
トライン（Ｍ−１）及びＭへ接続されているセンスアン
プ（公知の構成のものであり従って図示されていない）
において電流の流れは検知されない。
【００３１】トランジスタＱ１，２を読取っている間、
トランジスタＱ１，３は読取られない。なぜならば、そ
のドレイン（ビットラインＭへ接続されている）及びそ
のソース（ビットラインＳのセグメントＳａへ接続され
ている）上の電位は両方とも比較的高いからである。な
ぜならば、選択トランジスタＱ（Ｎ＋１）３及びＱ
（Ｎ′＋１）３は両方ともＳＥＬ（Ｎ＋１）及びＳＥＬ
（Ｎ′＋１）へ印加されている信号によってターンオン
されており、且つビットラインＭ上の高電圧をビットラ
インセグメントＳａへ通過させるからである。しかしな
がら、ビットラインＳのセグメントＳａへソースを接続
しているトランジスタＱ１，４は読取られることはな
い。なぜならば、トランジスタＱ１，４は、そのドレイ
ンをメタルビットライン（Ｍ＋１）へ接続しており、且
つビットライン（Ｍ＋１）及び（Ｍ−１）を除いてその
他の全てのビットラインはビットラインＭと同一の電位
又はその近くに保持されているからである。
トランジスタＱ１，３は読取られない。なぜならば、そ
のドレイン（ビットラインＭへ接続されている）及びそ
のソース（ビットラインＳのセグメントＳａへ接続され
ている）上の電位は両方とも比較的高いからである。な
ぜならば、選択トランジスタＱ（Ｎ＋１）３及びＱ
（Ｎ′＋１）３は両方ともＳＥＬ（Ｎ＋１）及びＳＥＬ
（Ｎ′＋１）へ印加されている信号によってターンオン
されており、且つビットラインＭ上の高電圧をビットラ
インセグメントＳａへ通過させるからである。しかしな
がら、ビットラインＳのセグメントＳａへソースを接続
しているトランジスタＱ１，４は読取られることはな
い。なぜならば、トランジスタＱ１，４は、そのドレイ
ンをメタルビットライン（Ｍ＋１）へ接続しており、且
つビットライン（Ｍ＋１）及び（Ｍ−１）を除いてその
他の全てのビットラインはビットラインＭと同一の電位
又はその近くに保持されているからである。
【００３２】浮遊ゲートトランジスタＱ１，２をプログ
ラム、即ち書込むためには、メタルビットラインＭが高
電圧とされる。ＳＥＬ（Ｎ＋１）選択ライン及びＳＥＬ
（Ｎ′＋１）選択ラインも、本装置の周辺部分における
選択論理によって高電圧とされ（その様な選択論理は従
来公知であり従ってその詳細な説明は割愛する）、その
際に選択トランジスタＱ（Ｎ＋１）１及びＱ（Ｎ′＋
１）１をターンオンさせる（これらは、「選択トランジ
スタ」とも呼ばれる）。メタルビットラインＭ−１が低
電圧とされる。従って、それに接続されている全ての浮
遊ゲートトランジスタＱ１，１乃至Ｑ６４，１及びＱ
１，２乃至Ｑ６４，２に対するソースとして機能するビ
ットラインＳ−１のセグメント（Ｓ−１）ａは、ビット
ラインＭへ接続されている浮遊ゲートトランジスタＱ
１，２のドレインが高電圧にある間、低電圧にある。従
って、十分な振幅の正の電圧がワードラインＷＬ１へ印
加されると、電子がソースＳ−１からドレインＭへ流れ
る。これらの電子は、チャンネル内の横方向電界からエ
ネルギを獲得し、且つそれらのうちの幾つかは酸化物電
位障壁を取り巻くのに十分なエネルギを有し従って浮遊
ゲート上に集積される。これらのエレクトロンは、浮遊
ゲートを充電即ちプログラム（書込み）し、使用される
論理規則に従って二進０（１）を格納する。（浮遊ゲー
ト上に電荷なし）ＥＰＲＯＭセルがプログラム、即ち書
込みが行なわれていない場合には、それは二進１（０）
に対応する。従って、各トランジスタは１ビットの情報
を格納する。
ラム、即ち書込むためには、メタルビットラインＭが高
電圧とされる。ＳＥＬ（Ｎ＋１）選択ライン及びＳＥＬ
（Ｎ′＋１）選択ラインも、本装置の周辺部分における
選択論理によって高電圧とされ（その様な選択論理は従
来公知であり従ってその詳細な説明は割愛する）、その
際に選択トランジスタＱ（Ｎ＋１）１及びＱ（Ｎ′＋
１）１をターンオンさせる（これらは、「選択トランジ
スタ」とも呼ばれる）。メタルビットラインＭ−１が低
電圧とされる。従って、それに接続されている全ての浮
遊ゲートトランジスタＱ１，１乃至Ｑ６４，１及びＱ
１，２乃至Ｑ６４，２に対するソースとして機能するビ
ットラインＳ−１のセグメント（Ｓ−１）ａは、ビット
ラインＭへ接続されている浮遊ゲートトランジスタＱ
１，２のドレインが高電圧にある間、低電圧にある。従
って、十分な振幅の正の電圧がワードラインＷＬ１へ印
加されると、電子がソースＳ−１からドレインＭへ流れ
る。これらの電子は、チャンネル内の横方向電界からエ
ネルギを獲得し、且つそれらのうちの幾つかは酸化物電
位障壁を取り巻くのに十分なエネルギを有し従って浮遊
ゲート上に集積される。これらのエレクトロンは、浮遊
ゲートを充電即ちプログラム（書込み）し、使用される
論理規則に従って二進０（１）を格納する。（浮遊ゲー
ト上に電荷なし）ＥＰＲＯＭセルがプログラム、即ち書
込みが行なわれていない場合には、それは二進１（０）
に対応する。従って、各トランジスタは１ビットの情報
を格納する。
【００３３】ホットエレクトロン注入によるトランジス
タＱ（１，２）の効果的な書込みのためには、ドレイン
及びワードライン上に高電圧を有し且つソース上に低電
圧を有さねばならない。
タＱ（１，２）の効果的な書込みのためには、ドレイン
及びワードライン上に高電圧を有し且つソース上に低電
圧を有さねばならない。
【００３４】このアレイアーキテクチャが動作するため
には、セルＱ（１，２）の書込みを行なっている間にそ
の他のセルに書込みが行なわれてはならない。高ワード
ライン電圧が書込みのために必要であるので、書込みを
行なうことが可能な唯一のその他のセルはワードライン
ＷＬ１の下側に位置されているものである。書込みを行
なう場合に、Ｍ以外の全てのビットラインが非常に弱い
プルダウンにより接地に維持される。高ドレイン電圧も
書込みのために必要とされるので、ビットラインＭに十
分近いセルのみに対して書込みを行なうことが可能であ
る。要約すると、セルＱ１，１，Ｑ１，３，Ｑ１，４が
偶発的な書込みが行なわれることの可能性のある候補者
であるに過ぎない。セルＱ１，１の場合には、書込み動
作期間中、メタルビットライン（Ｍ−１）上の電圧は低
であり、一方ビットラインセグメント（Ｓ−１）ａ上の
電圧も、選択トランジスタＱ（Ｎ＋１）１及びＱ（Ｎ′
＋１）１がターンオンされているので、低である。従っ
て、浮遊ゲートトランジスタＱ１，１は書込みが行なわ
れることはない。
には、セルＱ（１，２）の書込みを行なっている間にそ
の他のセルに書込みが行なわれてはならない。高ワード
ライン電圧が書込みのために必要であるので、書込みを
行なうことが可能な唯一のその他のセルはワードライン
ＷＬ１の下側に位置されているものである。書込みを行
なう場合に、Ｍ以外の全てのビットラインが非常に弱い
プルダウンにより接地に維持される。高ドレイン電圧も
書込みのために必要とされるので、ビットラインＭに十
分近いセルのみに対して書込みを行なうことが可能であ
る。要約すると、セルＱ１，１，Ｑ１，３，Ｑ１，４が
偶発的な書込みが行なわれることの可能性のある候補者
であるに過ぎない。セルＱ１，１の場合には、書込み動
作期間中、メタルビットライン（Ｍ−１）上の電圧は低
であり、一方ビットラインセグメント（Ｓ−１）ａ上の
電圧も、選択トランジスタＱ（Ｎ＋１）１及びＱ（Ｎ′
＋１）１がターンオンされているので、低である。従っ
て、浮遊ゲートトランジスタＱ１，１は書込みが行なわ
れることはない。
【００３５】浮遊ゲートトランジスタＱ１，３のドレイ
ンも高電圧にある。なぜならば、このドレインもメタル
ビットラインＭへ接続されているからである。しかしな
がら、浮遊ゲートトランジスタＱ１，３のソースはビッ
トラインＳのセグメントＳａへ接続されている。ビット
ラインＳのセグメントＳａは、パストランジスタＱ（Ｎ
＋１）３及びＱ（Ｎ′＋１）３によって高電圧レベルに
あるメタルビットラインＭへ接続されている。従って、
トランジスタＱ１，３乃至Ｑ６４，３及びトランジスタ
Ｑ１，４乃至Ｑ６４，４のソースを構成するビットライ
ンセグメントＳａも比較的高い電圧にある。従って、ト
ランジスタＱ１，３のソースは高であり、且つ低ソース
電圧に対する条件は満足されず、従ってトランジスタＱ
１，３は、対称的に配置されたトランジスタＱ１，２が
書込みを行なっても、書込みを行なうことはない。注意
すべきことであるが、浮遊ゲートトランジスタＱ２，３
乃至Ｑ６４，３は何れの場合にも書込みを行なうことは
ない。なぜならば、ワードラインＷＬ２乃至ＷＬ６４は
低電圧レベルに保持され、その際に、ワードラインＷＬ
１が高電圧レベルへ上昇される場合に、トランジスタＱ
２，３乃至Ｑ６４，３をターンオフした状態に維持する
からである。
ンも高電圧にある。なぜならば、このドレインもメタル
ビットラインＭへ接続されているからである。しかしな
がら、浮遊ゲートトランジスタＱ１，３のソースはビッ
トラインＳのセグメントＳａへ接続されている。ビット
ラインＳのセグメントＳａは、パストランジスタＱ（Ｎ
＋１）３及びＱ（Ｎ′＋１）３によって高電圧レベルに
あるメタルビットラインＭへ接続されている。従って、
トランジスタＱ１，３乃至Ｑ６４，３及びトランジスタ
Ｑ１，４乃至Ｑ６４，４のソースを構成するビットライ
ンセグメントＳａも比較的高い電圧にある。従って、ト
ランジスタＱ１，３のソースは高であり、且つ低ソース
電圧に対する条件は満足されず、従ってトランジスタＱ
１，３は、対称的に配置されたトランジスタＱ１，２が
書込みを行なっても、書込みを行なうことはない。注意
すべきことであるが、浮遊ゲートトランジスタＱ２，３
乃至Ｑ６４，３は何れの場合にも書込みを行なうことは
ない。なぜならば、ワードラインＷＬ２乃至ＷＬ６４は
低電圧レベルに保持され、その際に、ワードラインＷＬ
１が高電圧レベルへ上昇される場合に、トランジスタＱ
２，３乃至Ｑ６４，３をターンオフした状態に維持する
からである。
【００３６】トランジスタＱ１，４は、そのソースをビ
ットラインＳのビットラインセグメントＳａへ接続して
おり、且つそのドレインをビットライン（Ｍ＋１）へ接
続している。ビットライン（Ｍ＋１）は弱いプルダウン
により接地に保持される。しかしながら、ビットライン
セグメントＳａは、トランジスタＱ（Ｎ＋１）３及びＱ
（Ｎ′＋１）３がターンオンしているということにより
比較的高い電圧に保持され、その際にメタルビットライ
ンＭ上の高電圧の一部がビットラインＳのセグメントＳ
ａへ伝達されることを可能とする。このビットラインＭ
高及び分割ゲートトランジスタ（選択トランジスタＱ
（Ｎ＋１）３及びＱ（Ｎ′＋１）３及び浮遊ゲートトラ
ンジスタＱ（１，４）の結合）が逆モードにある形態
は、書込み動作において非常に非効率的である。それ
は、ドレインが高に維持され且つソースが低に維持され
た同一のトランジスタの書込み動作よりも１０倍程度小
さいものである。従って、トランジスタＱ１，４は、そ
れが浮遊ゲートトランジスタＱ１，２を書込むのにかか
る時間内に書込みを行なうことはない。勿論、メタルビ
ットライン（Ｍ＋１）は弱く接地へ保持され、従って最
悪の場合において、それは０Ｖであるが、実際には、ト
ランジスタＱ１，４及び選択トランジスタＱ（Ｎ＋１）
３及びＱ（Ｎ′＋１）３を介して流れる電流により、そ
れは２，３又は４Ｖへプルアップされ、その際にトラン
ジスタＱ１，４が書込みを行なうという可能性を更に低
下させる。更に、ソースビットラインＳのセグメントＳ
ａは、多分、逆方向において約６又は７Ｖにあり、従っ
て、ＶＤＳ（トランジスタＱ１，４のドレインとソース
の間の電圧）が小さすぎるので、トランジスタＱ１，４
は書込みを行なうことはない。この逆書込み動作につい
ては米国特許第４，６３９，８９３号に詳細に記載され
ている。
ットラインＳのビットラインセグメントＳａへ接続して
おり、且つそのドレインをビットライン（Ｍ＋１）へ接
続している。ビットライン（Ｍ＋１）は弱いプルダウン
により接地に保持される。しかしながら、ビットライン
セグメントＳａは、トランジスタＱ（Ｎ＋１）３及びＱ
（Ｎ′＋１）３がターンオンしているということにより
比較的高い電圧に保持され、その際にメタルビットライ
ンＭ上の高電圧の一部がビットラインＳのセグメントＳ
ａへ伝達されることを可能とする。このビットラインＭ
高及び分割ゲートトランジスタ（選択トランジスタＱ
（Ｎ＋１）３及びＱ（Ｎ′＋１）３及び浮遊ゲートトラ
ンジスタＱ（１，４）の結合）が逆モードにある形態
は、書込み動作において非常に非効率的である。それ
は、ドレインが高に維持され且つソースが低に維持され
た同一のトランジスタの書込み動作よりも１０倍程度小
さいものである。従って、トランジスタＱ１，４は、そ
れが浮遊ゲートトランジスタＱ１，２を書込むのにかか
る時間内に書込みを行なうことはない。勿論、メタルビ
ットライン（Ｍ＋１）は弱く接地へ保持され、従って最
悪の場合において、それは０Ｖであるが、実際には、ト
ランジスタＱ１，４及び選択トランジスタＱ（Ｎ＋１）
３及びＱ（Ｎ′＋１）３を介して流れる電流により、そ
れは２，３又は４Ｖへプルアップされ、その際にトラン
ジスタＱ１，４が書込みを行なうという可能性を更に低
下させる。更に、ソースビットラインＳのセグメントＳ
ａは、多分、逆方向において約６又は７Ｖにあり、従っ
て、ＶＤＳ（トランジスタＱ１，４のドレインとソース
の間の電圧）が小さすぎるので、トランジスタＱ１，４
は書込みを行なうことはない。この逆書込み動作につい
ては米国特許第４，６３９，８９３号に詳細に記載され
ている。
【００３７】効率的な書込み動作のためには、ビットラ
インＭを、ビットラインデコーダを介して高電圧へプル
アップさせねばならない。高電圧の供給が問題となる唯
一の場合は、ビットラインＭからＭ−１への電流が高す
ぎる場合である。高ビットライン電圧を維持しながらト
ランジスタＱ１，２を介して書込み電流を供給すること
は設計上保証されている。しかしながら、ビットライン
Ｍ上のその他のトランジスタを介してのリークが過剰で
ある場合には、問題が発生する場合がある。この過剰な
リークは、ビットラインＭの隣のトランジスタＱ１，２
以外の浮遊ゲートトランジスタのドレインターンオンを
介して発生することが可能である。これらのトランジス
タが単に僅かにターンオンされて、例えば、１６Ｍアレ
イ上のセル当り単に１μＡの電流を導通するのに過ぎな
い場合であっても、各ビットラインに関連して４０９６
個のセルが存在しているので、全体的なリークは４ｍＡ
の大きさとなり、それは書込み動作速度問題を発生させ
る。
インＭを、ビットラインデコーダを介して高電圧へプル
アップさせねばならない。高電圧の供給が問題となる唯
一の場合は、ビットラインＭからＭ−１への電流が高す
ぎる場合である。高ビットライン電圧を維持しながらト
ランジスタＱ１，２を介して書込み電流を供給すること
は設計上保証されている。しかしながら、ビットライン
Ｍ上のその他のトランジスタを介してのリークが過剰で
ある場合には、問題が発生する場合がある。この過剰な
リークは、ビットラインＭの隣のトランジスタＱ１，２
以外の浮遊ゲートトランジスタのドレインターンオンを
介して発生することが可能である。これらのトランジス
タが単に僅かにターンオンされて、例えば、１６Ｍアレ
イ上のセル当り単に１μＡの電流を導通するのに過ぎな
い場合であっても、各ビットラインに関連して４０９６
個のセルが存在しているので、全体的なリークは４ｍＡ
の大きさとなり、それは書込み動作速度問題を発生させ
る。
【００３８】セグメント化したビットラインＳ，Ｓ＋１
などの概念を使用することにより、選択したセグメント
Ｓａのみがターンオン問題を有するものとさせることが
可能である。なぜならば、それが、ビットラインＭから
選択トランジスタを介してビットラインＭ−１への接続
を有する唯一のセグメントであるからである。その結
果、上述した例における選択されなかったトランジスタ
からの最大洩れ電流は、セグメントしなかった場合にお
ける４ｍＡではなくＧ４ｍＡとなる。この書込み電流に
対する小さな負荷は、０．５ｍＡの範囲内のものであ
り、問題となることはない。
などの概念を使用することにより、選択したセグメント
Ｓａのみがターンオン問題を有するものとさせることが
可能である。なぜならば、それが、ビットラインＭから
選択トランジスタを介してビットラインＭ−１への接続
を有する唯一のセグメントであるからである。その結
果、上述した例における選択されなかったトランジスタ
からの最大洩れ電流は、セグメントしなかった場合にお
ける４ｍＡではなくＧ４ｍＡとなる。この書込み電流に
対する小さな負荷は、０．５ｍＡの範囲内のものであ
り、問題となることはない。
【００３９】例えばソースビットラインＳのセグメント
Ｓａ及びＳｂ及びソースビットライン（Ｓ−１）のセグ
メント（Ｓ−１）ａ及び（Ｓ−１）ｂなどのようなセグ
メントを形成することは、本発明の重要な特徴の一つで
ある。ワードラインＷＬは、浮遊ゲートトランジスタの
みの上を延在しており、従来技術における如く選択乃至
は制御トランジスタの上側を延在するものではない。こ
の点に関し、ワードラインが浮遊ゲートトランジスタと
選択トランジスタの両方の上を延在するものとして米国
特許第４，６３９，８９３号を参照するとよい。）選択
ラインＳＥＬＮ，ＳＥＬ（Ｎ＋１），ＳＥＬＮ′，ＳＥ
Ｌ（Ｎ′＋１）は、読取られるべき又は書込まれるべき
特定の転送（即ち、浮遊ゲート）装置を選択する相補的
ワードラインである。
Ｓａ及びＳｂ及びソースビットライン（Ｓ−１）のセグ
メント（Ｓ−１）ａ及び（Ｓ−１）ｂなどのようなセグ
メントを形成することは、本発明の重要な特徴の一つで
ある。ワードラインＷＬは、浮遊ゲートトランジスタの
みの上を延在しており、従来技術における如く選択乃至
は制御トランジスタの上側を延在するものではない。こ
の点に関し、ワードラインが浮遊ゲートトランジスタと
選択トランジスタの両方の上を延在するものとして米国
特許第４，６３９，８９３号を参照するとよい。）選択
ラインＳＥＬＮ，ＳＥＬ（Ｎ＋１），ＳＥＬＮ′，ＳＥ
Ｌ（Ｎ′＋１）は、読取られるべき又は書込まれるべき
特定の転送（即ち、浮遊ゲート）装置を選択する相補的
ワードラインである。
【００４０】上述した説明から明らかな如く、ＳＥＬ
（Ｎ＋１）が高レベル信号で活性化されると、周辺論理
によって、ＳＥＬ（Ｎ′＋１）も同一の信号で活性化さ
れる。従って、例えば、ビットラインＳ−１上のセグメ
ント（Ｓ−１）ａへ接続されている２個の選択トランジ
スタＱ（Ｎ＋１）１及びＱ（Ｎ′＋１）１がターンオン
される。これら２個のトランジスタは並列的であり、従
って、セグメント（Ｓ−１）ａへ接続されており且つ２
個の並列接続されている選択トランジスタＱ（Ｎ＋１）
１及びＱ（Ｎ′＋１）１によって制御される特定の浮遊
ゲートトランジスタＱｒ，２と関連する浮遊ゲートを読
取るか又は充電する電流によって見られる抵抗値の４分
の１へ減少させる。
（Ｎ＋１）が高レベル信号で活性化されると、周辺論理
によって、ＳＥＬ（Ｎ′＋１）も同一の信号で活性化さ
れる。従って、例えば、ビットラインＳ−１上のセグメ
ント（Ｓ−１）ａへ接続されている２個の選択トランジ
スタＱ（Ｎ＋１）１及びＱ（Ｎ′＋１）１がターンオン
される。これら２個のトランジスタは並列的であり、従
って、セグメント（Ｓ−１）ａへ接続されており且つ２
個の並列接続されている選択トランジスタＱ（Ｎ＋１）
１及びＱ（Ｎ′＋１）１によって制御される特定の浮遊
ゲートトランジスタＱｒ，２と関連する浮遊ゲートを読
取るか又は充電する電流によって見られる抵抗値の４分
の１へ減少させる。
【００４１】１個の選択トランジスタの場合における最
大の抵抗値はセグメント（Ｓ−１）ａの完全な抵抗値で
ある。２個の並列トランジスタを有する最大抵抗値は、
並列的に二つの側部が接続されているセグメント（Ｓ−
１）ａの抵抗値の半分である。二つの等しい並列抵抗
は、各々の半分、即ちそれらの抵抗値の和の４分の１に
等しい全体的な抵抗値を有している。それが一端部のみ
が接続されている場合には、その和は単に全体的なセグ
メント抵抗値であるに過ぎない。
大の抵抗値はセグメント（Ｓ−１）ａの完全な抵抗値で
ある。２個の並列トランジスタを有する最大抵抗値は、
並列的に二つの側部が接続されているセグメント（Ｓ−
１）ａの抵抗値の半分である。二つの等しい並列抵抗
は、各々の半分、即ちそれらの抵抗値の和の４分の１に
等しい全体的な抵抗値を有している。それが一端部のみ
が接続されている場合には、その和は単に全体的なセグ
メント抵抗値であるに過ぎない。
【００４２】本発明に基づいてメタル層（Ｍ−１），
Ｍ，（Ｍ＋１），（Ｍ＋２）とその下側に存在する長尺
状の拡散（実際には、イオン注入してある）ドレイン領
域との間のコンタクト（ｊ−１），ｊ，（ｊ＋１），
（ｊ＋２），（ｋ−１），ｋ，（ｋ＋１），（ｋ＋２）
が、アレイの一列に沿ってＮ個のトランジスタ毎に配置
されており、尚Ｎは、例えば８，１６，３２，６４，１
２８などのような選択した整数である。図６に示した如
く、本アレイは、一実施例においては、６４個の行から
なる浮遊ゲートトランジスタＱｒ，ｃ（即ち、Ｎ＝６
４）に分割されている。ワードラインＷＬは、浮遊ゲー
トトランジスタＱｒ１乃至Ｑｒｃの各行ｒと関連してい
る。４個の選択ラインＳＥＬＮ，ＳＥＬ（Ｎ＋１），Ｓ
ＥＬＮ′，ＳＥＬ（Ｎ′＋１）が、６４個の行からなる
浮遊ゲートトランジスタの各グループと関連している。
例えば、行６４及び行６５の浮遊ゲートトランジスタの
間などのような、隣接するグループの浮遊ゲートトラン
ジスタの間のアレイの区域は、空間Ｋを有しており、そ
の空間内において、コンタクト（ｋ−１），ｋ，（ｋ＋
１），（ｋ＋２）が、メタルライン（Ｍ−１），Ｍ，
（Ｍ＋１），（Ｍ＋２）から下側に存在する長尺状のド
レイン領域へ下側に存在する絶縁層を介してビア（貫通
導体）によって形成されている。これらのコンタクト
は、メタルビットラインＭ，（Ｍ＋１），（Ｍ＋２）の
幅よりもより大きな寸法を有することが許容される。な
ぜならば、これらのメタルビットラインは、実際には、
一つ一つのビットラインではなく一つ置きのビットライ
ン毎に離隔されているからである。従って、各コンタク
ト（ｊ−１），．．．，（ｊ＋２），．．．，（ｋ−
１），．．．，（ｋ＋２）の面積は、メタルビットライ
ン（Ｍ−１），Ｍ，（Ｍ＋１）のピッチに何ら顕著な影
響を与えることなしに、拡散ソース（（Ｓ−１），Ｓ，
（Ｓ＋１））及びドレイン（（Ｍ−１），Ｍ，（Ｍ＋
１））ビットラインの幅よりもかなり幅広とすることが
可能である。コンタクトＫのコンタクトＪ（図６のアレ
イの上部）からの実際の間隔は、所望のビットライン抵
抗値に依存する。ある状況下においては、例えばＪ及び
Ｋなどのような隣接する二つの行のコンタクトの間隔
を、図６に示した浮遊ゲートトランジスタＱｒ，ｃの６
４行ではなく、浮遊ゲートトランジスタＱｒ，ｃの１２
８個の行だけ離隔させることが可能である。その場合の
唯一の条件は、ビットライン抵抗値が余り高くなり過ぎ
ないことである。
Ｍ，（Ｍ＋１），（Ｍ＋２）とその下側に存在する長尺
状の拡散（実際には、イオン注入してある）ドレイン領
域との間のコンタクト（ｊ−１），ｊ，（ｊ＋１），
（ｊ＋２），（ｋ−１），ｋ，（ｋ＋１），（ｋ＋２）
が、アレイの一列に沿ってＮ個のトランジスタ毎に配置
されており、尚Ｎは、例えば８，１６，３２，６４，１
２８などのような選択した整数である。図６に示した如
く、本アレイは、一実施例においては、６４個の行から
なる浮遊ゲートトランジスタＱｒ，ｃ（即ち、Ｎ＝６
４）に分割されている。ワードラインＷＬは、浮遊ゲー
トトランジスタＱｒ１乃至Ｑｒｃの各行ｒと関連してい
る。４個の選択ラインＳＥＬＮ，ＳＥＬ（Ｎ＋１），Ｓ
ＥＬＮ′，ＳＥＬ（Ｎ′＋１）が、６４個の行からなる
浮遊ゲートトランジスタの各グループと関連している。
例えば、行６４及び行６５の浮遊ゲートトランジスタの
間などのような、隣接するグループの浮遊ゲートトラン
ジスタの間のアレイの区域は、空間Ｋを有しており、そ
の空間内において、コンタクト（ｋ−１），ｋ，（ｋ＋
１），（ｋ＋２）が、メタルライン（Ｍ−１），Ｍ，
（Ｍ＋１），（Ｍ＋２）から下側に存在する長尺状のド
レイン領域へ下側に存在する絶縁層を介してビア（貫通
導体）によって形成されている。これらのコンタクト
は、メタルビットラインＭ，（Ｍ＋１），（Ｍ＋２）の
幅よりもより大きな寸法を有することが許容される。な
ぜならば、これらのメタルビットラインは、実際には、
一つ一つのビットラインではなく一つ置きのビットライ
ン毎に離隔されているからである。従って、各コンタク
ト（ｊ−１），．．．，（ｊ＋２），．．．，（ｋ−
１），．．．，（ｋ＋２）の面積は、メタルビットライ
ン（Ｍ−１），Ｍ，（Ｍ＋１）のピッチに何ら顕著な影
響を与えることなしに、拡散ソース（（Ｓ−１），Ｓ，
（Ｓ＋１））及びドレイン（（Ｍ−１），Ｍ，（Ｍ＋
１））ビットラインの幅よりもかなり幅広とすることが
可能である。コンタクトＫのコンタクトＪ（図６のアレ
イの上部）からの実際の間隔は、所望のビットライン抵
抗値に依存する。ある状況下においては、例えばＪ及び
Ｋなどのような隣接する二つの行のコンタクトの間隔
を、図６に示した浮遊ゲートトランジスタＱｒ，ｃの６
４行ではなく、浮遊ゲートトランジスタＱｒ，ｃの１２
８個の行だけ離隔させることが可能である。その場合の
唯一の条件は、ビットライン抵抗値が余り高くなり過ぎ
ないことである。
【００４３】本発明の独特の構成の動作は、選択トラン
ジスタと浮遊ゲートトランジスタとが各セルの一部とし
て直列的に一体的に形成されているスタンダードの分割
ゲートＥＰＲＯＭに対して説明した動作と同一である。
この様なトランジスタの動作は、Ｓｙｅｄ Ｂ． Ａｌ
ｉ ｅｔ ａｌ．著「５０ｎｓの２５６ＫのＣＭＯＳ分
割ゲートＥＰＲＯＭ（Ａ ５０−ｎｓ ２５６Ｋ ＣＭ
ＯＳ Ｓｐｌｉｔ−Ｇａｔｅ ＥＰＲＯＭ）」、ＩＥＥ
Ｅジャーナル・オブ・ソリッド・ステート・サーキッ
ツ、Ｖｏｌ．２３、Ｎｏ．１、１９８８年２月、７９乃
至８５頁の文献に記載されている。検知回路及びデコー
ド回路は、上記したＡｌｉ ｅｔ ａｌ．の文献におけ
るものと本発明におけるものと同一である。しかしなが
ら、選択ライン（ＳＥＬＮ，ＳＥＬ（Ｎ＋１），ＳＥＬ
Ｎ′，ＳＥＬ（Ｎ′＋１））の動作は、異なっており、
且つ読取り及び書込み動作に関するセクションにおいて
上述してある。プロセスの説明この説明はモジュール型
である（即ち、本発明にとって独特の個別的な一組の処
理ステップを構成している）。このプロセス即ち方法に
おける最初のステップは、スタンダード、即ち標準的な
ものであり、従ってその詳細な説明は割愛する。更に、
本発明に基づいてアレイ内にセルを形成した後にアレイ
上にコンタクト及び相互接続を形成するために使用され
る標準的なステップについてもその詳細な説明は割愛す
る。
ジスタと浮遊ゲートトランジスタとが各セルの一部とし
て直列的に一体的に形成されているスタンダードの分割
ゲートＥＰＲＯＭに対して説明した動作と同一である。
この様なトランジスタの動作は、Ｓｙｅｄ Ｂ． Ａｌ
ｉ ｅｔ ａｌ．著「５０ｎｓの２５６ＫのＣＭＯＳ分
割ゲートＥＰＲＯＭ（Ａ ５０−ｎｓ ２５６Ｋ ＣＭ
ＯＳ Ｓｐｌｉｔ−Ｇａｔｅ ＥＰＲＯＭ）」、ＩＥＥ
Ｅジャーナル・オブ・ソリッド・ステート・サーキッ
ツ、Ｖｏｌ．２３、Ｎｏ．１、１９８８年２月、７９乃
至８５頁の文献に記載されている。検知回路及びデコー
ド回路は、上記したＡｌｉ ｅｔ ａｌ．の文献におけ
るものと本発明におけるものと同一である。しかしなが
ら、選択ライン（ＳＥＬＮ，ＳＥＬ（Ｎ＋１），ＳＥＬ
Ｎ′，ＳＥＬ（Ｎ′＋１））の動作は、異なっており、
且つ読取り及び書込み動作に関するセクションにおいて
上述してある。プロセスの説明この説明はモジュール型
である（即ち、本発明にとって独特の個別的な一組の処
理ステップを構成している）。このプロセス即ち方法に
おける最初のステップは、スタンダード、即ち標準的な
ものであり、従ってその詳細な説明は割愛する。更に、
本発明に基づいてアレイ内にセルを形成した後にアレイ
上にコンタクト及び相互接続を形成するために使用され
る標準的なステップについてもその詳細な説明は割愛す
る。
【００４４】最初に、好適にはシリコンからなる半導体
ウエハ上に全体的なアレイを形成する。最初に、典型的
には２０Ω−ｃｍの固有抵抗を有するＰ型シリコンから
なるウエハに対してシート拡散乃至は典型的にはボロン
であるＰ型の不純物で注入を行なって、後に形成すべき
ＭＯＳトランジスタのスレッシュホールドを調節する。
この不純物は、Ｎウエルが存在しないウエハの上部表面
の部分に亘って注入を行なう。これは、下側に存在する
ウエハの上部部分内に約１×１０17原子数／ｃｃのボロ
ンの不純物ノードを形成するためのボロン注入を使用し
て薄い酸化膜を介して行なうスタンダードのイオン注入
である。この注入に続いて、ウエハを、例えば、硫酸
と、弗化水素酸と、過酸化水素からなる混合物から構成
されるエッチを使用してクリーニングを行なう。その他
の適宜のエッチを使用することも可能である。次いで、
ウエハ表面上にアレイトランジスタ用のゲート酸化膜
を、ＴＣＡ又はＨＣＩと共に１０００℃の乾燥酸素を使
用して約２００Åの厚さに形成する。次いで、このゲー
ト酸化膜の形成直後に、全ウエハ上に約１０００Å乃至
２０００Åの厚さの第一多結晶シリコン（ポリシリコ
ン）層を付着形成する。「ポリ１（ｐｏｌｙ １）」と
して知られるこの第一ポリシリコン層から、メモリセル
のアレイ内の浮遊ゲートトランジスタＱｒ，ｃの浮遊ゲ
ートを形成する。このゲート酸化膜及び多結晶シリコン
アレイの厚さは、セルの性能を最適化するために、上述
した値から異なるものとすることも可能である。この第
一多結晶シリコン層を、ＰＯＣｌ3 を使用して約９２０
℃においてドーピングを行ない、約３０乃至５０Ω／□
の抵抗値を得る。次いで、このウエハを、例えば、１
０：１ＨＦ中において約６０秒の間クリーニングを行な
い、表面を脱グレーズ処理し、次いで例えば、硫酸を使
用してクリーニングを行なう。所望により、この同一の
結果を達成するためにその他の化合物を使用することも
可能である。
ウエハ上に全体的なアレイを形成する。最初に、典型的
には２０Ω−ｃｍの固有抵抗を有するＰ型シリコンから
なるウエハに対してシート拡散乃至は典型的にはボロン
であるＰ型の不純物で注入を行なって、後に形成すべき
ＭＯＳトランジスタのスレッシュホールドを調節する。
この不純物は、Ｎウエルが存在しないウエハの上部表面
の部分に亘って注入を行なう。これは、下側に存在する
ウエハの上部部分内に約１×１０17原子数／ｃｃのボロ
ンの不純物ノードを形成するためのボロン注入を使用し
て薄い酸化膜を介して行なうスタンダードのイオン注入
である。この注入に続いて、ウエハを、例えば、硫酸
と、弗化水素酸と、過酸化水素からなる混合物から構成
されるエッチを使用してクリーニングを行なう。その他
の適宜のエッチを使用することも可能である。次いで、
ウエハ表面上にアレイトランジスタ用のゲート酸化膜
を、ＴＣＡ又はＨＣＩと共に１０００℃の乾燥酸素を使
用して約２００Åの厚さに形成する。次いで、このゲー
ト酸化膜の形成直後に、全ウエハ上に約１０００Å乃至
２０００Åの厚さの第一多結晶シリコン（ポリシリコ
ン）層を付着形成する。「ポリ１（ｐｏｌｙ １）」と
して知られるこの第一ポリシリコン層から、メモリセル
のアレイ内の浮遊ゲートトランジスタＱｒ，ｃの浮遊ゲ
ートを形成する。このゲート酸化膜及び多結晶シリコン
アレイの厚さは、セルの性能を最適化するために、上述
した値から異なるものとすることも可能である。この第
一多結晶シリコン層を、ＰＯＣｌ3 を使用して約９２０
℃においてドーピングを行ない、約３０乃至５０Ω／□
の抵抗値を得る。次いで、このウエハを、例えば、１
０：１ＨＦ中において約６０秒の間クリーニングを行な
い、表面を脱グレーズ処理し、次いで例えば、硫酸を使
用してクリーニングを行なう。所望により、この同一の
結果を達成するためにその他の化合物を使用することも
可能である。
【００４５】次いで、第一多結晶シリコン層と後に形成
すべき第二多結晶シリコン層との間に絶縁用の酸化物−
窒化物−酸化物からなるサンドイッチ層を形成する。最
初に、第一多結晶シリコン層を酸化して約１０７５℃に
おいて約１５０Åの厚さの酸化膜を形成する。所望によ
り、結果的に得られる酸化膜の品質を向上させるため
に、この酸化期間中にＴＣＡを使用することが可能であ
る。次いで、約１５０Åの厚さに窒化シリコンを付着形
成し、次いでこの窒化シリコンをウエット酸化に露呈さ
せて、該窒化物上に約３０Å乃至５０Åの厚さの酸化膜
を成長させる。この酸化物−窒化物−酸化物サンドイッ
チの全体的な絶縁体の厚さは約３５０Åであるが、窒化
物はこの全体的な厚さの半分に等しいので、等価的な酸
化物の厚さは約２５０Åである。この絶縁層に対する２
５０Åの等価的な酸化物の厚さは、後に形成すべき「ポ
リ２（ｐｏｌｙ ２）」ワードライン（即ち、制御ゲー
ト）と下側に存在するポリ１浮遊ゲートとの間の結合比
をより厚い絶縁層の場合に得られるものよりもより高い
ものとしている。
すべき第二多結晶シリコン層との間に絶縁用の酸化物−
窒化物−酸化物からなるサンドイッチ層を形成する。最
初に、第一多結晶シリコン層を酸化して約１０７５℃に
おいて約１５０Åの厚さの酸化膜を形成する。所望によ
り、結果的に得られる酸化膜の品質を向上させるため
に、この酸化期間中にＴＣＡを使用することが可能であ
る。次いで、約１５０Åの厚さに窒化シリコンを付着形
成し、次いでこの窒化シリコンをウエット酸化に露呈さ
せて、該窒化物上に約３０Å乃至５０Åの厚さの酸化膜
を成長させる。この酸化物−窒化物−酸化物サンドイッ
チの全体的な絶縁体の厚さは約３５０Åであるが、窒化
物はこの全体的な厚さの半分に等しいので、等価的な酸
化物の厚さは約２５０Åである。この絶縁層に対する２
５０Åの等価的な酸化物の厚さは、後に形成すべき「ポ
リ２（ｐｏｌｙ ２）」ワードライン（即ち、制御ゲー
ト）と下側に存在するポリ１浮遊ゲートとの間の結合比
をより厚い絶縁層の場合に得られるものよりもより高い
ものとしている。
【００４６】この酸化物−窒化物−酸化物からなる絶縁
サンドイッチ層を形成した後に、ウエット酸化の後の短
い時間内に、このサンドイッチ絶縁層上に５００Åの厚
さの多結晶シリコン層を付着形成する。この短い時間
は、「Ｑ時間」として定義され、且つ環境の影響による
酸化物の劣化を最小とすべく選択される。この非常に薄
い５００Åの厚さの層は、本構成体の全体を被着する。
この５００Åの厚さの多結晶シリコンキャップ（被着
層）を形成した後に、１５０Åの厚さの窒化シリコン層
を構成体全体に付着形成する。この付着も、多結晶シリ
コン付着の後Ｑ時間内に行なわれる。後に、この５００
Åの厚さの多結晶シリコンキャップ層は、電極、及び上
側に存在するワードラインからアレイのワードラインを
形成し且つ浮遊ゲートへ結合されねばならないこれから
形成されるべき第二多結晶シリコン層へのコンタクトと
して作用する。従って、このキャップ層は導体として作
用する。
サンドイッチ層を形成した後に、ウエット酸化の後の短
い時間内に、このサンドイッチ絶縁層上に５００Åの厚
さの多結晶シリコン層を付着形成する。この短い時間
は、「Ｑ時間」として定義され、且つ環境の影響による
酸化物の劣化を最小とすべく選択される。この非常に薄
い５００Åの厚さの層は、本構成体の全体を被着する。
この５００Åの厚さの多結晶シリコンキャップ（被着
層）を形成した後に、１５０Åの厚さの窒化シリコン層
を構成体全体に付着形成する。この付着も、多結晶シリ
コン付着の後Ｑ時間内に行なわれる。後に、この５００
Åの厚さの多結晶シリコンキャップ層は、電極、及び上
側に存在するワードラインからアレイのワードラインを
形成し且つ浮遊ゲートへ結合されねばならないこれから
形成されるべき第二多結晶シリコン層へのコンタクトと
して作用する。従って、このキャップ層は導体として作
用する。
【００４７】５００Åの多結晶シリコンキャップ上に１
５０Åの窒化膜を形成した後に、本構成体上にホトレジ
ストを形成し且つパターン形成する。次いで、この１５
０Åの窒化膜と、５００Åの多結晶シリコンキャップ
と、酸化物−窒化物−酸化物サンドイッチ構成体と、そ
の下側に存在するポリ１とを、例えば、臭化水素エッチ
を使用して等方性エッチャ内においてエッチングする。
その結果得られる構成体を検査して、下側に存在するゲ
ート酸化膜上においてエッチングした領域内に残存する
多結晶シリコン（ポリ１）が存在しないことを検証す
る。その結果得られる構成体を図７において平面図で示
してあり図８において概略断面で示してある。理解され
る如く、第一多結晶シリコン層（ポリ１）は選択的に除
去されて、ウエハ上に、多結晶シリコンの垂直ストリッ
プと、それを被覆する酸化物−窒化物−酸化物サンドイ
ッチ構成と、その上に設けられており約５００Åの厚さ
を有し且つ１５０Åの窒化シリコン層で被覆されている
多結晶シリコンキャップとが形成されている。
５０Åの窒化膜を形成した後に、本構成体上にホトレジ
ストを形成し且つパターン形成する。次いで、この１５
０Åの窒化膜と、５００Åの多結晶シリコンキャップ
と、酸化物−窒化物−酸化物サンドイッチ構成体と、そ
の下側に存在するポリ１とを、例えば、臭化水素エッチ
を使用して等方性エッチャ内においてエッチングする。
その結果得られる構成体を検査して、下側に存在するゲ
ート酸化膜上においてエッチングした領域内に残存する
多結晶シリコン（ポリ１）が存在しないことを検証す
る。その結果得られる構成体を図７において平面図で示
してあり図８において概略断面で示してある。理解され
る如く、第一多結晶シリコン層（ポリ１）は選択的に除
去されて、ウエハ上に、多結晶シリコンの垂直ストリッ
プと、それを被覆する酸化物−窒化物−酸化物サンドイ
ッチ構成と、その上に設けられており約５００Åの厚さ
を有し且つ１５０Åの窒化シリコン層で被覆されている
多結晶シリコンキャップとが形成されている。
【００４８】次いで、例えば、１５秒の間５０対１ＨＦ
ディップを使用してレジストを剥離し、次いで硫酸及び
高温脱イオン化水を使用してクリーニングする。このク
リーニングに続いて、ウエハを、乾燥酸素中において約
１０００℃で酸化させて、多結晶シリコン層の両側に２
５０Åの厚さのスペーサ酸化物を形成する。その結果得
られる構成体を図９において概略平面図で且つ図１０に
おいて概略断面図で示してある。この構成体は、多結晶
シリコンフィンガ７１−１及び７１−２の側部上に形成
したスペーサ酸化物７１ａ，７１ｂ，７１ｃ，７１ｄを
有している。例えば第一多結晶シリコン層のフィンガ７
１−１及び７１−２などのようなフィンガの側部及び例
えばフィンガ７１の上側に存在するキャップ用酸化物７
２−１及び７２−２などのようなキャップ用酸化物のフ
ィンガの側部上にスペーサ酸化物を形成した後に、本ウ
エハをホトレジストで被覆し、該ホトレジストをパター
ン形成して、アレイ内のコンタクト領域Ｊ及びＫ（ビッ
トラインが形成すべき以外の箇所）のみならず、選択ト
ランジスタＱＮ２，ＱＮ４，ＱＮ６，Ｑ（Ｎ＋１）１，
Ｑ（Ｎ＋１）３，Ｑ（Ｎ＋１）５，ＱＮ′２，ＱＮ′
４，ＱＮ′６，Ｑ（Ｎ′＋１）１，Ｑ（Ｎ′＋１）３，
Ｑ（Ｎ′＋１）５の区域を、ビットラインを形成するた
めに使用すべき不純物の注入から保護する。
ディップを使用してレジストを剥離し、次いで硫酸及び
高温脱イオン化水を使用してクリーニングする。このク
リーニングに続いて、ウエハを、乾燥酸素中において約
１０００℃で酸化させて、多結晶シリコン層の両側に２
５０Åの厚さのスペーサ酸化物を形成する。その結果得
られる構成体を図９において概略平面図で且つ図１０に
おいて概略断面図で示してある。この構成体は、多結晶
シリコンフィンガ７１−１及び７１−２の側部上に形成
したスペーサ酸化物７１ａ，７１ｂ，７１ｃ，７１ｄを
有している。例えば第一多結晶シリコン層のフィンガ７
１−１及び７１−２などのようなフィンガの側部及び例
えばフィンガ７１の上側に存在するキャップ用酸化物７
２−１及び７２−２などのようなキャップ用酸化物のフ
ィンガの側部上にスペーサ酸化物を形成した後に、本ウ
エハをホトレジストで被覆し、該ホトレジストをパター
ン形成して、アレイ内のコンタクト領域Ｊ及びＫ（ビッ
トラインが形成すべき以外の箇所）のみならず、選択ト
ランジスタＱＮ２，ＱＮ４，ＱＮ６，Ｑ（Ｎ＋１）１，
Ｑ（Ｎ＋１）３，Ｑ（Ｎ＋１）５，ＱＮ′２，ＱＮ′
４，ＱＮ′６，Ｑ（Ｎ′＋１）１，Ｑ（Ｎ′＋１）３，
Ｑ（Ｎ′＋１）５の区域を、ビットラインを形成するた
めに使用すべき不純物の注入から保護する。
【００４９】このパターン形成に続いて、８０ｋＶの強
度で砒素を注入して、第一多結晶シリコン層のフィンガ
７１の間の下側に存在するシリコン内に４×１０15原子
数／ｃｍ2 のドーズを形成する。選択トランジスタを形
成すべき区域からビットライン注入を阻止するために使
用したホトレジストを公知の態様で除去する。その結果
得られる構成を、図９において概略平面図で、且つ図１
０において概略断面図で示してある。次いで、ウエハ上
にホトレジストマスクを配置して、後に形成すべき浮遊
ゲートトランジスタの浮遊ゲートを形成するためにウエ
ハ上に残存させるべきポリ１の島状部を画定する。次い
で、塩酸−臭化水素酸を使用して本ウエハをエッチング
する。このエッチングに続いて、ウエハを検査して、ウ
エハ上に残留する多結晶シリコンが存在しないことを検
証し、次いでアレイ上にフィールド不純物を注入して浮
遊ゲート島状部間の区域のフィールドスレッシュホール
ドを調節する。この注入は、４．０×１０13原子数／ｃ
ｍ2 のドーズで、４５ｋｅＶのエネルギでボロン11を使
用する。このドーズは、本装置のフィールドを横断して
デバイス間のリーク電流を防止するためにＰ型半導体基
板内にチャンネルストップを形成する。次いで、公知の
態様で、ホトレジストをウエハから剥離する。
度で砒素を注入して、第一多結晶シリコン層のフィンガ
７１の間の下側に存在するシリコン内に４×１０15原子
数／ｃｍ2 のドーズを形成する。選択トランジスタを形
成すべき区域からビットライン注入を阻止するために使
用したホトレジストを公知の態様で除去する。その結果
得られる構成を、図９において概略平面図で、且つ図１
０において概略断面図で示してある。次いで、ウエハ上
にホトレジストマスクを配置して、後に形成すべき浮遊
ゲートトランジスタの浮遊ゲートを形成するためにウエ
ハ上に残存させるべきポリ１の島状部を画定する。次い
で、塩酸−臭化水素酸を使用して本ウエハをエッチング
する。このエッチングに続いて、ウエハを検査して、ウ
エハ上に残留する多結晶シリコンが存在しないことを検
証し、次いでアレイ上にフィールド不純物を注入して浮
遊ゲート島状部間の区域のフィールドスレッシュホール
ドを調節する。この注入は、４．０×１０13原子数／ｃ
ｍ2 のドーズで、４５ｋｅＶのエネルギでボロン11を使
用する。このドーズは、本装置のフィールドを横断して
デバイス間のリーク電流を防止するためにＰ型半導体基
板内にチャンネルストップを形成する。次いで、公知の
態様で、ホトレジストをウエハから剥離する。
【００５０】次いで、本ウエハを乾燥酸素中において１
０００℃の温度で酸化させ、本装置のフィールドに約１
０００Åの厚さの酸化膜を成長させ、且つ第一多結晶シ
リコン層７１−ｒ，１及び７１−（ｒ＋１），１の側部
上に付加的な酸化物７１ｃ，７１ｄを形成すると共に、
第一多結晶シリコン層７１のみならず絶縁性サンドイッ
チ構成体７３及びその上側に存在する５００Åの厚さの
キャップ用多結晶シリコン７２をもエッチングした前の
エッチングステップの後に残存するキャップ用多結晶シ
リコン７２−ｒ，１及び７２−（ｒ＋１），１の側部上
に酸化物７２ｃ，７２ｄを形成する。
０００℃の温度で酸化させ、本装置のフィールドに約１
０００Åの厚さの酸化膜を成長させ、且つ第一多結晶シ
リコン層７１−ｒ，１及び７１−（ｒ＋１），１の側部
上に付加的な酸化物７１ｃ，７１ｄを形成すると共に、
第一多結晶シリコン層７１のみならず絶縁性サンドイッ
チ構成体７３及びその上側に存在する５００Åの厚さの
キャップ用多結晶シリコン７２をもエッチングした前の
エッチングステップの後に残存するキャップ用多結晶シ
リコン７２−ｒ，１及び７２−（ｒ＋１），１の側部上
に酸化物７２ｃ，７２ｄを形成する。
【００５１】その結果得られる構成を図１１，１２及び
１３に示してある。図１３において、分離酸化膜７１ｅ
が装置のフィールド上に形成されており、且つ特に一つ
のトランジスタを別のトランジスタから分離させること
を助けるためにボロン注入領域上に形成されている。こ
の酸化プロセスにより、多結晶シリコン島状部７１−
ｒ，１及び７１−（ｒ＋１），１上に厚い側壁酸化物７
１ｃ及び７１ｄが形成され、尚該島状部は、アレイ内に
形成すべき浮遊ゲートトランジスタのうちの２個のトラ
ンジスタの浮遊ゲートとなる。同様に、厚い側壁酸化物
７２ｃ及び７２ｄがキャップ用酸化物７２−ｒ，１及び
７２−（ｒ＋１），１の側部上に形成される。この側壁
酸化物は、注入したフィールド不純物上に延在してお
り、且つ各浮遊ゲートを他のデバイスから分離すべく機
能している。
１３に示してある。図１３において、分離酸化膜７１ｅ
が装置のフィールド上に形成されており、且つ特に一つ
のトランジスタを別のトランジスタから分離させること
を助けるためにボロン注入領域上に形成されている。こ
の酸化プロセスにより、多結晶シリコン島状部７１−
ｒ，１及び７１−（ｒ＋１），１上に厚い側壁酸化物７
１ｃ及び７１ｄが形成され、尚該島状部は、アレイ内に
形成すべき浮遊ゲートトランジスタのうちの２個のトラ
ンジスタの浮遊ゲートとなる。同様に、厚い側壁酸化物
７２ｃ及び７２ｄがキャップ用酸化物７２−ｒ，１及び
７２−（ｒ＋１），１の側部上に形成される。この側壁
酸化物は、注入したフィールド不純物上に延在してお
り、且つ各浮遊ゲートを他のデバイスから分離すべく機
能している。
【００５２】重要なことであるが、図９及び１０に示し
たスペーサ酸化物７１ａ，７１ｂは、多結晶シリコンフ
ィンガ７１の間の拡散ビットラインの注入が多結晶シリ
コンに直接的に隣接するものではなく、この多結晶シリ
コンから多少離隔されており、従って爾後の熱処理によ
って横方向拡散が発生し、それによりビットライン拡散
が、例えばフィンガ７１−１及び７１−２などのような
多結晶シリコンフィンガを構成している多結晶シリコン
物質のちょうど下側へ移動させる。
たスペーサ酸化物７１ａ，７１ｂは、多結晶シリコンフ
ィンガ７１の間の拡散ビットラインの注入が多結晶シリ
コンに直接的に隣接するものではなく、この多結晶シリ
コンから多少離隔されており、従って爾後の熱処理によ
って横方向拡散が発生し、それによりビットライン拡散
が、例えばフィンガ７１−１及び７１−２などのような
多結晶シリコンフィンガを構成している多結晶シリコン
物質のちょうど下側へ移動させる。
【００５３】スペーサ酸化物７１ａ，７１ｂも、浮遊ゲ
ート７１下側のビットラインの横方向拡散を最小とすべ
く貢献し、従って、パンチスルーを制御することが可能
であるように各浮遊ゲート７１−ｉの下側に十分なチャ
ンネル長さが残存されることを確保する。パンチスルー
を回避するために、チャンネル長さは約０．３ミクロン
以下であってはならない。なぜならば、そうでない場合
には、ソース領域からドレイン領域へのパンチスルーが
発生する可能性があるからである。従って、約０．８乃
至０．９ミクロンとされるポリ１物質の幅の画定から開
始し、アレイトランジスタを製造するために使用される
処理ステップを完了すると、例えばゲート７１−ｒ，１
及び７１−（ｒ＋１），１などのような各多結晶シリコ
ン浮遊ゲート（ポリ１）は非常に短いものである。従っ
て、スペーサ酸化物７１ａ，７１ｂは、トランジスタを
破壊するおそれのあるパンチスルーを防止するために必
須のものである。更に、スペーサ酸化物７１ａ，７１ｂ
は、機能性の装置を得るために幾分かのオーバーラップ
が存在せねばならない場合であっても、ビットラインと
浮遊ゲート６１との間のオーバーラップを最小とするこ
とに貢献する。
ート７１下側のビットラインの横方向拡散を最小とすべ
く貢献し、従って、パンチスルーを制御することが可能
であるように各浮遊ゲート７１−ｉの下側に十分なチャ
ンネル長さが残存されることを確保する。パンチスルー
を回避するために、チャンネル長さは約０．３ミクロン
以下であってはならない。なぜならば、そうでない場合
には、ソース領域からドレイン領域へのパンチスルーが
発生する可能性があるからである。従って、約０．８乃
至０．９ミクロンとされるポリ１物質の幅の画定から開
始し、アレイトランジスタを製造するために使用される
処理ステップを完了すると、例えばゲート７１−ｒ，１
及び７１−（ｒ＋１），１などのような各多結晶シリコ
ン浮遊ゲート（ポリ１）は非常に短いものである。従っ
て、スペーサ酸化物７１ａ，７１ｂは、トランジスタを
破壊するおそれのあるパンチスルーを防止するために必
須のものである。更に、スペーサ酸化物７１ａ，７１ｂ
は、機能性の装置を得るために幾分かのオーバーラップ
が存在せねばならない場合であっても、ビットラインと
浮遊ゲート６１との間のオーバーラップを最小とするこ
とに貢献する。
【００５４】酸化物スペーサ７１ｃ，７１ｄを形成する
ためにフィールド領域及びポリ１の側部を酸化している
間に、多結晶シリコン７２の上側に存在する窒化物７５
が、この多結晶シリコンを熱酸化から保護する。注意す
べきことであるが、アレイ内のフィールド酸化はアレイ
内においてのみ行なわれる。周辺区域におけるフィール
ド酸化は、アレイ内のフィールド酸化物が発生される前
に行なわれる。
ためにフィールド領域及びポリ１の側部を酸化している
間に、多結晶シリコン７２の上側に存在する窒化物７５
が、この多結晶シリコンを熱酸化から保護する。注意す
べきことであるが、アレイ内のフィールド酸化はアレイ
内においてのみ行なわれる。周辺区域におけるフィール
ド酸化は、アレイ内のフィールド酸化物が発生される前
に行なわれる。
【００５５】注意すべきことであるが、ウエハのフィー
ルドの酸化期間中に、ビットライン上においても酸化が
発生する。しかしながら、このことは許容可能なもので
ある。なぜならば、後に、ワードラインが第二多結晶シ
リコン層（ポリ２）から付着される場合に、ビットライ
ン上のこの厚いフィールド酸化物のために、ワードライ
ンとビットラインとの間の容量は極めて低いからであ
る。このことは、後に図１５を参照してワードラインと
ビットラインとの関係について説明する場合に明らかと
なる。不純物注入なしの場合、ウエハの領域上よりも、
ビットライン上により厚い酸化物からなるフィールド酸
化物が得られる。なぜならば、シリコンの酸化速度は、
軽度にドープされているか又はドープされていないシリ
コン物質上におけるよりも、高度にドープされているシ
リコン物質上においてより高速だからである。
ルドの酸化期間中に、ビットライン上においても酸化が
発生する。しかしながら、このことは許容可能なもので
ある。なぜならば、後に、ワードラインが第二多結晶シ
リコン層（ポリ２）から付着される場合に、ビットライ
ン上のこの厚いフィールド酸化物のために、ワードライ
ンとビットラインとの間の容量は極めて低いからであ
る。このことは、後に図１５を参照してワードラインと
ビットラインとの関係について説明する場合に明らかと
なる。不純物注入なしの場合、ウエハの領域上よりも、
ビットライン上により厚い酸化物からなるフィールド酸
化物が得られる。なぜならば、シリコンの酸化速度は、
軽度にドープされているか又はドープされていないシリ
コン物質上におけるよりも、高度にドープされているシ
リコン物質上においてより高速だからである。
【００５６】次いで、メモリアレイ内の全てのトランジ
スタの上にマスクを配置させ、且つ本装置の周辺部分の
上の酸化膜を、例えば、室温において、５０：１ＢＯＥ
からなるエッチを使用して剥離し、１８００Åの周辺酸
化膜を除去する。この周辺酸化膜の除去に続いて、ウエ
ハからホトレジストを剥離する。スタンダードのクリー
ニング溶液を使用してウエハをクリーニングし、次い
で、ウエハを乾燥酸素中において約９２０℃の温度で酸
化させて、周辺装置及び選択トランジスタのゲート酸化
膜を形成する。この酸化膜は２００Åの厚さに形成され
る。次いで、周辺部分上にホトレジストを形成する。こ
の周辺マスクを形成した後に、最初に、例えば、室温に
おいて１３：２ＢＯＥを使用して窒化膜７５上の表面酸
化膜を除去し次いで１６５℃の燐酸エッチ（Ｈ3 ＰＯ
4 ）を使用して窒化膜自身を除去することにより、多結
晶シリコンキャップ７４の上側に存在する窒化膜７５を
除去する。次いで、スタンダードの方法により、ウエハ
からホトレジストを剥離する。
スタの上にマスクを配置させ、且つ本装置の周辺部分の
上の酸化膜を、例えば、室温において、５０：１ＢＯＥ
からなるエッチを使用して剥離し、１８００Åの周辺酸
化膜を除去する。この周辺酸化膜の除去に続いて、ウエ
ハからホトレジストを剥離する。スタンダードのクリー
ニング溶液を使用してウエハをクリーニングし、次い
で、ウエハを乾燥酸素中において約９２０℃の温度で酸
化させて、周辺装置及び選択トランジスタのゲート酸化
膜を形成する。この酸化膜は２００Åの厚さに形成され
る。次いで、周辺部分上にホトレジストを形成する。こ
の周辺マスクを形成した後に、最初に、例えば、室温に
おいて１３：２ＢＯＥを使用して窒化膜７５上の表面酸
化膜を除去し次いで１６５℃の燐酸エッチ（Ｈ3 ＰＯ
4 ）を使用して窒化膜自身を除去することにより、多結
晶シリコンキャップ７４の上側に存在する窒化膜７５を
除去する。次いで、スタンダードの方法により、ウエハ
からホトレジストを剥離する。
【００５７】次いで、ウエハ上に第二多結晶シリコン層
（ポリ２）を付着形成する。最初に、公知の方法により
ウエハをクリーニングし、次いで多結晶シリコンを約２
５０Åの厚さに付着形成させる。図１３に示される如
く、浮遊ゲート７１−ｒ，１及び７１−（ｒ＋１），１
などのような浮遊ゲートは、実際に実施されるか又は本
装置の周辺部において実施されるべき他のプロセスとは
独立的な高品質の酸化膜で全ての側部が完全にシールさ
れている。特に、浮遊ゲートは、ワードラインシリサイ
ドを形成する前に完全にシールされている。シリサイド
は、高温で酸化する場合に不変の状態を維持することが
困難な物質であるから、このことは特に有利である。１
０００℃以下の温度で例えば浮遊ゲート７１−ｒ，１な
どのような浮遊ゲートの側部を酸化することにより、ビ
ットラインにおけるドーパントの横方向拡散の量が最小
とされる。
（ポリ２）を付着形成する。最初に、公知の方法により
ウエハをクリーニングし、次いで多結晶シリコンを約２
５０Åの厚さに付着形成させる。図１３に示される如
く、浮遊ゲート７１−ｒ，１及び７１−（ｒ＋１），１
などのような浮遊ゲートは、実際に実施されるか又は本
装置の周辺部において実施されるべき他のプロセスとは
独立的な高品質の酸化膜で全ての側部が完全にシールさ
れている。特に、浮遊ゲートは、ワードラインシリサイ
ドを形成する前に完全にシールされている。シリサイド
は、高温で酸化する場合に不変の状態を維持することが
困難な物質であるから、このことは特に有利である。１
０００℃以下の温度で例えば浮遊ゲート７１−ｒ，１な
どのような浮遊ゲートの側部を酸化することにより、ビ
ットラインにおけるドーパントの横方向拡散の量が最小
とされる。
【００５８】多結晶シリコン７２の上部から窒化膜７５
を除去する間、本装置の周辺部上にはレジストが存在し
ており、従って本装置の周辺部上の窒化膜は除去されな
い。次いで、ポリ２付着形成の後Ｑ時間内で８５０℃の
温度においてＰＯＣｌ3 を使用して、第二多結晶シリコ
ン層をドーピングする。その結果得られるドーパント
は、約５５Ω／□の固有抵抗を発生させるのに十分であ
る。この第二多結晶シリコン層のドーピングに続いて、
本ウエハを約６０秒の間１０：１ＨＦ内において脱グレ
ーズ化し、次いで１０分間の間硫酸においてクリーニン
グさせる。
を除去する間、本装置の周辺部上にはレジストが存在し
ており、従って本装置の周辺部上の窒化膜は除去されな
い。次いで、ポリ２付着形成の後Ｑ時間内で８５０℃の
温度においてＰＯＣｌ3 を使用して、第二多結晶シリコ
ン層をドーピングする。その結果得られるドーパント
は、約５５Ω／□の固有抵抗を発生させるのに十分であ
る。この第二多結晶シリコン層のドーピングに続いて、
本ウエハを約６０秒の間１０：１ＨＦ内において脱グレ
ーズ化し、次いで１０分間の間硫酸においてクリーニン
グさせる。
【００５９】クリーニングの後、本ウエハを１０：１Ｈ
Ｆ内にディップさせて、シリサイドを付着形成するため
の準備としてウエハのプレクリーニングを行なう。この
プレクリーニングの後、ウエハ上に約２５００Åの厚さ
で約３３Ω／□の固有抵抗を有するタングステンシリサ
イドを付着形成させる。次いで、本ウエハをマスクし且
つパターン形成し、且つエッチングして、多結晶シリコ
ンの一部を除去し、その際に図１４に示した如き構成を
形成する。多結晶シリコンとタングステンシリサイドの
サンドイッチ構造は、例えば塩酸と臭化水素酸との混合
物などのようなスタンダードなエッチング液によって例
えばストリップ７６−１及び７６−２などのような水平
なストリップに形成される。本装置の周辺部における残
存する酸化物は１００Å厚さよりも大きいものである。
次いで、エッチの検査を行なって、ウエハ上に不所望の
残留シリサイドが残存することがないことを検証する。
次いで、５０：１ＨＦディップにより、本ウエハからホ
トレジストを剥離する。その結果得られる構成及び断面
を、図１５に示してあり、シリサイド７６−２は多結晶
シリコンキャップ７２−ｒ，１及び７２−ｒ，２と導電
接触している。
Ｆ内にディップさせて、シリサイドを付着形成するため
の準備としてウエハのプレクリーニングを行なう。この
プレクリーニングの後、ウエハ上に約２５００Åの厚さ
で約３３Ω／□の固有抵抗を有するタングステンシリサ
イドを付着形成させる。次いで、本ウエハをマスクし且
つパターン形成し、且つエッチングして、多結晶シリコ
ンの一部を除去し、その際に図１４に示した如き構成を
形成する。多結晶シリコンとタングステンシリサイドの
サンドイッチ構造は、例えば塩酸と臭化水素酸との混合
物などのようなスタンダードなエッチング液によって例
えばストリップ７６−１及び７６−２などのような水平
なストリップに形成される。本装置の周辺部における残
存する酸化物は１００Å厚さよりも大きいものである。
次いで、エッチの検査を行なって、ウエハ上に不所望の
残留シリサイドが残存することがないことを検証する。
次いで、５０：１ＨＦディップにより、本ウエハからホ
トレジストを剥離する。その結果得られる構成及び断面
を、図１５に示してあり、シリサイド７６−２は多結晶
シリコンキャップ７２−ｒ，１及び７２−ｒ，２と導電
接触している。
【００６０】図１６は、図１４を反時計方向に９０度回
転させたものである。図１７は、図示した如く図１６の
断面を示しており、且つ図１７に示した浮遊ゲートセク
ション７１−ｒ，１，７１−（ｒ＋１）１に対するワー
ドライン７６−１及び７６−２の不整合の可能性を示し
ている。シリサイドストリップ７６−１，７６−２は、
浮遊ゲート島状部７１−ｒ，１，７１−（ｒ＋１），１
の右側へずれている状態で示されている。しかしなが
ら、処理中の最大の不整合乃至はずれは約±０．２５ミ
クロンである。スペーサ酸化物７１ａ，７１ｂと共に、
浮遊ゲート７１ｉは、約１乃至１．２ミクロンの厚さを
有しているので、シリサイドは、高々、多結晶シリコン
キャップ７２上で０．２５ミクロンだけ不整合、即ちず
れることがあり、従って高々この量だけ、下側に存在す
る多結晶シリコンキャップ物質７２と緊密にコンタクト
する。従って、キャップ物質７２は、シリサイドワード
ラインに対する導電性コンタクトを与え、且つワードラ
イン７６と下側に存在する浮遊ゲート７１との間の容量
性結合を適切なものとすることを確保する。
転させたものである。図１７は、図示した如く図１６の
断面を示しており、且つ図１７に示した浮遊ゲートセク
ション７１−ｒ，１，７１−（ｒ＋１）１に対するワー
ドライン７６−１及び７６−２の不整合の可能性を示し
ている。シリサイドストリップ７６−１，７６−２は、
浮遊ゲート島状部７１−ｒ，１，７１−（ｒ＋１），１
の右側へずれている状態で示されている。しかしなが
ら、処理中の最大の不整合乃至はずれは約±０．２５ミ
クロンである。スペーサ酸化物７１ａ，７１ｂと共に、
浮遊ゲート７１ｉは、約１乃至１．２ミクロンの厚さを
有しているので、シリサイドは、高々、多結晶シリコン
キャップ７２上で０．２５ミクロンだけ不整合、即ちず
れることがあり、従って高々この量だけ、下側に存在す
る多結晶シリコンキャップ物質７２と緊密にコンタクト
する。従って、キャップ物質７２は、シリサイドワード
ラインに対する導電性コンタクトを与え、且つワードラ
イン７６と下側に存在する浮遊ゲート７１との間の容量
性結合を適切なものとすることを確保する。
【００６１】ワードラインの不整合、即ちずれが、浮遊
ゲートからずれ落ち且つフィールド酸化物と接触するよ
うなものである場合には、ワードラインが高電圧へ上昇
された場合に、リーク用のトランジスタが形成される可
能性がある。しかしながら、この不所望のトランジスタ
によるリークは、幾つかの理由により極めて小さなもの
である。第一に、ビットライン上のフィールド酸化膜は
極めて厚い。第二に、フィールド酸化膜下側のフィール
ド注入が、フィールド酸化膜下側のこの不所望の寄生ト
ランジスタをターンオンするために必要とするスレッシ
ュホールド電圧を増加させている。第三に、ワードライ
ンのずれ落ちた部分の厚さは、高々、約０．２５ミクロ
ンであり、それは、高々、実際の浮遊ゲートトランジス
タの幅の約２０％である。従って、これらの全ての効果
の寄せ集めによって、リーク電流は浮遊ゲートトランジ
スタを介して流れる電流の極めて小さな部分であり、ト
ランジスタ及びアレイの不正確な動作を発生させるのに
は十分なものではない。この寄生トランジスタの最大リ
ークは、書込みがなされていないトランジスタに対する
リークの約５％である。この種類のリークはアレイの性
能に悪影響を与えるものではなく誤った読取り動作を発
生させるものではない。
ゲートからずれ落ち且つフィールド酸化物と接触するよ
うなものである場合には、ワードラインが高電圧へ上昇
された場合に、リーク用のトランジスタが形成される可
能性がある。しかしながら、この不所望のトランジスタ
によるリークは、幾つかの理由により極めて小さなもの
である。第一に、ビットライン上のフィールド酸化膜は
極めて厚い。第二に、フィールド酸化膜下側のフィール
ド注入が、フィールド酸化膜下側のこの不所望の寄生ト
ランジスタをターンオンするために必要とするスレッシ
ュホールド電圧を増加させている。第三に、ワードライ
ンのずれ落ちた部分の厚さは、高々、約０．２５ミクロ
ンであり、それは、高々、実際の浮遊ゲートトランジス
タの幅の約２０％である。従って、これらの全ての効果
の寄せ集めによって、リーク電流は浮遊ゲートトランジ
スタを介して流れる電流の極めて小さな部分であり、ト
ランジスタ及びアレイの不正確な動作を発生させるのに
は十分なものではない。この寄生トランジスタの最大リ
ークは、書込みがなされていないトランジスタに対する
リークの約５％である。この種類のリークはアレイの性
能に悪影響を与えるものではなく誤った読取り動作を発
生させるものではない。
【００６２】この後の処理は、ウエハからホトレジスト
を除去することであり、特に、本装置の周辺部からホト
レジストを除去し、次いでスタンダードな方法で９５０
℃において再度酸化を行なって周辺部に４００Åの厚さ
の酸化膜を形成する。次いで、ソース及びドレイン注入
マスク用ホトレジスト層を本装置上に形成し、且つ最初
に７５ｋｅＶで燐＋３１イオンを８×１０15原子数／ｃ
ｍ2 のドーズで次いで５０ｋｅＶで砒素イオン注入を
８．５×１０15原子数／ｃｍ2 のドーズでイオン注入を
行ないＮ＋ソース及びドレインを形成する。
を除去することであり、特に、本装置の周辺部からホト
レジストを除去し、次いでスタンダードな方法で９５０
℃において再度酸化を行なって周辺部に４００Åの厚さ
の酸化膜を形成する。次いで、ソース及びドレイン注入
マスク用ホトレジスト層を本装置上に形成し、且つ最初
に７５ｋｅＶで燐＋３１イオンを８×１０15原子数／ｃ
ｍ2 のドーズで次いで５０ｋｅＶで砒素イオン注入を
８．５×１０15原子数／ｃｍ2 のドーズでイオン注入を
行ないＮ＋ソース及びドレインを形成する。
【００６３】次いで、本ウエハの表面からレジストを除
去する。次いで、ソース及びドレインを窒素雰囲気中に
おいて９５０℃乃至７００℃の間の温度でドライブイン
を行ない、且つ二弗化ボロンを使用してＰ型ソース及び
ドレイン注入を行なう（ＢＦ2 を使用し８０ｋｅＶで４
×１０15原子数／ｃｍ2 のドーズを使用する）。この動
作の次に、該レジストを剥離し、次いで約３９０℃の温
度で低温酸化を行なって１０００Åの厚さの酸化膜を形
成する。次いで、Ｐ＋ソース及びドレイン領域を、２０
分間の間９００℃でウエハ内へドライブインさせる。こ
れに続いて、ボロンリンガラス（ＢＰＳＧ）をウエハ上
に９０００Åの厚さに付着形成する。このＢＰＳＧガラ
スは、表面上に良好な平坦化を発生させる。
去する。次いで、ソース及びドレインを窒素雰囲気中に
おいて９５０℃乃至７００℃の間の温度でドライブイン
を行ない、且つ二弗化ボロンを使用してＰ型ソース及び
ドレイン注入を行なう（ＢＦ2 を使用し８０ｋｅＶで４
×１０15原子数／ｃｍ2 のドーズを使用する）。この動
作の次に、該レジストを剥離し、次いで約３９０℃の温
度で低温酸化を行なって１０００Åの厚さの酸化膜を形
成する。次いで、Ｐ＋ソース及びドレイン領域を、２０
分間の間９００℃でウエハ内へドライブインさせる。こ
れに続いて、ボロンリンガラス（ＢＰＳＧ）をウエハ上
に９０００Åの厚さに付着形成する。このＢＰＳＧガラ
スは、表面上に良好な平坦化を発生させる。
【００６４】図１８はポリ１を付着形成し且つストリッ
プ（細条部）へパターン形成した後の本発明の構成のア
レイ部分を示した概略平面図である。図１８は、平面図
において、メタルビットライン拡散（Ｍ−１），Ｍ，
（Ｍ＋１）を示している。更に、ソースビットライン拡
散（Ｓ−１）ａ，Ｓａ，（Ｓ＋１）ａも示されている。
尚、例えばトランジスタＱＮ２，ＱＮ４，ＱＮ６，Ｑ
（Ｎ＋１）１，Ｑ（Ｎ＋１）３，Ｑ（Ｎ＋１）５などの
ような選択トランジスタが形成されるアレイの部分は、
これらの領域内に不純物が注入することを防止するため
にホトレジストでマスクされる。多結晶シリコンストリ
ップ７１−０乃至７１−１７が、ウエハ上に示されてお
り、且つストリップ７１−０乃至７１−１７の側部に沿
って形成されるスペーサ酸化物と共に（図７乃至図１７
に関連して上述した）、ビットライン（例えば、（Ｍ−
１），（Ｓ−１）ａ，Ｍ，．．．，（Ｓ＋１）
ａ，．．．）をポリ１シリコンストリップ７１−０乃至
７１−１７が浮遊ゲートに形成される前に、これらのス
トリップと自己整合させる。
プ（細条部）へパターン形成した後の本発明の構成のア
レイ部分を示した概略平面図である。図１８は、平面図
において、メタルビットライン拡散（Ｍ−１），Ｍ，
（Ｍ＋１）を示している。更に、ソースビットライン拡
散（Ｓ−１）ａ，Ｓａ，（Ｓ＋１）ａも示されている。
尚、例えばトランジスタＱＮ２，ＱＮ４，ＱＮ６，Ｑ
（Ｎ＋１）１，Ｑ（Ｎ＋１）３，Ｑ（Ｎ＋１）５などの
ような選択トランジスタが形成されるアレイの部分は、
これらの領域内に不純物が注入することを防止するため
にホトレジストでマスクされる。多結晶シリコンストリ
ップ７１−０乃至７１−１７が、ウエハ上に示されてお
り、且つストリップ７１−０乃至７１−１７の側部に沿
って形成されるスペーサ酸化物と共に（図７乃至図１７
に関連して上述した）、ビットライン（例えば、（Ｍ−
１），（Ｓ−１）ａ，Ｍ，．．．，（Ｓ＋１）
ａ，．．．）をポリ１シリコンストリップ７１−０乃至
７１−１７が浮遊ゲートに形成される前に、これらのス
トリップと自己整合させる。
【００６５】図１９は、図１８の構成を示しており、ホ
トレジスト８１−１乃至８１−６の水平方向のストリッ
プがポリ１７１−０乃至７１−１３の垂直方向のストリ
ップと直交してウエハ上に配置されている。これらのホ
トレジストストリップ８１−１乃至８１−６は、後に形
成されるべき浮遊ゲートトランジスタの浮遊ゲートをウ
エハ上に残存させるためにホトレジスト下側以外の残存
するポリ１の全てのエッチングの期間中に下側に存在す
る多結晶シリコンが除去されることから保護するために
使用される。
トレジスト８１−１乃至８１−６の水平方向のストリッ
プがポリ１７１−０乃至７１−１３の垂直方向のストリ
ップと直交してウエハ上に配置されている。これらのホ
トレジストストリップ８１−１乃至８１−６は、後に形
成されるべき浮遊ゲートトランジスタの浮遊ゲートをウ
エハ上に残存させるためにホトレジスト下側以外の残存
するポリ１の全てのエッチングの期間中に下側に存在す
る多結晶シリコンが除去されることから保護するために
使用される。
【００６６】図２０は、エッチング処理及びホトレジス
ト８１−１乃至８１−６を除去した後の図９の構成を示
している。トランジスタＱ１，１及びＱ１，３の一部と
なるべき浮遊ゲートが特にこの図面中において示されて
いる。図２０は、更に、メタルビットライン（Ｍ−
１），Ｍ，（Ｍ＋１），（Ｍ＋２）のそれぞれとコンタ
クト、即ち接触するメタルコンタクトｊ−１，ｊ，ｊ＋
１，ｊ＋２を有する本発明の構成を示している。メタル
ライン（Ｍ−１），Ｍ，（Ｍ＋１），（Ｍ＋２）は、ポ
リ２の後に形成され、且つＮ個のトランジスタセル毎に
（本発明において示した実施例においてはＮは６４）図
１８中の符号と同一の符号で示した下側に存在する拡散
ビットラインとコンタクトする。選択ラインＳＥＬＮ及
びＳＥＬ（Ｎ＋１）及びワードラインＷＬ１乃至ＷＬ６
も図２０内における概略平面図中に示されている。
ト８１−１乃至８１−６を除去した後の図９の構成を示
している。トランジスタＱ１，１及びＱ１，３の一部と
なるべき浮遊ゲートが特にこの図面中において示されて
いる。図２０は、更に、メタルビットライン（Ｍ−
１），Ｍ，（Ｍ＋１），（Ｍ＋２）のそれぞれとコンタ
クト、即ち接触するメタルコンタクトｊ−１，ｊ，ｊ＋
１，ｊ＋２を有する本発明の構成を示している。メタル
ライン（Ｍ−１），Ｍ，（Ｍ＋１），（Ｍ＋２）は、ポ
リ２の後に形成され、且つＮ個のトランジスタセル毎に
（本発明において示した実施例においてはＮは６４）図
１８中の符号と同一の符号で示した下側に存在する拡散
ビットラインとコンタクトする。選択ラインＳＥＬＮ及
びＳＥＬ（Ｎ＋１）及びワードラインＷＬ１乃至ＷＬ６
も図２０内における概略平面図中に示されている。
【００６７】図２１は図２０の構成における小さな部分
の概略平面図であり、第二多結晶シリコン（ポリ２）層
が、例えばストリップ７１−１乃至７１−５などのよう
なポリ１ストリップと直交してアレイの上部上に形成さ
れている。ポリ２ストリップ７６−１乃至７６−５は、
タングステンシリサイドで被覆された場合には、ワード
ラインＷＬ１乃至ＷＬ６４（図６参照）のみならず、例
えばＳＥＬＮ及びＳＥＬ（Ｎ＋１）などのような選択ラ
インを形成する。図２１における平面図から明確に理解
される如く、このアレイの各浮遊ゲートトランジスタの
最小セル寸法は、例えば７１−１乃至７１−５などのよ
うなポリ１ストリップのピッチ、及び、例えば、ＷＬ
１，ＷＬ２，ＷＬ３を有するポリ２ストリップのピッチ
によって制限される。従って、本発明に基づくメモリセ
ルを有する浮遊ゲートトランジスタは、本発明技術及び
与えられた設計基準に従って理論的に可能な最小寸法で
ある。
の概略平面図であり、第二多結晶シリコン（ポリ２）層
が、例えばストリップ７１−１乃至７１−５などのよう
なポリ１ストリップと直交してアレイの上部上に形成さ
れている。ポリ２ストリップ７６−１乃至７６−５は、
タングステンシリサイドで被覆された場合には、ワード
ラインＷＬ１乃至ＷＬ６４（図６参照）のみならず、例
えばＳＥＬＮ及びＳＥＬ（Ｎ＋１）などのような選択ラ
インを形成する。図２１における平面図から明確に理解
される如く、このアレイの各浮遊ゲートトランジスタの
最小セル寸法は、例えば７１−１乃至７１−５などのよ
うなポリ１ストリップのピッチ、及び、例えば、ＷＬ
１，ＷＬ２，ＷＬ３を有するポリ２ストリップのピッチ
によって制限される。従って、本発明に基づくメモリセ
ルを有する浮遊ゲートトランジスタは、本発明技術及び
与えられた設計基準に従って理論的に可能な最小寸法で
ある。
【００６８】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 約１．８年毎に集積度が２倍となる状態を示
したＥＰＲＯＭ集積度と年数との間の関係を示したグラ
フ図。
したＥＰＲＯＭ集積度と年数との間の関係を示したグラ
フ図。
【図２】 約３．５年毎にセル寸法が半分となる状態を
示したＥＰＲＯＭセル寸法と年数との間の関係を示した
グラフ図。
示したＥＰＲＯＭセル寸法と年数との間の関係を示した
グラフ図。
【図３】 拡散ドレインが２個の隣接する浮遊ゲートト
ランジスタによって共用されており且つ各拡散ドレイン
に対しコンタクトが必要とされるスタンダードなＥＰＲ
ＯＭセルレイアウトを示した概略図。
ランジスタによって共用されており且つ各拡散ドレイン
に対しコンタクトが必要とされるスタンダードなＥＰＲ
ＯＭセルレイアウトを示した概略図。
【図４】 仮想接地を使用する対称的なセルのスタンダ
ードなＥＰＲＯＭレイアウトを示した概略図。
ードなＥＰＲＯＭレイアウトを示した概略図。
【図５】 米国特許第４，６３９，８９３号において記
載されるウエハスケールの非対称的な浮遊ゲートトラン
ジスタの構成を示した概略図（ａ）及び断面図（ｂ）。
載されるウエハスケールの非対称的な浮遊ゲートトラン
ジスタの構成を示した概略図（ａ）及び断面図（ｂ）。
【図６】 本発明の一実施例に基づいて構成したアレイ
内の浮遊ゲートトランジスタと選択トランジスタの配列
状態を示した概略図。
内の浮遊ゲートトランジスタと選択トランジスタの配列
状態を示した概略図。
【図７】 本発明の一実施例に基づく製造方法における
所定のステップにおける状態を示した概略図。
所定のステップにおける状態を示した概略図。
【図８】 本発明の一実施例に基づく製造方法における
所定のステップにおける状態を示した概略図。
所定のステップにおける状態を示した概略図。
【図９】 本発明の一実施例に基づく製造方法における
所定のステップにおける状態を示した概略図。
所定のステップにおける状態を示した概略図。
【図１０】 本発明の一実施例に基づく製造方法におけ
る所定のステップにおける状態を示した概略図。
る所定のステップにおける状態を示した概略図。
【図１１】 本発明の一実施例に基づく製造方法におけ
る所定のステップにおける状態を示した概略図。
る所定のステップにおける状態を示した概略図。
【図１２】 本発明の一実施例に基づく製造方法におけ
る所定のステップにおける状態を示した概略図。
る所定のステップにおける状態を示した概略図。
【図１３】 本発明の一実施例に基づく製造方法におけ
る所定のステップにおける状態を示した概略図。
る所定のステップにおける状態を示した概略図。
【図１４】 本発明の一実施例に基づく製造方法におけ
る所定のステップにおける状態を示した概略図。
る所定のステップにおける状態を示した概略図。
【図１５】 本発明の一実施例に基づく製造方法におけ
る所定のステップにおける状態を示した概略図。
る所定のステップにおける状態を示した概略図。
【図１６】 本発明の一実施例に基づく製造方法におけ
る所定のステップにおける状態を示した概略図。
る所定のステップにおける状態を示した概略図。
【図１７】 本発明の一実施例に基づく製造方法におけ
る所定のステップにおける状態を示した概略図。
る所定のステップにおける状態を示した概略図。
【図１８】 本発明の原理に基づいて構成されたアレイ
の一部のレイアウトを示した概略図。
の一部のレイアウトを示した概略図。
【図１９】 本発明の原理に基づいて構成されたアレイ
の一部のレイアウトを示した概略図。
の一部のレイアウトを示した概略図。
【図２０】 本発明の原理に基づいて構成されたアレイ
の一部のレイアウトを示した概略図。
の一部のレイアウトを示した概略図。
【図２１】 本発明の原理に基づいて構成されたアレイ
の一部のレイアウトを示した概略図。
の一部のレイアウトを示した概略図。
Ｑｒ，ｃ 浮遊ゲートトランジスタ ＱＮ 選択トランジスタ ＳＥＬＮ 選択ライン Ｍ メタルビットライン Ｓ 拡散ビットライン ＷＬ ワードライン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−5470（ＪＰ，Ａ) 特開 平１−181572（ＪＰ，Ａ) 特開 平１−166565（ＪＰ，Ａ) 特開 昭64−23570（ＪＰ，Ａ) 特開 昭64−5072（ＪＰ，Ａ) 特開 昭63−186477（ＪＰ，Ａ) 特開 昭63−170969（ＪＰ，Ａ) 特開 昭63−155769（ＪＰ，Ａ) 特開 昭61−230362（ＪＰ，Ａ) 特開 昭61−136274（ＪＰ，Ａ) 特開 昭61−51880（ＪＰ，Ａ) 特開 昭59−103352（ＪＰ，Ａ) 特開 昭57−200997（ＪＰ，Ａ) 特開 昭57−172598（ＪＰ，Ａ) 特開 昭57−143795（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (22)
- 【請求項１】 浮遊ゲートトランジスタのアレイを有す
る電気的に書込み可能なリードオンリーメモリにおい
て、仮想電源が設けられており、第一グループ及び第二
グループの浮遊ゲートトランジスタが設けられており、
尚前記第一及び第二グループ内の各浮遊ゲートトランジ
スタは、ドレイン領域及び前記ドレイン領域と前記仮想
電源との間に形成されたチャンネル領域を有すると共
に、前記仮想電源と前記ドレイン領域との間において前
記チャンネル領域上方に形成されており且つ前記チャン
ネル領域から絶縁物質によって分離されている浮遊ゲー
トを有しており、少なくとも１個の第一選択トランジス
タが前記仮想電源と前記第二グループの浮遊ゲートトラ
ンジスタに対するソースとしてのものを除き前記第一グ
ループの浮遊ゲートトランジスタに対するドレインとし
て機能する第一ビットラインとの間に接続されており、
少なくとも１個の第二選択トランジスタが前記仮想電源
と前記第一グループの浮遊ゲートトランジスタに対する
ソースとしてのものを除いて前記第二グループの浮遊ゲ
ートトランジスタに対するドレインとして機能する第二
ビットラインとの間に接続されており、前記第一及び第
二選択トランジスタが、前記第二選択トランジスタが前
記アレイ内の前記第一グループの浮遊ゲートトランジス
タにおける各トランジスタに対する制御トランジスタと
して作用し且つ前記第一選択トランジスタが前記アレイ
内の前記第二グループの浮遊ゲートトランジスタにおけ
る各トランジスタに対する制御トランジスタとして作用
するように配設されていることを特徴とするメモリ。 - 【請求項２】 請求項１において、前記仮想電源が前記
アレイ内の長尺状のソース領域であり、且つ前記第一グ
ループの浮遊ゲートトランジスタ及び前記第二グループ
の浮遊ゲートトランジスタの各々が一列内にＮ個の浮遊
ゲートトランジスタを有することを特徴とするメモリ。 - 【請求項３】 請求項２において、前記２Ｎ個の浮遊ゲ
ートトランジスタが二つの隣接する列内に配列されてお
り、同一の長尺状ソース領域が前記二つの列内の前記２
Ｎ個のトランジスタの各々に対するソースとして機能し
且つ前記二つの列が前記長尺状の仮想電源の両側におい
て互いに隣接していることを特徴とするメモリ。 - 【請求項４】 請求項３において、第一ビットラインと
第二ビットラインとが設けられており、前記第一ビット
ラインが前記第一グループ内の前記Ｎ個の浮遊ゲートト
ランジスタのドレインを有しており、且つ前記第二ビッ
トラインが前記第二グループ内の他のＮ個の浮遊ゲート
トランジスタのドレインを有することを特徴とするメモ
リ。 - 【請求項５】 請求項４において、前記第一及び第二ビ
ットラインの各々が、拡散領域と、接触点を除き前記拡
散領域から絶縁層によって分離されており且つ前記拡散
領域の上方に形成された金属導電性ラインとの並列結合
を有しており、二つの隣接する接触点が前記アレイ内の
選択した数の行の浮遊ゲートトランジスタによって離隔
されていることを特徴とするメモリ。 - 【請求項６】 請求項５において、前記選択した数の行
が８，１６，３２，６４又は１２８の何れかであること
を特徴とするメモリ。 - 【請求項７】 請求項１において、前記少なくとも１個
の第一選択トランジスタが、前記仮想電源と前記第一ビ
ットラインとの間に接続されている２個の選択トランジ
スタを有しており、且つ前記少なくとも１個の第二選択
トランジスタが前記仮想電源と前記第二ビットラインと
の間に接続されている２個の選択トランジスタを有する
ことを特徴とするメモリ。 - 【請求項８】 電気的に書込み可能なリードオンリーメ
モリにおいて使用する浮遊ゲートトランジスタのアレイ
において、複数個の浮遊ゲートトランジスタが設けられ
ており、各浮遊ゲートトランジスタは、仮想ソース領域
と、ドレイン領域と、それらの間に形成されたチャンネ
ル領域とを有すると共に、前記ソース領域と前記ドレイ
ン領域との間であって前記チャンネル領域に亘り形成さ
れており且つ前記チャンネル領域から絶縁物質によって
分離されている浮遊ゲートを有しており、且つ前記複数
個の浮遊ゲートトランジスタの各々の仮想ソース領域と
前記複数個の浮遊ゲートトランジスタに対するソースと
して機能する別のビットラインとの間に接続して少なく
とも１個の第一選択トランジスタが設けられていること
を特徴とするアレイ。 - 【請求項９】 請求項８において、前記少なくとも１個
の第一選択トランジスタが、前記複数個の浮遊ゲートト
ランジスタに対するソースとして機能する前記別のビッ
トラインと、前記複数個の浮遊ゲートトランジスタにお
けるトランジスタの各々の仮想ソースとの間に並列的に
接続された二つの選択トランジスタを有することを特徴
とするメモリ。 - 【請求項１０】 ＥＰＲＯＭにおいて使用する浮遊ゲー
トトランジスタのアレイにおいて、各浮遊ゲートトラン
ジスタが、ソース領域と、ドレイン領域と、それらの間
のチャンネル領域とを有すると共に、前記チャンネル領
域上方に位置され且つそれから絶縁されている浮遊ゲー
トを有しており、且つ少なくとも１個の選択トランジス
タがソースビットラインと複数個の浮遊ゲートトランジ
スタの各々のソースとの間に接続されており、前記少な
くとも１個の選択トランジスタが前記複数個の浮遊ゲー
トトランジスタの各々への電流を制御することが可能で
あることを特徴とするアレイ。 - 【請求項１１】 請求項１０において、前記少なくとも
１個の選択トランジスタが、前記ソースビットラインと
前記複数個の浮遊ゲートトランジスタの各々のソースと
の間に並列的に接続されている２個の選択トランジスタ
を有していることを特徴とするアレイ。 - 【請求項１２】 請求項１１において、前記浮遊ゲート
トランジスタの選択した一つ及び前記ソースビットライ
ンと前記浮遊ゲートトランジスタのソースとの間に接続
されている対応する選択トランジスタを活性化させる周
辺回路が設けられていることを特徴とするメモリ。 - 【請求項１３】 請求項１１において、前記複数個の浮
遊ゲートトランジスタの各々のソースが仮想ソースを有
しており、前記仮想ソースの長さが、前記複数個の浮遊
ゲートトランジスタ内の前記浮遊ゲートトランジスタの
各々と接触するようなものであることを特徴とするアレ
イ。 - 【請求項１４】 請求項１３において、複数個の仮想ソ
ースが前記アレイ内の仮想ソースビットラインから形成
されており、従って前記仮想ソースの各々が独特の複数
個の浮遊ゲートトランジスタへ接続されるが、同一の仮
想ソースビットラインに沿って位置された他の仮想ソー
スから電気的に分離されていることを特徴とするアレ
イ。 - 【請求項１５】 ＥＰＲＯＭアレイにおいて、複数個の
浮遊ゲートトランジスタが行及び列の状態で配列されて
おり、前記浮遊ゲートトランジスタは、各列内の浮遊ゲ
ートトランジスタが各々がＮ個の浮遊ゲートトランジス
タからなるＭ個のグループに分割されるように配列され
ており、尚Ｍ及びＮは各々選択した整数であり、ｎ番目
及び（ｎ＋１）番目の列における浮遊ゲートトランジス
タの間に形成したＭ個のセグメントに分割された仮想接
地ソースビットラインが設けられており、尚ｎは１≦ｎ
≦（Ｎ＋１）によって与えられる１，３，．．．，Ｎな
どの奇数整数であり、且つ（Ｎ＋１）は該アレイ内の最
大列数であり、前記セグメントの各々は仮想ソースを有
しており、仮想ソースを有する１個のセグメントを第一
金属ビットラインへ接続する少なくとも１個の第一転送
トランジスタが設けられており、前記第一金属ビットラ
インは前記１個のセグメントへ接続されている（ｎ＋
１）番目の列内のＮ個の浮遊ゲートトランジスタに対す
るソースとして機能し、仮想ソースを有する前記１個の
セグメントを第二金属ビットラインへ接続する少なくと
も１個の第二転送トランジスタが設けられており、前記
第二金属ビットラインは前記１個のセグメントへ接続さ
れているｎ番目の列内のＮ個の浮遊ゲートトランジスタ
に対するソースとして機能することを特徴とするＥＰＲ
ＯＭアレイ。 - 【請求項１６】 請求項１５において、前記第一金属ビ
ットラインが連続的であり且つ（ｎ＋１）番目の列内の
他のＭ−１グループの浮遊ゲートトランジスタの各々に
おけるＮ個の浮遊ゲートトランジスタの全てに対するソ
ースとして作用し、且つ前記第二金属ビットラインが連
続的であり且つｎ番目の列内の他のＭ−１個のグループ
の浮遊ゲートトランジスタの各々におけるＮ個の浮遊ゲ
ートトランジスタの全てに対するソースとして作用する
ことを特徴とするＥＰＲＯＭアレイ。 - 【請求項１７】 請求項１６において、前記第一金属ビ
ットライン及び前記第二金属ビットラインの各々が一列
の全長に亘って延在していることを特徴とするＥＰＲＯ
Ｍアレイ。 - 【請求項１８】 請求項１７において、前記第一金属ビ
ットライン及び前記第二金属ビットラインの拡散部分の
各々が一列の全長に亘って延在していることを特徴とす
るＥＰＲＯＭアレイ。 - 【請求項１９】 ＥＰＲＯＭアレイにおいて、Ｐ複数個
の浮遊ゲートトランジスタが設けられており、尚Ｐは前
記アレイ内の浮遊ゲートトランジスタの総数に等しく、
Ｍ複数個の選択トランジスタが設けられており、尚Ｍは
前記アレイ内の選択トランジスタの総数に等しく且つＰ
よりも小さく、前記選択トランジスタが、１個の選択ト
ランジスタがＰ／Ｍ個の浮遊ゲートトランジスタからな
るグループにおける各浮遊ゲートトランジスタへの電流
を制御するように前記アレイ内において配列されている
ことを特徴とするＥＰＲＯＭアレイ。 - 【請求項２０】 請求項１９において、前記選択トラン
ジスタが、２個の選択トランジスタが２Ｐ／Ｍ個の浮遊
ゲートトランジスタからなるグループ内の各浮遊ゲート
トランジスタへの電流を制御するように前記アレイ内に
おいて配列されていることを特徴とするＥＰＲＯＭアレ
イ。 - 【請求項２１】 ＥＰＲＯＭアレイにおいて、複数個の
浮遊ゲートトランジスタが設けられており、少なくとも
１個の選択トランジスタが複数個の浮遊ゲートトランジ
スタからなるグループ内の各浮遊ゲートトランジスタへ
の電流を制御するように複数個の選択トランジスタが前
記アレイ内に配列されており、前記アレイ内の選択トラ
ンジスタの総数が前記アレイ内の浮遊ゲートトランジス
タの総数よりも小さいことを特徴とするＥＰＲＯＭアレ
イ。 - 【請求項２２】 請求項２１において、前記選択トラン
ジスタが、２個のトランジスタが複数個の浮遊ゲートト
ランジスタからなるグループ内の各浮遊ゲートトランジ
スタへの電流を制御するように前記アレイ内において配
列されていることを特徴とするＥＰＲＯＭアレイ。
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