JP2007128583A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】 仮想接地のビット線を有する不揮発性メモリの微細化が進行するにつれて大きな課題になり得る書き込みディスターブ現象を抑制することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】 選択メモリセル2への書き込み時に、選択ワード線iに所定の書き込み行電圧を印加する書き込み行電圧印加回路104と、1対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路105と、第1ビット線と第2ビット線の内の選択メモリセル2に接続しない非選択ビット線であって、書き込み列電圧が印加される側の選択ビット線に隣接する隣接非選択ビット線に対して、接地電圧と書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路106とを備える。
【選択図】 図1
【解決手段】 選択メモリセル2への書き込み時に、選択ワード線iに所定の書き込み行電圧を印加する書き込み行電圧印加回路104と、1対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路105と、第1ビット線と第2ビット線の内の選択メモリセル2に接続しない非選択ビット線であって、書き込み列電圧が印加される側の選択ビット線に隣接する隣接非選択ビット線に対して、接地電圧と書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路106とを備える。
【選択図】 図1
Description
本発明は、不揮発性半導体記憶装置に関し、詳しくは、書き込み動作におけるバイアス方法を最適化して誤書き込み(書き込みディスターブ)を防止する仮想接地線型のメモリセルアレイ構成の不揮発性半導体記憶装置に関する。
従来の不揮発性半導体記憶装置には、例えば、電気的に絶縁された浮遊ゲートを備えて構成されるメモリセルを行及び列方向にマトリクス状に配列してなるメモリセルアレイを備えた電気的に書き換え可能な不揮発性メモリ(フラッシュEEPROM)がある(例えば、非特許文献1参照)。また、従来の不揮発性半導体記憶装置の一種として、仮想接地線型のメモリセルアレイ構成の不揮発性メモリがある(例えば、特許文献1〜3参照)。ここで、図3は、浮遊ゲート構造のメモリセルを用いて構成された仮想接地線型のメモリセルアレイのビット線に垂直な方向の断面構造を示している。
このメモリセルアレイは、図3に示すように、第1の導電型の半導体基板7上に、トンネル絶縁膜8、浮遊ゲート4、5及び絶縁膜9からなるメモリセル2、3が形成されている。隣接する2つのメモリセル2、3のゲートは同一のワード線1に接続されている。メモリセル2の浮遊ゲート4及びメモリセル3の浮遊ゲート5の間隔部分Aの下部領域であって半導体基板7上には自己整合的に拡散領域6bが設けられている。尚、浮遊ゲート間に形成される拡散領域6a〜6dは、各メモリセルのドレイン、ソースと接続されたビット線として機能する。このことにより、メモリセルのソース・ドレインを金属配線に接続するためのコンタクトをメモリセル毎の間隔Aに設置することが必要でなくなり、間隔部分6の寸法を縮小することができる。
浮遊ゲート4は、その周囲に位置する制御ゲート、ソース、ドレイン及びチャネル等の端子からは、絶縁膜により電気的に絶縁されており、浮遊ゲート4の電位は、これらの端子からの容量結合にて制御される。データの書き込み動作は、紫外線消去型EPROMの書き込み原理と同様に、ホットキャリア現象をメカニズムとして、絶縁膜であるトンネル絶縁膜8のバリアハイトを超えるのに十分なエネルギを電子に与えることにより、浮遊ゲート4内に電子を注入する。消去動作は、浮遊ゲート4と半導体基板7のオーバーラップ領域のトンネル酸化膜8を経由して、Fowler-Nordheimトンネル現象をメカニズムとして電子放出を行う。これにより浮遊ゲート4内の電子数を調整する。読み出しは、通常のMOSトランジスタで構成されるNOR型メモリと同様に、ビット線6b、ワード線1で選択されたメモリセルの駆動電流の蓄積データ(電子数)による差分をセンスして行う。
メモリセル3に対するホットキャリア現象による書き込み動作は、メモリセル3の制御ゲートとなるワード線1に書き込み行電圧VWPを印加し、メモリセル3のドレインとなるビット線拡散領域6bに対して書き込み列電圧VBPを印加し、メモリセル3のソースとなるビット線拡散領域6aに対して接地電圧を印加することにより行われる。これによって、メモリセル3の浮遊ゲート5のチャンネル電流により誘起されるチャンネルホットエレクトロンが浮遊ゲート5下の拡散領域6b端部近傍において発生し、これが制御ゲートであるワード線1に印加される書き込み行電圧VWPにより発生する電界により浮遊ゲート5に注入される。このとき、ビット線拡散領域6bと6cは、同一電位に固定されているため、非選択メモリセル2の浮遊ゲート4には、メモリセル2の閾値電圧を変動させる量のホットエレクトロンを注入するに十分なチャンネル電流が流れない。このため、メモリセル2の閾値電圧は変動しない。
図2は、仮想接地線型のメモリセルアレイのアレイ構成を示す回路図である。メモリセルアレイは、行デコーダに接続される複数のワード線WLi(i=0、…、k、k+1、…)と列デコーダに接続される複数のビット線BLj(j=0、…、m、…、n)を備えてなり、同一行のメモリセルの制御ゲートが同じワード線に接続し、同一列のメモリセルのソースとドレインが隣接する一対のビット線に夫々接続し、行方向に隣接する2つのメモリセル間でビット線が共用されている。図2に示す例では、メモリセルアレイがビット線n本毎に、行方向に複数のブロックに分割されてなり、隣接ブロック間にメモリセル間の電気的接続を分離する領域1a、1bが設置されている。
図2より、アドレスmのメモリセルに隣接する2本のビット線の内、右側(たとえば、ドレイン側)のビット線番号がmで、左側(たとえば、ソース側)のビット線番号がm−1となっている。
選択メモリセル[k,m]に対する書き込み動作は、該選択メモリセルのゲートに接続されているワード線WLkに書き込み行電圧VWPを印加し、ソースに接続されているビット線BLm−1を接地し、ドレインに接続されているビット線BLmに書き込み列電圧VBPを印加することにより行われる。通常、書き込み行電圧VWPは、9〜12Vの高電圧であり、書き込み列電圧VBPは4〜6Vである。これは、選択メモリセルに対してホットキャリアを十分に発生させるためである。更に、この際、選択メモリセル[k,m]のドレイン側のビット線の全て、即ち、ビット線BLm〜BLnに書き込み列電圧VBPが印加され、選択メモリセル[k,m]のソース側のビット線の全て、即ち、ビット線BL0〜BLm−1は接地される。これは、仮想接地線型のアレイ構成のメモリセルアレイにおいて、選択メモリセル以外の非選択メモリセルのドレイン‐ソース間に電圧差が発生しないようにすることで、非選択メモリセルに対する望ましくない寄生書き込み(以下、書き込みディスターブと称する)を発生させないことを意図している。これにより、選択メモリセル[k,m]に対して書き込み動作が実施される。
更に、仮想接地線型のメモリセルアレイ構成の不揮発性メモリの他の従来例として、浮遊ゲートを有さないメモリセルアレイを有する不揮発性メモリがある(例えば、特許文献4参照)。ここで、図7は、上記不揮発性メモリのビット線に垂直な方向の断面構造を示しており、図3に示す不揮発性メモリの例における浮遊ゲート5の代わりに、シリコン窒化膜層4bを用いて電荷保持を行う。
しかしながら、本願の発明者は、仮想接地線型のメモリセルアレイ構成の不揮発性メモリにおいて、例えば、図3に示すメモリセルにおける浮遊ゲートの間隔部分Aの寸法を著しく微細化した場合、選択メモリセルに隣接する非選択メモリセルの浮遊ゲートに電荷が注入され誤書き込みとなる現象(書き込みディスターブ現象)が無視できなくなることを確認した。
先ず、微細化が進んだ場合の問題点を調査するために、本願の発明者は、いくつかのパラメータを極端に微細な値に設定して作成した試料に対する書き込み特性を比較することで、この現象を十分な感度で評価できるようにした。即ち、図3における浮遊ゲート4,5の間隔部分Aの寸法と、メモリセルの浮遊ゲート4,5と、拡散領域6bのオーバーラップ部分の寸法を、現在の標準的な寸法から、微細化された状態を想定した十分に小さな値に設定した。この試料に対して、図3における選択メモリセル2に対する書き込み動作を、上述した従来の書き込み動作と同様の手順で(つまり、拡散領域6aと拡散領域6bを接地し、拡散領域6cと拡散領域6dに書き込み電圧VBPを印加して)行った。ここで、図8は、選択メモリセル2と、選択メモリセル2と同一のワード線に接続され、且つ、書き込み時に選択メモリセル2のドレインとなるビット線拡散領域6bを共有する隣接非選択メモリセル3について、書き込み動作時におけるパルス時間に対するメモリセルの閾値の変化を示す特性図である。選択メモリセル2の書き込み時間特性曲線10に対し、非選択メモリセル3の書き込み時間特性曲線11は、対数時間で数桁(2桁以上)の遅れを持って閾値電圧が上昇することが確認された。この2つの曲線の時間的な分離幅12を十分確保できないと、メモリセルアレイ内の選択メモリセルに書き込み動作をしている間に、非選択メモリセルの閾値電圧が変動するディスターブ現象が発生する。
また、上述の書き込み動作における選択ワード線上のメモリセルの閾値電圧変化量の列アドレス依存性を図9に示す。ここで、横軸は列アドレス(ビット線番号)、縦軸は、ある所定の書き込み時間におけるメモリセル閾値電圧の変化量である。具体的には、図9より、列アドレス7の選択メモリセルにおいて、変化量13の閾値電圧の変化が確認でき、更に、選択メモリセルのドレイン側に隣接した列アドレス線8の隣接非選択メモリセルにおいても、変化量14の閾値電圧の変化が顕著に見られる。これに対し、列アドレス8よりも上位の列アドレス9〜15のメモリセルは、接続するビット線に列アドレス7、8のメモリセルに接続されたビット線と同一の書き込み列電圧VBPを印加しているにもかかわらず、閾値電圧の変化量が0であることが確認できる。これによって、この現象が、選択メモリセル2と同一ワード線を共有し、且つ、書き込みドレインとなるビット線拡散領域を共有して隣接する隣接非選択メモリセルにのみ発生する現象であると定義できる。
更に、この現象は、隣接非選択メモリセルに接続する2本のビット線間の電圧差によって引き起こされる現象では説明できない。以下、具体的に説明する。
図5は、メモリセルアレイ構造を持たない単体のメモリセルについて、ドレイン‐ソース間の電圧値を変化させた場合の閾値電圧の変化量を示している。より具体的には、メモリセルのドレイン電圧を4.9Vに設定し、ソースの電圧を0Vから4.9Vまで変化させたときの、ドレイン‐ソース間電圧に対する閾値電圧の変化量を測定したものである。また、各ソース電圧に対するストレス印加前のメモリセルの閾値電圧は一定値にそろえてある。図5において、ドレイン‐ソース間電圧4.9Vにおけるメモリセルの閾値電圧の変化量15は6.5Vであり、これは、通常の選択メモリセルの書き込み特性における閾値電圧の変化量を表している。ここで、図8を参照すると、選択メモリセルの閾値電圧の変化量の特性曲線10における6.5Vに対応する隣接非選択メモリセルの閾値電圧の変化量の特性曲線11は0.5Vとなる。従って、図5において、閾値電圧の変化量0.5Vを再現するために必要なドレイン‐ソース間の電圧は、図5の符号16で示す電圧値より、2.5V以上必要であることがわかる。
ここで、上述した隣接非選択メモリセルのディスターブ現象が、隣接非選択メモリセルに接続する2本のビット線間の電圧差によって引き起こされる現象であると仮定すると、図2における非選択メモリセル3の両側のビット線には、4.9Vの等しい電圧が印加されていることから、書き込み時に選択ビット線2に流れる書き込み電流と配線抵抗により、2.5Vの電圧降下が発生していることになる。言い換えると、図2における選択メモリセル[k,m]の書き込み動作中、選択メモリセル[k,m]のソースとなるビット線BLm−1は接地され、隣接非選択メモリセル[k,m+1]のドレイン側のビット線BLm+1は書き込み列電圧VBP4.9Vであり、選択メモリセル[k,m]のドレインとなるビット線BLmの電位は、接地電圧である0Vと、この場合の書き込み列電圧VBPである4.9Vの間にある必要がある。しかし、図5において符号15で示す選択メモリセル[k,m]の書き込み後の閾値電圧の変化量6.5Vを確保するために必要なビット線BLm−1とビット線BLmの間の電圧4.9Vと、隣接非選択メモリセル[k,m+1]における閾値変化量0.5Vを説明するために必要なビット線BLmとビット線BLm+1の間の電圧2.5Vが同時に発生することはありえない。なぜなら、上述のように、ビット線BLm−1とビット線BLm+1の間の電圧は4.9Vであるため、ビット線BLm−1とBLm、ビット線BLmとBLm+1の間の夫々の電圧が4.9Vを越えることはありえないからである。このように、書き込み動作中に2.5V(約50%)の電圧差が隣接非選択メモリセル[k,m+1]に接続されている2つのビット線の間で発生することはない。即ち、通常の書き込み動作において通常起こりうるビット線間の電圧差の範囲では、ビット線間の電圧差に起因する書き込みディスターブ現象は発生し得ないと言える。
選択メモリセル[k,m]と同一ワード線WLkを共有し、且つ、書き込みドレインとなるビット線拡散領域を共有する隣接非選択メモリセル[k,m+1]に発生するディスターブ現象は、隣接非選択メモリセル[k,m+1]における2本のビット線BLm、BLm+1間の電圧差によって引き起こされる現象では説明できないことを確認した。
更に、本願の発明者は、図3における浮遊ゲート4、5の間隔部分Aの寸法に対するこのディスターブ現象の依存性を確認した。その結果を図6に示す。横軸は浮遊ゲート4、5の間隔部分Aの寸法、縦軸は、ある所定の書き込み時間におけるメモリセルの閾値電圧の変化量である。曲線17で示す選択メモリセルの書き込み後の閾値電圧の変化量は、浮遊ゲート間隔Aの寸法に対して一定であるにもかかわらず、曲線18で示す隣接非選択メモリセルの閾値電圧の変化量は、浮遊ゲート間隔Aが微細になるにつれて増加することが確認できる。
この書き込みディスターブ現象は、図3に示すような電荷保持部として浮遊ゲートを有する不揮発性メモリセルに生じる現象として述べてきたが、図7に示すような浮遊ゲートを有さず、シリコン窒化膜4bを電荷保持部として設置する不揮発性メモリにおいても同様に、選択メモリセルに隣接する隣接非選択メモリセルにキャリアが注入され、保持情報が阻害(ディスターブ)される現象が生じる。
上述したように、選択メモリセルと同一ワード線を共有し、且つ、書き込みドレインとなるビット線拡散領域を共有して隣接する隣接非選択メモリセルにのみ発生するという特徴、隣接非選択メモリセルにおける2本のビット線の電圧差によって引き起こされる現象としては説明できないという特徴、浮遊ゲート(或いは電荷保持部)の間隔寸法に対する強い依存性がみられるという特徴によって定義される書き込みディスターブ現象が、仮想接地のビット線を有する不揮発性メモリの微細化が進行するにつれて大きな課題になり得ることが予測される。
本発明は上記の問題点に鑑みてなされたものであり、その目的は、仮想接地線型のメモリセルアレイ構成の不揮発性メモリの微細化が進行するにつれて大きな課題になり得る書き込みディスターブ現象を抑制することが可能な不揮発性半導体記憶装置を提供する点にある。
上記目的を達成するための本発明に係る半導体装置は、1つの第1電極と、1対の第2電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第1電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第2電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第1電極を夫々共通のワード線に接続し、行方向に隣接する2つの前記メモリセル間で1つの前記第2電極同士を接続し、同一列にある前記メモリセルの一方の前記第2電極を共通の第1ビット線に接続し、同一列にある前記メモリセルの他方の前記第2電極を共通の第2ビット線に接続し、前記第1ビット線と前記第2ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、前記メモリセルの内の書き込み対象となる選択メモリセルへの書き込み時に、前記選択メモリセルに接続する前記ワード線を選択して、当該選択ワード線に所定の書き込み行電圧を印加する書き込み行電圧印加回路と、前記書き込み時に、前記選択メモリセルに接続する1対の前記第1ビット線と前記第2ビット線を選択して、当該1対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路と、前記書き込み時に、前記第1ビット線と前記第2ビット線の内の前記選択メモリセルに接続しない非選択ビット線であって、前記書き込み列電圧が印加される側の前記選択ビット線に隣接する隣接非選択ビット線に対して、前記接地電圧と前記書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路と、を備えてなることを第1の特徴とする。
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記書き込み時に、前記カウンタ電圧印加回路が、前記隣接非選択ビット線に加えて、前記隣接非選択ビット線に対して前記1対の選択ビット線と反対側に位置する前記非選択ビット線の一部または全部にも前記カウンタ電圧を印加することを第2の特徴とする。
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記カウンタ電圧が、前記選択メモリセルへ書き込み動作を、前記隣接非選択ビット線に異なる複数の電圧を印加して各別に行った場合において、前記隣接非選択ビット線に接続し、且つ、前記選択メモリセルに行方向に隣接する隣接非選択メモリセルの前記電荷保持部に対して注入される電荷量によって変化する前記隣接非選択メモリセルの閾値電圧の変化幅が最小となる前記隣接非選択ビット線への印加電圧、または、その近傍値に設定されていることを第3の特徴とする。
上記第1または第2の特徴の本発明に係る不揮発性半導体記憶装置は、前記カウンタ電圧が、前記書き込み列電圧の45%〜70%の範囲内に設定されていることを第4の特徴とする。
上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記選択メモリセルの前記電荷保持部と、前記隣接非選択ビット線に接続し、且つ、前記選択メモリセルに行方向に隣接する隣接非選択メモリセルの前記電荷保持部とが、前記書き込み列電圧が印加される側の前記選択ビット線に接続する前記第2電極を挟んで隣接していることを第5の特徴とする。
更に、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、行方向に隣接する2つの前記メモリセルの前記電荷保持部同士の間隔が、前記カウンタ電圧を前記書き込み列電圧と同電圧に設定して、一方の前記メモリセルに対して書き込みを行った場合に、他方の前記メモリセルの閾値電圧が、一方の前記メモリセルの閾値電圧と同方向に変化するに十分短い間隔であることを第6の特徴とする。
更に、他の上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記第2電極が、不純物濃度に異なる少なくとも2重の不純物拡散領域で形成されていることを第7の特徴とする。
また、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記第2電極が不純物拡散領域で形成され、前記第2電極の内の前記第1電極がオーバーラップする部分の不純物濃度が、1×1020cm−3以下であることを第8の特徴とする。
また、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記1対の第2電極が不純物拡散領域で形成され、前記メモリセルが、前記第1電極をゲート電極とし、前記1対の第2電極をソース及びドレインとするMOSFET構造を有し、行方向に隣接する2つの前記メモリセルの前記電荷保持部同士の間隔が、前記メモリセルのソース・ドレイン間の実効チャネル長より短いことを第9の特徴とする。
また、上記何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記1対の第2電極が不純物拡散領域で形成され、前記メモリセルが、前記第1電極をゲート電極とし、前記1対の第2電極をソース及びドレインとするMOSFET構造を有し、前記電荷保持部が、前記第1電極下に位置し、絶縁膜を介して前記第1電極及び前記1対の第2電極から絶縁された浮遊ゲートであることを第10の特徴とする。
上記第1〜第9の何れかの特徴の本発明に係る不揮発性半導体記憶装置は、前記1対の第2電極が不純物拡散領域で形成され、前記メモリセルが、前記第1電極をゲート電極とし、前記1対の第2電極をソース及びドレインとするMOSFET構造を有し、前記電荷保持部が、第1の絶縁膜と第2の絶縁膜に挟まれた電荷トラップ機能を有する絶縁膜で形成されていることを第11の特徴とする。
上記第1の特徴の不揮発性半導体記憶装置によれば、選択メモリセルへの書き込み時に、選択ワード線に所定の書き込み行電圧を印加する書き込み行電圧印加回路と、1対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路と、書き込み列電圧が印加される側の選択ビット線に隣接する隣接非選択ビット線に対して、接地電圧と書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路と、を備えて構成したので、仮想接地線型のメモリセルアレイに対する書き込み動作において、隣接非選択メモリセルに接続されたビット線にカウンタ電圧が印加でき、仮想接地のビット線を有する不揮発性メモリの微細化が進行するにつれて大きな課題になり得ることが予測される以下の特徴により定義される書き込みディスターブ現象を、最小限に抑制することが可能になる。即ち、この書き込みディスターブ現象は、選択メモリセルと同一ワード線を共有し、且つ、書き込みドレインとなるビット線拡散領域を共有し隣接する隣接非選択メモリセルにのみ発生するという特徴、隣接非選択メモリセルにおける2本のビット線の電圧差によって引き起こされる現象としては説明できないという特徴、浮遊ゲート(或いは電荷保持部)の間隔寸法に対する強い依存性がみられるという特徴で定義される。
更に、非選択ビット線の一部または全部にもカウンタ電圧を印加するように構成すれば、隣接非選択ビット線に対して1対の選択ビット線と反対側に位置するメモリセルのディスターブ現象を抑制することが可能になる。
また、カウンタ電圧を、書き込み列電圧の約45%〜約70%の範囲内に設定することにより、最小限に抑制することが可能になる。
以下、本発明に係る不揮発性半導体記憶装置(以下、適宜「本発明装置」と略称する)の実施形態を図面に基づいて説明する。
図1は、本発明装置の概略構成を示すブロック図である。本実施形態では、メモリセルアレイ101を構成するメモリセルとして、浮遊ゲートを有するMOSFET構造のフラッシュメモリセルを想定する。フラッシュメモリセルは、公知の書き込み・消去動作により浮遊ゲートに蓄積される電子量を制御して、メモリセルの閾値電圧を変化させて記憶状態を決定する。本発明装置100は、図1に示すように、メモリセルアレイ101、行デコーダ102、列デコーダ103、書き込み行電圧印加回路104、書き込み列電圧印加回路105、及び、カウンタ電圧印加回路106を備えて構成される。
メモリセルアレイ101は、従来技術と同様の構成であり、図1乃至図3に示すように、1つの制御ゲートと、ソース及びドレインと、ソース及びドレインから注入される電荷を蓄積して保持可能な電荷保持部としての浮遊ゲートとを有し、制御ゲートの電位と浮遊ゲートの電荷蓄積量に応じて変化するソース及びドレイン間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列して構成されている。更に、同一行にあるメモリセルの制御ゲートを夫々共通のワード線WLiに接続し、行方向に隣接する2つのメモリセル間で1つの電極同士を接続し、同一列にあるメモリセルの一方のソースを共通のビット線BLj−1に接続し、同一列にあるメモリセルの他方のドレインを共通のビット線BLjに接続し、ビット線BLj−1とビット線BLj(一方が第1ビット線、他方が第2ビット線に相当)を夫々交互に複数本配置してなる。以下、説明の便宜上、読み出し対象の選択メモリセルのソースとドレインに接続している1対のビット線を「選択ビット線」と称し、1対の選択ビット線以外のビット線を総称して、「非選択ビット線」と称す。
本実施形態のメモリセルは、従来技術に係るメモリセルと同様の構成であり、図3に示すように、第1の導電型の半導体基板7上に、トンネル絶縁膜8、浮遊ゲート4、5及び絶縁膜9からなるメモリセル2、3が形成されている。メモリセル2の浮遊ゲート4及びメモリセル3の浮遊ゲート5の間隔部分Aの下部領域であって半導体基板7上には自己整合的に拡散領域6が設けられ、メモリセルのドレイン、ソースと接続されたビット線として機能する。更に、本実施形態では、行方向に隣接する2つのメモリセルの浮遊ゲート同士の間隔は、カウンタ電圧VCを書き込み列電圧VBPと同電圧に設定して、一方のメモリセルに対して書き込みを行った場合に、他方のメモリセルの閾値電圧が、一方のメモリセルの閾値電圧と同方向に変化するに十分短い間隔となっている。つまり、従来の書き込み電圧の印加方法では、隣接する非選択メモリセルに書き込みディスターブが生じる場合を想定している。
書き込み行電圧印加回路104は、図1及び図2に示すように、メモリセルの内の書き込み対象となる選択メモリセル[k,m]への書き込み時に、行デコーダ102が選択したワード線WLkに対して、所定の書き込み行電圧を印加する。
書き込み列電圧印加回路105は、図1及び図2に示すように、メモリセルの内の書き込み対象となる選択メモリセル[k,m]への書き込み時に、列デコーダ103が選択した1対のビット線BLm−1、BLmに対して、当該1対の選択ビット線の一方に接地電圧0Vを印加し、他方に所定の書き込み列電圧VBPを印加する。本実施形態(図2に示す例)では、ビット線BLm−1に接地電圧0Vを印加し、ビット線BLmに書き込み列電圧VBPを印加する。
カウンタ電圧印加回路106は、図1及び図2に示すように、書き込み時に、書き込み列電圧VBPが印加される側の選択ビット線に隣接する隣接非選択ビット線に対して、接地電圧0Vと書き込み列電圧VBPの中間電圧のカウンタ電圧VCを印加する。更に、本実施形態のカウンタ電圧印加回路106は、書き込み時に、隣接非選択ビット線BLm+1に加えて、隣接非選択ビット線BLm+1に対して1対の選択ビット線と反対側に位置する同一ブロック内の非選択ビット線の全部にカウンタ電圧VCを印加する。従って、本実施形態では、書き込み対象の選択メモリセルを含む同一ブロック内の全てのビット線に対して、接地電圧、書き込み列電圧VBP、カウンタ電圧VCの何れかが列デコーダ103を介して印加される。具体的には、1対の選択ビット線には接地電圧と書き込み列電圧VBPが印加され、非選択ビット線には、接地電圧かカウンタ電圧VCの何れかが印加される。
続いて、カウンタ電圧VCの決定方法について説明する。図1及び図2に示すように、行デコーダに接続されたワード線WLi(i=0、…、k、k+1、…)と列デコーダに接続されたビット線BLj(j=0、…、m、…、n)からなるメモリセルアレイにおいて、選択メモリセル[k,m]に対する書き込み動作は、選択メモリセル[k,m]のゲートに接続されているワード線WLkに書き込み行電圧VWPを印加し、ソースに接続されているビット線BLm−1を接地し、更に、ドレインに接続されているビット線BLmに書き込み列電圧VBPを印加して行われる。書き込み行電圧VWPは、通常9〜12Vの高電圧であり、また、書き込み列電圧VBPは4〜6Vである。これは、選択メモリセル[k,m]に対してホットキャリアを十分に発生させるためである。本発明装置100では、このとき、選択メモリセル[k,m]のドレイン側のビット線BLmに対して隣接するビット線BLm+1からドレイン方向に配置されるビット線BLm+1,BLm+2、…、BLnに対して、カウンタ電圧VCを印加する。ここで、BLnとは、図2に示すように、ビット線とトランジスタの活性領域が連続的に交互に反復される繰り返しが終端されるビット線とする。
ここで、本実施形態では、カウンタ電圧VCを書き込み列電圧VBPと接地電圧との間、若しくはその一部の範囲で変化させ、そのときの隣接非選択メモリセル[k,m+1]の一定時間における閾値電圧の変化量を測定し、この閾値電圧の変化量の極小値近傍の値をカウンタ電圧VCの設定電圧として設定する。尚、カウンタ電圧VCの決定は、予め実験的に求めておいた値を設定しても構わないし、チップ毎にメモリセルの特性を求めて、チップ個別に最適値を設定しても構わない。
続いて、図4を用いてカウンタ電圧VCの設定方法の一例を詳細に示す。図4は、ビット線BLm+1に印加するカウンタ電圧VCの値に対する選択メモリセル[k,m]のドレイン側に隣接する隣接非選択メモリセル[k,m+1]の閾値電圧の変化量を示している。ここで、本実施形態では、ディスターブ現象を顕著にするため、図3における浮遊ゲート4、5の間隔部分Aの寸法を130nm、メモリセルの浮遊ゲート4、5と、拡散領域6bのオーバーラップ寸法を50nm未満とした。この場合の特性が特性曲線20に示されている。また、比較のために、図5におけるメモリセル単体でのドレイン‐ソース間電圧とメモリセルの閾値電圧の変化量の関係を特性曲線19として示している。
図4において、特性曲線20の右端のポイント21が、非選択ビット線BLm+1に対して選択ビット線BLmと同一の電圧を印加した場合の閾値電圧の変化量であり、従来例におけるディスターブ現象による閾値電圧の変化量と同じである。このポイント21から、徐々に非選択ビット線BLm+1の電圧(カウンタ電圧VC)を減少させると閾値電圧の変化量が減少していき、選択ビット線BLmの電圧(書き込み列電圧VBP)の約45%のところのポイント22を極小値(最小値)として、再び上昇する。極小値ポイント22からカウンタ電圧が0Vとなるポイント23に至る特性曲線20bの過程では、閾値電圧の変化量が増加する。この特性曲線20bの過程は、図5で示した1組のビット線間の電圧に依存する書き込み効果の特性曲線19とほぼ一致する。尚、カウンタ電圧VCが極小値となるポイント22よりも大きい範囲では、この特性曲線19によるメモリセルの閾値変化は、特性曲線20aで記述されるディスターブ現象による閾値電圧の変化量よりも著しく小さいため、この範囲では、特性曲線20aで記述される閾値変化量に支配される。従って、このポイント21からポイント22にかけての特性曲線20aの間でカウンタ電圧VCを設定することにより、閾値電圧の変化量の減少に応じて、非選択メモリセルに対するキャリア注入を阻止する効果、即ち、ディスターブ現象を阻止する効果を得ることができる。
即ち、図4における縦軸は、キャリア注入により一定時間に隣接非選択メモリセル[k,m+1]の浮遊ゲートに蓄積されるキャリアの総数に相当するため、ディスターブ現象に対するカウンタ電圧VCの最適値は、カウンタ電圧VCによるディスターブ現象の特性曲線20aと、1組のビット線間の電圧差に依存する書き込み効果の曲線20bとのトレードオフが均衡し、閾値電圧の変化量が最小となる電圧値となる。図4より、この電圧値は、書き込み時の選択ビット線BLmに対する書き込み列電圧VBPの約1/2の電圧に相当する。本実施形態では、書き込み列電圧VBP(4.9V)に対して、極小値ポイント22におけるカウンタ電圧VCは、約2.3Vであった。
尚、図4に示すように、特性曲線20aに対して、特性曲線20bの横軸に対する変化量が急峻であるため、カウンタ電圧VCやメモリセルにおける書き込み性能のばらつきに対する安全マージンを考慮して、カウンタ電圧VCを書き込み列電圧VBPの約45%よりも高い値に設定するのも好適である。更に、この場合の妥当なマージン範囲として、書き込み列電圧VBPの約70%までの値に設定しても良い。図4に示すように、カウンタ電圧VCを書き込み列電圧VBPの約45%〜約70%の範囲内に設定することで、書き込みディスターブによる閾値電圧の変化量を従来の半分以下に抑制することができる。
また、出願人は、様々な試料と書き込み動作条件に対して、上述の最適値を調査したところ、どの場合も、書き込み時の選択メモリセルのドレイン電圧の約45%〜約70%の範囲に存在することを確認した。このことから、上記実施形態のように、製品毎にカウンタ電圧VCの最適値を精度よく捜査して設定しても本発明の効果を得ることができるが、書き込み列電圧VBP、即ち書き込み時の選択メモリセルのドレイン電圧の約45%〜約70%の電圧をカウンタ電圧VCとして予め設定しておいても、同様の書き込みディスターブ抑制効果を期待することができる。
尚、行方向に隣接する2つのメモリセルの浮遊ゲート同士の間隔Aが、メモリセルのソース・ドレイン間の実効チャンネル長より短くなっている場合にもディスターブ現象が顕著に現れることから、本発明を適用することで、メモリセルの閾値電圧の変化量、及び、カウンタ電圧VCを印加することによるディスターブ現象の抑制効果を得ることができる。
更に、メモリアレイの平面構造において、選択メモリセルの書き込み時のソースからドレインにかけて発生するチャンネル電子のベクトルの延長線方向に電荷保持部としての浮遊ゲートが隣接する非選択メモリセルにおいても、ディスターブ現象が顕著に現れることから、本発明を適用することで、メモリセルの閾値電圧の変化量、及び、カウンタ電圧VCを印加することによるディスターブ現象の抑制効果を得ることができる。
更に、選択メモリセルの浮遊ゲートとカウンタ電圧VCを印加するビット線が接続される非選択メモリセルの浮遊ゲートとが選択メモリセルの書き込み時におけるドレインとなるビット線を挟んで隣接している場合においても、ディスターブ現象が顕著に現れることから、本発明を適用することで、メモリセルの閾値電圧の変化量、及び、カウンタ電圧VCを印加することによるディスターブ現象の抑制効果を得ることができる。
更に、カウンタ電圧VCを印加するビット線が接続される非選択メモリセルのドレイン・ソースとなる不純物拡散領域が、濃度が異なる少なくとも2重の拡散構造を有する場合においても、ディスターブ現象が顕著に現れることから、本発明を適用することで、メモリセルの閾値電圧の変化量、及び、カウンタ電圧VCを印加することによるディスターブ現象の抑制効果を得ることができる。
更に、ソース電極或いはドレイン電極が、不純物濃度が異なる少なくとも2重の不純物拡散領域で形成され、カウンタ電圧VCを印加するビット線に接続された非選択メモリセルの第2の伝導型の不純物拡散領域とゲート電極とが重なり合う領域における該第2の伝導型不純物拡散濃度が1×1020cm−3以下である場合においても、ディスターブ現象が顕著に現れることから、本発明を適用することで、メモリセルの閾値電圧の変化量、及び、カウンタ電圧VCを印加することによるディスターブ現象の抑制効果を得ることができる。
次に、本発明装置及び本発明方法の別実施形態について説明する。
〈1〉上記実施形態では、図3に示すような浮遊ゲートを有する不揮発性メモリについて述べたが、本発明装置は、図7に示すような浮遊ゲートの代わりに、電荷保持部として、2つの絶縁膜8、9に挟まれた電荷トラップ機能を有する絶縁膜4bで形成されていても良い。例えば、電荷トラップ機能を有する絶縁膜4bとしてシリコン窒化膜層4bを用いて電荷を保持する不揮発性メモリに適用しても、同様の効果を得ることができる。
〈2〉上記各実施形態では、書き込み時に、隣接非選択ビット線BLm+1に加えて、隣接非選択ビット線BLm+1に対して1対の選択ビット線と反対側に位置する同一ブロック内の非選択ビット線の全部にカウンタ電圧VCを印加する場合について説明したが、隣接非選択ビット線BLm+1のみにカウンタ電圧VCを印加する構成としても良い。この場合、隣接非選択ビット線BLm+1に対して1対の選択ビット線と反対側に位置する同一ブロック内の非選択ビット線の全部には、例えば、従来と同様に書き込み列電圧VBPを印加しても良い。
1 :ワード線
2 :メモリセル
3 :メモリセル
4 :浮遊ゲート
5 :浮遊ゲート
6 :拡散領域
6a :拡散領域
6b :拡散領域
6c :拡散領域
6d :拡散領域
7 :半導体基板
8 :トンネル絶縁膜
9 :絶縁膜
100:本発明に係る不揮発性半導体記憶装置
101:メモリセルアレイ
102:ロウデコーダ
103:カラムデコーダ
104:書き込み行電圧印加回路
105:書き込み列電圧印加回路
106:カウンタ電圧印加回路
2 :メモリセル
3 :メモリセル
4 :浮遊ゲート
5 :浮遊ゲート
6 :拡散領域
6a :拡散領域
6b :拡散領域
6c :拡散領域
6d :拡散領域
7 :半導体基板
8 :トンネル絶縁膜
9 :絶縁膜
100:本発明に係る不揮発性半導体記憶装置
101:メモリセルアレイ
102:ロウデコーダ
103:カラムデコーダ
104:書き込み行電圧印加回路
105:書き込み列電圧印加回路
106:カウンタ電圧印加回路
Claims (11)
- 1つの第1電極と、1対の第2電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第1電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第2電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第1電極を夫々共通のワード線に接続し、行方向に隣接する2つの前記メモリセル間で1つの前記第2電極同士を接続し、同一列にある前記メモリセルの一方の前記第2電極を共通の第1ビット線に接続し、同一列にある前記メモリセルの他方の前記第2電極を共通の第2ビット線に接続し、前記第1ビット線と前記第2ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、
前記メモリセルの内の書き込み対象となる選択メモリセルへの書き込み時に、前記選択メモリセルに接続する前記ワード線を選択して、当該選択ワード線に所定の書き込み行電圧を印加する書き込み行電圧印加回路と、
前記書き込み時に、前記選択メモリセルに接続する1対の前記第1ビット線と前記第2ビット線を選択して、当該1対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路と、
前記書き込み時に、前記第1ビット線と前記第2ビット線の内の前記選択メモリセルに接続しない非選択ビット線であって、前記書き込み列電圧が印加される側の前記選択ビット線に隣接する隣接非選択ビット線に対して、前記接地電圧と前記書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路と、
を備えてなることを特徴とする不揮発性半導体記憶装置。 - 前記書き込み時に、前記カウンタ電圧印加回路が、前記隣接非選択ビット線に加えて、前記隣接非選択ビット線に対して前記1対の選択ビット線と反対側に位置する前記非選択ビット線の一部または全部にも前記カウンタ電圧を印加することを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記カウンタ電圧が、前記選択メモリセルへ書き込み動作を、前記隣接非選択ビット線に異なる複数の電圧を印加して各別に行った場合において、前記隣接非選択ビット線に接続し、且つ、前記選択メモリセルに行方向に隣接する隣接非選択メモリセルの前記電荷保持部に対して注入される電荷量によって変化する前記隣接非選択メモリセルの閾値電圧の変化幅が最小となる前記隣接非選択ビット線への印加電圧、または、その近傍値に設定されていることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記カウンタ電圧が、前記書き込み列電圧の45%〜70%の範囲内に設定されていることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
- 前記選択メモリセルの前記電荷保持部と、前記隣接非選択ビット線に接続し、且つ、前記選択メモリセルに行方向に隣接する隣接非選択メモリセルの前記電荷保持部とが、前記書き込み列電圧が印加される側の前記選択ビット線に接続する前記第2電極を挟んで隣接していることを特徴とする請求項1〜4の何れか1項に記載の不揮発性半導体記憶装置。
- 行方向に隣接する2つの前記メモリセルの前記電荷保持部同士の間隔が、前記カウンタ電圧を前記書き込み列電圧と同電圧に設定して、一方の前記メモリセルに対して書き込みを行った場合に、他方の前記メモリセルの閾値電圧が、一方の前記メモリセルの閾値電圧と同方向に変化するに十分短い間隔であることを特徴とする請求項1〜5の何れか1項に記載の不揮発性半導体記憶装置。
- 前記第2電極が、不純物濃度に異なる少なくとも2重の不純物拡散領域で形成されていることを特徴とする請求項1〜6の何れか1項に記載の不揮発性半導体記憶装置。
- 前記第2電極が不純物拡散領域で形成され、前記第2電極の内の前記第1電極がオーバーラップする部分の不純物濃度が、1×1020cm−3以下であることを特徴とする請求項1〜7の何れか1項に記載の不揮発性半導体記憶装置。
- 前記1対の第2電極が不純物拡散領域で形成され、前記メモリセルが、前記第1電極をゲート電極とし、前記1対の第2電極をソース及びドレインとするMOSFET構造を有し、
行方向に隣接する2つの前記メモリセルの前記電荷保持部同士の間隔が、前記メモリセルのソース・ドレイン間の実効チャネル長より短いことを特徴とする請求項1〜8の何れか1項に記載の不揮発性半導体記憶装置。 - 前記1対の第2電極が不純物拡散領域で形成され、
前記メモリセルが、前記第1電極をゲート電極とし、前記1対の第2電極をソース及びドレインとするMOSFET構造を有し、
前記電荷保持部が、前記第1電極下に位置し、絶縁膜を介して前記第1電極及び前記1対の第2電極から絶縁された浮遊ゲートであることを特徴とする請求項1〜9の何れか1項に記載の不揮発性半導体記憶装置。 - 前記1対の第2電極が不純物拡散領域で形成され、
前記メモリセルが、前記第1電極をゲート電極とし、前記1対の第2電極をソース及びドレインとするMOSFET構造を有し、
前記電荷保持部が、第1の絶縁膜と第2の絶縁膜に挟まれた電荷トラップ機能を有する絶縁膜で形成されていることを特徴とする請求項1〜9の何れか1項に記載の不揮発性半導体記憶装置。
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