JP3998467B2 - 不揮発性半導体メモリ装置及びその動作方法 - Google Patents

不揮発性半導体メモリ装置及びその動作方法 Download PDF

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Description

【０００１】
【発明の属する技術分野】
この発明は、不揮発性半導体メモリ装置及びその動作方法に関し、より詳細には、高集積が可能な、コンタクトレス構造セルを有する不揮発性半導体メモリ装置及びその動作方法に関する。
【０００２】
【従来の技術】
従来の書き込み可能なＮＯＲ型不揮発性メモリアレイは、図１４に示すように、各セルトランジスタ１５は、フィールド酸化膜１６によって規定された活性領域に形成されており、ソース１１／ドレイン１２と、ソース１１／ドレイン１２間の活性領域上に形成された浮遊ゲート１７と、その上に形成され、ソース１１／ドレイン１２間のチャンネル方向に対して垂直に配置するワード線に接続された制御ゲート１０とによって構成されている。また、このようなメモリセルアレイにおいては、ドレイン１２は、コンタクト１３を介してビット線１４に接続されている。
したがって、ドレイン１２上に形成されるコンタクト１３は、セル面積の大きな部分を占有し、セル面積の縮小を妨げる。
【０００３】
【発明が解決しようとする課題】
そこで、図１５に示したような、ソース及びドレインとビット線とのコンタクトを別途設けないコンタクトレス・メモリアレイが提案されている。
このメモリアレイでは、ビット線２０が、不純物拡散領域として、ソース及びドレインを兼ねて形成されている。
【０００４】
しかし、このメモリアレイにおいては、ワード線１８が、セルトランジスタ１９のチャンネル方向と同一方向に配置しているため、読み出し時のセル電流が、同一ワード線１８上の隣接セルの影響を受ける。よって、同一ワード線１８上の複数個のセルの内、特定のセルに書き込みを行い、そのしきい値を正確に制御しておいても、以下の問題がある。つまり、
（1）ソース側の隣接セルが低いしきい値から高いしきい値に変化すると、みかけ上、ソース抵抗が大きくなり、しきい値は最初の値より高い側にシフトする、
（2）ソース側の隣接セルが高いしきい値から低いしきい値に変化すると、みかけ上、ソース抵抗が小さくなり、しきい値は最初の値より低い側にシフトするなどである。
【０００５】
本発明は、上記課題に鑑みなされたものであり、同一ワード線に配置された複数個のセルにおいて、隣接セルの状態に依存することなく、正確に書き込み後のしきい値を制御することができる不揮発性半導体メモリ装置及びその動作方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明によれば、複数のメモリセルがマトリクス状に配置され、ロー方向に配置するメモリセルが２以上にセグメント化されてなるコンタクトレス構造の不揮発性メモリ装置であって、
ロー方向におけるゲートが同一ワード線に接続され、
カラム方向に配置する複数のメモリセルにおけるソース及びドレインが、それぞれ同一サブビット線に接続され、かつ、
同一セグメントにおけるメモリセルのサブビット線が、ロー方向に隣接するメモリセルと共有してなるとともに、
各セグメントのサブビット線が、他のセグメントのサブビット線と電気的に分離され、
前記サブビット線が、それと階層化されたメインビット線と共にビット線を構成し、前記メインビット線が、選択トランジスタを介して、隣接するセグメントにおけるメモリセルにそれぞれ接続されたサブビット線と共有接続されていることを特徴とする不揮発性半導体メモリ装置が提供される。
【０００７】
さらに、本発明によれば、２セグメントにて又は３セグメントにて、同時に1ビットのみの書き込みを行う上記不揮発性半導体メモリ装置の書き込み方法が提供される。
また、本発明によれば、チャンネルホットエレクトロンにより書き込みを行う上記不揮発性半導体メモリ装置の書き込み方法が提供される。
【０００８】
【発明の実施の形態】
以下に、本発明の不揮発性半導体メモリ装置及びその動作方法の実施の形態を図面に基づいて説明する。
実施の形態１
本発明の不揮発性半導体メモリ装置は、図１に示すように、基本的に、マトリクス状に不揮発性メモリトランジスタが配置しており、１本のワード線（ＷＬ）に複数個のメモリセルトランジスタ（メモリセル：Ｃｎ）が接続されて、実質的に図１５に示すのと同様のコンタクトレス・メモリアレイを構成している。ワード線は、そのワード線に接続されたメモリセルのチャンネル方向と同一方向に延設されている。
【０００９】
このような構成のメモリセルアレイに対して、まず、図１に示したように、同一ワード線上の複数個のメモリセル（Ｃ１〜Ｃｎ）において、最もソース（ＳＲＣ）に近いセルＣ１に書き込みを行う。なお、セルＣ１のドレインはＢＬｌに接続されている。ＢＬ１には電圧Ｖｄが印加され、他のビットライン（ＢＬ２〜ＢＬｎ）にはＢＬ１と同様の電圧Ｖｄを与える。これにより、チャネルホットエレクトロンにより、セルＣ１のみデータの書き込みが行われる。
【００１０】
セルＣ１の書き込み終了後、ＢＬ１をソースとして用いるセルＣ２に書き込みを行う。このとき、ビットライン（ＢＬ２）をドレインとして用い、ＢＬ１には０Ｖを印加し、他のビットライン（ＢＬ２〜ＢＬｎ）には電圧Ｖｄを与える。これにより、チャネルホットエレクトロンにより、セルＣ２のデータ書き込みが行われる。同様に、セルＣ３以降に書き込みを行い、最後にソースから一番遠いセルＣｎに書き込みを行う。
【００１１】
このように、複数のセルがワードラインに接続された不揮発性メモリセルにおいては、上記のようなシークエンシャル・プログラム方式によってソース側のメモリセルから順番に書き込みを行うことにより、ソース側の影響をなくし、しきい値を精度よく制御することが可能となる。
なお、通常、上記のような構成のメモリアレイでは、初期状態で、全てのメモリセルは、消去されることによりそのしきい値が低く制御されているが、ワード線の電圧をセルのしきい値より高くすると、すべてのセルがＯＮ状態となる。
【００１２】
全てのメモリセルのしきい値が低く制御された状態において、まず、図２（ａ）に示すように、セルＣ４に書き込みを行ってしきい値を高くする。このセルＣ４を読み出す場合には、Ｃ４以外のメモリセルのしきい値以上の電圧がワード線ＷＬに印加される。このとき、ソース側のセルＣｌ〜Ｃ３のしきい値は、ワード線の電圧よりも低いため、Ｃｌ〜Ｃ３はＯＮ状態となり、隣接セルＣｌ〜Ｃ３に電流が流れる。
次いで、図２（ｂ）に示すように、セルＣ３に書きこみを行ってしきい値を高くする。同様に読み出しを行うと、Ｃ３はオフ状態となり、Ｃ４のドレインＢＬ４からソース側ＢＬ３、ＢＬ２、ＢＬ１、ＳＲＣへ電流が流れなくなる。
【００１３】
図３に、図２（ａ）における各セル（Ｃｌ〜Ｃ４）のソース抵抗を示すが、図２（ａ）でのセルＣ４のソース抵抗は、図３におけるＣ４のソース抵抗に相当する。また、図２（ｂ）でのセルＣ４のソース抵抗は、図３におけるＣ１のソース抵抗に相当する。
よって、セルＣ４のソース抵抗は、セルＣ３への書き込みの前後において１．５ｋΩ変化し、セルのしきい値を精度よく制御できず、多値化の実現が困難となることがわかる。
【００１４】
実施の形態２
この実施の形態における不揮発性半導体メモリ装置は、図４〜図７に示したように、複数のメモリセルがマトリクス状に配置されており、ロー方向に配置するメモリセルＣ１〜Ｃ５のゲートは同一ワード線に接続され、ロー方向に配置するメモリセルが２つにセグメント化されてなる。
カラム方向に配置するメモリセルでは、図７に示したように、ソース及びドレインが、それぞれ同一ビット線に接続されている。また、同一セグメントにおけるメモリセルのビット線は、ロー方向に隣接するメモリセルと共有してなるとともに、各セグメントのビット線は、他のセグメントのビット線と電気的に分離されている。なお、所定のセグメントの一方端におけるビット線と、これに隣接するセグメントの他方端におけるビット線とは、素子分離領域によって電気的に分離されていることが好ましい。
【００１５】
さらに、図７には図示されてないが、カラム方向に２以上のセグメントが形成されていてもよい。このような場合においては、公知のように、カラム方向における各セグメントのサブビット線が、カラム方向における他のセグメントのサブビット線と電気的に分離可能、例えば、選択トランジスタ等を介して、電気的に分離可能とすることが好ましい。また、１本のサブビット線に接続されるメモリセルの数が、１つのセグメント中の同一ワードラインに接続されるメモリセルの数よりも多いことが好ましい。これにより、メモリセルに対する選択トランジスタの占有面積比率を小さくすることができ、メモリの微細化を図ることができる。
上記のように、ロー方向に２セグメント化されたメモリのシークエンシャル・プログラム方式での書き込みを、図４〜図６に示す。
【００１６】
図４は、セグメントのソースが隣接セグメントのドレインと向かい合って配置されている場合の書き込み方法を示す。また、図５は、セグメントのソースが、隣接のセグメントのソースと向かい合って配置されている場合の書き込み方法を示す。図６は、セグメントのソースが、隣接のセグメントのソースと共有されている。
なお、本発明の半導体装置においては、図６に示すように、１つのセグメントをさらに複数個、例えば、２つにサブセグメント化してもよく、この場合には、メインビット線を、選択トランジスタを介して、隣接するサブセグメントにおけるメモリセルにそれぞれ接続された２本のサブビット線と共有することができる。
また、このようにセグメント化及び／又はサブセグメント化されたメモリセルアレイは、図７〜図１３に示すように、ビット線が、階層化されたサブビット線とメインビット線とから構成されていてもよい。
【００１７】
図７では、メモリセルは、ワード線方向に２分割されており、セグメント中のサブビット線ＳＢＬはｎ＋１個である。また、サブビット線ＳＢＬは、選択トランジスタ（図示せず）を介して、メインビット線ＭＢＬ（図示せず）に接続される階層構造となっている。サブビット線ＳＢＬに接続されたセルのワード線ＷＬ数は、ｋ個（ｎ＜ｋ）となるように配置されている。
このように配置されることにより、メモリセルに対する選択トランジスタの占有面積の割合を小さくすることができ、より高集積化を図ることができる。
サブビット線ＳＢＬとメインビット線ＭＢＬの接続方法を、図８から図１３に示す。
【００１８】
図８では、１本のメインビット線ＭＢＬが、隣接する２つのセグメントのサブビット線ＳＢＬにて共有されており、これらのサブビット線ＳＢＬは、それぞれ２個の選択トランジスタＳＧ１、ＳＧ２を介してメインビット線ＭＢＬに接続されている。これにより、同一セグメントにおけるメモリセルの各サブビット線に接続された選択トランジスタＳＧ１のゲートに、同一電位を与えることができる。また、選択トランジスタＳＧ１及びＳＧ２のゲートに異なる電圧を印加することにより、隣接するセグメントで異なる電位を与えることができる。
なお、図８では、２つのセグメントにてメインビット線を共有しているが、３つ、４つ、５つ以上のセグメントにてメインビット線を共有していてもよい。
【００１９】
このような構造では、選択トランジスタＳＧ１をオン状態にし、選択トランジスタＳＧ２をオフ状態にすることにより、セグメント１のセルに書き込みができる。この際のセグメント２のサブビット線ＳＢＬはフローティング状態であり、セグメント２のセルへは書き込みが行われない。セグメント２のセルへの書き込みは、同様に行うことができる。これにより、２個のセグメントによって１ビット書き込みが可能となる。
なお、このような接続を有するメモリセルアレイは、表１に示す印加電圧によって動作させることができる。ただし、印加電圧は、表１及び後述する表２に示された値に限定されるものではなく、これらに準じて適宜調節することができる。
【００２０】
図９では、２つの隣接セグメントのソースを向い合わせて配置しており、１本のメインビット線ＭＢＬが、隣接するセグメントのサブビット線ＳＢＬにて、共有されている。これらのサブビット線ＳＢＬは、それぞれ２個の選択トランジスタＳＧ１、ＳＧ２を介してメインビット線ＭＢＬに接続されており、ソースＳＬが同一ワード線に接続された、異なるセグメントで共有されている。
なお、このような接続を有するメモリセルアレイは、表１に示す印加電圧によって動作させることができる。
【００２１】
図１０では、２つの隣接セグメントのドレインを向い合わせて配置しており、１本のメインビット線ＭＢＬが、隣接するセグメントのサブビット線ＳＢＬにて共有されている。これらのサブビット線ＳＢＬは、それぞれ２個の選択トランジスタＳＧ１、ＳＧ２を介してメインビット線ＭＢＬに接続されており、ソースＳＬ線は同一ワード線に接続された、異なるセグメントで共有されている。
なお、このような接続を有するメモリセルアレイは、表１に示す印加電圧によって動作させることができる。
【００２２】
図１１では、２つの隣接サブセグメントのドレインを向い合わせて配置しており、ソースは、選択トランジスタを介することなく、隣接サブセグメントのソースと共有しており、１本のメインビット線ＭＢＬが、隣接するサブセグメントのサブビット線ＳＢＬにて共有されている。これらのサブビット線ＳＢＬは、それぞれ２個の選択トランジスタＳＧ１、ＳＧ２を介してメインビット線ＭＢＬに接続されている。ソース線ＳＬは異なるセグメントで共有されている。
なお、このような接続を有するメモリセルアレイは、表１に示す印加電圧によって動作させることができる。
【００２３】
図１２では、１つのセグメントが、隣接する２つのセグメントとの間で、メインビット線ＭＢＬを共有している。これにより、３つのセグメントによって１ビットを書き込むことができる。
なお、このような接続を有するメモリセルアレイは、表１に示す印加電圧によって動作させることができる。
図１３では、１つのセグメントが２つのサブセグメントから構成されており、１つのサブセグメントが、隣接する２つのサブセグメントとの間で、ソース同士及びドレイン同士が向かい合うように配置している。ソースは、選択トランジスタを介することなく、隣接する２つのサブセグメントとの間で、ソースを共有している。ソースは、異なるサブセグメント間にて共有が可能である。また、１本のメインビット線ＭＢＬが、これらのサブセグメントのサブビット線に共有されている。これにより、３つのサブセグメントによって１ビットを書き込むことができる。
なお、このような接続を有するメモリセルアレイは、表２に示す印加電圧によって動作させることができる。
【００２４】
【表１】
Figure 0003998467
【００２５】
【表２】
Figure 0003998467
【００２６】
【発明の効果】
本発明によれば、コンタクトレス・アレイ構造を採用した不揮発性メモリ装置において、同一ワードラインに接続される複数のメモリセルのうち、一方端のメモリセルから他方端のメモリセルへ順番に書き込みを行うことにより、セル面積を小さくして大容量化を実現しながら、隣接セルの状態にかかわらず、しきい値を精度よく制御することができ、高い信頼性で動作させることが可能となる。
また、本発明によれば、複数のメモリセルがマトリクス状に配置され、ロー方向に配置するメモリセルが２以上にセグメント化されてなることにより、選択セグメントのビット線のみ独立して電圧制御を行うことができ、バイアス発生回路の面積を縮小することができる。
さらに、ビット線が、階層化されたサブビット線とメインビット線とから構成されてなることにより、メインビット線のピッチ幅が階層化しない場合と比較して２倍となり、メインビット線の配線位置の影響をうけることなく、メモリセルのレイアウト等の設計の自由度を向上させることができる。
【図面の簡単な説明】
【図１】 本発明の不揮発性メモリ装置の書き込み方法を説明するための不揮発性メモリ装置の等価回路図である。
【図２】 通常の不揮発性メモリ装置の書き込みを行った場合の隣接セルの影響を説明するための等価回路図である。
【図３】 隣接セルがソース抵抗に及ぼす影響を示すグラフである。
【図４】 本発明の不揮発性メモリ装置におけるロー方向にセグメント化されたアレイの書き込み方法を示す図である。
【図５】 本発明の不揮発性メモリ装置におけるロー方向にセグメント化された別のアレイの書き込み方法を示す図である。
【図６】 本発明の不揮発性メモリ装置におけるロー方向にセグメント化されたさらに別のアレイの書き込み方法を示す図である。
【図７】 本発明の不揮発性メモリ装置におけるロー方向にセグメント化されたコンタクトレス・アレイを示す等価回路図である。
【図８】 本発明の不揮発性メモリ装置におけるロー方向にセグメント化されたアレイのサブビット線及びメインビット線の接続を示す等価回路図である。
【図９】 本発明の不揮発性メモリ装置におけるロー方向にセグメント化された別のアレイのサブビット線及びメインビット線の接続を示す等価回路図である。
【図１０】 本発明の不揮発性メモリ装置におけるロー方向にセグメント化されたさらに別のアレイのサブビット線及びメインビット線の接続を示す等価回路図である。
【図１１】 本発明の不揮発性メモリ装置におけるロー方向にセグメント化されたさらに別のアレイのサブビット線及びメインビット線の接続を示す等価回路図である。
【図１２】 本発明の不揮発性メモリ装置におけるロー方向にセグメント化されたさらに別のアレイのサブビット線及びメインビット線の接続を示す等価回路図である。
【図１３】 本発明の不揮発性メモリ装置におけるロー方向にセグメント化されたさらに別のアレイのサブビット線及びメインビット線の接続を示す等価回路図である。
【図１４】 従来のＮＯＲ型不揮発性メモリ装置の概略平面図である。
【図１５】 従来のコンタクトレス・アレイセルの概略平面図である。
【符号の説明】
Ｃ メモリセル
ＷＬ ワードライン
ＢＬ ビットライン
ＳＢＬ サブビットライン
ＭＢＬ メインビットライン
ＳＬ ソース線
ＳＳＬ サブソースライン
ＳＧ１、ＳＧ２ 選択トランジスタ
ＳＳ サブセグメント

Claims (13)

  1. 複数のメモリセルがマトリクス状に配置され、ロー方向に配置するメモリセルが２以上にセグメント化されてなるコンタクトレス構造の不揮発性メモリ装置であって、
    ロー方向におけるゲートが同一ワード線に接続され、
    カラム方向に配置する複数のメモリセルにおけるソース及びドレインが、それぞれ同一サブビット線に接続され、かつ、
    同一セグメントにおけるメモリセルのサブビット線が、ロー方向に隣接するメモリセルと共有してなるとともに、
    各セグメントのサブビット線が、他のセグメントのサブビット線と電気的に分離され、
    前記サブビット線が、それと階層化されたメインビット線と共にビット線を構成し、前記メインビット線が、選択トランジスタを介して、隣接するセグメントにおけるメモリセルにそれぞれ接続されたサブビット線と共有接続されていることを特徴とする不揮発性半導体メモリ装置。
  2. 所定のセグメントの一方端におけるサブビット線と、これに隣接するセグメントの他方端におけるサブビット線とが、素子分離領域によって電気的に分離されてなる請求項１に記載の装置。
  3. セグメントがさらにサブセグメント化され、メインビット線が、選択トランジスタを介して、隣接するサブセグメントにおけるメモリセルにそれぞれ接続された２本のサブビット線と共有接続されてなる請求項１又は２に記載の装置。
  4. １つのセグメント又はサブセグメントにおけるメモリセルに接続されるメインビット線が複数本あり、そのうちのいくつかのメインビット線は一方側に隣接するセグメント又はサブセグメントにおけるメモリセルと共有接続され、のこりのメインビット線は他方側に隣接するセグメント又はサブセグメントにおけるメモリセルと共有接続されてなる請求項３に記載の装置。
  5. 隣接するセグメント又はサブセグメントにおける最も近いサブビット線同士又は最も遠いサブビット線同士が、それぞれ選択トランジスタを介してソース線に接続されており、該ソース線が、同一ワード線に接続された複数のセグメント又はサブセグメントで共有されてなる請求項３に記載の装置。
  6. ロー方向に配置するセグメント又はサブセグメントの一方端のメモリセルにおいては、一方側のサブビット線を、一方側に隣接するセグメント又はサブセグメントの他方端のメモリセルの他方側のサブビット線と共有する請求項３に記載の装置。
  7. さらに、カラム方向に２以上のセグメントが形成され、カラム方向における各セグメントのビット線が、カラム方向における他のセグメントのビット線と電気的に分離可能であることを特徴とする請求項１〜６のいずれか１つに記載の装置。
  8. 同一セグメント又はサブセグメントにおけるメモリセルの各サブビット線に接続された選択トランジスタのゲートが、同一電位が与えられるように配線されてなる請求項１〜７のいずれか１つに記載の装置。
  9. 選択トランジスタのゲートが、隣接セグメント又はサブセグメントで異なる電位が与えられるように配線されてなる請求項８に記載の装置。
  10. １本のサブビット線に接続されるメモリセルの数が、１つのセグメント又はサブセグメント中の同一ワードラインに接続されるメモリセルの数よりも多い請求項１〜９のいずれか１つに記載の装置。
  11. ２セグメントにて同時に1ビットのみの書き込みを行うことを特徴とする請求項１〜１０のいずれか１つに記載の不揮発性半導体メモリ装置の書き込み方法。
  12. ３セグメントにて同時に1ビットのみの書き込みを行うことを特徴とする請求項１〜１１のいずれか１つに記載の不揮発性半導体メモリ装置の書き込み方法。
  13. チャンネルホットエレクトロンにより書き込みを行うことを特徴とする請求項１〜１２のいずれか１つに記載の不揮発性半導体メモリ装置の書き込み方法。
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