JP3323079B2 - 半導体記憶装置，その駆動方法及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮遊ゲート型電界
効果トランジスタからなる不揮発性メモリセルを搭載し
た半導体記憶装置の駆動方法に関するものである。

【０００２】

【従来の技術】従来より、不揮発性でかつメモリの書き
込み，消去が可能なメモリとして、ＥＥＰＲＯＭが知ら
れている。図２５（ａ），（ｂ）は、従来の一般的なＥ
ＥＰＲＯＭの単位セルの構造と消去（電荷の注入），書
き込み（電荷の引き抜き）の原理とを示す図である。Ｅ
ＥＰＲＯＭの単位セルは、メモリトランジスタとセレク
トンジスタとを直列に接続して構成されている。例えば
ｐ- 型の半導体基板１０１内の活性領域に高濃度のｎ型
不純物を導入して、セレクトトランジスタのドレイン領
域１０２と、セレクトトランジスタのソース領域及びメ
モリトランジスタのドレイン領域として機能するｎ+ 領
域１０３と、メモリトランジスタのソース領域１０４と
が形成されている。そして、半導体基板１０１の上に絶
縁膜を介してセレクトトランジスタの選択ゲート１０７
と、メモリトランジスタの浮遊ゲート１０５とが形成さ
れており、さらに浮遊ゲート１０５の上に絶縁膜を介し
てメモリトランジスタの制御ゲート１０６が形成されて
いる。そして、メモリトランジスタのドレイン領域とし
て機能するｎ+ 領域１０３の一部と浮遊ゲート１０５と
の間には、特に薄く形成されたトンネル酸化膜１１０が
介在している。

【０００３】図２５（ａ）に示すように、電子を浮遊ゲ
ート１０５内に注入する際には、セレクトトランジスタ
のドレイン領域１０２に低電圧０Ｖを、選択ゲート１０
７及び制御ゲート１０６に高電圧２０Ｖをそれぞれ印加
すると、セレクトトランジスタがＯＮしてドレイン領域
１０２からＮ+ 領域１０３に電子が流れた後、この電子
がトンネル酸化膜１１０を介してＦＮトンネリングによ
り電子が浮遊ゲート１０５に注入される。

【０００４】図２５（ｂ）に示すように、浮遊ゲート１
０５から電子を引き抜く際には、制御ゲート１０６には
低電圧０Ｖを、セレクトトランジスタの選択ゲート１０
７及びドレイン領域１０２には高電圧２０Ｖをそれぞれ
印加すると、浮遊ゲート１０５内の電子がトンネル酸化
膜１１０を介してｎ+ 領域１０３に引き抜かれた後、セ
レクトトランジスタのドレイン領域１０２に流れる。

【０００５】上記一般的な従来のＥＥＰＲＯＭは、メモ
リトランジスタのドレイン領域とゲート電極との間でＦ
Ｎトンネリングによる電子の移動を利用して書き込み，
消去を行う技術である。なお、浮遊ゲート１０５に電子
が注入された状態を消去状態とするか書き込み状態とす
るかは任意に定義することができ、統一的に定められて
いるわけではない。

【０００６】一方、上記一般的な従来のＥＥＰＲＯＭと
は異なる原理を用いて書き込みを行うようにしたＥＥＰ
ＲＯＭも提案されている。

【０００７】例えば、本発明者は、図２６に示すような
ソース側注入を行うデバイスを提案している（特開平５
−２２６６６２号公報参照）。この構造では、同図に示
すように、Ｐ型シリコン基板２００の上に、厚みが１０
ｎｍ程度のシリコン酸化膜からなるゲート絶縁膜２０１
を介して、浮遊ゲート２０２と選択ゲート２０３とが形
成されている。そして、各ゲート２０２，２０３の間及
び側壁にはシリコン酸化膜からなる絶縁膜２０４が形成
され、各ゲート２０２，２０３の上には酸化膜（Ｏｘｉ
ｄｅ），窒化膜（Ｎｉｔｒｉｄｅ）及び酸化膜（Ｏｘｉ
ｄｅ）からなるＯＮＯ複合絶縁膜を介してポリシリコン
膜からなる制御ゲート電極２０８が設けられている。ま
た、各ゲート２０２，２０３の側方に位置するＰ型シリ
コン基板２００内の領域には不純物拡散層であるドレイ
ン領域２０５とソース領域２０６とがそれぞれ形成され
ている。

【０００８】このような構造を採ることによって、電子
の浮遊ゲート２０２への注入動作時に、制御ゲート２０
８を１２〜１７Ｖ程度の高い正の電圧に、選択ゲート２
０３を１〜２Ｖ程度の低い正の電圧にそれぞれ設定する
と、選択ゲート２０３の下方には弱い反転層が形成さ
れ、浮遊ゲート２０２の下方の基板内には空乏層が形成
される。すなわち、浮遊ゲート２０２のソース側端部下
方の反転層とこれに隣接する空乏層との間に高いポテン
シャルギャップが生成される。そして、このポテンシャ
ルギャップを利用して電子を浮遊ゲート２０２に注入す
ることができる。このような方法によると、セレクトト
ランジスタとメモリトランジスタとを高密度に集約した
微細構造とでき、かつ比較的低いドレイン電圧（この場
合は、５Ｖ）にもかかわらず、従来のＥＥＰＲＯＭより
も高速の書き込みが可能になる。

【０００９】

【発明が解決しようとする課題】しかしながら、上記図
２６に示す半導体記憶装置において、浮遊ゲートにソー
ス側注入方式を利用して電子を注入する方法では、以下
のような問題があった。

【００１０】まず、ソース側注入方法によると、比較的
低いドレイン電圧（約５Ｖ）で書き込める。しかし、３
Ｖ系の電源電圧を使用する場合、トランジスタのしきい
値のばらつきや温度保償を考慮すると、メモリセルとし
ては２Ｖ程度のドレイン電圧で十分に書き込める機能が
要求されるので、３Ｖ以下の単一電源系での注入は難し
い。

【００１１】そこで、この欠点を補うためには、ドレイ
ン電圧のみを電源電圧よりも昇圧すればよいと考えられ
る。しかし、ソース側注入方式を利用した場合の注入電
流は１０μＡ程度であり、最も一般的なチャネルホット
エレクトロン注入におけるｍＡオーダーの電流よりは桁
違いに少ないものの、一度に注入可能なメモリセルの数
に制限がある。

【００１２】さらに、原因は十分解明されていないが、
ソース側注入方式を利用したメモリの注入を行うと特有
のメモリ機能の劣化が生じることが判った。従って、書
き込み，消去サイクルを数万回レベル繰り返すことがで
きる機能しかない。

【００１３】本発明は斯かる点に鑑みてなされたもので
あり、その目的は、浮遊ゲート型トランジスタで構成さ
れる不揮発性メモリセルを搭載した半導体記憶装置及び
その駆動方法において、書き込み，消去に必要とされる
電源電圧の低減を図りつつ、書き込み，消去回数の向上
と信頼性の向上とを図ることにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に本発明が講じた手段は、消去は半導体基板内のソース
・ドレイン間に位置する領域から浮遊ゲートに電子をＦ
Ｎトンネリングによって注入することにより行い、書き
込みは浮遊ゲートからＦＮトンネリングによってドレイ
ン側に引き抜くことにより行うことにある。

【００１５】本発明の半導体記憶装置は、半導体基板上
に少なくとも１つのメモリセルを搭載した半導体記憶装
置において、上記メモリセルは、上記半導体基板の第１
導電型の領域内に互いに離間して形成された第２導電型
の第１の拡散層および第２の拡散層と、上記半導体基板
上で上記第１の拡散層の一端部と上記第１、第２の拡散
層間の領域とに跨がって形成された浮遊ゲートと、上記
浮遊ゲートと上記半導体基板との間に形成され、上記浮
遊ゲートと上記第１の拡散層及び上記第１，第２の拡散
層間の領域との間でキャリアのＦＮトンネリングが可能
に形成された第１の絶縁膜と、上記半導体基板上で上記
第２の拡散層の一端部と上記第１，第２の拡散層間の領
域とに跨がって形成された選択ゲートと、上記選択ゲー
トと上記半導体基板との間に介在する第２の絶縁膜と、
上記浮遊ゲートの上方に形成された制御ゲートと、上記
浮遊ゲートと制御ゲートとの間に介在する第３の絶縁膜
と、上記選択ゲートの上方に形成されたダミーゲート
と、上記ダミーゲートと上記選択ゲートとの間に介在す
る第４の絶縁膜と、上記半導体基板内の上記浮遊ゲート
と上記選択ゲートとの間に位置する領域に形成された第
３の拡散層とを備え、上記浮遊ゲートに電子を注入する
際には、上記第１の拡散層に接続されているビットライ
ンはオープンとし、上記半導体基板を第１の電位に設定
し、上記制御ゲートを上記半導体基板の第１の電位に対
して高電位である第２の電位に設定して、上記半導体基
板内の上記第１及び第２の拡散層の間に位置する領域か
ら上記浮遊ゲートのＦＮトンネリングにより電子を移動
させる一方、上記浮遊ゲートから電子を引き抜く際に
は、上記制御ゲートを上記第１の拡散層に対して低電位
に設定し、上記浮遊ゲートから上記第１の拡散層にトン
ネリングにより電子を移動させる。

【００１６】この構成により、ソース側注入メカニズム
に代わり、ＦＮトンネリングを利用した浮遊ゲートへの
電子の注入が可能となり、電子の注入、引き抜き時に必
要とされる電流が１セル当たり１ｎＡ程度に低減され
る。そして、注入に必要な電流が低減することで、ドレ
イン電圧を電源電圧から昇圧して一度に多くのメモリセ
ルへの電子の注入が行われても電力不足をきたすことが
なく、半導体記憶装置の低電圧化が可能となる。また、
従来の一般的なＦＮトンネリングを利用してドレイン−
浮遊ゲート間で電子の注入，引き抜きを行う半導体記憶
装置に比べ、電子の注入時と引き抜き時とでは、第１の
絶縁膜の異なる部位を電子が通過するので、第１の絶縁
膜の耐久性が向上する。

【００１７】上記第１の拡散層は、ドレイン領域であ
り、上記第２の拡散層は、ソース領域であることが好ま
しい。

【００１８】上記第１の絶縁膜は、５ｎｍ以上で１０ｎ
ｍ未満の厚みを有するシリコン酸化膜により構成されて
いることが好ましい。

【００１９】上記第３の絶縁膜と上記第４の絶縁膜と
は、同じ絶縁膜をパターニングして形成されたものであ
り、上記浮遊ゲートと上記選択ゲートとは、同じ第１の
導電体膜をパターニングして形成されたものであり、上
記制御ゲートと上記ダミーゲートとは、同じ第２の導電
体膜をパターニングして形成されたものであることによ
り、２つの導電体膜のみで各ゲートを構成でき、コスト
を低減することができる。

【００２０】上記制御ゲートは、上記浮遊ゲートと同じ
幅を有し、上記ダミーゲートは、上 記選択ゲートと同じ
幅を有していることが好ましい。

【００２１】上記ダミーゲートは、複数のメモリセルに
亘って形成されており、上記選択ゲートのうちメモリセ
ルアレイの端部付近の上記ダミーゲートが除去された部
分にコンタクトするゲート取り出し配線が形成されてい
ることが好ましい。

【００２２】本発明の第１の半導体記憶装置の製造方法
は、消去は半導体基板内のソース・ドレイン間に位置す
る領域から浮遊ゲートに電子をＦＮトンネリングによっ
て注入することにより行い、書き込みは浮遊ゲートから
ＦＮトンリングによってドレイン側に引き抜くことによ
り行う半導体記憶装置の製造方法において、素子分離が
形成された半導体基板上にＦＮトンネリングが可能なゲ
ート絶縁膜を形成する工程（ａ）と、上記ゲート絶縁膜
上に第１の導電体膜を形成する工程（ｂ）と、上記第１
の導電体膜のうち上記素子分離上に位置する部分を選択
的に除去して矩形状の開口を形成する工程（ｃ）と、上
記工程（ｃ）の後に、上記第１の導電体膜の上に絶縁膜
を形成する工程（ｄ）と、上記絶縁膜上に第２の導電体
膜を形成する工程（ｅ）と、上記第２の導電体膜をパタ
ーニングして、制御ゲート及びダミーゲートを形成する
工程（ｆ）と、上記第１の導電体膜をパターニングし
て、浮遊ゲート及び選択ゲートを形成する工程（ｇ）
と、上記ダミーゲートの両端部のうち少なくともいずれ
か一方を除去する工程（ｈ）と、上記選択ゲートのうち
上記ダミーゲートが除去された部分にコンタクトするゲ
ート取り出し配線を形成する工程（ｉ）とを含み、上記
工程（ｇ）では、上記浮遊ゲートは、上記第１の導電体
膜に形成された上記開口によって上記素子分離上で分断
され、各メモリセルごとに切り離されて形成されてお
り、上記選択ゲートは複数のメモリセルに亘って形成さ
れる方法である。

【００２３】上記ダミーゲートは、複数のメモリセルに
亘って形成されることが好ましい。

【００２４】本発明の第２の半導体記憶装置の製造方法
は、半導体基板の第１導電型の領域内に互いに離間して
形成された第２導電型の第１の拡散層および第２の拡散
層と、上記半導体基板上で上記第１の拡散層の一端部と
上記第１、第２の拡散層間の領域とに跨がって形成され
た浮遊ゲートと、上記浮遊ゲートと上記半導体基板との
間に形成され、上記浮遊ゲートと上記第１の拡散層及び
上記第１，第２の拡散層間の領域との間でキャリアのＦ
Ｎトンネリングが可能に形成された第１の絶縁膜と、上
記半導体基板上で上記第２の拡散層の一端部と上記第
１，第２の拡散層間の領域とに跨がって形成された選択
ゲートと、上記選択ゲートと上記半導体基板との間に介
在する第２の絶縁膜と、上記浮遊ゲートの上方に形成さ
れた制御ゲートと、上記浮遊ゲートと制御ゲートとの間
に介在する第３の絶縁膜と、上記選択ゲートの上方に形
成されたダミーゲートと、上記ダミーゲートと上記選択
ゲートとの間に介在する第４の絶縁膜と、上記半導体基
板内の上記浮遊ゲートと上記選択ゲートとの間に位置す
る領域に形成された第３の拡散層とを備え、上記浮遊ゲ
ートに電子を注入する際には、上記第１の拡散層に接続
されているビットラインはオープンとし、上記制御ゲー
トを上記半導体基板に対して高電位に設定して、上記半
導体基板内の上記第１及び第２の拡散層の間に位置する
領域から上記浮遊ゲートにＦＮトンネリングにより電子
を移動させる一方、上記浮遊ゲートから電子を引き抜く
際には、上記制御ゲートを上記第１の拡散層に対して低
電位に設定し、上記浮遊ゲートから上記第１の拡散層に
トンネリングにより電子を移動させる半導体記憶装置の
製造方法であって、素子分離が形成された半導体基板上
にＦＮトンネリングが可能なゲート絶縁膜を形成する工
程（ａ）と、上記ゲート絶縁膜上に第１の導電体膜を形
成する工程（ｂ）と、上記第１の導電体膜のうち上記素
子分離上に位置する部分を選択的に除去して矩形状の開
口を形成する工程（ｃ）と、上記工程（ｃ）の後に、上
記第１の導電体膜の上に絶縁膜を形成する工程（ｄ）
と、上記絶縁膜上に第２の導電体膜を形成する工程
（ｅ）と、上記第２の導電体膜をパターニングして、上
記制御ゲート及び上記ダミーゲートを形成する工程
（ｆ）と、上記第１の導電体膜をパターニングして、上
記浮遊ゲート及び上記選択ゲートを形成する工程（ｇ）
とを含み、上記工程（ｇ）では、上記浮遊ゲートは、上
記第１の導電体膜に形成された上記開口によって上記素
子分離上で分断され、各メモリセルごとに切り離されて
形成されており、上記選択ゲートは複数のメモリセルに
亘って形成され、上記ダミーゲートは複数のメモリセル
に亘って形成される方法である。

【００２５】上記工程（ｇ）の後に、上記ダミーゲート
の両端部のうち少なくともいずれか一方を除去する工程
（ｈ）と、上記選択ゲートのうち上記ダミーゲートが除
去された部分にコンタクトするゲート取り出し配線を形
成する工程（ｉ）とをさらに含むことができる。

【００２６】本発明の半導体記憶装置の駆動方法は、半
導体基板の第１導電型の領域内に互いに離間して形成さ
れた第２導電型の第１の拡散層および第２の拡散層と、
上記半導体基板上で上記第１の拡散層の一端部と上記第
１、第２の拡散層間の領域とに跨がって形成された浮遊
ゲートと、上記浮遊ゲートと上記半導体基板との間に形
成され、上記浮遊ゲートと上記第１の拡散層及び上記第
１，第２の拡散層間の領域との間でキャリアのＦＮトン
ネリングが可能に形成された第１の絶縁膜と、上記半導
体基板上で上記第２の拡散層の一端部と上記第１，第２
の拡散層間の領域とに跨がって形成された選択ゲート
と、上記選択ゲートと上記半導体基板との間に介在する
第２の絶縁膜と、上記浮遊ゲートの上方に形成された制
御ゲートと、上記浮遊ゲートと制御ゲートとの間に介在
する第３の絶縁膜と、上記選択ゲートの上方に形成され
たダミーゲートと、上記ダミーゲートと上記選択ゲート
との間に介在する第４の絶縁膜と、上記半導体基板内の
上記浮遊ゲートと上記選択ゲートとの間に位置する領域
に形成された第３の拡散層とを有するメモリセルを備え
た半導体記憶装置の駆動方法であって、上記浮遊ゲート
に電子を注入する際には、上記第１の拡散層に接続され
ているビットラインはオープンとし、上記半導体基板を
第１の電位に設定し、上記制御ゲートを上記半導体基板
の第１の電位に対して高電位である第２の電位に設定し
て、上記半導体基板内の上記第１及び第２の拡散層の間
に位置する領域から上記浮遊ゲートにＦＮトンネリング
により電子を移動させる一方、上記浮遊ゲートから電子
を引き抜く際には、上記制御ゲートを上記第１の拡散層
に対して低電位に設定し、上記浮遊ゲートから上記第１
の拡散層にトンネリングにより電子を移動させる。

【００２７】この方法により、ソース側注入ではなく、
ＦＮトンネリングを利用した浮遊ゲートへの電子の注入
が行われるので、電子の注入、引き抜き時に必要とされ
る電流が１セル当たり１ｎＡ程度に低減される。そし
て、注入に必要な電流が低減することで、ドレイン電圧
を電源電圧から昇圧して一度に多くのメモリセルへの電
子の注入が行われても電力不足をきたすことがなく、低
電圧化された半導体記憶装置を用いて、多くのメモリセ
ルに対する一括書き込み及び一括消去が可能となる。ま
た、従来の一般的なＦＮトンネリングを利用してドレイ
ン−浮遊ゲート間で電子の注入，引き抜きを行う方法に
比べ、電子の注入時と引き抜き時とでは、第１の絶縁膜
の異なる部位を電子が通過するので、第１の絶縁膜全体
としての劣化を抑制することができ、信頼性に向上によ
り、半導体記憶装置の寿命を大幅に延ばすことができ
る。

【００２８】上記第１の拡散層は、ドレイン領域であ
り、上記第２の拡散層は、ソース領域であることが好ま
しい。

【００２９】上記浮遊ゲートに電子を注入する動作を消
去とし、上記浮遊ゲートから電子を引き抜く動作を書き
込みとすることが好ましい。

【００３０】

【発明の実施の形態】（第１の実施形態） まず、第１の実施形態について、図面を参照しながら説
明する。

【００３１】図１は、第１の実施形態に係るＥＥＰＲＯ
Ｍの構造を示す断面図である。同図に示すように、Ｐ型
シリコン基板１には、互いに離間して形成されたＮ型不
純物拡散層であるドレイン領域２と、ソース領域３とが
設けられている。そして、ソース領域３とドレイン領域
２との間のＰ型シリコン基板１の上には、ゲート絶縁膜
５を介して第１層ポリシリコン膜からなる選択ゲート６
が設けられている。また、選択ゲート６の両側部にはＯ
ＮＯ膜からなる絶縁膜８を介して堆積された第２層目ポ
リシリコン膜を異方性エッチングして得られるサイドウ
ォールが形成されており、この２つのサイドウォールの
うちのドレイン領域２の上方にある部分が浮遊ゲート７
として機能する。なお、選択ゲート６の上では、比較的
厚いシリコン酸化膜８ａが形成されている。さらに、上
記選択ゲート６及び浮遊ゲート７の上にはＯＮＯ膜から
なる絶縁膜１０を介して堆積されたポリシリコン膜から
形成された制御ゲート９が設けられている。なお、ドレ
イン領域２と浮遊ゲート７との間には、１０ｎｍ程度の
厚みのトンネル酸化膜４が形成されている。

【００３２】図２は、図１に示すメモリセルを配置して
構成されるＥＥＰＲＯＭのメモリセルアレイの構成を部
分的に示す回路図である。図２に示すように、このメモ
リセルアレイは、行列状に多数のメモリセルＭｍｎを配
置し、かつ各列において、相隣接するメモリセルのドレ
イン領域を共通の領域に形成し相隣接するメモリセルの
ソース領域を共通の領域に形成して構成されている。そ
して、図１に示すメモリセルの各部は、回路上では以下
のように接続されている。各メモリセルの制御ゲート９
は行に沿って延びるワードラインＷＬ１，ＷＬ２，…に
接続され、相隣接するメモリセル例えばメモリセルＭ１
１，Ｍ２１のドレイン領域２は列に沿って延びる共通の
ビットラインＢＬ１に接続されている。また、２つの行
内のメモリセルによって共有化されている各ソース領域
３を接続するソースラインが設けられ、かつ２つのソー
スラインがさらに１つに共通化されており、４本のワー
ド線に対応する４つの行に１つずつソースラインＳＳＬ
１，ＳＳＬ２，…が設けられている。また、共通の行に
配置されたメモリセルの選択ゲート６は行に沿って延び
る選択ラインＳＬ１，ＳＬ２，…にそれぞれ接続されて
いる。

【００３３】なお、本発明の半導体記憶装置におけるメ
モリセルアレイにおいて、ソースラインの接続方法は、
本実施形態におけるソースラインの接続方法に限定され
るものではない。

【００３４】次に、メモリセルへの書き込み，消去動作
について、表１及び図３〜図７を参照しながら説明す
る。表１はメモリセルＭ４２への書き込み，消去，読出
しの各動作における電位の設定方法を示す一覧表であ
り、図３〜図７は、表１の各動作に対応する各部の電位
を具体的に示す図である。

【００３５】

【表１】

【００３６】−書き込み（引き抜き）動作− 書き込み動作においては、各選択ラインＳＬ１，ＳＬ
２，…を０Ｖに設定し、各ソースラインＳＳＬ１，ＳＳ
Ｌ２，…をオープンにし、シリコン基板１を接地した状
態で、書き込みを行いたいメモリセルＭ４２の制御ゲー
トが接続されているワードラインＷＬ４に対して書き込
みを行いたいメモリセルＭ４２のドレイン領域が接続さ
れるビットラインＢＬ２の電位をＦＮトンネル電流が流
れる程度に高く設定する。このように設定することによ
って、浮遊ゲート７に蓄積された電子をドレイン領域２
につまりビットラインＢＬ２へと引き抜く。その場合、
ワードライン，ビットライン，選択ライン等の電位の設
定方式には、下記のような方式１と方式２とがある。

【００３７】（方式１） 図３に示すように、メモリが書き込まれるメモリセルＭ
４２に接続されるワードラインＷＬ４の電位を−１０Ｖ
に，他のワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ
５，…（非選択ワードライン）の電位を０Ｖにそれぞれ
設定し、メモリセルＭ４２に接続されるビットラインＢ
Ｌ２の電位を正の値５Ｖに，他のビットラインＢＬ１，
ＢＬ３，…をオープンにそれぞれ設定する。また、すべ
ての選択ラインＳＬ１，ＳＬ２，…を接地し、すべての
ソースラインＳＳＬ１，ＳＳＬ２，…をオープンにす
る。

【００３８】（方式２） 図４に示すように、書き込みを行うメモリセルＭ４２に
接続されるワードラインＷＬ４を接地し，他のワードラ
インＷＬ１，ＷＬ２，ＷＬ３，ＷＬ５，…の電位を６Ｖ
にそれぞれ設定し、メモリセルＭ４２に接続されるビッ
トラインＢＬ２の電位を１２Ｖに，他のビットラインＢ
Ｌ１，ＢＬ３，…をオープンに設定する。また、すべて
の選択ラインＳＬ１，ＳＬ２，…の電位を０Ｖに設定
し、すべてのソースラインＳＳＬ１，ＳＳＬ２，…をオ
ープンにする。

【００３９】以上のような電位の設定方法によって、ワ
ードラインＷＬ４とビットラインＢＬ２の交点に配置さ
れたメモリセルＭ４２のみの浮遊ゲートから電子を選択
的に引き抜くつまりメモリセルＭ４２を書き込み状態に
することが可能になる。

【００４０】−消去（注入）動作− メモリセルアレイ中の少なくとも１つのワードラインに
共通に接続されるすべてのメモリセルを消去状態にする
場合、当該ワードラインの電位を正の高い値に設定し、
シリコン基板の電位を低電位にして、制御ゲートとシリ
コン基板との間の電位差を浮遊ゲート−シリコン基板間
にＦＮトンネル電流が流れる程度に大きく設定する。こ
れによって、メモリセルアレイ中の少なくとも１つのワ
ードラインに共通に接続されるすべてのメモリセルにお
いて、シリコン基板内のソース・ドレイン間に位置する
領域から浮遊ゲート内に電子がトンネル絶縁膜を通して
注入される。

【００４１】なお、ソース・ドレイン領域のうち少なく
ともいずれか一方をシリコン基板と同じ電位にしておく
のが好ましい。基板からキャリア（この場合は電子）の
注入を行うには、注入されるキャリアの供給源が必要で
あり、ソース・ドレインのいずれかからキャリアを供給
する必要がある。その際に、ソース・ドレインに印加さ
れる電圧は、基板と同じにすることにより、注入場所の
浮遊ゲート−トンネル膜−基板間のポテンシャルギャッ
プが最も急峻になり注入効率が高くなる。例えばドレイ
ン領域の電位を基板と同じ低電位に設定した場合には、
ドレイン領域自体が浮遊ゲートとトンネル酸化膜を挟ん
で対向しているので、上記目的を容易に果たすことがで
きる。ただし、通常ドレイン領域にはコラムデコーダが
存在しており、このコラムデコーダの電位が正負に変化
できるようにすると回路構造が複雑になるので、ソース
領域から低電位の設定をするほうが有利な場合がある。
ソース領域と浮遊ゲートとは離れているが、上記表１に
示すように、例えば基板側の電位を−８Ｖにする場合に
は、選択ゲートの電位を−４Ｖに設定しておいて選択メ
モリセルのソース領域の電位を−８Ｖに設定すると、選
択ゲートの下方の基板領域の電位を十分に反転させて浮
遊ゲートのソース側端部に対向する基板領域の電位を−
８Ｖに保つことができる。その場合、非選択のメモリセ
ルのソース領域の電位を−４Ｖ（つまり、選択メモリセ
ルのソース領域の電位の半分の値）に設定し、選択ゲー
トの電位を０Ｖに設定することにより、浮遊ゲートのソ
ース側端部に対向する基板領域の電位を−４Ｖに保ち、
消去動作を行わないようにできる。

【００４２】その際、ワードライン，シリコン基板，ビ
ットライン等の電圧の具体的な設定方法には、例えば下
記のような方法がある。

【００４３】（方式１） 図５に示すように、４つのワードラインＷＬ２〜ＷＬ５
の電位を１０Ｖ程度に設定し、この４つのワードライン
ＷＬ２〜ＷＬ５に対応するソースラインＳＳＬ２の電位
を−８Ｖに設定し、この４つのワードラインＷＬ２〜Ｗ
Ｌ５に対応する選択ラインＳＬ２〜ＳＬ５の電位を−４
Ｖに設定する。そして、シリコン基板１の電位を−８Ｖ
程度に設定する。一方、非選択の選択ラインＳＬ１，Ｓ
Ｌ６，…及びワードラインＷＬ１，ＷＬ６，…を接地
し、非選択のソースラインＳＳＬ１，ＳＳＬ３，…を−
４Ｖに設定し、すべてのビットラインＢＬ１，ＢＬ２，
…をオープンにする。このような電位の設定によって、
４つのワードラインＷＬ２〜ＷＬ５に接続されるメモリ
セルの浮遊ゲートに一括して電子が注入される。なお、
すべてのメモリセルを消去状態にする場合には、図５に
示す状態で、すべてのワードラインの電位を１０Ｖに、
すべてのソースラインＳＳＬ１，ＳＳＬ２，…の電位を
−８Ｖに、すべての選択ラインＳＬ１，ＳＬ２，…の電
位を−４Ｖにそれぞれ設定すればよい。

【００４４】以上のような消去方法において、このメモ
リセルアレイは４本分のワードラインＷＬ２〜ＷＬ５ご
とのセクター消去あるいは全メモリセルの一括消去が可
能になり、最小消去単位は４本分のワードラインにつな
がるメモリセルの数となる。

【００４５】（方式２） 図６に示すように、選択ワードラインＷＬ４の電位を１
５Ｖ程度に設定し、非選択のワードラインＷＬ１，ＷＬ
２，ＷＬ３，ＷＬ５，…を接地し、シリコン基板１も接
地する。そして、すべてのビットラインＢＬ１，ＢＬ
２，…をオープンにし、すべての選択ラインＳＬ１，Ｓ
Ｌ２，…及びすべてのソースラインＳＳＬ１，ＳＳＬ
２，…を接地する。なお、すべてのメモリセルを消去状
態にする場合には、図６に示す状態で、すべてのワード
ラインの電位を１５Ｖに設定すればよい。

【００４６】以上のような消去方法によって、このメモ
リセルアレイは、各ワードラインＷＬ１，ＷＬ２，…毎
のセクター消去あるいは全メモリセルの一括消去が可能
になり、最小消去単位は、一本分のワードラインにつな
がるメモリセルの数となる。

【００４７】−読出し動作− 図７に示すように、読出しを行おうとするメモリセルＭ
４２に接続されるワードラインＷＬ４の電位をＶｃｃ
（例えば２．５〜３．３Ｖ程度）に設定し、他のワード
ラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ５，…を接地し、
メモリセルＭ４２に接続されるビットラインＢＬ２の電
位を１Ｖに設定し、他のビットラインＢＬ１，ＢＬ３，
…をオープンにし、メモリセルＭ４２に接続される選択
ラインＳＬ４の電位をＶｃｃに設定し、他の選択ライン
ＳＬ１，ＳＬ２，ＳＬ３，ＳＬ５，…及びすべてのソー
スラインＳＳＬ１，ＳＳＬ２，…を接地する。そして、
シリコン基板１も接地する。

【００４８】図８は、本実施形態の方式１による電子の
引き抜き（書き込み）時における信号のパルス幅としき
い値電圧との関係を示す特性図である。従来の各方式に
おいても、浮遊ゲートからの電子の引き抜きは、浮遊ゲ
ートからドレイン領域への電子のＦＮトンネリングを利
用して行っているので、従来の半導体記憶装置において
も、ほぼ同様の特性が得られる。なお、電子の引き抜き
に要する電流は、いずれも１ｎＡ／ｃｅｌｌ程度であ
る。

【００４９】また、図９は、本実施形態の方式１（実線
曲線）及び従来のソース側注入（破線）による電子の注
入時における信号のパルス幅と浮遊ゲート内の電荷量に
相当するしきい値電圧Ｖｔｈとの関係を示す特性図であ
る。本発明の他の実施形態でも、シリコン基板内のソー
ス・ドレイン間に位置する領域から浮遊ゲートへのＦＮ
トンネリングを利用しているので、ほぼ同様の特性が得
られる。ソース側注入の場合、ある電荷量の注入に要す
る時間は極めて短く高速注入が可能であるが、注入に要
する電流が１０μＡ／ｃｅｌｌ程度と大きいのに対し、
本発明では注入に要する電流が１ｎＡ／ｃｅｌｌ程度と
極めて小さい。ここで、許容される全電流が１００μＡ
程度とすると、従来のソース側注入によるものでは、１
０個程度のメモリセルにしか注入できない。それに対
し、本発明によるものでは、１０００００個程度のメモ
リセルへの一括注入が可能となることがわかる。

【００５０】以上のデータから、本発明とソース側注入
方式とを比較すると、以下のことがいえる。浮遊ゲート
からの電子の引き抜きに要する時間や電流は、本発明で
も従来の方式によるものでも実質的な差はない。しか
し、本発明のＥＥＰＲＯＭにおける浮遊ゲートへの電子
の注入に要する電流は、ソース側注入方式によるＥＥＰ
ＲＯＭにおける電流の１／１００００程度である。した
がって、本発明では、浮遊ゲートに対する電子の注入ま
たは消去のいずれにおいても、多数のメモリセルに一括
して行うことができる。つまり、多数のメモリセルに対
する一括書き込みと一括消去とが可能である。それに対
し、ソース側注入方式では、浮遊ゲートへの電子の注入
を消去と規定するとワード線単位の一括消去ができなく
なるので、通常浮遊ゲートへの電子の注入を書き込みと
して用いるが、その場合、一括書き込みできるメモリセ
ルの数が極めて少なくなる。

【００５１】また、従来のドレイン領域から浮遊ゲート
に電子を注入する方式によるＥＥＰＲＯＭの場合、電子
の引き抜きと注入とのいずれの場合も酸化膜の同じ部位
を介して電子がＦＮトンネリングするので、ＦＮトンネ
リングに伴う酸化膜のダメージが大きく、書き込み，消
去を繰り返し行うことができる回数が少なくなる。それ
に対し、本実施形態では、書き込み，消去が、それぞれ
酸化膜の別の部位を介して行われるので、寿命が向上す
ることになる。

【００５２】したがって、本実施形態によれば、書き込
み（引き抜き）と消去（注入）の両方にＦＮトンネル電
流を使用することが可能になる。そして、ＦＮトンネル
電流を利用した注入動作では、上述のように電子を基板
側から注入することによって、従来のソース側注入に比
べてより少ない電流での注入が可能となる。したがっ
て、同時に注入が可能なメモリセルの数も飛躍的に増大
し、システム全体としての高速動作が可能となる。ま
た、このことは、より低い電源電圧を昇圧して書き込み
・消去時の電源として使用することが可能なことをも意
味する。

【００５３】さらに、本実施形態に係るＥＥＰＲＯＭの
メモリセルの構造では、浮遊ゲート７が選択ゲート６に
対して自己整合的に形成されるため、極めて高密度のＥ
ＥＰＲＯＭを形成しうる利点がある。

【００５４】また、本実施形態のごときメモリセルアレ
イの構造及び駆動方法を採用することによって、過剰書
き込み（すなわち電子が過剰に浮遊ゲートから引き抜か
れてメモリセルが常時ＯＮ状態になること）を防ぐため
に、従来のＦＮ書き込み、ＦＮ消去方式メモリセルアレ
イで必要となっていた書き込みベリファイが不要にな
る。これは、本発明で採用したメモリセルが浮遊ゲート
で覆われていない領域すなわち選択ゲートのみで覆われ
ている領域がソース・ドレイン領域間に存在するためで
ある。したがって、このこともシステム全体としての書
き込み時間の短縮に貢献する。また、本発明のごとき動
作を採用することによって、現時点では最も安定で書き
込み消去ダメージの少ないメカニズム（ＦＮ電流）が使
えるために、書換え回数の飛躍的な伸びも期待できる。

【００５５】特に、本実施形態のごとく、選択ラインを
列ではなく行に沿って延びるようにしているので、列に
沿って延びるビットラインとは直交する関係となる。そ
れに対し、選択ラインがビットラインと同じく列に沿っ
て延びている場合、読出しを行う際に、非選択のメモリ
セル部分で選択ラインを通してソースとビットラインと
の間にリーク電流が流れることがあり、このリーク電流
によって、選択されたメモリセルが消去状態であるにも
かかわらず書き込み状態と判断されるような誤読出しを
生じる虞れがある。それに対し、本実施形態のような選
択ラインとビットラインとの関係では、上述のような誤
読出しを確実に防止できる。

【００５６】（第２の実施形態） 図１０は、第２の実施形態に係るＥＥＰＲＯＭのメモリ
セルの構造を示す断面図である。本実施形態に係るメモ
リセルの構造は、制御ゲートと選択ゲートとを一体化し
てなる制御選択ゲート１２が設けられている点である。
また、ゲート酸化膜５は、第１の実施形態におけるより
もかなり厚くしている。

【００５７】本実施形態のような構造では、あるメモリ
セルにおいて選択ラインＳＬとワードラインＷＬとが導
通された状態となる。したがって、例えば図３に示す方
式１による浮遊ゲートからの電子引き抜き動作におい
て、選択ラインＳＬ４に−１０Ｖが印加された状態とな
る。つまり、図１０に示すメモリセルにおいて、制御選
択ゲート１２の電位が低い電位値−１０Ｖに設定されド
レイン領域２の電位が５Ｖに設定された状態となり、浮
遊ゲート７の電子がドレイン領域２側に引き抜かれる。
そのとき、ソース領域３はオープンとなっているので、
制御選択ゲート１２とソース領域３との間で電子の移動
は生じず、何の不具合も生じない。同様に、図４に示す
方式２による書き込み動作においても、不具合は生じな
い。

【００５８】また、図５及び図６に示す消去動作におい
ては、制御選択ゲート１２とシリコン基板１との間にも
１５〜１８Ｖ程度の電圧が印加されることになるが、制
御選択ゲート１２の下方の絶縁膜５を浮遊ゲート７下方
の絶縁膜よりも十分厚くしておけば、ゲート−基板間で
電子の授受が行われることがないので、不具合は生じな
い。

【００５９】さらに、図７に示す読出し動作では、読出
しが行われるメモリセルＭ４２に接続されるワードライ
ンＷＬ４，選択ラインＳＬ４の電位が共にＶｃｃに設定
されるので、ワードラインと選択ラインとが導通してい
ても不具合はない。

【００６０】そして、本実施形態のごとく制御ゲートと
選択ゲートとを一体化した制御選択ゲートを設けた場
合、書き込み，消去，読出し動作はすでに説明した第１
の実施形態における動作と同じ動作を採用することがで
きる。そして、本実施形態の構造では、制御ゲートと選
択ゲートとが一体化されていることで、より高密度なＥ
ＥＰＲＯＭを形成することができる。

【００６１】さらに、本実施形態のような構造を採用す
ることで、ワードラインと選択ラインとを１つの配線に
集約することができ、集積度の飛躍的な向上を図ること
ができる。

【００６２】（第３の実施形態） 次に、図１１〜図１５を参照しながら、第３の実施形態
に係るＥＥＰＲＯＭについて説明する。

【００６３】図１１は、第３の実施形態のうち第１のタ
イプのＥＥＰＲＯＭ中のメモリセルの構造を示す断面図
である。同図に示すように、第１のタイプのＥＥＰＲＯ
Ｍの場合、Ｐ型シリコン基板１上には、同じポリシリコ
ン膜からパターニングされた選択ゲート６と浮遊ゲート
７とが、それぞれ厚みが５〜１０ｎｍ程度のゲート絶縁
膜５，４を介して形成されている。そして、各ゲート
６，７の間及び側壁にはシリコン酸化膜からなる絶縁膜
８が形成され、各ゲート６，７の上には酸化膜（Ｏｘｉ
ｄｅ），窒化膜（Ｎｉｔｒｉｄｅ）及び酸化膜（Ｏｘｉ
ｄｅ）からなるＯＮＯ複合絶縁膜１０を介してポリシリ
コン膜からなる制御ゲート９が設けられている。また、
各ゲート６，７側方に位置するＰ型シリコン基板１内の
領域には不純物拡散層であるドレイン領域２とソース領
域３とがそれぞれ形成されている。

【００６４】この構造は、上記図２７に示す本発明者が
すでに提案したＥＥＰＲＯＭの構造と似ているが、本実
施形態ではゲート絶縁膜の厚みを５〜１０ｎｍまで薄く
しておき、ソース側注入メカニズムを利用することな
く、シリコン基板１内のソース・ドレイン間に位置する
領域からＦＮトンネリングにより注入できるように構成
されている点が異なる。このように、浮遊ゲート７内へ
の電子の注入をソース側注入ではなくてＦＮトンネリン
グを利用して行うことにより、基本的には、上記第１の
実施形態と同様の効果を発揮することができる。しか
も、このような構造では、２層ポリシリコン膜のプロセ
スにより半導体記憶装置を形成できる点で、製造コスト
が上記第１の実施形態よりも安価である利点がある。

【００６５】図１２は、第３の実施形態のうち第２のタ
イプのＥＥＰＲＯＭのメモリセルの構造を示す断面図で
ある。この第２のタイプのＥＥＰＲＯＭのメモリセル
は、上記第１のタイプのＥＥＰＲＯＭに比べて制御ゲー
ト６と浮遊ゲート７との間隔が比較的広い場合、あるい
はゲート６，７上に薄い絶縁膜１０のみを形成する場合
に得られる。この場合、ドレイン領域２，ソース領域３
を形成するための不純物イオンの注入の際に、各ゲート
６，７間に位置するシリコン基板１内の領域にも拡散層
１１が形成される。ただし、この構造の場合にも上記第
１のタイプのＥＥＰＲＯＭと基本的には同じ効果が得ら
れる。

【００６６】図１３及び図１４は、それぞれ第３の実施
形態のうち第３及び第４のタイプのＥＥＰＲＯＭのメモ
リセルの構造を示す断面図であって、それぞれ上記第
１，第２のタイプのＥＥＰＲＯＭの制御ゲート９を浮遊
ゲート７の上のみに形成されている構造としたものであ
る。すなわち、第３，第４のタイプのＥＥＰＲＯＭによ
れば、制御ゲート９が選択ゲート６の上に存在していな
くても制御ゲート９の機能は発揮でき、かつ制御ゲート
−選択ゲート間の寄生容量が低減されるので、読みだし
速度がより高速になるという利点がある。

【００６７】図１５は、第３の実施形態のうち第５のタ
イプのＥＥＰＲＯＭのメモリセルの構造を示す断面図で
ある。このタイプのＥＥＰＲＯＭは、上記第４のタイプ
のＥＥＰＲＯＭのメモリセルの浮遊ゲート７と選択ゲー
ト６との間隔を大きくして、制御ゲート９が浮遊ゲート
７の上面上及び両側面上を覆い、かつ選択ゲート６とは
離れている。第５のタイプのＥＥＰＲＯＭによれば、浮
遊ゲート７と選択ゲート６との間隔が大きく設定されて
いるので、アライメントずれが生じても制御ゲート９が
選択ゲート６と近接することがない。したがって、確実
に寄生容量を低減できる。また、制御ゲート９と浮遊ゲ
ート７との間の容量が大きくなるので、浮遊ゲート７へ
の電子の注入機能と放出機能とを高めることができる利
点がある。

【００６８】次に、図１６は、本実施形態のうち第２，
第４及び第５のタイプにおけるメモリセルアレイの構造
の構成を部分的に示す回路図である。図１６に示すよう
に、各メモリセルはセレクトトランジスタとメモリトラ
ンジスタとが分離しているが、相隣接するメモリセルの
ドレイン領域を共通の領域に形成し、かつ相隣接するメ
モリセルのソース領域を共通の領域に形成して構成され
ている点で、基本的には上記図２に示すメモリセルアレ
イの構成と同じである。そして、図１２，図１４及び図
１５に示すメモリセルの各部は、回路上では以下のよう
に接続されている。各メモリトランジスタの制御ゲート
９は行に沿って延びるワードラインＷＬ１，ＷＬ２，…
に接続され、相隣接するメモリセル例えばメモリセルＭ
１１，Ｍ２１のドレイン領域２は列に沿って延びる共通
のビットラインＢＬ１に接続されている。また、２つの
行内のメモリセルによって共有化されている各ソース領
域３を接続するソースラインが設けられ、かつ２つのソ
ースラインがさらに１つに共通化されており、４本のワ
ード線に対応する４つの行毎に共通化されたソースライ
ンＳＳＬ１，ＳＳＬ２，…が設けられている。また、共
通の行に配置されたメモリセルの選択ゲート６は行に沿
って延びる選択ラインＳＬ１，ＳＬ２，…にそれぞれ接
続されている。なお、メモリトランジスタとセレクトト
ランジスタとの間の拡散層１１はいずれの信号線にも接
続されていない。

【００６９】次に、メモリセルＭ２２への書き込み，消
去動作について、図１７〜図２１を参照しながら説明す
る。

【００７０】−書き込み（引き抜き）動作− 書き込み動作においては、各選択ラインＳＬ１，ＳＬ
２，…を０Ｖに設定し、各ソースラインＳＳＬ１，ＳＳ
Ｌ２，…をオープンにし、シリコン基板１を接地した状
態で、書き込みを行いたいメモリセルＭ２２の制御ゲー
トが接続されているワードラインＷＬ２に対して書き込
みを行いたいメモリセルＭ２２のドレイン領域が接続さ
れるビットラインＢＬ２の電位をＦＮトンネル電流が流
れる程度に高く設定する。このように設定することによ
って、浮遊ゲート７に蓄積された電子をドレイン領域２
につまりビットラインＢＬ２へと引き抜く。その場合、
ワードライン，ビットライン，選択ライン等の電位の設
定方式には、下記のような方式１と方式２とがある。

【００７１】（方式１） 図１７に示すように、メモリが書き込まれるメモリセル
Ｍ２２に接続されるワードラインＷＬ２の電位を−１０
Ｖに，他のワードラインＷＬ１，ＷＬ３，ＷＬ４，…の
電位を０Ｖにそれぞれ設定し、メモリセルＭ２２に接続
されるビットラインＢＬ２の電位を正の値５Ｖに，他の
ビットラインＢＬ１，ＢＬ３，…をオープンにそれぞれ
設定する。また、すべての選択ラインＳＬ１，ＳＬ２，
…を接地し、すべてのソースラインＳＳＬ１，ＳＳＬ
２，…をオープンにする。

【００７２】（方式２） 図１８に示すように、書き込みを行うメモリセルＭ２２
に接続されるワードラインＷＬ２を接地し，他のワード
ラインＷＬ１，ＷＬ３，ＷＬ４，…の電位を６Ｖにそれ
ぞれ設定し、メモリセルＭ２２に接続されるビットライ
ンＢＬ２の電位を１２Ｖに，他のビットラインＢＬ１，
ＢＬ３，ＢＬ４，…をオープンに設定する。また、すべ
ての選択ラインＳＬ１，ＳＬ２，…を接地し、すべての
ソースラインＳＳＬ１，ＳＳＬ２，…をオープンにす
る。

【００７３】以上のような電位の設定方法によって、ワ
ードラインＷＬ２とビットラインＢＬ２の交点に配置さ
れたメモリセルＭ２２のみの浮遊ゲートから電子を選択
的に引き抜くつまりメモリセルＭ２２を書き込み状態に
することが可能になる。

【００７４】−消去（注入）動作− メモリセルアレイ中の少なくとも１つのワードラインに
共通に接続されるすべてのメモリセルを消去状態にする
場合、当該ワードラインの電位を正の高い値に設定し、
シリコン基板の電位を低電位にして、制御ゲートとシリ
コン基板との間の電位差をＦＮトンネル電流が流れる程
度に大きく設定する。これによって、メモリセルアレイ
中の少なくとも１つのワードラインに共通に接続される
すべてのメモリセルにおいて、シリコン基板内のソース
・ドレイン間に位置する領域から浮遊ゲート内に電子が
トンネル絶縁膜を通して注入される。なお、ソース・ド
レイン領域のうち少なくともいずれか一方をシリコン基
板と同じ電位にしておくのが好ましい。上述の理由によ
る。その際、ワードライン，シリコン基板，ビットライ
ン等の電圧の具体的な設定方法には、例えば下記のよう
な方法がある。

【００７５】（方式１） 図１９に示すように、４つのワードラインＷＬ２〜ＷＬ
５（ワードラインＷＬ５は図示されていない）の電位を
１０Ｖ程度に設定し、この４つのワードラインＷＬ２〜
ＷＬ５に対応するソースラインＳＳＬ２の電位を−８Ｖ
に設定し、この４つのワードラインＷＬ２〜ＷＬ５に対
応する選択ラインＳＬ２〜ＳＬ５（選択ラインＳＬ５は
図示されていない）の電位を−４Ｖに設定し、非選択の
ソースラインＳＳＬ１等の電位を−４Ｖに設定する。そ
して、シリコン基板１の電位を−８Ｖ程度に設定する。
一方、非選択の選択ラインＳＬ１等及びワードラインＷ
Ｌ１等を接地し、すべてのビットラインＢＬ１，ＢＬ
２，…をオープンにする。このような電位の設定によっ
て、４つのワードラインＷＬ２〜ＷＬ５に接続されるメ
モリセルの浮遊ゲートに一括して電子が注入される。な
お、すべてのメモリセルを消去状態にする場合には、図
１９に示す状態で、すべてのワードラインＷＬ１，ＷＬ
２，…の電位を１０Ｖに、すべてのソースラインＳＳＬ
１，…の電位を−８Ｖに、すべての選択ラインＳＬ１，
ＳＬ２，…の電位を−４Ｖにそれぞれ設定すればよい。

【００７６】以上のような消去方法において、このメモ
リセルアレイは４本分のワードラインＷＬ２〜ＷＬ５ご
とのセクター消去あるいは全メモリセルの一括消去が可
能になり、最小消去単位は４本分のワードラインにつな
がるメモリセルの数となる。

【００７７】（方式２） 図２０に示すように、選択ワードラインＷＬ２の電位を
１５Ｖ程度に設定し、非選択のワードラインＷＬ１，Ｗ
Ｌ３，ＷＬ４，…を接地し、シリコン基板１も接地す
る。そして、すべてのビットラインＢＬ１，ＢＬ２，…
をオープンにし、すべての選択ラインＳＬ１，ＳＬ２，
…及びすべてのソースラインＳＳＬ１，ＳＳＬ２，…を
接地する。なお、すべてのメモリセルを消去状態にする
場合には、図２０に示す状態で、すべてのワードライン
ＷＬ１，ＷＬ２，…の電位を１５Ｖに設定すればよい。

【００７８】以上のような消去方法によって、このメモ
リセルアレイは、各ワードラインＷＬ１，ＷＬ２，…毎
のセクター消去あるいは全メモリセルの一括消去が可能
になり、最小消去単位は、一本分のワードラインにつな
がるメモリセルの数となる。

【００７９】−読出し動作− 図２１に示すように、読出しを行おうとするメモリセル
Ｍ２２に接続されるワードラインＷＬ２の電位をＶｃｃ
に設定し他のワードラインＷＬ１，ＷＬ３，ＷＬ４，…
を接地し、メモリセルＭ２２に接続されるビットライン
ＢＬ２の電位を１Ｖに設定し他のビットラインＢＬ１，
ＢＬ３，…をオープンにし、メモリセルＭ２２に接続さ
れる選択ラインＳＬ２の電位をＶｃｃに設定し、他の選
択ラインＳＬ１，ＳＬ３，ＳＬ４，…及びすべてのソー
スラインＳＳＬ１，ＳＳＬ２，…を接地する。

【００８０】以上のような電位の設定方法により、本実
施形態でも、基本的に上記第１の実施形態と同様の書き
込み，消去，読出しを行うことができ、かつ同様の効果
を発揮することができる。

【００８１】（第４の実施形態） 次に、第４の実施形態について説明する。図２２は、第
４の実施形態に係るＥＥＰＲＯＭのメモリセルの断面図
である。同図に示すように、シリコン基板１上にそれぞ
れゲート酸化膜５，４を介して選択ゲート６及び浮遊ゲ
ート７が形成され、浮遊ゲート７の側方に位置するシリ
コン基板１内にドレイン領域２が、選択ゲート６の側方
に位置するシリコン基板１内にソース領域３が、各ゲー
ト６，７間に位置するシリコン基板１内に拡散層１１が
それぞれ形成されている点は、上記第３の実施形態にお
ける第５のタイプのＥＥＰＲＯＭと同じである。ここ
で、本実施形態のＥＥＰＲＯＭでは、浮遊ゲート７及び
選択ゲート６の上に絶縁膜１０ａ，１０ｂを介してそれ
ぞれ制御ゲート９ａとダミーゲート９ｂとが形成されて
いる。この制御ゲート９ａ及びダミーゲート９ｂは、同
じ２層目のポリシリコン膜からパターニングされたもの
であり、浮遊ゲート７及び選択ゲート６とそれぞれ同じ
幅を有している。また、各絶縁膜１０ａ，１０ｂは同じ
ＯＮＯ膜からパターニングされたものである。なお、シ
リコン基板１及び各ゲートの表面上は、絶縁膜１３によ
り覆われている。

【００８２】次に、図２３は本実施形態に係るＥＥＰＲ
ＯＭのメモリセルアレイにおける製造工程を説明するた
めの平面図である。ただし、製造工程の途中において図
２３に示す状態が存在するわけではない。また、図２４
（ａ）〜（ｃ）は、それぞれ図２３に示すXXIVa −XXIV
a 線，XXIVb −XXIVb 線及びXXIVc −XXIVc 線における
断面図である。以下、図２３及び図２４（ａ）〜（ｃ）
を参照しながら、本実施形態に係るＥＥＰＲＯＭの製造
工程と構造とについて説明する。

【００８３】製造工程において、シリコン基板１に酸化
膜からなる素子分離２０を形成した後、ゲート酸化膜を
形成し、さらにその上に第１層目のポリシリコン膜２１
（全体的に斜線を施した部分）を形成する。そして、こ
の第１層目のポリシリコン膜２１のうち各素子分離２０
上に位置する部分を選択的に除去して矩形状の開口２１
ａを形成する。そして、図示しないが、第１層目のポリ
シリコン膜の上に絶縁膜を介して第２層目のポリシリコ
ン膜を堆積する。さらに、図示しないが、この第２層目
のポリシリコン膜のうち選択ゲートの上方となる部分を
含む領域で、かつ図中右端に相当する部分を選択的に除
去しておく。これにより、図２４（ｃ）に示すように選
択ゲート６からゲート取出し配線２３の形成が容易とな
る。この第２層目のポリシリコン膜をパターニングし
て、制御ゲート９ａ及びダミーゲート９ｂを形成する。
また、第１層目のポリシリコン膜２１も同時にパターニ
ングして、浮遊ゲート７及び選択ゲート６を形成する。
このとき、図２４（ｂ）に示すように、第１層目ポリシ
リコン膜２１に形成された開口２１ａのために、浮遊ゲ
ート７は素子分離２０上で分断され、各メモリセルごと
に切り離された状態となる。その後、基板の全面上にＢ
ＰＳＧ膜等からなる層間絶縁膜２４を堆積し、コンタク
ト窓を形成した後、全面にアルミニウム等の金属膜を堆
積する。さらに、この金属膜をパターニングして、ドレ
イン領域２に接続されるビット線２２や、選択ゲート６
に接続される選択ゲート取出し配線２３を形成する（２
４（ａ）及び（ｃ）参照）。なお、図示しないが、ソー
ス領域３に接続されるソースラインはさらに上層の配線
層に形成される。

【００８４】本実施形態においても、書き込み，消去方
法は、上記第３の実施形態と同じであり、消去の際には
シリコン基板１内のソース・ドレイン間に位置する領域
から浮遊ゲート７に電子を注入し得るように構成されて
いる。したがって、基本的に上記第３の実施形態と同様
の効果を発揮することができる。加えて、制御ゲートと
浮遊ゲートとが同時にレジスト膜をマスクとして形成さ
れるので、上記第３の実施形態における第５のタイプ
（図１５参照）のＥＥＰＲＯＭに比べ、制御ゲートと浮
遊ゲートとのマスクずれを考慮したマージンが不要にな
り、メモリセルのサイズを縮小できる。また、図１５に
示すような制御ゲート９とシリコン基板１とが絶縁膜を
介して近接する部分がないので、書き込み，消去時にシ
リコン基板１上の絶縁膜に高電界が印加される部分がな
く、信頼性も高くなる。

【００８５】なお、選択ゲート６の上にダミーゲート９
ｂが存在していても、本実施形態の図２４（ｃ）に示す
ように、メモリセルアレイの端部付近の第２層目ポリシ
リコン膜が除去された部分の選択ゲート６にコンタクト
するゲート取出し配線２３を形成することで、選択ゲー
ト６（選択ラインＳＬ）からの信号の取出しが困難とな
ることはない。

【００８６】

【発明の効果】本発明の半導体記憶装置によれば、半導
体基板内の第１及び第２の拡散層の間に位置する半導体
基板上に選択ゲートと浮遊ゲートとを並列に配置し、第
１拡散層及び基板と浮遊ゲートとの間にＦＮトンネリン
グが可能な第１の絶縁膜を介在させて、ＦＮトンネリン
グを利用して半導体基板内の第１及び第２の拡散層間に
位置する領域から浮遊ゲートへの電子の注入と浮遊ゲー
トから第１の拡散層への電子の引き抜きとが可能な構成
としたので、半導体記憶装置の低電圧化及び書き込み速
度の向上と、トンネル絶縁膜の劣化の防止による信頼性
の向上とを図ることができる。

【図面の簡単な説明】

【図１】第１の実施形態におけるＥＥＰＲＯＭのメモリ
セルの構造を示す断面図である。

【図２】第１の実施形態におけるＥＥＰＲＯＭのメモリ
セルアレイの電気回路図である。

【図３】第１の実施形態におけるＥＥＰＲＯＭの方式１
による書き込みを行う際の各部の電圧設定状態を示す電
気回路図である。

【図４】第１の実施形態におけるＥＥＰＲＯＭの方式２
による書き込みを行う際の各部の電圧設定状態を示す電
気回路図である。

【図５】第１の実施形態におけるＥＥＰＲＯＭの方式１
による消去を行う際の各部の電圧設定状態を示す電気回
路図である。

【図６】第１の実施形態におけるＥＥＰＲＯＭの方式２
による消去を行う際の各部の電圧設定状態を示す電気回
路図である。

【図７】第１の実施形態におけるＥＥＰＲＯＭの読出し
を行う際の各部の電圧設定状態を示す電気回路図であ
る。

【図８】本発明に係るＥＥＲＰＯＭのメモリセルの浮遊
ゲートから電子を引き抜く際の信号のパルス幅としきい
値との関係を示す図である。

【図９】本発明に係るＥＥＲＰＯＭのメモリセルの浮遊
ゲートに電子を注入する際の信号のパルス幅としきい値
との関係を示す図である。

【図１０】第２の実施形態におけるＥＥＰＲＯＭのメモ
リセルの構造を示す断面図である。

【図１１】第３の実施形態の第１のタイプにおけるＥＥ
ＰＲＯＭのメモリセルの構造を示す断面図である。

【図１２】第３の実施形態の第２のタイプにおけるＥＥ
ＰＲＯＭのメモリセルの構造を示す断面図である。

【図１３】第３の実施形態の第３のタイプにおけるＥＥ
ＰＲＯＭのメモリセルの構造を示す断面図である。

【図１４】第３の実施形態の第４のタイプにおけるＥＥ
ＰＲＯＭのメモリセルの構造を示す断面図である。

【図１５】第３の実施形態の第５のタイプにおけるＥＥ
ＰＲＯＭのメモリセルの構造を示す断面図である。

【図１６】第３の実施形態におけるＥＥＰＲＯＭのメモ
リセルアレイの電気回路図である。

【図１７】第３の実施形態におけるＥＥＰＲＯＭの方式
１による書き込みを行う際の各部の電圧設定状態を示す
電気回路図である。

【図１８】第３の実施形態におけるＥＥＰＲＯＭの方式
２による書き込みを行う際の各部の電圧設定状態を示す
電気回路図である。

【図１９】第３の実施形態におけるＥＥＰＲＯＭの方式
１による消去を行う際の各部の電圧設定状態を示す電気
回路図である。

【図２０】第３の実施形態におけるＥＥＰＲＯＭの方式
２による消去を行う際の各部の電圧設定状態を示す電気
回路図である。

【図２１】第３の実施形態におけるＥＥＰＲＯＭの読出
しを行う際の各部の電圧設定状態を示す電気回路図であ
る。

【図２２】第４の実施形態におけるＥＥＰＲＯＭのメモ
リセルの構造を示す断面図である。

【図２３】第４の実施形態におけるＥＥＰＲＯＭのメモ
リセルの製造工程を説明するための平面図である。

【図２４】それぞれ図２３に示すXXIVa −XXIVa 線、XX
IVb −XXIVb 線及びXXIVc −XXIVc 線における断面図で
ある。

【図２５】従来の一般的なＥＥＰＲＯＭのメモリセルの
構造を示す断面図である。

【図２６】従来のソース側注入を利用したＥＥＰＲＯＭ
のメモリセルの構造を示す断面図である。

【符号の説明】

１ シリコン基板 ２ ドレイン領域 ３ ソース領域 ４ トンネル酸化膜 ５ ゲート絶縁膜 ６ 選択ゲート ７ 浮遊ゲート ８ シリコン酸化膜 ９ 制御ゲート １０ ＯＮＯ膜 Ｍ メモリセル ＷＬ ワードライン ＳＬ 選択ライン ＢＬ ビットライン ＳＳＬ ソースライン

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−297304（ＪＰ，Ａ) 特開 平１−226177（ＪＰ，Ａ) 特開 平６−180992（ＪＰ，Ａ) 特開 昭62−113478（ＪＰ，Ａ) 特開 平６−196714（ＪＰ，Ａ) 特開 平５−226662（ＪＰ，Ａ) 特開 平６−204495（ＪＰ，Ａ) 特開 平１−179369（ＪＰ，Ａ) 特開 平２−5470（ＪＰ，Ａ) 特開 平３−112166（ＪＰ，Ａ) 特開 平５−243530（ＪＰ，Ａ) 特開 平７−169288（ＪＰ，Ａ) 特開 平７−30003（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (14)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に少なくとも１つのメモリ
   セルを搭載した半導体記憶装置において、 上記メモリセルは、 上記半導体基板の第１導電型の領域内に互いに離間して
   形成された第２導電型の第１の拡散層および第２の拡散
   層と、 上記半導体基板上で上記第１の拡散層の一端部と上記第
   １、第２の拡散層間の領域とに跨がって形成された浮遊
   ゲートと、 上記浮遊ゲートと上記半導体基板との間に形成され、上
   記浮遊ゲートと上記第１の拡散層及び上記第１，第２の
   拡散層間の領域との間でキャリアのＦＮトンネリングが
   可能に形成された第１の絶縁膜と、 上記半導体基板上で上記第２の拡散層の一端部と上記第
   １，第２の拡散層間の領域とに跨がって形成された選択
   ゲートと、 上記選択ゲートと上記半導体基板との間に介在する第２
   の絶縁膜と、 上記浮遊ゲートの上方に形成された制御ゲートと、 上記浮遊ゲートと上記制御ゲートとの間に介在する第３
   の絶縁膜と、 上記選択ゲートの上方に形成されたダミーゲートと、 上記ダミーゲートと上記選択ゲートとの間に介在する第
   ４の絶縁膜と、 上記半導体基板内の上記浮遊ゲートと上記選択ゲートと
   の間に位置する領域に形成された第３の拡散層とを備
   え、 上記浮遊ゲートに電子を注入する際には、上記第１の拡
   散層に接続されているビットラインはオープンとし、上
   記半導体基板を第１の電位に設定し、上記制御ゲートを
   上記半導体基板の第１の電位に対して高電位である第２
   の電位に設定して、上記半導体基板内の上記第１及び第
   ２の拡散層の間に位置する領域から上記浮遊ゲートにＦ
   Ｎトンネリングにより電子を移動させる一方、 上記浮遊ゲートから電子を引き抜く際には、上記制御ゲ
   ートを上記第１の拡散層に対して低電位に設定し、上記
   浮遊ゲートから上記第１の拡散層にトンネリングにより
   電子を移動させることを特徴とする半導体記憶装置。
2. 【請求項２】 請求項１記載の半導体記憶装置におい
   て、 上記第１の拡散層は、ドレイン領域であり、 上記第２の拡散層は、ソース領域であることを特徴とす
   る半導体記憶装置。
3. 【請求項３】 請求項１又は２記載の半導体記憶装置に
   おいて、 上記第３の絶縁膜と上記第４の絶縁膜とは、同じ絶縁膜
   をパターニングして形成されたものであり、 上記浮遊ゲートと上記選択ゲートとは、同じ第１の導電
   体膜をパターニングして形成されたものであり、 上記制御ゲートと上記ダミーゲートとは、同じ第２の導
   電体膜をパターニングして形成されたものであることを
   特徴とする半導体記憶装置。
4. 【請求項４】 請求項１〜３のうちいずれか１項に記載
   の半導体記憶装置において、 上記制御ゲートは、上記浮遊ゲートと同じ幅を有し、 上記ダミーゲートは、上記選択ゲートと同じ幅を有して
   いることを特徴とする半導体記憶装置。
5. 【請求項５】 請求項１〜４のうちいずれか１項に記載
   の半導体記憶装置において、 上記第１の絶縁膜は、５ｎｍ以上で１０ｎｍ未満の厚み
   を有するシリコン酸化膜により構成されている ことを
   特徴とする半導体記憶装置。
6. 【請求項６】 請求項１〜５のうちいずれか１項に記載
   の半導体記憶装置において、 上記ダミーゲートは、複数のメモリセルに亘って形成さ
   れており、 上記選択ゲートのうちメモリセルアレイの端部付近の上
   記ダミーゲートが除去された部分にコンタクトするゲー
   ト取り出し配線が形成されていることを特徴とする半導
   体記憶装置。
7. 【請求項７】 消去は半導体基板内のソース・ドレイン
   間に位置する領域から浮遊ゲートに電子をＦＮトンネリ
   ングによって注入することにより行い、書き込みは浮遊
   ゲートからＦＮトンリングによってドレイン側に引き抜
   くことにより行うように構成された半導体記憶装置の製
   造方法であって、 素子分離が形成された上記半導体基板上にＦＮトンネリ
   ングが可能なゲート絶縁膜を形成する工程（ａ）と、 上記ゲート絶縁膜上に第１の導電体膜を形成する工程
   （ｂ）と、 上記第１の導電体膜のうち上記素子分離上に位置する部
   分を選択的に除去して矩形状の開口を形成する工程
   （ｃ）と、 上記工程（ｃ）の後に、上記第１の導電体膜の上に絶縁
   膜を形成する工程（ｄ）と、 上記絶縁膜上に第２の導電体膜を形成する工程（ｅ）
   と、 上記第２の導電体膜をパターニングして、制御ゲート及
   びダミーゲートを形成する工程（ｆ）と、 上記第１の導電体膜をパターニングして、上記浮遊ゲー
   ト及び選択ゲートを形成する工程（ｇ）と、 上記ダミーゲートの両端部のうち少なくともいずれか一
   方を除去する工程（ｈ）と、 上記選択ゲートのうち上記ダミーゲートが除去された部
   分にコンタクトするゲート取り出し配線を形成する工程
   （ｉ）とを含み、 上記工程（ｇ）では、上記浮遊ゲートは、上記第１の導
   電体膜に形成された上記開口によって上記素子分離上で
   分断され、各メモリセルごとに切り離されて形成され、
   上記選択ゲートは複数のメモリセルに亘って形成される
   ことを特徴とする半導体記憶装置の製造方法。
8. 【請求項８】 請求項７記載の半導体記憶装置の製造方
   法において、 上記ゲート絶縁膜は、５ｎｍ以上で１０ｎｍ未満の厚み
   を有するシリコン酸化膜により構成されることを特徴と
   する半導体記憶装置の製造方法。
9. 【請求項９】 請求項７又は８記載の半導体記憶装置の
   製造方法において、 上記ダミーゲートは、複数のメモリセルに亘って形成さ
   れることを特徴とする半導体記憶装置の製造方法。
10. 【請求項１０】 半導体基板の第１導電型の領域内に互
    いに離間して形成された第２導電型の第１の拡散層およ
    び第２の拡散層と、上記半導体基板上で上記第１の拡散
    層の一端部と上記第１，第２の拡散層間の領域とに跨が
    って形成された浮遊ゲートと、上記浮遊ゲートと上記半
    導体基板との間に形成され、上記浮遊ゲートと上記第１
    の拡散層及び上記第１，第２の拡散層間の領域との間で
    キャリアのＦＮトンネリングが可能に形成された第１の
    絶縁膜と、上記半導体基板上で上記第２の拡散層の一端
    部と上記第１，第２の拡散層間の領域とに跨がって形成
    された選択ゲートと、上記選択ゲートと上記半導体基板
    との間に介在する第２の絶縁膜と、上記浮遊ゲートの上
    方に形成された制御ゲートと、上記浮遊ゲートと上記制
    御ゲートとの間に介在する第３の絶縁膜と、上記選択ゲ
    ートの上方に形成されたダミーゲートと、上記ダミーゲ
    ートと上記選択ゲートとの間に介在する第４の絶縁膜
    と、上記半導体基板内の上記浮遊ゲートと上記選択ゲー
    トとの間に位置する領域に形成された第３の拡散層とを
    有するメモリセルを備え、上記浮遊ゲートに電子を注入
    する際には、上記第１の拡散層に接続されているビット
    ラインはオープンとし、上記制御ゲートを上記半導体基
    板に対して高電位に設定して、上記半導体基板内の上記
    第１及び第２の拡散層の間に位置する領域から上記浮遊
    ゲートにＦＮトンネリングにより電子を移動させる一
    方、上記浮遊ゲートから電子を引き抜く際には、上記制
    御ゲートを上記第１の拡散層に対して低電位に設定し、
    上記浮遊ゲートから上記第１の拡散層にトンネリングに
    より電子を移動させる半導体記憶装置の製造方法であっ
    て、 素子分離が形成された半導体基板上にＦＮトンネリング
    が可能なゲート絶縁膜を形成する工程（ａ）と、 上記ゲート絶縁膜上に第１の導電体膜を形成する工程
    （ｂ）と、 上記第１の導電体膜のうち上記素子分離上に位置する部
    分を選択的に除去して矩形状の開口を形成する工程
    （ｃ）と、 上記工程（ｃ）の後に、上記第１の導電体膜の上に絶縁
    膜を形成する工程（ｄ）と、 上記絶縁膜上に第２の導電体膜を形成する工程（ｅ）
    と、 上記第２の導電体膜をパターニングして、上記制御ゲー
    ト及び上記ダミーゲートを形成する工程（ｆ）と、 上記第１の導電体膜をパターニングして、上記浮遊ゲー
    ト及び上記選択ゲートを形成する工程（ｇ）とを含み、 上記工程（ｇ）では、上記浮遊ゲートは、上記第１の導
    電体膜に形成された上記開口によって上記素子分離上で
    分断され、各メモリセルごとに切り離されて形成され、
    上記選択ゲートは複数のメモリセルに亘って形成され、 上記ダミーゲートは複数のメモリセルに亘って形成され
    ることを特徴とする半導体記憶装置の製造方法。
11. 【請求項１１】 請求項１０記載の半導体記憶装置の製
    造方法において、 上記工程（ｇ）の後に、上記ダミーゲートの両端部のう
    ち少なくともいずれか一方を除去する工程（ｈ）と、 上記選択ゲートのうち上記ダミーゲートが除去された部
    分にコンタクトするゲート取り出し配線を形成する工程
    （ｉ）とをさらに含むことを特徴とする半導体記憶装置
    の製造方法。
12. 【請求項１２】 半導体基板の第１導電型の領域内に互
    いに離間して形成された第２導電型の第１の拡散層およ
    び第２の拡散層と、上記半導体基板上で上記第１の拡散
    層の一端部と上記第１、第２の拡散層間の領域とに跨が
    って形成された浮遊ゲートと、上記浮遊ゲートと上記半
    導体基板との間に形成され、上記浮遊ゲートと上記第１
    の拡散層及び上記第１，第２の拡散層間の領域との間で
    キャリアのＦＮトンネリングが可能に形成された第１の
    絶縁膜と、上記半導体基板上で上記第２の拡散層の一端
    部と上記第１，第２の拡散層間の領域とに跨がって形成
    された選択ゲートと、上記選択ゲートと上記半導体基板
    との間に介在する第２の絶縁膜と、上記浮遊ゲートの上
    方に形成された制御ゲートと、上記浮遊ゲートと上記制
    御ゲートとの間に介在する第３の絶縁膜と、上記選択ゲ
    ートの上方に形成されたダミーゲートと、上記ダミーゲ
    ートと上記選択ゲートとの間に介在する第４の絶縁膜
    と、上記半導体基板内の上記浮遊ゲートと上記選択ゲー
    トとの間に位置する領域に形成された第３の拡散層とを
    有するメモリセルを備えた半導体記憶装置の駆動方法で
    あって、 上記浮遊ゲートに電子を注入する際には、上記第１の拡
    散層に接続されているビットラインはオープンとし、上
    記半導体基板を第１の電位に設定し、上記制御ゲートを
    上記半導体基板の第１の電位に対して高電位である第２
    の電位に設定して、上記半導体基板内の上記第１及び第
    ２の拡散層の間に位置する領域から上記浮遊ゲートにＦ
    Ｎトンネリングにより電子を移動させる一方、 上記浮遊ゲートから電子を引き抜く際には、上記制御ゲ
    ートを上記第１の拡散層に対して低電位に設定し、上記
    浮遊ゲートから上記第１の拡散層にトンネリングにより
    電子を移動させることを特徴とする半導体記憶装置の駆
    動方法。
13. 【請求項１３】 請求項１２記載の半導体記憶装置の駆
    動方法において、 上記第１の拡散層は、ドレイン領域であり、 上記第２の拡散層は、ソース領域であることを特徴とす
    る半導体記憶装置。
14. 【請求項１４】 請求項１２又は１３記載の半導体記憶
    装置の駆動方法において、 上記浮遊ゲートに電子を注入する動作を消去とし、 上記浮遊ゲートから電子を引き抜く動作を書き込みとす
    ることを特徴とする半導体記憶装置の駆動方法。