KR100413652B1 - 반도체기억장치및그구동방법 - Google Patents
반도체기억장치및그구동방법Info
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Abstract
낮은 전원전압으로도 일괄소거 및 일괄기록이 가능한 불휘발성 메모리로서 기능하는 반도체 기억장치를 제공한다.
실리콘기판(1) 내에 드레인영역(2) 및 소스영역(3)을 형성하고, 소스-드레인 사이의 기판 상에 게이트 절연막(5)을 통하여 선택게이트(6)를 설치한다. 선택게이트(6)의 측방에 절연막(8)을 통하여 형성된 측벽으로 구성되는 부유게이트(7)를 설치한다. 부유게이트(7) 및 선택게이트(6)의 위에 절연막(10)을 통하여 제어게이트(9)를 설치한다. 부유게이트(7) 바로 아래의 절연막을 전자의 FN 터널링이 가능한 터널 산화막(4)으로 하고, 소거시에는 실리콘 기판(1)으로부터 전자를 부유게이트(7)로 주입하며, 기록시에는 부유게이트(7)로부터 드레인영역(2)으로 전자를 인출한다. 1셀당 기록 및 소거에 필요한 전류가 저감하고 저전압 전원을 사용할 수 있으며, 또 터널절연막의 수명이 확대된다.
Description
본 발명은 부유게이트형 전계효과 트랜지스터(floating-gate type field effect transistor)로 구성되는 불휘발성 메모리셀을 탑재한 반도체 기억장치의 구동방법에 관한 것이다.
종래부터 불휘발성이면서 메모리의 기록, 소거가 가능한 메모리로서, EEPROM이 알려져 있다. 제 25 도 (a), (b)는 종래의 일반적인 EEPROM 단위셀의 구조와 소거(전하의 주입), 기록(전하의 인출)의 원리를 나타내는 도면이다. EEPROM의 단위셀은 메모리 트랜지스터와 셀렉트 트랜지스터를 직렬로 접속하여 구성되어 있다. 예를들면 p형의 반도체 기판(101)내의 활성영역에 고농도의 n형 불순물을 도입하여 셀렉트 트랜지스터의 드레인영역(102)과, 셀렉트 트랜지스터의 소스영역 및 메모리 트랜지스터의 드레인영역으로서 기능하는 n+ 영역(103)과, 메모리 트랜지스터의 소스영역(104)이 형성되어 있다. 그리고, 반도체 기판(101)의 위에 절연막을 통하여 셀렉트 트랜지스터의 선택게이트(107)와, 메모리 트랜지스터의 부유게이트(105)가 형성되어 있고, 또 부유게이트(105)의 위에 절연막을 통하여 메모리 트랜지스터의 제어게이트(106)가 형성되어 있다. 그리고, 메모리 트랜지스터의 드레인 영역으로서 기능하는 n+ 영역(103)의 일부와 부유게이트(105) 사이에는 특히 얇게 형성된 터널산화막(110)이 개재되어 있다.
제 25 도 (a)에 나타내는 바와 같이, 전자를 부유게이트(105)내에 주입할 때에는, 셀렉트 트랜지스터의 드레인 영역(102)에 저전압 0V를, 선택게이트(107) 및제어게이트(106)에 고전압 20V를 각각 인가하면 셀렉트 트랜지스터가 도통(ON)하여 드레인영역(102)으로부터 n+ 영역(103)으로 전자가 흐른 후, 이 전자가 터널산화막(110)을 통하여 FN 터널링에 의하여 부유게이트(105)에 주입된다.
제 25 도 (b)에 나타내는 바와 같이, 부유게이트(105)로부터 전자를 인출할 때에는 제어게이트(106)에는 저전압 0V를, 셀렉트 트랜지스터의 선택게이트(107) 및 드레인영역(102)에는 고전압 20V를 각각 인가하면 부유게이트(105)내의 전자가 터널산화막(110)을 통하여 n+ 영역(103)으로 인출된 후, 셀렉트 트랜지스터의 드레인 영역(102)으로 흐른다.
상기 일반적인 종래의 EEPROM은 메모리 트랜지스터의 드레인영역과 게이트 전극 사이에서 FN 터널링에 의한 전자의 이동을 이용하여 기록하고, 소거를 행하는 기술이다. 또, 부유게이트전극(105)에 전자가 주입된 상태를 소거상태로 할 것인지 기록상태로 할 것인지 여부는 임의로 정의할 수 있고, 통일적으로 정해져 있는 것은 아니다.
한편, 상기 일반적인 종래의 EEPROM과는 다른 원리를 이용하여 기록을 행하도록 한 EEPROM도 제안되어 있다.
예를들면, 본 발명자는 제 26 도에 나타내는 바와 같은 소스측 주입을 행하는 디바이스를 제안하고 있다(일본특허공개 평5-226662호 공보참조). 이 구조에서는, 제 26 도에 나타내는 바와 같이, p형 실리콘 기판(200) 위에 두께가 10nm 정도의 실리콘 산화막으로 구성되는 게이트 절연막(201)을 통하여 부유게이트(202)와 선택게이트(203)가 형성되어 있다. 그리고, 각 게이트(202, 203) 사이 및 측벽에는실리콘 산화막으로 구성되는 절연막(204)이 형성되고, 각 게이트(202, 203) 위에는 산화막(Oxide), 질화막(Nitride) 및 산화막으로 구성되는 ONO 복합절연막을 통하여 폴리실리콘막으로 구성되는 제어게이트전극(208)이 설치되어 있다. 또, 각 게이트(202, 203)의 측방에 위치하는 p형 실리콘 기판(200) 내의 영역에는 불순물 확산층인 드레인영역(205)과 소스영역(206)이 각각 형성되어 있다.
이와 같은 구조를 채용함으로써, 전자의 부유게이트(202)로의 주입동작시에 제어게이트(208)를 12∼17V 정도의 높은 플러스 전압으로, 선택게이트(203)를 1∼2V 정도의 낮은 플러스 전압으로 각각 설정하면 선택게이트(203)의 아래쪽에는 약한 반전층이 형성되고, 부유게이트(202) 아래쪽의 기판내에는 공핍층이 형성된다. 즉, 부유게이트(202)이 소스측 단부 아래쪽의 반전층과 이것에 인접하는 공핍층 사이에 높은 포텐셜갭이 생성된다. 그리고, 이 포텐셜갭을 이용하여 전자를 부유게이트(202)에 주입할 수 있다. 이와 같은 방법에 의하면 셀렉트 트랜지스터와 메모리 트랜지스터를 고밀도로 집약한 미세구조로 할 수 있고, 또 비교적 낮은 드레인 전압(이 경우는 5V)에도 불구하고 종래의 EEPROM 보다도 고속의 기록이 가능하게 된다.
그러나 상기 제 26 도에 나타내는 반도체 기억장치에 있어서, 부유게이트에 소스측 주입방식을 이용하여 전자를 주입하는 방법에서는 이하와 같은 문제가 있었다.
우선 소스 주입방법에 의하면, 비교적 낮은 드레인 전압(약 5V)으로 기록된다. 그러나, 3V계의 전원전압을 사용하는 경우, 트랜지스터 임계값의 불균형이나 온도 보상을 고려하면 메모리셀로서는 2V 정도의 드레인 전압으로 충분하게 기록되는 기능이 요구되므로, 3V 이하의 단일전원계에서의 주입은 곤란하다.
그래서 이 결점을 보완하기 위해서는 드레인 전압만을 전원전압보다도 승압하면 된다고 생각할 수 있다. 그러나, 소스측 주입방식을 이용한 경우의 주입전류는 10 μA 정도이고, 가장 일반적인 채널핫일렉트론(channel hot electron) 주입에서의 mA 오더의 전류보다는 자리수 차이가 적은 것이지만, 한번에 주입 가능한 메모리셀의 수에 제한이 있다.
또 원인은 충분히 해명되어 있지 않으나, 소스측 주입방식을 이용한 메모리의 주입을 행하면 특유의 메모리 기능의 열화가 생기는 것이 판명되었다. 따라서, 기록, 소거 사이클을 수만회 레벨 반복할 수 있는 기능밖에 없다.
본 발명은 이러한 점에 감안하여 된 것으로, 그 목적은 부유게이트형 트랜지스터로 구성되는 불휘발성 메모리셀을 탑재한 반도체 기억장치 및 그 구동방법에서, 기록, 소거에 필요하게 되는 전원전압의 저감을 도모하면서 기록, 소거 회수의 향상과 신뢰성의 향상을 도모하는 것에 있다.
제 1 도는 제 1 실시예에서의 EEPROM 메모리셀의 구조를 나타내는 단면도.
제 2 도는 제 1 실시예에서의 EEPROM 메모리셀 어레이의 전기회로도.
제 3 도는 제 1 실시예에서의 EEPROM의 방식 1에 의한 기록을 행할 때의 각부의 전압설정상태를 나타내는 전기회로도.
제 4 도는 제 1 실시예에서의 EEPROM의 방식 2에 의한 기록을 행할 때의 각부의 전압설정상태를 나타내는 전기회로도.
제 5 도는 제 1 실시예에서의 EEPROM의 방식 1에 의한 소거를 행할 때의 각부의 전압설정상태를 나타내는 전기회로도.
제 6 도는 제 1 실시예에서의 EEPROM의 방식 2에 의한 소거를 행할 때의 각부의 전압설정상태를 나타내는 전기회로도.
제 7 도는 제 1 실시예에서의 EEPROM의 판독을 행할 때의 각 부의 전압설정 상태를 나타내는 전기회로도.
제 8 도는 본 발명에 관한 EEPROM 메모리셀의 부유게이트로부터 전자를 인출할 때의 신호의 펄스폭과 임계값의 관계를 나타내는 도면.
제 9 도는 본 발명에 관한 EEPROM 메모리셀의 부유게이트에 전자를 주입할 때의 신호의 펄스폭과 임계값의 관계를 나타내는 도면.
제 10 도는 제 2 실시예에서의 EEPROM 메모리셀의 구조를 나타내는 단면도.
제 11 도는 제 3 실시예의 제 1 타입에서의 EEPROM 메모리셀의 구조를 나타내는 단면도.
제 12 도는 제 3 실시예의 제 2 타입에서의 EEPROM 메모리셀의 구조를 나타내는 단면도.
제 13 도는 제 3 실시예의 제 3 타입에서의 EEPROM 메모리셀의 구조를 나타내는 단면도.
제 14 도는 제 3 실시예의 제 4 타입에서의 EEPROM 메모리셀의 구조를 나타내는 단면도.
제 15 도는 제 3 실시예의 제 5 타입에서의 EEPROM 메모리셀의 구조를 나타내는 단면도.
제 16 도는 제 3 실시예에서의 EEPROM 메모리셀 어레이의 전기회로도.
제 17 도는 제 3 실시예에서의 EEPROM의 방식 1에 의한 기록을 행할 때의 각부의 전압설정상태를 나타내는 전기회로도.
제 18 도는 제 3 실시예에서의 EEPROM의 방식 2에 의한 기록을 행할 때의 각부의 전압설정상태를 나타내는 전기회로도.
제 19 도는 제 3 실시예에서의 EEPROM의 방식 1에 의한 소거를 행할 때의 각부의 전압설정상태를 나타내는 전기회로도.
제 20 도는 제 3 실시예에서의 EEPROM의 방식 2에 의한 소거를 행할 때의 각부의 전압설정상태를 나타내는 전기회로도.
제 21 도는 제 3 실시예에서의 EEPROM의 판독을 행할 때의 각 부의 전압설정 상태를 나타내는 전기회로도.
제 22 도는 제 4 실시예에서의 EEPROM 메모리셀의 구조를 나타내는 단면도.
제 23 도는 제 4 실시예에서의 EEPROM 메모리셀의 제조공정을 설명하기 위한 평면도.
제 24 도는 각각 제 23 도에 나타내는 XXIVa-XXIVa선, XXIVb-XXIVb선 및 XXIVc-XXIVc선에서의 단면도.
제 25 도는 종래의 일반적인 EEPROM 메모리셀의 구조를 나타내는 단면도.
제 26 도는 종래의 소스측 주입을 이용한 EEPROM 메모리셀의 구조를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘기판 2 : 드레인영역
3 : 소스영역 4 : 터널산화막
5 : 게이트절연막 6 : 선택게이트
7 : 부유게이트 8 : 실리콘산화막
9 : 제어게이트 10 : ONO막
M : 메모리셀 WL : 워드라인
SL : 선택라인 BL : 비트라인
SSL : 소스라인
상기 목적을 달성하기 위하여 본 발명이 강구한 수단은, 소거는 반도체 기판 내의 소스·드레인 사이에 위치하는 영역으로부터 부유게이트에 전자를 FN 터널링에 의하여 주입함으로써 행하고, 기록은 부유게이트로부터 FN 터널링에 의하여 드레인측으로 인출함으로써 행하는 것에 있다.
구체적으로 본 발명에서는 반도체 기억장치에 관한 수단과, 반도체 기억장치의 구동방법에 관한 수단을 강구하고 있다.
본 발명의 제 1 특징으로서, 본 발명의 기본적인 반도체 기억장치는 반도체 기판상에 적어도 하나의 메모리셀을 탑재한 반도체 기억장치를 전제로 하고, 상기 메모리셀은 상기 반도체 기판의 제 1 도전형의 영역내에 서로 떨어져 형성된 제 2 도전형의 제 1 확산층 및 제 2 확산층과, 상기 반도체 기판 상에서 상기 제 1 확산층의 일단부와 상기 제 1, 제 2 확산층 사이의 영역에 걸쳐 형성된 부유게이트와, 상기 부유게이트와 상기 반도체 기판 사이에 형성되고, 상기 부유게이트와 상기 제 1 확산층 및 상기 제 1, 제 2 확산층 사이의 영역사이에서 캐리어의 FN 터널링이 가능하게 형성된 제 1 절연막과, 상기 반도체 기판 상에서 상기 제 2 확산층의 일단부와 상기 제 1, 제 2 확산층 사이의 영역에 걸쳐 형성된 선택게이트와, 상기 선택게이트와 상기 반도체 기판 사이에 개재하는 제 2 절연막과, 상기 부유게이트의 적어도 일부와 근접하도록 형성된 제어게이트와, 상기 부유게이트와 제어게이트 사이에 개재하는 제 3 절연막을 구비하고, 상기 제 1 절연막을 통하여 상기 반도체 기판 내의 상기 제 1, 제 2 확산층 사이의 영역으로부터 상기 부유게이트로 전자의 FN 터널링에 의한 주입과 상기 부유게이트로부터 상기 제 1 확산층로의 FN 터널링에 의한 전자 인출이 가능하게 구성되어 있다.
이 구성에 의하여, 소스측 주입 메카니즘 대신에 FN 터널링을 이용한 부유게이트로의 전자 주입이 가능하게 되고, 전자의 주입, 인출시에 필요하게 되는 전류가 1셀당 1nA 정도로 저감된다. 그리고, 주입에 필요한 전류가 저감하는 것으로,드레인 전압을 전원전압으로부터 승압하여 한번에 많은 메모리셀의 전자 주입이 행해져도 전력부족을 초래하지 않고, 반도체 기억장치의 저전압화가 가능하게 된다. 또, 종래의 일반적인 FN 터널링을 이용하여 드레인과 부유게이트의 사이에서 전자의 주입, 인출을 행하는 반도체 기억장치에 비하여 전자의 주입시와 인출시에서는 제 1 절연막의 다른 부위를 전자가 통과하므로, 제 1 절연막의 내구성이 향상한다.
본 발명의 제 2 특징으로서, 상기 제 1 특징에 있어서, 상기 제 1 절연막은 5nm 이상이고 10nm 미만의 두께를 가지는 실리콘 산화막에 의하여 구성되어 있는 것이 바람직하다.
상기 반도체 기억장치는, 이하와 같은 바람직한 형태를 채용할 수 있다.
본 발명의 제 3 특징으로서, 제 1 특징에 있어서, 상기 선택게이트가 상기 반도체 기판상에 퇴적된 제 1 도전체막으로 형성되어 있고, 상기 부유게이트가 상기 선택게이트의 측방에 제 4 절연막을 통하여 퇴적된 제 2 도전체막으로 형성된 측벽에 의하여 구성되어 있으며, 상기 제어게이트가 상기 제 3 절연막을 통하여 상기 선택게이트 및 상기 부유게이트상에 퇴적된 제 3 도전체막으로 형성되어 있는 구성으로 할 수 있다.
이 구성에 의하여, 부유게이트가 선택게이트에 대하여 자기정합적으로 형성되므로 부유게이트와 선택게이트를 매우 작은 면적내에 형성할 수 있고, 반도체 기억장치의 집적도의 향상을 도모할 수 있다.
본 발명의 제 4 특징으로서, 제 1 특징에 있어서, 상기 제어게이트와 상기 선택게이트가 일체화되어 있는 구성으로 할 수 있다.
이 구성에 의하여, 각 게이트를 형성하는 데 필요한 도전체막의 매수를 저감할 수 있으므로, 가격을 저감할 수 있다.
본 발명의 제 5 특징으로서, 제 1 특징에 있어서, 상기 부유게이트 및 상기 선택게이트가 모두 상기 반도체 기판의 위쪽에 퇴적된 제 1 도전체막으로부터 형성되어 있고, 상기 제어게이트가 상기 제 1 도전체막의 위에 상기 제 3 절연막을 통하여 퇴적된 제 2 도전체막으로부터 형성되어 있는 구성으로 할 수 있다.
이 구성에 의하여 2개의 도전체막만으로 각 게이트를 구성할 수 있고, 가격을 저감할 수 있다.
본 발명의 제 6 특징으로서, 제 5 특징에 있어서, 상기 부유게이트와 상기 선택게이트 사이의 간격이 제 5 절연막에 의하여 메워져 있는 구성으로 할 수 있다.
이 구성에 의하여, 부유게이트와 선택게이트의 간격을 좁혀도 문제점이 생기지 않으므로, 반도체 기억장치의 밀도를 높일 수 있다.
본 발명의 제 7 특징으로서, 제 6 특징에 있어서, 상기 제어게이트가 상기 부유게이트에만 근접하도록 구성할 수 있다.
이 구성에 의하여, 제어게이트가 선택게이트와 근접하는 것에 기인하는 기생 용량을 저감할 수 있고, 반도체 기억장치의 동작속도의 향상을 도모할 수 있다.
본 발명의 제 8 특징으로서, 제 5 특징에 있어서, 상기 반도체 기판내의 상기 부유게이트와 상기 선택게이트 사이에 위치하는 영역에 형성되고, 상기 제 1 및 제 2 확산층과 같은 깊이 및 불순물 농도를 가지는 제 3 확산층을 더 구비하고 있는 구성으로 할 수 있다.
본 발명의 제 9 특징으로서, 제 8 특징에 있어서, 상기 부유게이트와 상기 선택게이트 사이의 간격이 상기 제 3 절연막과 상기 제어게이트에 의하여 메워져 있는 구성으로 할 수 있다.
상기 제 8 또는 제 9의 특징에 의하여, 부유게이트와 선택게이트의 간격이 넓은 경우에도 메모리셀의 작동이 양호하게 확보된다.
본 발명의 제 10 특징으로서, 제 8 특징에 있어서, 상기 제어게이트가 상기 부유게이트에만 근접하고 있도록 구성할 수 있다.
이 구성에 의하여, 제어게이트가 선택게이트와 근접하는 것에 기인하는 기생 용량을 저감할 수 있고, 반도체 기억장치의 동작속도의 향상을 도모할 수 있다.
본 발명의 제 11 특징으로서, 제 10 특징에 있어서, 상기 제어게이트가 상기 부유게이트의 상면 및 양 측면에 상기 제 3 절연막을 통하여 근접하고 있는 구성으로 할 수 있다.
이 구성에 의하여, 제어게이트와 부유게이트의 사이의 용량이 증대하므로, 부유게이트로 전자의 주입이 보다 용이하게 된다.
본 발명의 제 12 특징으로서, 제 10 특징에 있어서, 상기 제어게이트가 상기 부유게이트와 같은 폭을 가지며, 상기 선택게이트의 위쪽에는 상기 제 2 도전체막으로부터 형성되고 상기 선택게이트와 같은 폭을 가지는 더미게이트가 형성되어 있으며, 상기 더미게이트와 상기 선택게이트 사이에는 상기 제 3 절연막과 같은 두께 및 재질을 가지는 제 6 절연막이 개재하고 있도록 구성할 수 있다.
이 구성에 의하여, 제어게이트와 부유게이트의 마스크 정렬을 고려한 마진이 불필요하게 되므로, 메모리 사이즈를 축소할 수 있다. 또, 제어게이트가 반도체 기판의 표면과 근접하는 부분이 없으므로, 전자의 주입, 인출을 위한 전압이 제어 게이트에 인가되어도 반도체 기판상의 절연막에 높은 전계가 인가되지 않고 신뢰성이 향상된다.
본 발명의 제 13 특징으로서, 제 12 특징에 있어서, 상기 더미게이트의 양단부 중 적어도 어느 한쪽이 제거되어 있는 구성으로 할 수 있다.
이 구성에 의하여, 더미게이트와 간섭하지 않고 선택게이트에 컨택트하는 배선을 형성하는 것이 용이하게 된다.
본 발명의 제 14 특징으로서, 제 1 특징에 있어서, 복수개의 상기 메모리셀이 행 및 열로 배치되어 있는 메모리셀 어레이와, 상기 메모리셀 어레이의 각 행마다 설치되고, 상기 메모리셀 어레이의 하나의 행에 배치된 각 메모리셀의 제어게이트에 공통으로 접속되는 워드라인과, 상기 메모리셀 어레이의 각 행마다 설치되며, 상기 메모리셀 어레이의 하나의 행에 배치된 각 메모리셀의 선택게이트에 공통으로 접속되는 선택라인과, 상기 메모리셀 어레이의 각 열마다 설치되고, 상기 메모리셀 어레이의 하나의 열에 배치된 각 메모리셀의 제 1 확산층에 공통으로 접속되는 비트라인과, 상기 메모리셀 어레이의 각 행 마다 설치되며, 상기 메모리셀 어레이의 하나의 행에 배치된 각 메모리셀의 제 2 확산층에 공통으로 접속되는 소스라인을 더 구비하고 있는 구성으로 할 수 있다.
이 구성에 의하여, 비트라인이 열에 따라 연장하는 한편 선택라인이 행에 따라 연장하고 있다. 비트라인과 선택라인이 모두 열 또는 행에 따라서 연장하고 있으면 판독을 행할 때에 비선택 메모리셀 부분에서 선택라인을 통하여 소스와 비트 라인 사이에 리크전류가 흐를 수 있고, 이 리크전류에 의하여 선택된 메모리셀이 소거상태임에도 불구하고 기록상태로 판단되는 오판독이 생길 수 있다. 이에 대하여 비트라인에 대해 선택라인이 직교하도록 접속되어 있으므로, 이와 같은 오판독을 확실하게 방지할 수 있다.
본 발명의 제 15 특징으로서, 제 14 특징에 있어서, 상기 메모리셀 어레이 중의 메모리셀은 상기 메모리셀 어레이의 각 열내에서 서로 인접하는 임의의 2개의 메모리셀의 상기 제 1 확산층 및 상기 제 2 확산층이 공유되도록 배치되어 있고, 상기 소스라인이 상기 메모리셀 2개의 행마다 하나씩 설치되어 있는 구성으로 할 수 있다.
이 구성에 의하여 소스라인을 단순화할 수 있고, 메모리셀 어레이 전체의 구성이 간소하게 된다.
본 발명의 제 16 특징으로서, 본 발명의 기본적인 반도체 기억장치의 구동방법은 반도체 기판의 제 1 도전형의 영역내에 서로 이격되어 형성된 제 2 도전형의 제 1 확산층 및 제 2 확산층과, 상기 반도체 기판상에서 상기 제 1 확산층의 일단부와 상기 제 1, 제 2 확산층 사이의 영역에 걸쳐 형성된 부유게이트와, 상기 부유게이트와 상기 반도체 기판 사이에 형성되고, 상기 부유게이트와 상기 제 1 확산층 및 상기 제 1, 제 2 확산층 사이의 영역 사이에서 캐리어의 FN 터널링이 가능하게 형성된 제 1 절연막과, 상기 반도체 기판상에서 상기 제 2 확산층의 일단부와 상기제 1, 제 2 확산층 사이의 영역에 걸쳐 형성된 선택게이트와, 상기 선택게이트와 상기 반도체 기판 사이에 개재하는 제 2 절연막과, 상기 부유게이트의 적어도 일부와 근접하도록 형성된 제어게이트와, 상기 부유게이트와 제어게이트 사이에 개재하는 제 3 절연막을 가지는 메모리셀을 구비한 반도체 기억장치의 구동방법으로서, 상기 부유게이트에 전자를 주입할 때에는 상기 부유게이트를 상기 반도체 기판에 대하여 고전위로 설정하여 상기 반도체 기판내의 상기 제 1 및 제 2 확산층 사이에 위치하는 영역으로부터 상기 부유게이트에 FN 터널링에 의하여 전자를 이동시키는 한편, 상기 부유게이트로부터 전자를 인출할 때에는 상기 부유게이트를 상기 제 1 확산층에 대하여 저전위로 설정하고, 상기 부유게이트로부터 상기 제 1 확산층에 터널링에 의하여 전자를 이동시키는 방법이다.
본 발명의 제 17 특징으로서, 상기 제 16 특징에 있어서, 상기 부유게이트에 전자를 주입하는 동작을 소거하고, 상기 부유게이트로부터 전자 인출동작을 기록할 수 있다.
상기 제 16 또는 제 17 특징에 의하여, 소스측 주입이 아니라, FN 터널링을 이용한 부유게이트로 전자의 주입이 행해지므로, 전자의 주입, 인출시에 필요하게 되는 전류가 1셀당 1nA 정도로 저감된다. 그리고, 주입에 필요한 전류가 저감하는 것으로 드레인 전압을 전원전압으로부터 승압하여 한번에 많은 메모리셀로 전자의 주입이 행해져도 전력부족을 초래하지 않고, 저전압화된 반도체 기억장치를 이용하여 많은 메모리셀에 대한 일괄 기록 및 일괄 소거가 가능하게 된다. 또, 종래의 일반적인 FN 터널링을 이용하여 드레인과 부유게이트 사이에서 전자의 주입, 인출을행하는 방법에 비하여 전자의 주입시와 인출시에서는 제 1 절연막의 다른 부위를 전자가 통과하므로, 제 1 절연막 전체로서의 열화를 억제할 수 있고, 신뢰성의 향상에 따라 반도체 기억장치의 수명을 대폭적으로 연장할 수 있다.
본 발명의 제 18 특징으로서, 상기 제 17 특징에 있어서, 상기 반도체 기억 장치는 복수개의 상기 메모리셀이 행 및 열로 배치된 메모리셀 어레이와, 상기 메모리셀 어레이의 각 행마다 설치되고, 상기 메모리셀 어레이의 하나의 행에 배치된 각 메모리셀의 제어게이트에 공통으로 접속되는 워드라인과, 상기 메모리셀 어레이의 각 행 마다 설치되며, 상기 메모리셀 어레이의 하나의 행에 배치된 각 메모리셀의 선택게이트에 공통적으로 접속되는 선택라인과, 상기 메모리셀 어레이의 각 열마다 설치되고, 상기 메모리셀 어레이의 하나의 열에 배치된 각 메모리셀의 제 1 확산층에 공통으로 접속되는 비트라인과, 상기 메모리셀 어레이의 각 행마다 설치되고, 상기 메모리셀 어레이의 하나의 행에 배치된 각 메모리셀의 제 2 확산층에 공통으로 접속되는 소스라인을 더 구비하고 있으며, 상기 소거를 행할 때에는 선택 워드라인의 전위를 플러스의 값으로 설정하고 비선택 워드라인을 접지함과 동시에 상기 반도체 기판의 전위를 마이너스 값으로 설정할 수 있다.
본 발명의 제 19 특징으로서, 제 17 특징에 있어서, 상기 반도체 기억장치는, 복수개의 상기 메모리셀이 행 및 열로 배치된 메모리셀 어레이와, 상기 메모리셀 어레이의 각 행마다 설치되고, 상기 메모리셀 어레이의 하나의 행에 배치된 각 메모리셀의 제어게이트에 공통으로 접속되는 워드라인과, 상기 메모리셀 어레이의 각 행마다 설치되며, 상기 메모리셀 어레이의 하나의 행에 배치된 각 메모리셀의선택게이트에 공통으로 접속되는 선택라인과, 상기 메모리셀 어레이의 각 열마다 설치되고, 상기 메모리셀 어레이의 하나의 열에 배치된 각 메모리셀의 제 1 확산층에 공통으로 접속되는 비트라인과, 상기 메모리셀 어레이의 각 행 마다 설치되며, 상기 메모리셀 어레이의 하나의 행에 배치된 각 메모리셀의 제 2 확산층에 공통으로 접속되는 소스라인을 더 구비하고 있고, 상기 소거를 행할 때에는 선택워드라인의 전위를 플러스의 큰 값으로 설정하며 비선택 워드라인을 접지함과 동시에 상기 반도체 기판을 접지할 수 있다.
본 발명의 제 18 및 제 19 특징 중 어느 하나의 방법에 의해서도 워드라인 단위의 소거를 확실하게 행할 수 있다.
본 발명의 제 20 특징으로서, 상기 제 18 또는 제 19 특징에 있어서, 상기 소거를 복수의 워드라인에 대해 일괄하여 행할 수 있다.
( 제 1 실시예 )
먼저, 제 1 실시예에 대하여 도면을 참조하면서 설명한다.
제 1 도는 제 1 실시예에 관한 EEPROM의 구조를 나타내는 단면도이다. 제 1도에 나타내는 바와 같이, p형 실리콘 기판(1)에는 서로 이격되어 형성된 N형 불순물 확산층인 드레인영역(2)과, 소스영역(3)이 설치되어 있다. 그리고, 소스영역(3)과 드레인영역(2) 사이의 p형 실리콘기판(1) 위에는 게이트 절연막(5) 을 개재하여 제 1 층 폴리실리콘막으로 구성되는 선택게이트(6)가 설치되어 있다. 또, 선택게이트(6)의 양측부에는 ONO막으로 구성되는 절연막(8)을 개재하여 퇴적된 제 2 층째 폴리실리콘막을 이방성에칭하여 얻어지는 측벽이 형성되어 있고, 이 2개의 측벽 중드레인영역(2)의 위쪽에 있는 부분이 부유게이트(7)로서 기능한다. 또, 선택게이트(6)의 위로는 비교적 두꺼운 실리콘 산화막(8a)이 형성되어 있다. 또, 상기 선택게이트(6) 및 부유게이트(7)의 위에는 ONO막으로 구성되는 절연막(10)을 통하여 퇴적된 폴리실리콘막으로 형성된 제어게이트(9)가 설치되어 있다. 또, 드레인영역(2)과 부유게이트(7) 사이에는 10nm 정도 두께의 터널산화막(4)이 형성되어 있다.
제 2 도는 제 1 도에 나타내는 메모리셀을 배치하여 구성되는 EEPROM 메모리셀 어레이의 구성을 부분적으로 나타내는 회로도이다. 제 2 도에 나타내는 바와 같이, 이 메모리셀 어레이는 행렬 형상으로 다수의 메모리셀 Mmn을 배치하고, 또 각 열에서 서로 인접하는 메모리셀의 드레인영역을 공통의 영역에 형성하며 서로 인접하는 메모리셀의 소스영역을 공통의 영역에 형성하여 구성되어 있다. 그리고, 제 1도에 나타내는 메모리셀의 각 부는 회로상으로는 이하와 같이 접속되어 있다. 각 메모리셀의 제어게이트(9)는 행에 따라서 연장하는 워드라인(WL1, WL2, …)에 접속되고, 서로 인접하는 메모리셀, 예를들면 메모리셀(M11, M21)의 드레인영역(2)은 열에 따라서 연장하는 공통의 비트라인(BL1)에 접속되어 있다. 또, 2개의 행내의 메모리셀에 의하여 공유화되어 있는 각 소스영역(3)을 접속하는 소스라인이 설치되고, 또 2개의 소스라인이 하나로 공통화되어 있으며, 4개의 워드선에 대응하는 4개의 행에 하나씩 소스라인(SSL1, SSL2, …)이 설치되어 있다. 또, 공통의 행에 배치된 메모리셀의 선택게이트(6)는 행에 따라서 연장하는 선택라인(SL1, SL2, …)에 각각 접속되어 있다.
또 본 발명의 반도체 기억장치에서의 메모리셀 어레이에 있어서, 소스라인의 접속방법은 본 실시예에서의 소스라인의 접속방법에 한정되는 것은 아니다.
이어서 메모리셀로의 기록, 소거 동작에 대하여 표 1 및 제 3도∼제 7도를 참조하면서 설명한다. 표 1은 메모리셀(M42)로의 기록, 소거, 판독의 각 동작에서의 전위 설정방법을 나타내는 일람표이고, 제 3 도∼제 7 도는 표 1의 각 동작에 대응하는 각 부의 전위를 구체적으로 나타내는 도면이다.
[표 1]
- 기록(인출) 동작 -
기록동작에 있어서는, 각 선택라인(SL1, SL2, …)을 0V로 설정하고, 각 소스라인(SSL1, SSL2, …)을 오픈하고, 실리콘 기판(1)을 접지한 상태에서 기록을 행하고 싶은 메모리셀(M42)의 제어게이트가 접속되어 있는 워드라인(WL4)에 대하여 기록을 행하고 싶은 메모리셀(M42)의 드레인영역이 접속되는 비트라인(BL2)의 전위를 FN 터널전류가 흐르는 정도로 높게 설정한다. 이와 같이 설정함으로써, 부유게이트(7)에 축적된 전자를 드레인영역(2)으로, 즉 비트라인(BL2)으로 인출한다. 이 경우, 워드라인, 비트라인, 선택라인 등의 전위 설정방법에는 하기와 같은 방식 1과 방식 2가 있다.
( 방식 1 )
제 3 도에 나타내는 바와 같이, 메모리가 기록되어지는 메모리셀(M42)에 접속되는 워드라인(WL4)의 전위를 -10V로, 다른 워드라인(WL1, WL2, WL3, WL5, …)(비선택 워드라인)의 전위를 0V로 각각 설정하고, 메모리셀(M42)에 접속되는 비트라인(BL2)의 전위를 플러스의 값 5V로, 다른 비트라인(BL1, BL3, …)을 오픈으로 각각 설정한다. 또, 모든 선택라인(SL1, SL2, …)을 접지하고, 모든 소스라인(SSL1, SSL2, …)을 오픈한다.
( 방식 2 )
제 4 도에 나타내는 바와 같이, 기록을 행하는 메모리셀(M42)에 접속되는 워드라인(WL4)을 접지하고, 다른 워드라인(W1, WL2, WL3, WL5, …)의 전위를 6V로 각각 설정하며, 메모리셀(M42)에 접속되는 비트라인(BL2)의 전위를 12V로, 다른 비트라인(BL1, BL3, …)을 오픈으로 설정한다. 또, 모든 선택라인(SL1, SL2, …)의 전위를 0V로 설정하고, 모든 소스라인(SSL1, SSL2, …)을 오픈한다.
이상과 같은 전위의 설정방법에 의하여 워드라인(WL4)과 비트라인(BL2)의 교점에 배치된 메모리셀(M42)만의 부유게이트로부터 전자를 선택적으로 인출, 즉 메모리셀(M42)을 기록상태로 하는 것이 가능하게 된다.
- 소거(주입) 동작 -
메모리셀 어레이 중의 적어도 하나의 워드라인에 공통으로 접속되는 모든 메모리셀을 소거상태로 하는 경우, 당해 워드라인의 전위를 플러스의 높은 값으로 설정하고, 실리콘 기판의 전위를 저전위로하여 제어게이트와 실리콘 기판 사이의 전위차를 부유게이트와 실리콘 기판 사이에 FN 터널전류가 흐를 정도로 크게 설정한다. 이로써, 메모리셀 어레이 중의 적어도 하나의 워드라인에 공통으로 접속되는 모든 메모리셀에서 실리콘 기판내의 소스·드레인 사이에 위치하는 영역으로부터 부유게이트내에 전자가 터널절연막을 통하여 주입된다.
또 소스·드레인영역 중 적어도 어느 한쪽을 실리콘 기판과 같은 전위로하여 두는 것이 바람직하다. 기판으로부터 캐리어(이 경우는 전자)의 주입을 행하기 위해서는 주입되는 캐리어의 공급원이 필요하고, 소스·드레인의 모두로부터 캐리어를 공급할 필요가 있다. 이 때에 소스·드레인에 인가되는 전압은 기판과 같게함으로써, 주입장소의 부유게이트-터널막-기판 사이의 포텐셜갭이 가장 급격하고 가파르게 되어 주입효율이 높아진다. 예를들면, 드레인영역의 전위를 기판과 같은 저전위로 설정한 경우에는 드레인영역 자체가 부유게이트와 터널산화막을 좁혀 대향하고 있으므로, 상기 목적을 용이하게 달성할 수 있다. 다만, 통상 드레인 영역에는 컬럼디코더가 존재하고 있고, 이 컬럼디코더의 전위가 플러스, 마이너스로 변화할 수 있도록 하면 회로구조가 복잡하게 되므로, 소스영역으로부터 저전위를 설정하는 쪽이 유리한 경우가 있다. 소스영역과 부유게이트는 이격되어 있으나, 상기 표 1에 나타내는 바와 같이, 예를들면 기판측의 전위를 -8V로 하는 경우에는 선택게이트의 전위를 -4V로 설정하여 두고 선택메모리셀 소스영역의 전위를 -8V로 설정하면 선택게이트의 아래쪽 기판영역의 전위를 충분하게 반전시켜 부유게이트의 소스측 단부에 대향하는 기판영역의 전위를 -8V로 유지할 수 있다. 이 경우, 비선택 메모리셀 소스영역의 전위를 -4V(즉, 선택메모리셀의 소스영역 전위의 반정도의 값)로 설정하고, 선택게이트의 전위를 0V로 설정함으로써, 부유게이트의 소스측 단부에 대향하는 기판영역의 전위를 -4V로 유지하며, 소거동작을 행하지 않도록 할 수 있다.
이 때, 워드라인, 실리콘기판, 비트라인 등의 전압의 구체적인 설정방법에는, 예를들면 하기와 같은 방법이 있다.
( 방식 1 )
제 5 도에 나타내는 바와 같이, 4개의 워드라인(WL2∼WL5)의 전위를 10V 정도로 설정하고, 이 4개의 워드라인(WL2∼WL5)에 대응하는 소스라인(SSL2)의 전위를 -8V로 설정하며, 이 4개의 워드라인 (WL2∼WL5)에 대응하는 선택라인(SL2∼SL5)의 전위를 -4V로 설정한다. 그리고, 실리콘기판(1)의 전위를 -8V 정도로 설정한다. 한편, 비선택의 선택라인(SL1, SL6, …) 및 워드라인(WL1, WL6, …)을 접지하고, 비선택 소스라인(SSL1, SSL3, …)을 -4V로 설정하며, 모든 비트라인(BL1, BL2, …)을 오픈한다. 이와 같은 전위의 설정에 의하여 4개의 워드라인(WL2∼WL5)에 접속되는 메모리셀의 부유게이트에 일괄하여 전자가 주입된다. 또, 모든 메모리셀을 소거상태로 하는 경우에는 제 5 도에 나타내는 상태에서 모든 워드라인의 전위를 10V로, 모든 소스라인(SSL1, SSL2 …)의 전위를 -8V로, 모든 선택라인(SL1, SL2, …)의 전위를 -4V로 각각 설정하면 된다.
이상과 같은 소거방법에 있어서, 이 메모리셀 어레이는 4개 분의 워드라인(WL2∼WL5)마다의 섹터소거 혹은 모든 메모리셀의 일괄소거가 가능하게 되고, 최소 소거단위는 4개 분의 워드라인에 연결되는 메모리셀의 수가 된다.
( 방식 2 )
제 6 도에 나타내는 바와 같이, 선택워드라인(WL4)의 전위를 15V 정도로 설정하고, 비선택 워드라인(WL1, WL2, WL3, WL5, …)을 접지하고, 실리콘 기판(1)도 접지한다. 그리고, 모든 비트라인(BL1, BL2, …)을 오픈하고, 모든 선택라인(SL1, SL2, …) 및 모든 소스라인(SSL1, SSL2, …)을 접지한다. 또, 모든 메모리셀을 소거상태로 하는 경우에는 제 6 도에 나타내는 상태에서 모든 워드라인의 전위를 15V로 설정하면 된다.
이상과 같은 소거방법에 의하여, 이 메모리셀 어레이는 각 워드라인(WL1, WL2, …)마다의 섹터소거 혹은 모든 메모리셀의 일괄소거가 가능하게 되고, 최소 소거단위는 한 개 분의 워드라인에 연결되는 메모리셀의 수가 된다.
- 판독동작 -
제 7 도에 나타내는 바와 같이, 판독을 행하고자 하는 메모리셀(M42)에 접속되는 워드라인(WL4)의 전위를 Vcc(예를들면 2.5∼3.3V 정도)로 설정하고, 다른 워드라인(WL1, WL2, WL3, WL5, …)을 접지하며, 메모리셀(M42)에 접속되는 비트라인(BL2)의 전위를 1V로 설정하고, 다른 비트라인(BL1, BL3, …)을 오픈 하며, 메모리셀(M42)에 접속되는 선택라인 SL4의 전위를 Vcc로 설정하고, 다른 선택라인(SL1, SL2, SL3, SL5, …) 및 모든 소스라인(SSL1, SSL2, …)을 접지한다. 그리고, 실리콘기판(1)도 접지한다.
제 8 도는 본 실시예의 방식 1에 의한 전자의 인출(기록)시에서의 신호의 펄스폭과 임계값 전압의 관계를 나타내는 특성도이다. 종래의 각 방식에서도 부유게이트로부터의 전자 인출은 부유게이트로부터 드레인영역로 전자의 FN 터널링을 이용하여 행하고 있으므로, 종래의 반도체 기억장치에서도 거의 같은 특성이 얻어진다. 또, 전자 인출에 필요한 전류는 어느것이나 하나의 셀당 1nA(nA/cell) 정도이다.
또 제 9 도는 본 실시예의 방식 1(실선곡선) 및 종래의 소스측 주입(파선)에 의한 전자의 주입시에서의 신호의 펄스폭과 부유게이트내의 전하량에 상당하는 임계값 전압 Vth와의 관계를 나타내는 특성도이다. 본 발명의 다른 실시예에서도 실리콘기판 내의 소스·드레인 사이에 위치하는 영역으로부터 부유게이트로의 FN 터널링을 이용하고 있으므로, 거의 같은 특성이 얻어진다. 소스측 주입의 경우, 어느 전하량의 주입에 필요한 시간은 매우 짧은 고속주입이 가능하지만, 주입에 필요한 전류가 10μA/cell 정도로 큰 것에 대하여, 본 발명에서는 주입에 필요한 전류가 1nA/cell 정도로 매우 작다. 여기에서, 허용되는 모든 전류가 1000μA 정도로 하면 종래의 소스측 주입에 의한 것에서도 10개 정도의 메모리셀밖에 주입할 수 없다. 이에 대하여, 본 발명에서는 100,000개 정도의 메모리셀에 대한 일괄 주입이 가능하게 되는 것을 알았다.
이상의 데이터로부터 본 발명과 소스측 주입방식을 비교하면 이하의 것을 말할 수 있다. 부유게이트로부터의 전자 인출에 필요한 시간이나 전류는 본 발명에서도 종래의 방식에 의한 것에서도 실질적인 차이는 없다. 그러나, 본 발명의 EEPROM에서의 부유게이트로 전자의 주입에 필요한 전류는 소스측 주입방식에 의한 EEPROM에서의 전류의 1/10,000 정도이다. 따라서, 본 발명에서는 부유게이트로 전자의 주입 또는 소거의 어느것에서도 다수의 메모리셀에 일괄하여 행할 수 있다. 결국, 다수의 메모리셀에 대한 일괄 기록과 일괄 소거가 가능하다. 이에 대하여, 소스측 주입방식에서는 부유게이트로 전자의 주입을 소거라고 규정하면 워드선 단위의 일괄 소거를 할 수 없게 되므로, 통상 부유게이트로 전자의 주입을 기록함으로써 이용하지만, 이 경우, 일괄 기록할 수 있는 메모리셀의 수가 매우 적어진다.
또 종래의 드레인 영역으로부터 부유게이트에 전자를 주입하는 방식에 의한 EEPROM의 경우, 전자의 인출과 주입의 어느 경우도 산화막의 같은 부위를 통하여 전자가 FN 터널링하므로, FN 터널링에 수반하는 산화막의 데미지가 크고, 기록, 소거를 반복할 수 있는 회수가 적어진다. 이에 대하여, 본 실시예에서는 기록, 소거가 각각 산화막의 다른 부위를 통하여 행해지므로, 수명이 향상하게 된다.
따라서, 본 실시예에 의하면, 기록(인출)과 소거(주입)의 양쪽에 FN 터널전류를 사용하는 것이 가능하게 된다. 그리고, FN 터널전류를 이용한 주입동작에서는 상술한 바와 같이 전자를 기판측으로부터 주입함으로써, 종래의 소스측 주입에 비하여 보다 적은 전류에서의 주입이 가능하게 된다. 따라서, 동시에 주입이 가능한 메모리셀의 수도 비약적으로 증대하고, 시스템 전체로서의 고속동작이 가능하게 된다. 또, 이 점은 보다 낮은 전원전압을 승압하여 기록·소거시의 전원으로서 사용하는 것이 가능한 것을 의미한다.
또 본 실시예에 관한 EEPROM 메모리셀의 구조에서는 부유게이트(7)가 선택게이트(6)에 대하여 자기정합적으로 형성되기 때문에, 매우 고밀도의 EEPROM을 형성할 수 있는 이점이 있다.
또 본 실시예와 같은 메모리셀 어레이의 구조 및 구동방법을 채용함으로써, 과잉 기록(즉 전자가 과잉으로 부유게이트로부터 인출되어 메모리셀이 항상 도통(ON) 상태가 되는 것)을 방지하기 때문에, 종래의 FN 기록, FN 소거방식 메모리셀 어레이에서 필요로 하던 기록 검사가 불필요하게 된다. 이것은, 본 실시예에서 채용한 메모리셀이 부유게이트로 덮혀져 있지 않는 영역, 즉 선택게이트만으로 덮혀져 있는 영역이 소스·드레인영역 사이에 존재하기 때문이다. 따라서, 이 점도 시스템 전체로서의 기록 시간의 단축에 공헌한다. 또, 본 발명과 같은 동작을 채용함으로써, 현시점에서는 가장 안정하게 기록 소거 데미지가 적은 메카니즘(FN 전류)을 사용하기 때문에, 고쳐쓰는 회수의 비약적인 신장도 기대할 수 있다.
특히, 본 실시예와 같이, 선택라인을 열이 아니라 행에 따라서 연장하도록 하고 있으므로, 열에 따라서 연장하는 비트라인과는 직교하는 관계가 된다. 이에 대하여, 선택라인이 비트라인과 같은 열에 따라서 연장하고 있는 경우, 판독을 행할 때에 비선택 메모리셀 부분에서 선택라인을 통하여 소스와 비트라인 사이에 리크전류가 흐를 수 있고, 이 리크전류에 의하여, 선택된 메모리셀이 소거상태임에도 불구하고 기록상태로 판단되는 오판독이 생길 우려가 있다. 이에 대하여, 본 실시예와 같은 선택라인과 비트라인의 관계에서는 상술한 바와 같은 오판독을 확실하게 방지할 수 있다.
( 제 2 실시예 )
제 10 도는 제 2 실시예에 관한 EEPROM 메모리셀의 구조를 나타내는 단면도이다. 본 실시예에 관한 메모리셀의 구조는 제어게이트와 선택게이트를 일체화하여 이루어지는 제어선택게이트(12)가 설치되어 있는 점이다. 또, 게이트 절연막(5)은 제 1 실시예에서보다도 상당히 두껍게 하고 있다.
본 실시예와 같은 구조에서는, 어느 메모리셀에서 선택라인(SL)과 워드라인(WL)이 도통된 상태가 된다. 따라서, 예를들면 제 3 도에 나타내는 방식 1에 의한 부유게이트로부터의 전자 인출동작에서, 선택라인(SL4)에 -10V가 인가된 상태가 된다. 결국, 제 10 도에 나타내는 메모리셀에서, 제어선택게이트(12)의 전위가 낮은 전위값 -10V로 설정되고 드레인영역(2)의 전위가 5V로 설정된 상태가 되며, 부유게이트(7)의 전자가 드레인영역(2) 측으로 인출된다. 이 때, 소스영역(3)은 오픈으로 되어 있으므로 제어선택게이트(12)와 소스영역(3) 사이에서 전자의 이동은 생기지 않고, 어떠한 문제도 생기지 않는다. 마찬가지로, 제 4 도에 나타내는 방식 2에 의한 기록동작에서도 문제점은 생기지 않는다.
또 제 5 도 및 제 6 도에 나타내는 소거동작에서는 제어선택게이트(12)와 실리콘기판(1)의 사이에도 15∼18V 정도의 전압이 인가되게 되지만, 제어선택게이트(12)의 아래쪽의 절연막(5)을 부유게이트(7) 아래쪽의 절연막보다도 충분히 두껍게하여 두면, 게이트-기판 사이에서 전자의 전달이 행해지지 않으므로, 문제점은 생기지 않는다.
또 제 7 도에 나타내는 판독 동작에서는, 판독이 행해지는 메모리셀(M42)에 접속되는 워드라인(WL4), 선택라인(SL4)의 전위가 모두 Vcc로 설정되므로, 워드라인과 선택라인이 도통하고 있어도 문제점은 없다.
그리고 본 실시예와 같이 제어게이트와 선택게이트를 일체화한 제어선택게이트를 설치한 경우, 기록, 소거, 판독동작은 이미 설명한 제 1 실시예에서의 동작과 같은 동작을 채용할 수 있다. 그리고, 본 실시예의 구조에서는 제어게이트와 선택게이트가 일체화되어 있는 것으로, 보다 고밀도의 EEPROM을 형성할 수 있다.
또 본 실시예와 같은 구조를 채용하는 것으로, 워드라인과 선택라인을 하나의 배선으로 집약할 수 있고, 집적도의 비약적인 향상을 도모할 수 있다.
( 제 3 실시예 )
이어서 제 11 도∼제 15 도를 참조하면서 제 3 실시예에 관한 EEPROM에 대하여 설명한다.
제 11 도는 제 3 실시예 중 제 1 타입의 EEPROM 중의 메모리셀의 구조를 나타내는 단면도이다. 제 11 도에 나타내는 바와 같이, 제 1 타입의 EEPROM의 경우, P형 실리콘기판(1)상에는 같은 폴리실리콘막으로부터 패터닝된 선택게이트(6)와 부유게이트(7)가 각각 두께가 5∼10nm 정도의 게이트 절연막(5, 4)을 통하여 형성되어 있다. 그리고, 각 게이트(6, 7) 사이 및 측벽에는 실리콘 산화막으로 구성되는 절연막(8)이 형성되며, 각 게이트(6, 7)의 위에는 산화막(Oxide), 질화막(Nitride) 및 산화막(Oxide)으로 구성되는 ONO 복합절연막(10)을 통하여 폴리실리콘막으로 구성되는 제어게이트(9)가 설치되어 있다. 또, 각 게이트(6, 7) 측방에 위치하는 p형 실리콘기판(1)내의 영역에는 불순물 확산층인 드레인영역(2)과 소스영역(3)이 각각 형성되어 있다.
이 구조는 상기 제 26 도에 나타내는 본 발명자가 이미 제안한 EEPROM의 구조와 비슷하지만, 본 실시예에서는 게이트 절연막의 두께를 5∼10nm까지 얇게하여 두고, 소스측 주입메카니즘을 이용하지 않고, 실리콘기판(1)내의 소스·드레인 사이에 위치하는 영역으로부터 FN 터널링에 의하여 주입할 수 있도록 구성되어 있는 점이 다르다. 이와 같이, 부유게이트(7)내로 전자 주입을 소스측 주입이 아니고 FN 터널링을 이용하여 행함으로써, 기본적으로는 상기 제 1 실시예와 같은 효과를 발휘할 수 있다. 게다가, 이와 같은 구조에서는 2층 폴리실리콘막의 프로세스에 의하여 반도체 기억장치를 형성할 수 있는 점으로, 제조가격이 상기 제 1 실시예 보다도 저렴한 이점이 있다.
제 12 도는 제 3 실시예 중 제 2 타입의 EEPROM의 메모리셀의 구조를 나타내는 단면도이다. 이 제 2 타입의 EEPROM의 메모리셀은 상기 제 1 타입의 EEPROM에 비하여 제어게이트(6)와 부유게이트(7)의 간격이 비교적 넓은 경우, 혹은 게이트(6, 7) 상에 얇은 절연막(1)만을 형성하는 경우에 얻어진다. 이 경우, 드레인영역(2), 소스영역(3)을 형성하기 위한 불순물 이온의 주입시에 각 게이트(6, 7) 사이에 위치하는 실리콘기판(1)내의 영역에도 확산층(11)이 형성된다. 다만, 이 구조의 경우에도 상기 제 1 타입의 EEPROM과 기본적으로는 같은 효과가 얻어진다.
제 13 도 및 제 14 도는 각각 제 3 실시예 중 제 3 및 제 4 타입의 EEPROM 메모리셀의 구조를 나타내는 단면도로서, 각각 상기 제 1, 제 2 타입의 EEPROM의 제어게이트(9)를 부유게이트(7)의 위에만 형성되어 있는 구조로 한 것이다. 즉, 제 3, 제 4 타입의 EEPROM에 의하면 제어게이트(9)가 선택게이트(6)의 위에 존재하고 있지 않아도 제어게이트(9)의 기능은 발휘할 수 있고, 또 제어게이트-선택게이트사이의 기생용량이 저감되므로, 판독속도가 더욱 고속으로 된다는 이점이 있다.
제 15 도는 제 3 실시예 중 제 5 타입의 EEPROM 메모리셀의 구조를 나타내는 단면도이다. 이 타입의 EEPROM은 상기 제 4 타입의 EEPROM 메모리셀의 부유게이트(7)와 선택게이트(6)의 간격을 크게하여 제어게이트(9)가 부유게이트(7)의 상면상 및 양측면상을 덮고, 또 선택게이트(6)와는 이격되어 있다. 제 5 타입의 EEPROM에 의하면, 부유게이트(7)와 선택게이트(6)의 간격이 크게 설정되어 있으므로, 얼라이먼트 어긋남이 생겨도 제어게이트(9)가 선택게이트(6)와 근접하지 않는다. 따라서, 확실하게 기생용량을 저감할 수 있다. 또, 제어게이트(9)와 부유게이트(7) 사이의 용량이 크게 되므로, 부유게이트(7)로 전자의 주입기능과 방출기능을 높일 수 있는 이점이 있다.
이어서 제 16 도는 본 실시예 중 제 2, 제 4 및 제 5 타입에서의 메모리셀 어레이 구조의 구성을 부분적으로 나타내는 회로도이다. 제 16 도에 나타내는 바와 같이, 각 메모리셀은 셀렉트 트랜지스터와 메모리 트랜지스터가 분리하고 있으나, 서로 인접하는 메모리셀의 드레인 영역을 공통의 영역에 형성하고, 또 서로 인접하는 메모리셀의 소스영역을 공통의 영역에 형성하여 구성되어 있는 점으로, 기본적으로는 상기 제 2 도에 나타내는 메모리셀 어레이의 구성과 같다. 그리고, 제 12 도, 제 14 도 및 제 15 도에 나타내는 메모리셀의 각 부는, 회로상에서는 이하와 같이 접속되어 있다. 각 메모리 트랜지스터의 제어게이트(9)는 행에 따라서 연장하는 워드라인(WL1, WL2, …)에 접속되고, 서로 인접하는 메모리셀, 예를들면 메모리셀(M11, M21)의 드레인영역(2)은 열에 따라 연장하는 공통의 비트라인(BL1)에 접속되어 있다. 또, 2개의 행내의 메모리셀에 의하여 공유화되어 있는 각 소스영역(3)을 접속하는 소스라인이 설치되고, 또 2개의 소스라인이 또 하나에 공통화되어 있으며, 4개의 워드선에 대응하는 4개의 행마다 공통화된 소스라인(SSL1, SSL2, …)이 설치되어 있다. 또, 공통의 행에 배치된 메모리셀의 선택게이트(6)는 행에 따라서 연장하는 선택라인(SL1, SL2, …)에 각각 접속되어 있다. 또, 메모리 트랜지스터와 셀렉트 트랜지스터 사이의 확산층(11)은 어떠한 신호선에도 접속되어 있지 않다.
이어서 메모리셀(M22)에 대한 기록, 소거동작에 대하여 제 17 도∼제 21 도를 참조하면서 설명한다.
- 기록(인출) 동작 -
기록동작에서는, 각 선택라인(SL1, SL2, …)을 0V로 설정하고 각 소스라인(SSL1, SSL2, …)을 오픈하며, 실리콘기판(1)을 접지한 상태에서 기록을 행하고 싶은 메모리셀(M22)의 제어게이트가 접속되어 있는 워드라인(WL2)에 대하여, 기록을 행하고 싶은 메모리셀(M22)의 드레인영역이 접속되는 비트라인(BL2)의 위치를 FN 터널전류가 흐르는 정도로 높게 설정한다. 이와 같이 설정함으로써, 부유게이트(7)에 축적된 전자를 드레인영역(2)에, 즉 비트라인(BL2)으로 인출한다. 이 경우, 워드라인, 비트라인, 선택라인 등의 전위의 설정방식에는 하기와 같은 방식 1과 방식 2가 있다.
( 방식 1 )
제 17 도에 나타내는 바와 같이, 메모리가 기록되는 메모리셀(M22)에 접속되는 워드라인(WL2)의 전위를 -10V로, 다른 워드라인(WL1, WL3, WL4, …)의 전위를 0V로 각각 설정하고, 메모리셀(M22)에 접속되는 비트라인(BL2)의 전위를 +5V로, 다른 비트라인(BL1, BL3, …)을 오픈으로 각각 설정한다. 또, 모든 선택라인(SL1, SL2, …)을 접지하고, 모든 소스라인(SSL1, SSL2, …)을 오픈한다.
( 방식 2 )
제 18 도에 나타내는 바와 같이, 기록을 행하는 메모리셀(M22)에 접속되는 워드라인(WL2)을 접지하고, 다른 워드라인(WL1, WL3, WL4, …)의 전위를 6V로 각각 설정하며, 메모리셀(M22)에 접속되는 비트라인(BL2)의 전위를 12V로, 다른 비트라인(BL1, BL3, BL4, …)을 오픈으로 설정한다. 또, 모든 선택라인(SL1, SL2, …)을 접지하고, 모든 소스라인(SSL1, SSL2, …)을 오픈한다.
이상과 같은 전위의 설정방법에 의하여, 워드라인(WL2)과 비트라인(BL2)의 교점에 배치된 메모리셀(M22)만의 부유게이트로부터 전자를 선택적으로 인출, 즉 메모리셀(M22)을 기록상태로 하는 것이 가능하게 된다.
- 소거(주입) 동작 -
메모리셀 중의 적어도 하나의 워드라인에 공통으로 접속되는 모든 메모리셀을 소거상태로 하는 경우, 당해 워드라인의 전위를 플러스의 높은 값으로 설정하고, 실리콘 기판의 전위를 저전위로하여 제어게이트와 실리콘 기판 사이의 전위차를 FN 터널전류가 흐르는 정도로 크게 설정한다. 이로써, 메모리셀 어레이 중의 적어도 하나의 워드라인에 공통으로 접속되는 모든 메모리셀에서 실리콘 기판내의 소스·드레인 사이에 위치하는 영역으로부터 부유게이트내에 전자가 터널절연막을 통하여 주입된다. 또, 소스·드레인영역 중 적어도 어느 한쪽을 실리콘기판과 같은 전위로하여 두는 것이 바람직하다. 상술한 이유에 의한다. 이 때, 워드라인, 실리콘기판, 비트라인 등의 전압의 구체적인 설정방법에는, 예를들면 하기와 같은 방법이 있다.
( 방식 1 )
제 19 도에 나타내는 바와 같이, 4개의 워드라인(WL2∼WL5)(워드라인 WL5는 도시되어 있지 않음)의 전위를 10V 정도로 설정하고, 이 4개의 워드라인(WL2∼WL5)에 대응하는 소스라인(SSL2)의 전위를 -8V로 설정하며, 이 4개의 워드라인(WL2∼WL5)에 대응하는 선택라인(SL2∼SL5)(선택라인 SL5는 도시되어 있지 않음)의 전위를 -4V로 설정하고, 비선택 소스라인(SSL1) 등의 전위를 -4V로 설정한다. 그리고, 실리콘기판(1)의 전위를 -8V 정도로 설정한다. 한편, 비선택의 선택라인(SL1) 등 및 워드라인(WL1) 등을 접지하고, 모든 비트라인(BL1, BL2, …)을 오픈한다. 이와 같은 전위의 설정에 의하여, 4개의 워드라인(WL2∼WL5)에 접속되는 메모리셀의 부유게이트에 일괄하여 전자가 주입된다. 또, 모든 메모리셀을 소거상태로 하는 경우에는, 제 19 도에 나타내는 상태에서, 모든 워드라인(WL1, WL2, …)의 전위를 10V로, 모든 소스라인(SSL1, SSL2, …)의 전위를 -8V로, 모든 선택라인(SL1, SL2, …)의 전위를 -4V로 각각 설정하면 된다.
이상과 같은 소거방법에 있어서, 이 메모리셀 어레이는 4개분의 워드라인(WL2∼WL5)마다의 섹터소거 혹은 모든 메모리셀의 일괄소거가 가능하게 되고, 최소 소거단위는 4개 분의 워드라인에 연결되는 메모리셀의 수가 된다.
( 방식 2 )
제 20 도에 나타내는 바와 같이, 선택워드라인(WL2)의 전위를 15V 정도로 설정하고, 비선택 워드라인(WL1, WL3, WL4, …)을 접지하며, 실리콘기판(1)도 접지한다. 그리고, 모든 비트라인(BL1, BL2, …)을 오픈하고, 모든 선택라인(SL1, SL2, …) 및 모든 소스라인(SSL1, SSL2, …)을 접지한다. 또, 모든 메모리셀을 소거상태로 하는 경우에는 제 20 도에 나타내는 상태에서 모든 워드라인(WL1, WL2, …)의 전위를 15V로 설정하면 된다.
이상과 같은 소거방법에 의하여, 이 메모리셀 어레이는 각 워드라인(WL1, WL2, …)마다의 섹터 소거 혹은 모든 메모리셀의 일괄소거가 가능하게 되고, 최소 소거단위는 한 개 분의 워드라인에 연결되는 메모리셀의 수가 된다.
- 판독 동작 -
제 21 도에 나타내는 바와 같이, 판독을 행하고자 하는 메모리셀(M22)에 접속되는 워드라인(WL2)의 전위를 Vcc에 설정하고 다른 워드라인(WL1, WL3, WL4, …)을 접지하며, 메모리셀(M22)에 접속되는 비트라인(BL2)의 전위를 1V로 설정하고 다른 비트라인(BL1, BL3, …)을 오픈하며, 메모리셀(M22)에 접속되는 선택라인(SL2)의 전위를 Vcc로 설정하고, 다른 선택라인(SL1, SL3, SL4, …) 및 모든 소스라인(SSL1, SSL2, …)을 접지한다.
이상과 같은 전위의 설정방법에 의하여, 본 실시예에서도 기본적으로 상기 제 1 실시예와 같은 기록, 소거, 판독을 행할 수 있고, 또 같은 효과를 발휘할 수 있다.
( 제 4 실시예 )
이어서 제 4 실시예에 대하여 설명한다. 제 22 도는, 제 4 실시예에 관한 EEPROM 메모리셀의 단면도이다. 제 22 도에 나타내는 바와 같이, 실리콘기판(1)상에 각각 게이트 절연막(5, 4)을 통하여 선택게이트(6) 및 부유게이트(7)가 형성되고, 부유게이트(7)의 측방에 위치하는 실리콘기판(1)내에 드레인영역(2)이, 선택게이트(6)의 측방에 위치하는 실리콘기판(1)내에 소스영역(3)이, 각 게이트(6, 7) 사이에 위치하는 실리콘기판(1)내에 확산층(11)이 각각 형성되어 있는 점은, 상기 제 3 실시예에서의 제 5 타입의 EEPROM과 같다. 여기에서, 본 실시예의 EEPROM에서는 부유게이트(7) 및 선택게이트(6)의 위에 절연막(10a, 10b)을 통하여 각각 제어게이트(9a)와 더미게이트(9b)가 형성되어 있다. 이 제어게이트(9a) 및 더미게이트(9b)는, 같은 2층째의 폴리실리콘막으로부터 패터닝된 것이고, 부유게이트(7) 및 선택게이트(6)와 각각 같은 폭을 가지고 있다. 또, 각 절연막(10a, 10b)은 같은 ONO 막으로부터 패터닝된 것이다. 또, 실리콘기판(1) 및 각 게이트의 표면상은 절연막(13)에 의하여 덮혀져 있다.
이어서 제 23 도는 본 실시예에 관한 EEPROM의 메모리셀 어레이에서의 제조 공정을 설명하기 위한 평면도이다. 다만, 제조공정의 도중에서 제 23 도에 나타내는 상태가 존재하는 것은 아니다. 또, 제 24도 (a)∼(c)는 각각 제 23도에 나타내는 XXIVa-XXIVa선, XXIVb-XXIVb선 및 XXIVc-XXIVc선에서의 단면도이다. 이하, 제 23 도 및 제 24 도 (a)∼(c)를 참조하면서 본 실시예에 관한 EEPROM의 제조공정과 구조에 대하여 설명한다.
제조공정에서, 실리콘기판(1)에 산화막으로 구성되는 소자분리(20)를 형성한 후, 게이트 산화막을 형성하고, 또 그 위에 제 1 층째의 폴리실리콘막(21)(전체적으로 사선을 그은 부분)을 형성한다. 그리고,이 제 1 층째의 폴리실리콘막(21) 중 각 소자분리(20)상에 위치하는 부분을 선택적으로 제거하여 직사각형 형상의 개구(21a)를 형성한다. 그리고, 도시하지 않지만, 제 1 층째의 폴리실리콘막 위에 절연막을 통하여 제 2 층째의 폴리실리콘막을 퇴적한다. 또, 도시하지 않지만, 이 제 2 층째의 폴리실리콘막 중 선택게이트의 위쪽이 되는 부분을 포함하는 영역으로, 또 도면중 오른쪽 끝에 상당하는 부분을 선택적으로 제거하여 둔다. 이로써, 제 24 도 (c)에 나타내는 바와 같이 선택게이트(6)로부터 게이트 인출배선(23)의 형성이 용이하게 된다. 이 제 2 층째의 폴리실리콘막을 패터닝하여 제어게이트(9a) 및 더미게이트(9b)를 형성한다. 또, 제 1 충째의 폴리실리콘막(21)도 동시에 패터닝하여 부유게이트(7) 및 선택게이트(6)를 형성한다. 이 때, 제 24 도 (b)에 나타내는 바와 같이, 제 1 층째 폴리실리콘막(21)에 형성된 개구(21a) 때문에 부유게이트(7)는 소자분리(20) 상에서 분단되고, 각 메모리셀마다 끊어진 상태가 된다. 이 후, 기판의 모든 면 상에 BPSG막 등으로 구성되는 층간절연막(24)을 퇴적하고, 콘택트 구멍을 형성한 후, 모든 면에 알루미늄 등의 금속막을 퇴적한다. 또, 이 금속막을 패터닝하여 드레인영역(2)에 접속되는 비트선(22)이나 선택게이트(6)에 접속되는 선택게이트 인출배선(23)을 형성한다(24(a) 및 (c) 참조). 또, 도시하지 않지만, 소스영역(3)에 접속되는 소스라인은 더욱 상층의 배선층에 형성된다.
본 실시예에서도 기록, 소거방법은 상기 제 3 실시예와 같고, 소거할 때에는실리콘 기판(1)내의 소스·드레인 사이에 위치하는 영역으로부터 부유게이트(7)에 전자를 주입할 수 있도록 형성되어 있다. 따라서, 기본적으로 상기 제 3 실시예와 같은 효과를 발휘할 수 있다. 또, 제어게이트와 부유게이트가 동시에 레지스트막을 마스크로하여 형성되므로, 상기 제 3 실시예에서의 제 5 타입(제 15 도 참조)의 EEPROM에 비하여 제어게이트와 부유게이트의 마스크 정렬을 고려한 마진이 불필요하게 되고, 메모리셀의 사이즈를 축소할 수 있다. 또, 제 15 도에 나타내는 바와 같은 제어게이트(9)와 실리콘기판(1)이 절연막을 통하여 근접하는 부분이 없으므로, 기록, 소거시에 실리콘 기판(1)상의 절연막에 고전류가 인가되는 부분이 없고, 신뢰성도 높아진다.
또, 선택게이트(6)의 위에 더미게이트(9b)가 존재하고 있어도 본 실시예의 제 24 도 (c)에 나타내는 바와 같이, 메모리셀 어레이 단부 부근의 제 2 층째 폴리실리콘막이 제거된 부분의 선택게이트(6)에 콘택트하는 게이트 인출배선(23)을 형성하는 것으로, 선택게이트(6)(선택라인(SL))로부터의 신호의 인출이 곤란하게 되지는 않는다.
본 발명에 의하면, 반도체 기판내의 제 1, 제 2 확산층 사이에 위치하는 반도체 기판 상에 선택게이트와 부유게이트를 병렬로 배치하고, 제 1 확산층 및 기판과 부유게이트 사이에 FN 터널링이 가능한 제 1 절연막을 개재시키고, FN 터널링을 이용하여 반도체 기판 내의 제 1, 제 2 확산층 사이에 위치하는 영역으로부터 부유게이트로 전자의 주입과 부유게이트로부터 제 1 확산층으로 전자의 인출이 가능한구성으로 하였으므로, 반도체 기억장치의 저전압화 및 기록속도의 향상과, 터널절연막의 열화 방지에 의한 신뢰성의 향상을 도모할 수 있다.
또한, 반도체 기판내의 제 1, 제 2 확산층 사이에 위치하는 반도체 기판 상에 선택게이트와 부유게이트를 병렬로 배치하고, 제 1 확산층 및 기판과 부유게이트 사이에 FN 터널링이 가능한 제 1 절연막을 개재시키도록 한 반도체 기억장치의 구동방법으로서, 부유게이트로 전자의 주입시에는 반도체 기판 내의 제 1, 제 2 확산 층 사이에 위치하는 영역으로부터 제 1 절연막을 통하여 FN 터널링에 의하여 전자를 주입하는 한편, 부유게이트로부터의 전자의 인출시에는 제 1 절연막을 통하여 제 1 확산층에 FN 터널링에 의하여 전자를 인출하도록 하였으므로, 소스측 주입방식이나 부유게이트-드레인 사이에서 전자의 주입 및 인출을 행하는 방식에 비하여 반도체 기억장치의 저전압화 및 기록속도의 향상과, 터널절연막의 열화 방지에 의한 신뢰성의 향상과, 과잉기록의 해소에 의한 기록 검사의 불필요화를 도모할 수 있다.
Claims (22)
- 반도체 기판상에 적어도 하나의 메모리셀을 탑재한 반도체 기억장치에 있어서,상기 메모리셀은 상기 반도체기판의 제 1 도전형 영역내에 서로 이격되어 형성된 제 2 도전형의 제 1 확산층, 제 2 확산층 및 제 3 확산층과,상기 반도체 기판상에서 상기 제 1 확산층과 제 3 확산층의 사이의 영역상에 형성된 부유게이트와,상기 부유게이트와 상기 반도체 기판과의 사이에 형성된 균일한 막두께를 갖는 제 1 절연막과,상기 반도체 기판상에서 상기 제 2 확산층과 상기 제 3 확산층과의 사이의 영역상에 형성된 선택게이트와,상기 선택게이트와 상기 반도체 기판과의 사이에 개재하는 제 2 절연막과,상기 부유게이트의 상방에 형성된 제어게이트와,상기 부유게이트와 상기 제어게이트와의 사이에 개재하는 제 3 절연막과,상기 선택게이트의 상방에 형성된 더미게이트와,상기 더미게이트와 상기 선택게이트와의 사이에 개재하는 제 4 절연막을 구비하며,상기 제 1 확산층은 드레인영역이고,상기 제 2 확산층은 소스영역인 것을 특징으로 하는 반도체 기억장치.
- 제 1항에 있어서,상기 제어게이트에 접속된 워드라인과,상기 제 1 확산층에 접속된 비트라인과,상기 제 2 확산층에 접속된 소스라인을 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
- 제 1항 또는 제 2항에 있어서,상기 제 3 절연막과 상기 제 4 절연막은 동일한 절연막을 패터닝하여 형성된 것이며,상기 부유게이트와 상기 선택게이트는 동일한 제 1 도전체막을 패터닝하여 형성된 것이고,상기 제어게이트와 상기 더미게이트는 동일한 제 2 도전체막을 패터닝하여 형성된 것을 특징으로 하는 반도체 기억장치.
- 제 1항 또는 제 2항에 있어서,상기 제어게이트는 상기 부유 게이트와 동일한 폭을 가지며,상기 더미게이트는 상기 선택게이트와 동일한 폭을 갖고 있는 것을 특징으로 하는 반도체 기억장치.
- 제 3항에 있어서,상기 제어게이트는 상기 부유 게이트와 동일한 폭을 가지며,상기 더미게이트는 상기 선택게이트와 동일한 폭을 갖고 있는 것을 특징으로 하는 반도체 기억장치.
- 제 1항 또는 제 2항에 있어서,상기 제 1 절연막은 5nm 이상이고 10nm 미만의 두께를 갖는 실리콘산화막으로 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 3항에 있어서,상기 제 1 절연막은 5nm 이상이고 10nm 미만의 두께를 갖는 실리콘산화막으로 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 4항에 있어서,상기 제 1 절연막은 5nm 이상이고 10nm 미만의 두께를 갖는 실리콘산화막으로 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 5항에 있어서,상기 제 1 절연막은 5nm 이상이고 10nm 미만의 두께를 갖는 실리콘산화막으로 구성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 1항 또는 제 2항에 있어서,상기 더미게이트는 복수의 메모리셀에 걸쳐서 형성되고,상기 선택게이트 메모리셀 어레이의 단부 부근의 상기 더미게이트가 제거된 부분에 접촉하는 게이트 인출 배선이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 3항에 있어서,상기 더미게이트는 복수의 메모리셀에 걸쳐서 형성되고,상기 선택게이트내 메모리셀 어레이의 단부 부근의 상기 더미게이트가 제거된 부분에 접촉하는 게이트 인출 배선이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 4항에 있어서,상기 더미게이트는 복수의 메모리셀에 걸쳐서 형성되고,상기 선택게이트내 메모리셀 어레이의 단부 부근의 상기 더미게이트가 제거된 부분에 접촉하는 게이트 인출 배선이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 5항에 있어서,상기 더미게이트는 복수의 메모리셀에 걸쳐서 형성되고,상기 선택게이트내 메모리셀 어레이의 단부 부근의 상기 더미게이트가 제거된 부분에 접촉하는 게이트 인출 배선이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 6항에 있어서,상기 더미게이트는 복수의 메모리셀에 걸쳐서 형성되고,상기 선택게이트내 메모리셀 어레이의 단부 부근의 상기 더미게이트가 제거된 부분에 접촉하는 게이트 인출 배선이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 7항에 있어서,상기 더미게이트는 복수의 메모리셀에 걸쳐서 형성되고,상기 선택게이트내 메모리셀 어레이의 단부 부근의 상기 더미게이트가 제거된 부분에 접촉하는 게이트 인출 배선이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 8항에 있어서,상기 더미게이트는 복수의 메모리셀에 걸쳐서 형성되고,상기 선택게이트내 메모리셀 어레이의 단부 부근의 상기 더미게이트가 제거된 부분에 접촉하는 게이트 인출 배선이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제 9항에 있어서,상기 더미게이트는 복수의 메모리셀에 걸쳐서 형성되고,상기 선택게이트내 메모리셀 어레이의 단부 부근의 상기 더미게이트가 제거된 부분에 접촉하는 게이트 인출 배선이 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 반도체 기판의 제 1 도전형 영역내에 서로 이격되어 형성된 제 2 도전형의 제 1 확산층, 제 2 확산층 및 제 3 확산층과, 상기 반도체 기판상에서 상기 제 1 확산층과 제 3 확산층과의 사이의 영역상에 형성된 부유게이트와, 상기 부유게이트와 상기 반도체 기판과의 사이에 형성된 제 1 절연막과, 상기 반도체 기판상에서 상기 제 2 확산층과 상기 제 3 확산층과의 사이의 영역상에 형성된 선택게이트와, 상기 선택게이트와 상기 반도체 기판과의 사이에 개재하는 제 2 절연막과, 상기 부유게이트의 상방에 형성된 제어게이트와, 상기 부유게이트와 상기 제어게이트와의 사이에 개재하는 제 3 절연막과, 상기 선택게이트의 상방에 형성된 더미게이트와, 상기 더미게이트와 상기 선택게이트와의 사이에 개재하는 제 4 절연막을 갖는 메모리셀을 구비하는 반도체 기억장치의 구동방법에 있어서,상기 부유게이트 전극에 전자를 주입할 때에는, 상기 제 1 확산층에 접속되어 있는 비트라인은 오픈되고, 상기 반도체 기판을 제 1 전위로 설정하며, 상기 제어게이트를 상기 반도체 기판의 제 1 전위에 대하여 고전위인 제 2 전위로 설정하고, 상기 반도체 기판내의 상기 제 1 확산층과 상기 제 3 확산층과의 사이에 위치하는 영역으로부터 상기 부유게이트에 FN 터널링에 의하여 전자를 이동시키는 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 제 18항에 있어서,상기 부유게이트로부터 전자를 인출할 때에는, 상기 제어게이트를 상기 제 1 확산층에 대하여 저전위로 설정하고, 상기 부유게이트로부터 상기 제 1 확산층에 터널링에 의하여 전자를 이동시키는 것을 특징으로 하는 반도체 기억장치의 구동방법.
- 제 18항 또는 제 19항에 있어서,상기 제 1 확산층은 드레인영역이고,상기 제 2 확산층은 소스영역인 것을 특징으로 하는 반도체 기억장치의 구동 방법.
- 제 18항 또는 제 19항에 있어서,상기 제어게이트에 접속된 워드라인과,상기 제 2 확산층에 접속된 소스라인을 구비하고 있는 것을 특징으로 하는반도체 기억장치의 구동방법.
- 제 20항에 있어서,상기 제어게이트에 접속된 워드라인과,상기 제 2 확산층에 접속된 소스라인을 구비하고 있는 것을 특징으로 하는 반도체 기억장치의 구동방법.
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