JPH05152579A - 不揮発性メモリ - Google Patents
不揮発性メモリInfo
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- JPH05152579A JPH05152579A JP10684892A JP10684892A JPH05152579A JP H05152579 A JPH05152579 A JP H05152579A JP 10684892 A JP10684892 A JP 10684892A JP 10684892 A JP10684892 A JP 10684892A JP H05152579 A JPH05152579 A JP H05152579A
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- impurity diffusion
- memory cell
- diffusion layer
- insulating film
- electrode
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Abstract
(57)【要約】 （修正有）
【目的】 書き込み効率を向上すること。
【構成】 第１電極４（補助ゲート）の側壁に側壁ポリ
シリコン電極をフローティングゲート１１ａとして用い
た。 【効果】 書き込み効率を向上でき、５ボルト以下の単
一供給電圧で、かつ１μｓの速さで書き込みを行うこと
ができ、しかも単一のパワーソースで満たされた不揮発
性メモリを得ることができる。また、メモリセルの面積
の縮小を図ることができる。更に、１０μＡ程度の低い
プログラム電流の高電圧発生回路の作成が容易に実現で
きる。
シリコン電極をフローティングゲート１１ａとして用い
た。 【効果】 書き込み効率を向上でき、５ボルト以下の単
一供給電圧で、かつ１μｓの速さで書き込みを行うこと
ができ、しかも単一のパワーソースで満たされた不揮発
性メモリを得ることができる。また、メモリセルの面積
の縮小を図ることができる。更に、１０μＡ程度の低い
プログラム電流の高電圧発生回路の作成が容易に実現で
きる。
Description
【０００１】
【産業上の利用分野】この発明は高集積化可能な不揮発
性メモリに関し、更に詳しくは５ボルト以下の低電圧の
単一電源電圧でもって書き込み可能なホットエレクトロ
ンをソース側から注入するソース・ホットエレクトロン
注入型のＦＬＡＳＨ（フラッシュ）ＥＥＰＲＯＭに関す
るものである。
性メモリに関し、更に詳しくは５ボルト以下の低電圧の
単一電源電圧でもって書き込み可能なホットエレクトロ
ンをソース側から注入するソース・ホットエレクトロン
注入型のＦＬＡＳＨ（フラッシュ）ＥＥＰＲＯＭに関す
るものである。
【０００２】
【従来の技術及び発明が解決しようとする課題】従来の
フラッシュＥＥＰＲＯＭはドレイン側からのチャネル
（アバランシェ）ホットエレクトロン注入により書き込
みをおこなっていたため、１ｍＡ程度の書き込み電流を
必要とし、書き込み効率が低く、ドレインに５ボルト以
上の高電圧を印加する必要があった。従って、回路に高
電圧を発生させるのが難しい。そのため、通常の５ボル
ト電源電圧より高い外部電源電圧が必要であった。
フラッシュＥＥＰＲＯＭはドレイン側からのチャネル
（アバランシェ）ホットエレクトロン注入により書き込
みをおこなっていたため、１ｍＡ程度の書き込み電流を
必要とし、書き込み効率が低く、ドレインに５ボルト以
上の高電圧を印加する必要があった。従って、回路に高
電圧を発生させるのが難しい。そのため、通常の５ボル
ト電源電圧より高い外部電源電圧が必要であった。
【０００３】この発明では、書き込み効率が高く、５ボ
ルト以下の低電圧の単一電源電圧で、かつ１μｓ以下の
高速でもって書き込みできる不揮発性メモリを提供しよ
うとするものである。又、この発明では、小面積で、プ
ログラム電流が従来の１ｍＡに対して、１０μＡに設定
できて高電圧発生回路（オン・チップ ハイ ボルティ
ジ ゼネレイション サーキット）の作成を容易にでき
る不揮発性メモリを提供しようとするものである。
ルト以下の低電圧の単一電源電圧で、かつ１μｓ以下の
高速でもって書き込みできる不揮発性メモリを提供しよ
うとするものである。又、この発明では、小面積で、プ
ログラム電流が従来の１ｍＡに対して、１０μＡに設定
できて高電圧発生回路（オン・チップ ハイ ボルティ
ジ ゼネレイション サーキット）の作成を容易にでき
る不揮発性メモリを提供しようとするものである。
【０００４】
【課題を解決するための手段】かくして、この発明によ
れば、第１，第２の不純物拡散層を有する半導体基板
と、これら第１，第２の不純物拡散層間で、かつ第１の
不純物拡散層側の半導体基板上に配設される第１絶縁膜
と、第１，第２の不純物拡散層間で、かつ第１の不純物
拡散層とは反対側に位置する第２の不純物拡散層の領域
まで延設されたトンネル絶縁膜とを有し、第１絶縁膜上
に形成される第１電極と、トンネル絶縁膜上に形成さ
れ、かつ第１電極の側壁に絶縁膜を介して形成されるフ
ローティングゲートと、第２絶縁膜を介して少なくとも
フローティングゲート上に配設され、それによってフロ
ーティングゲートの電位を制御しうる第２電極とからな
るメモリセルを備え、第１電極下に形成され第１電極に
よって制御される反転層からチャネルホットエレクトロ
ンがフローティングゲートへ注入されることを可能とす
る不揮発性メモリが提供される。
れば、第１，第２の不純物拡散層を有する半導体基板
と、これら第１，第２の不純物拡散層間で、かつ第１の
不純物拡散層側の半導体基板上に配設される第１絶縁膜
と、第１，第２の不純物拡散層間で、かつ第１の不純物
拡散層とは反対側に位置する第２の不純物拡散層の領域
まで延設されたトンネル絶縁膜とを有し、第１絶縁膜上
に形成される第１電極と、トンネル絶縁膜上に形成さ
れ、かつ第１電極の側壁に絶縁膜を介して形成されるフ
ローティングゲートと、第２絶縁膜を介して少なくとも
フローティングゲート上に配設され、それによってフロ
ーティングゲートの電位を制御しうる第２電極とからな
るメモリセルを備え、第１電極下に形成され第１電極に
よって制御される反転層からチャネルホットエレクトロ
ンがフローティングゲートへ注入されることを可能とす
る不揮発性メモリが提供される。
【０００５】また、この発明では別の観点から以下の不
揮発性メモリが提供される。 （ｉ）上記メモリセルが複数個一方向に連設され、かつ
１つのメモリセルの第１の不純物拡散層とこの１つのメ
モリセルの一方に隣接する一方のメモリセルの第２の不
純物拡散層とが連続して形成されてなる不揮発性メモリ
が提供される。 （ii）上記メモリセルが複数個一方向に連設され、かつ
一つのメモリセルの第１の不純物拡散層とこの一つのメ
モリセルの一方に隣接する一方のメモリセルの第１の不
純物拡散層とを共有して設けると共に、一つのメモリセ
ルの第２の不純物拡散層とこの一つのメモリセルのもう
一方に隣接する他方のメモリセルの第２の不純物拡散層
とを共有して設けてなる不揮発性メモリが提供される。
揮発性メモリが提供される。 （ｉ）上記メモリセルが複数個一方向に連設され、かつ
１つのメモリセルの第１の不純物拡散層とこの１つのメ
モリセルの一方に隣接する一方のメモリセルの第２の不
純物拡散層とが連続して形成されてなる不揮発性メモリ
が提供される。 （ii）上記メモリセルが複数個一方向に連設され、かつ
一つのメモリセルの第１の不純物拡散層とこの一つのメ
モリセルの一方に隣接する一方のメモリセルの第１の不
純物拡散層とを共有して設けると共に、一つのメモリセ
ルの第２の不純物拡散層とこの一つのメモリセルのもう
一方に隣接する他方のメモリセルの第２の不純物拡散層
とを共有して設けてなる不揮発性メモリが提供される。
【０００６】（iii)上記メモリセルが複数個をマトリッ
クス状に配列され、上記マトリックス状のＹ方向に配列
したメモリセルの第１電極がＹ方向に連続形成され、上
記マトリックス状のＸ方向に配列したメモリセルがこの
一つのメモリセルの第１の不純物拡散層とこの一つのメ
モリセルの一方に隣接する一方のメモリセルの第１の不
純物拡散層とを共有して形成するとともに、一つのメモ
リセルの第２の不純物拡散層とこの一つのメモリセルの
もう一方に隣接する他方のメモリセルの第２の不純物拡
散層とを連続して形成し、第１の不純物拡散層又は第２
の不純物拡散層のどちらか一方がＸ方向に接続されて配
線され、他方がＹ方向に接続されて配線されている不揮
発性メモリが提供される。
クス状に配列され、上記マトリックス状のＹ方向に配列
したメモリセルの第１電極がＹ方向に連続形成され、上
記マトリックス状のＸ方向に配列したメモリセルがこの
一つのメモリセルの第１の不純物拡散層とこの一つのメ
モリセルの一方に隣接する一方のメモリセルの第１の不
純物拡散層とを共有して形成するとともに、一つのメモ
リセルの第２の不純物拡散層とこの一つのメモリセルの
もう一方に隣接する他方のメモリセルの第２の不純物拡
散層とを連続して形成し、第１の不純物拡散層又は第２
の不純物拡散層のどちらか一方がＸ方向に接続されて配
線され、他方がＹ方向に接続されて配線されている不揮
発性メモリが提供される。
【０００７】この発明における第１の不純物拡散層はソ
ース領域として定義される。この発明における第２の不
純物拡散層はドレイン領域として定義される。この発明
における第１絶縁膜としては第１電極のゲート酸化膜と
して定義され、この膜は、例えば、ＳｉＯ2 膜で形成さ
れ、その膜厚は５０〜２００Å程度が好ましい。
ース領域として定義される。この発明における第２の不
純物拡散層はドレイン領域として定義される。この発明
における第１絶縁膜としては第１電極のゲート酸化膜と
して定義され、この膜は、例えば、ＳｉＯ2 膜で形成さ
れ、その膜厚は５０〜２００Å程度が好ましい。
【０００８】この発明におけるトンネル絶縁膜は、第１
の不純物拡散層とは反対に位置する第２の不純物拡散層
の領域まで延設された絶縁膜であり、主としてフローテ
ィングゲート下に設けられる絶縁膜である。この膜は例
えばＳｉＯ2膜で形成され、その膜厚は２０〜１００Å
程度が好ましい。
の不純物拡散層とは反対に位置する第２の不純物拡散層
の領域まで延設された絶縁膜であり、主としてフローテ
ィングゲート下に設けられる絶縁膜である。この膜は例
えばＳｉＯ2膜で形成され、その膜厚は２０〜１００Å
程度が好ましい。
【０００９】
【実施例】以下この発明の実施例について説明する。な
お、これによってその発明は限定を受けるものではな
い。図１はこの発明の不揮発性メモリのメモリセルを示
す一実施例である。図１において、不揮発性メモリは、
ソース（第１の不純物拡散層）としてのｎ + 拡散層８
ａ、ドレイン（第２の不純物拡散層）としてのｎ+ 拡散
層８ｂを有するｐ型Ｓｉ基板１と、ＳｉＯ2 のゲート酸
化膜（第１絶縁膜）２と、ＳｉＯ2 のトンネル絶縁膜９
と、ポリシリコンの補助ゲート（第１電極）（以下 Ａ
Ｇという）４と、ポリシリコンのフローティングゲート
（以下 ＦＧという）１１ａと、ポリシリコンの制御ゲ
ート（第２電極）（以下 ＣＧという）１３とから主と
してなる。
お、これによってその発明は限定を受けるものではな
い。図１はこの発明の不揮発性メモリのメモリセルを示
す一実施例である。図１において、不揮発性メモリは、
ソース（第１の不純物拡散層）としてのｎ + 拡散層８
ａ、ドレイン（第２の不純物拡散層）としてのｎ+ 拡散
層８ｂを有するｐ型Ｓｉ基板１と、ＳｉＯ2 のゲート酸
化膜（第１絶縁膜）２と、ＳｉＯ2 のトンネル絶縁膜９
と、ポリシリコンの補助ゲート（第１電極）（以下 Ａ
Ｇという）４と、ポリシリコンのフローティングゲート
（以下 ＦＧという）１１ａと、ポリシリコンの制御ゲ
ート（第２電極）（以下 ＣＧという）１３とから主と
してなる。
【００１０】更に、ゲート酸化膜２はソース８ａ、ドレ
イン８ｂ間で、かつソース側のＳｉ基板１上に配設さ
れ、膜厚ｄo が１７０Åである。トンネル絶縁膜９はソ
ース８ａとは反対に位置するドレイン８ｂの領域まで延
設され、膜厚ｄ2 が８０Åである。ＡＧ４はゲート酸化
膜２上に形成され、それによってホットエレクトロンを
ＦＧ１１ａのＡＧ４下に形成されＡＧ４によって制御さ
れる反転層からチャネルホットエレクトロンがＦＧ１１
ａへ注入されることで書き込みが可能となる。
イン８ｂ間で、かつソース側のＳｉ基板１上に配設さ
れ、膜厚ｄo が１７０Åである。トンネル絶縁膜９はソ
ース８ａとは反対に位置するドレイン８ｂの領域まで延
設され、膜厚ｄ2 が８０Åである。ＡＧ４はゲート酸化
膜２上に形成され、それによってホットエレクトロンを
ＦＧ１１ａのＡＧ４下に形成されＡＧ４によって制御さ
れる反転層からチャネルホットエレクトロンがＦＧ１１
ａへ注入されることで書き込みが可能となる。
【００１１】ＦＧ１１ａはトンネル絶縁膜９上で、かつ
ＡＧ４の側壁に膜厚ｄ3 が５００ÅのＳｉＯ2 の側壁絶
縁膜３０を介して形成されている。ＣＧ１３は、膜厚ｄ
4 が２００ÅのＳｉＯ2 の第２絶縁膜１２を介して少な
くともフローティングゲート１１ａ上に配設され、それ
によってＦＧ１１ａの電位を制御しうる。
ＡＧ４の側壁に膜厚ｄ3 が５００ÅのＳｉＯ2 の側壁絶
縁膜３０を介して形成されている。ＣＧ１３は、膜厚ｄ
4 が２００ÅのＳｉＯ2 の第２絶縁膜１２を介して少な
くともフローティングゲート１１ａ上に配設され、それ
によってＦＧ１１ａの電位を制御しうる。
【００１２】以下、製造方法について説明する。まず、
図３に示すようにｐ型Ｓｉ基板１上に、熱酸化によって
第１絶縁膜である１７０Å厚のＳｉＯ2 のゲート酸化膜
２を形成する。そして、ゲート酸化膜２上の全面に３０
００Å厚のポリシリコン層、膜厚ｄ1 が１５００ÅのＳ
ｉＯ2 膜を順次積層し、更にレジストパターン３を例え
ば１μｍ積層した後、エッチングを行ってＡＧ４並びに
その上に膜厚ｄ1 が１５００ÅのＳｉＯ2膜５を形成す
る（以上図３参照）。
図３に示すようにｐ型Ｓｉ基板１上に、熱酸化によって
第１絶縁膜である１７０Å厚のＳｉＯ2 のゲート酸化膜
２を形成する。そして、ゲート酸化膜２上の全面に３０
００Å厚のポリシリコン層、膜厚ｄ1 が１５００ÅのＳ
ｉＯ2 膜を順次積層し、更にレジストパターン３を例え
ば１μｍ積層した後、エッチングを行ってＡＧ４並びに
その上に膜厚ｄ1 が１５００ÅのＳｉＯ2膜５を形成す
る（以上図３参照）。
【００１３】レジストパターン３を除去し、続いて、イ
オン注入用マスク６を形成し、続いて、イオン注入用マ
スク６及びＡＧ４をマスクとしてＡｓイオン７の注入を
行ってＡＧ４の２つのｎ+ 拡散層形成領域Ａ，Ｂのうち
一方の形成領域Ｂにのみソースとしてのｎ+ 拡散層８ａ
を形成する（図４参照）。この際、Ａｓイオン７のイオ
ン注入量は加速電圧が８０ＫｅＶで１×１０15cm -2であ
る。
オン注入用マスク６を形成し、続いて、イオン注入用マ
スク６及びＡＧ４をマスクとしてＡｓイオン７の注入を
行ってＡＧ４の２つのｎ+ 拡散層形成領域Ａ，Ｂのうち
一方の形成領域Ｂにのみソースとしてのｎ+ 拡散層８ａ
を形成する（図４参照）。この際、Ａｓイオン７のイオ
ン注入量は加速電圧が８０ＫｅＶで１×１０15cm -2であ
る。
【００１４】マスク６を除去した後、続いて、ＡＧ４を
有するＳｉ基板上の全面に５００Å厚のＳｉＯ2 の絶縁
膜（図示せず）を積層した後エッチバック処理によりＡ
Ｇ４の側壁に膜厚ｄ3 が５００ÅのＳｉＯ2 の側壁絶縁
膜３０を形成する（図５参照）。この側壁絶縁膜３０は
ＳｉＯ2 ／ＳｉＮの２層膜やＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 の３層膜（ＯＮＯ膜）でも良い。
有するＳｉ基板上の全面に５００Å厚のＳｉＯ2 の絶縁
膜（図示せず）を積層した後エッチバック処理によりＡ
Ｇ４の側壁に膜厚ｄ3 が５００ÅのＳｉＯ2 の側壁絶縁
膜３０を形成する（図５参照）。この側壁絶縁膜３０は
ＳｉＯ2 ／ＳｉＮの２層膜やＳｉＯ2 ／ＳｉＮ／ＳｉＯ
2 の３層膜（ＯＮＯ膜）でも良い。
【００１５】次に、熱酸化によって領域Ａと領域Ｂでの
Ｓｉ基板１の不純物濃度の違いによる酸化膜生成速度の
違いにより、領域Ａ上に膜厚ｄ2 が８０ÅのＳｉＯ2 の
トンネル絶縁膜９と、領域Ｂ上に膜厚ｄ13が１５０Åの
ＳｉＯ2 膜２ａとが形成される（図６参照）。更に、側
壁絶縁膜３０を有するＳｉ基板１上の全面に４０００Å
厚のポリシリコン層を積層した後、通常の反応性イオン
エッチング（ＲＩＥ）でエッチバックを行ってＡＧ４の
両側壁にポリシリコンのサイド ウォール スペーサー
１１ａ、１１ｂを形成する（以上図６参照）。
Ｓｉ基板１の不純物濃度の違いによる酸化膜生成速度の
違いにより、領域Ａ上に膜厚ｄ2 が８０ÅのＳｉＯ2 の
トンネル絶縁膜９と、領域Ｂ上に膜厚ｄ13が１５０Åの
ＳｉＯ2 膜２ａとが形成される（図６参照）。更に、側
壁絶縁膜３０を有するＳｉ基板１上の全面に４０００Å
厚のポリシリコン層を積層した後、通常の反応性イオン
エッチング（ＲＩＥ）でエッチバックを行ってＡＧ４の
両側壁にポリシリコンのサイド ウォール スペーサー
１１ａ、１１ｂを形成する（以上図６参照）。
【００１６】この際、ＡＧ４のｎ+ 拡散層８ａとは反対
に位置するｎ+ 拡散層（次工程で形成されるドレイン８
ｂ）側に位置するサイド ウォール スペーサー１１ａ
は膜厚ｄ2 が８０Å厚のＳｉＯ2 のトンネル絶縁膜９上
に形成され、さらにこのサイド ウォール スペーサー
１１ａはＦＧとして機能するものであり、サイド ウォ
ール スペーサー１１ａは次工程のＣＧ１３形成時に同
時にエッチングされセルフアラインでＦＧ１１ａが形成
されることになる。一方、サイド ウォールスペーサー
１１ｂはメモリセルの動作に関与しない。従って、サイ
ド ウォールスペーサー１１ｂをＲＩＥで除去しても良
い。
に位置するｎ+ 拡散層（次工程で形成されるドレイン８
ｂ）側に位置するサイド ウォール スペーサー１１ａ
は膜厚ｄ2 が８０Å厚のＳｉＯ2 のトンネル絶縁膜９上
に形成され、さらにこのサイド ウォール スペーサー
１１ａはＦＧとして機能するものであり、サイド ウォ
ール スペーサー１１ａは次工程のＣＧ１３形成時に同
時にエッチングされセルフアラインでＦＧ１１ａが形成
されることになる。一方、サイド ウォールスペーサー
１１ｂはメモリセルの動作に関与しない。従って、サイ
ド ウォールスペーサー１１ｂをＲＩＥで除去しても良
い。
【００１７】次に、再度Ａｓイオン７，リンイオン２０
の注入をＳｉ基板１上に行って残りのｎ+ 拡散層形成領
域Ａにドレインとしてのｎ+拡散層８ｂを形成する（図
６参照）。この際、Ａｓイオン注入量は５×１０14cm-2
であり、リンイオン注入量は２×１０14cm-2である。次
に、ソース８ａ、ドレイン８ｂ及び側壁絶縁膜３０を有
するＳｉ基板上の全面に膜厚ｄ4 が２００ÅのＳｉＯ2
膜１２を形成し、その上に２０００Å厚のポリシリコン
層を積層した後、レジストマスク（図示せず）を用いて
エッチングを行いＣＧ１３を形成する（図７参照）。こ
の際、上述したように、図６のサイドウォール スペー
サー１１ａは２０００Å厚のポリシリコン層と同時にエ
ッチングされＦＧ１１ａが形成される。また、このエッ
チング時にサイド ウォールスペーサー１１ｂをＲＩＥ
で除去しても良い。
の注入をＳｉ基板１上に行って残りのｎ+ 拡散層形成領
域Ａにドレインとしてのｎ+拡散層８ｂを形成する（図
６参照）。この際、Ａｓイオン注入量は５×１０14cm-2
であり、リンイオン注入量は２×１０14cm-2である。次
に、ソース８ａ、ドレイン８ｂ及び側壁絶縁膜３０を有
するＳｉ基板上の全面に膜厚ｄ4 が２００ÅのＳｉＯ2
膜１２を形成し、その上に２０００Å厚のポリシリコン
層を積層した後、レジストマスク（図示せず）を用いて
エッチングを行いＣＧ１３を形成する（図７参照）。こ
の際、上述したように、図６のサイドウォール スペー
サー１１ａは２０００Å厚のポリシリコン層と同時にエ
ッチングされＦＧ１１ａが形成される。また、このエッ
チング時にサイド ウォールスペーサー１１ｂをＲＩＥ
で除去しても良い。
【００１８】図２にこの実施例のメモリセルの等価回路
を示す。図２の等価回路において、ソース８ａ、ドレイ
ン８ｂ、ＡＧ４、ＣＧ１３にそれぞれ印加される電圧を
Ｖs , Ｖd ，Ｖag，Ｖcgとして、たとえば、表１のよう
な電圧を印加することにより動作させることができる。
を示す。図２の等価回路において、ソース８ａ、ドレイ
ン８ｂ、ＡＧ４、ＣＧ１３にそれぞれ印加される電圧を
Ｖs , Ｖd ，Ｖag，Ｖcgとして、たとえば、表１のよう
な電圧を印加することにより動作させることができる。
【００１９】
【表１】
【００２０】表１において、書き込み時は、ＣＧ１３に
高電圧を印加してＦＧ１１ａの直下の部分を強い反転状
態にしておき、ＡＧ４にしきい値電圧Ｖth程度の電圧
（２ボルト) を印加すると、ＦＧ１１ａのソース側から
ＦＧ１１ａへホットエレクトロンが注入される。消去時
は、ＦＧ１１ａからドレイン８ｂへのＦ／Ｎトンネル電
流により電子が引き抜かれる。
高電圧を印加してＦＧ１１ａの直下の部分を強い反転状
態にしておき、ＡＧ４にしきい値電圧Ｖth程度の電圧
（２ボルト) を印加すると、ＦＧ１１ａのソース側から
ＦＧ１１ａへホットエレクトロンが注入される。消去時
は、ＦＧ１１ａからドレイン８ｂへのＦ／Ｎトンネル電
流により電子が引き抜かれる。
【００２１】図８にはＡＧ電圧Ｖagの関数として、プロ
グラムされるメモリセルのしきい値電圧Ｖthが描かれて
いる。図９は異なる電圧( Ｖd ) に対するプログラム時
間の関数として、プログラムされるメモリセルのしきい
値シフト( スレッショルドシフト) を示す。図１０は本
発明のメモリセルを複数個配列したメモリセルアレイの
第１の実施例を示す。図１０から、一方向に配列される
一つのメモリセルのソース領域とそれの一方に隣接する
一方のメモリセルのドレイン領域とを連続形成するよう
にメモリセルが配置され( メモリセルＣ１１のソースと
Ｃ１１に隣接するＣ１２のドレインとが接続されてい
る) 、Ｓｉ基板の表面に平行で、これらメモリセルの上
記配列方向とは直交する方向にＡＧが連続して形成さ
れ、ＡＧがそれぞれ接続されている方向と平行にソース
領域／ドレイン領域が接続されていることが分かる。
グラムされるメモリセルのしきい値電圧Ｖthが描かれて
いる。図９は異なる電圧( Ｖd ) に対するプログラム時
間の関数として、プログラムされるメモリセルのしきい
値シフト( スレッショルドシフト) を示す。図１０は本
発明のメモリセルを複数個配列したメモリセルアレイの
第１の実施例を示す。図１０から、一方向に配列される
一つのメモリセルのソース領域とそれの一方に隣接する
一方のメモリセルのドレイン領域とを連続形成するよう
にメモリセルが配置され( メモリセルＣ１１のソースと
Ｃ１１に隣接するＣ１２のドレインとが接続されてい
る) 、Ｓｉ基板の表面に平行で、これらメモリセルの上
記配列方向とは直交する方向にＡＧが連続して形成さ
れ、ＡＧがそれぞれ接続されている方向と平行にソース
領域／ドレイン領域が接続されていることが分かる。
【００２２】図１０に示されるメモリセルＣ１１とＣ１
２の構造の概略を図１１に示す。メモリセルＣ１１とメ
モリセルＣ１２とは、図１１に示すように、メモリセル
Ｃ１１のＡＧ４のＦＧ１１ａが存在しない不純物拡散層
６８側にはメモリセルＣ１２のＡＧ４のＦＧ１１ａがメ
モリセルＣ１１のＡＧ４と不純物拡散層６８を介して隣
接するように配置されている。この不純物拡散層６８は
メモリセルＣ１１に対してはソースとして機能し、メモ
リセルＣ１２に対してはドレインとして機能する。
２の構造の概略を図１１に示す。メモリセルＣ１１とメ
モリセルＣ１２とは、図１１に示すように、メモリセル
Ｃ１１のＡＧ４のＦＧ１１ａが存在しない不純物拡散層
６８側にはメモリセルＣ１２のＡＧ４のＦＧ１１ａがメ
モリセルＣ１１のＡＧ４と不純物拡散層６８を介して隣
接するように配置されている。この不純物拡散層６８は
メモリセルＣ１１に対してはソースとして機能し、メモ
リセルＣ１２に対してはドレインとして機能する。
【００２３】以下、製造方法について説明する。まず、
図１２に示すようにｐ型Ｓｉ基板１上に、レジストパタ
ーン３を用いて第１絶縁膜２、ＡＧ４及びＳｉＯ2 膜５
を形成する（図３と同一工程）。続いて、図１３に示す
ようにレジストパターン３を除去し、マスク６を形成
し、ソース領域にＡｓイオン７を注入する（図４と同一
工程）。
図１２に示すようにｐ型Ｓｉ基板１上に、レジストパタ
ーン３を用いて第１絶縁膜２、ＡＧ４及びＳｉＯ2 膜５
を形成する（図３と同一工程）。続いて、図１３に示す
ようにレジストパターン３を除去し、マスク６を形成
し、ソース領域にＡｓイオン７を注入する（図４と同一
工程）。
【００２４】続いて、図１４に示すようにマスク６を除
去し、全面にＳｉＯ2 膜を積層した後エッチバックをお
こなって側壁絶縁膜３０を形成する（図５と同一工
程）。続いて、図１５に示すように熱酸化で膜厚ｄ2 が
８０ÅのＳｉＯ2 のトンネル膜９、膜厚ｄ13が１５０Å
のＳｉＯ2 膜２ａを形成したのち、図１６に示すように
全面に４０００Å厚のポリシリコン層を積層した後エッ
チバックをおこなってＡＧ４の両側壁にポリシリコンの
サイド ウォール スペーサー１１ａ，１１ｂを形成す
る。このサイドウォールスペーサー１１ａは図１９でＣ
Ｇ１３を形成するときに同時にエッチングされ、セルフ
アラインでＦＧ１１ａとして形成され機能する。
去し、全面にＳｉＯ2 膜を積層した後エッチバックをお
こなって側壁絶縁膜３０を形成する（図５と同一工
程）。続いて、図１５に示すように熱酸化で膜厚ｄ2 が
８０ÅのＳｉＯ2 のトンネル膜９、膜厚ｄ13が１５０Å
のＳｉＯ2 膜２ａを形成したのち、図１６に示すように
全面に４０００Å厚のポリシリコン層を積層した後エッ
チバックをおこなってＡＧ４の両側壁にポリシリコンの
サイド ウォール スペーサー１１ａ，１１ｂを形成す
る。このサイドウォールスペーサー１１ａは図１９でＣ
Ｇ１３を形成するときに同時にエッチングされ、セルフ
アラインでＦＧ１１ａとして形成され機能する。
【００２５】更に図１７に示すようにＡｓイオン７，Ｐ
イオン２０をＳｉ基板１上のドレイン領域に注入する。
この際、図１６で形成されたサイド ウォール スペー
サー１１ａ，１１ｂのうち、不要なサイド ウォール
スペーサー１１ｂを除去しても良い。図１１はサイド
ウォール スペーサー１１ｂを除去した時の実施例であ
る。また、サイド ウォール スペーサー１１ｂの除去
の時期はＡｓやリンのイオン注入の前でも上述したよう
にイオン注入の後でもどちらでも良い。以上の図１５か
ら図１７までの工程は図６と同一工程である。
イオン２０をＳｉ基板１上のドレイン領域に注入する。
この際、図１６で形成されたサイド ウォール スペー
サー１１ａ，１１ｂのうち、不要なサイド ウォール
スペーサー１１ｂを除去しても良い。図１１はサイド
ウォール スペーサー１１ｂを除去した時の実施例であ
る。また、サイド ウォール スペーサー１１ｂの除去
の時期はＡｓやリンのイオン注入の前でも上述したよう
にイオン注入の後でもどちらでも良い。以上の図１５か
ら図１７までの工程は図６と同一工程である。
【００２６】次に、図１８に示すように全面に膜厚ｄ4
が２００ÅのＳｉＯ2 の第２絶縁膜１２を形成したの
ち、図１９に示すように２０００Å厚のポリシリコン層
を積層した後ＣＧ１３をパターン形成する。以上の図１
８から図１９までの工程は図６から図７までの工程と同
一である。このように上記第１の実施例では、図１０に
示すように、一方向（たとえばＸ方向）に相互に隣接す
るメモリセルＣ１１、Ｃ１２で、一つのメモリセルＣ１
２のソースと、隣接するメモリセルＣ１１のドレインと
を連続して形成し、又、同じく一方向（たとえばＸ方
向）に相互に隣接するメモリセルＣ２１、Ｃ２２で、一
つのメモリセルＣ２２のソースと、隣接するメモリセル
Ｃ２１のドレインとを連続して形成し、かつメモリセル
Ｃ１１とメモリセルＣ２１のそれぞれ上記（ソース、ド
レイン）がＹ方向に延びる埋め込み拡散層で接続され、
又、メモリセルＣ１２とメモリセルＣ２２のそれぞれ上
記（ソース、ドレイン）がＹ方向に延びる埋め込み拡散
層で接続された構造のメモリセルアレイを提供できる。
が２００ÅのＳｉＯ2 の第２絶縁膜１２を形成したの
ち、図１９に示すように２０００Å厚のポリシリコン層
を積層した後ＣＧ１３をパターン形成する。以上の図１
８から図１９までの工程は図６から図７までの工程と同
一である。このように上記第１の実施例では、図１０に
示すように、一方向（たとえばＸ方向）に相互に隣接す
るメモリセルＣ１１、Ｃ１２で、一つのメモリセルＣ１
２のソースと、隣接するメモリセルＣ１１のドレインと
を連続して形成し、又、同じく一方向（たとえばＸ方
向）に相互に隣接するメモリセルＣ２１、Ｃ２２で、一
つのメモリセルＣ２２のソースと、隣接するメモリセル
Ｃ２１のドレインとを連続して形成し、かつメモリセル
Ｃ１１とメモリセルＣ２１のそれぞれ上記（ソース、ド
レイン）がＹ方向に延びる埋め込み拡散層で接続され、
又、メモリセルＣ１２とメモリセルＣ２２のそれぞれ上
記（ソース、ドレイン）がＹ方向に延びる埋め込み拡散
層で接続された構造のメモリセルアレイを提供できる。
【００２７】さらに図１０に示すように、ＡＧ１がＹ方
向に配列されたメモリセルＣ１１とメモリセルＣ２１に
接続され、ＡＧ２がＹ方向に配列されたメモリセルＣ１
２とメモリセルＣ２２に接続されている。又、ＣＧ１は
Ｘ方向に配列されたメモリセルＣ１１とメモリセルＣ１
２に接続され、ＣＧ２がＸ方向に配列されたメモリセル
Ｃ２１とメモリセルＣ２２に接続されている。
向に配列されたメモリセルＣ１１とメモリセルＣ２１に
接続され、ＡＧ２がＹ方向に配列されたメモリセルＣ１
２とメモリセルＣ２２に接続されている。又、ＣＧ１は
Ｘ方向に配列されたメモリセルＣ１１とメモリセルＣ１
２に接続され、ＣＧ２がＸ方向に配列されたメモリセル
Ｃ２１とメモリセルＣ２２に接続されている。
【００２８】その結果、第１の実施例ではソース、ドレ
インとして機能する不純物拡散層と金属等の配線層とを
接続するためのコンタクト領域を形成する必要がないの
で、メモリセルアレイの面積を縮小でき、素子の高集積
化を可能にできる。上記第１の実施例では、一つのメモ
リセルＣ１２のソースと、隣接するメモリセルＣ１１の
ドレインとを連接して形成した場合を示したが、第２の
実施例に示すように、一つのメモリセルのソースと、隣
接するメモリセルのソースとを連接して形成したり、一
つのメモリセルのドレインと、隣接するメモリセルのド
レインとを連接して形成することも可能である。
インとして機能する不純物拡散層と金属等の配線層とを
接続するためのコンタクト領域を形成する必要がないの
で、メモリセルアレイの面積を縮小でき、素子の高集積
化を可能にできる。上記第１の実施例では、一つのメモ
リセルＣ１２のソースと、隣接するメモリセルＣ１１の
ドレインとを連接して形成した場合を示したが、第２の
実施例に示すように、一つのメモリセルのソースと、隣
接するメモリセルのソースとを連接して形成したり、一
つのメモリセルのドレインと、隣接するメモリセルのド
レインとを連接して形成することも可能である。
【００２９】図２０は本発明のメモリセルを複数個配列
したメモリセルアレイの第２の実施例を示す。図２０に
おいて、一方向、例えばＸ方向にメモリセルＣ１１，メ
モリセルＣ１２，メモリセルＣ１３，．．．が配列され
ている。メモリセルＣ１２のソース領域とそれに隣接す
るメモリセルＣ１３のソース領域とが連続形成されてお
り、メモリセルＣ１１のドレイン領域とそれに隣接する
メモリセルＣ１２のドレイン領域とが連続形成されてい
る。この際、メモリセルＣ１３はメモリセルＣ１２を介
してメモリセルＣ１１とは反対側に配置されている。Ａ
ＧはＸ方向に直交するＹ方向に接続されている。すなわ
ち、メモリセルＣ１１とメモリセルＣ２１はＡＧ１で接
続され、メモリセルＣ１２とメモリセルＣ２２はＡＧ２
で接続され、メモリセルＣ１３とメモリセルＣ２３はＡ
Ｇ３で接続されている。しかもＡＧ１が接続されている
方向と平行にメモリセルＣ１１とメモリセルＣ２１の各
ソース領域とドレイン領域とが平行に配列されており、
ＡＧ２及びＡＧ３でも同様である。
したメモリセルアレイの第２の実施例を示す。図２０に
おいて、一方向、例えばＸ方向にメモリセルＣ１１，メ
モリセルＣ１２，メモリセルＣ１３，．．．が配列され
ている。メモリセルＣ１２のソース領域とそれに隣接す
るメモリセルＣ１３のソース領域とが連続形成されてお
り、メモリセルＣ１１のドレイン領域とそれに隣接する
メモリセルＣ１２のドレイン領域とが連続形成されてい
る。この際、メモリセルＣ１３はメモリセルＣ１２を介
してメモリセルＣ１１とは反対側に配置されている。Ａ
ＧはＸ方向に直交するＹ方向に接続されている。すなわ
ち、メモリセルＣ１１とメモリセルＣ２１はＡＧ１で接
続され、メモリセルＣ１２とメモリセルＣ２２はＡＧ２
で接続され、メモリセルＣ１３とメモリセルＣ２３はＡ
Ｇ３で接続されている。しかもＡＧ１が接続されている
方向と平行にメモリセルＣ１１とメモリセルＣ２１の各
ソース領域とドレイン領域とが平行に配列されており、
ＡＧ２及びＡＧ３でも同様である。
【００３０】図２１は図２０のメモリセルＣ１２，メモ
リセルＣ１３の配列構造を示す。図２１において、メモ
リセルＣ１２，メモリセルＣ１３は一方向、例えばＸ方
向に配列され、それぞれのＡＧ４の両側壁のうち一方に
ＦＧ１１ａを有する。しかもメモリセルＣ１２，メモリ
セルＣ１３のソース８ａは共有して設けられ、かつＸ方
向に配列されるメモリセルＣ１１，メモリセルＣ１２の
ドレイン８ｂは共有して設けられている。
リセルＣ１３の配列構造を示す。図２１において、メモ
リセルＣ１２，メモリセルＣ１３は一方向、例えばＸ方
向に配列され、それぞれのＡＧ４の両側壁のうち一方に
ＦＧ１１ａを有する。しかもメモリセルＣ１２，メモリ
セルＣ１３のソース８ａは共有して設けられ、かつＸ方
向に配列されるメモリセルＣ１１，メモリセルＣ１２の
ドレイン８ｂは共有して設けられている。
【００３１】以下、製造方法について説明する。まず、
図２２に示すようにｐ型Ｓｉ基板１上に、レジストパタ
ーン３を用いてＳｉＯ2 の第１絶縁膜２、ＡＧ４及びＳ
ｉＯ2 膜５を形成する（図３の時と同一工程である）。
続いて、図２３に示すようにレジストパターン３を除去
し、マスク６を形成し、ソース領域にＡｓイオン７を注
入する。
図２２に示すようにｐ型Ｓｉ基板１上に、レジストパタ
ーン３を用いてＳｉＯ2 の第１絶縁膜２、ＡＧ４及びＳ
ｉＯ2 膜５を形成する（図３の時と同一工程である）。
続いて、図２３に示すようにレジストパターン３を除去
し、マスク６を形成し、ソース領域にＡｓイオン７を注
入する。
【００３２】続いて、図２４に示すようにマスク６を除
去し、全面にＳｉＯ2 膜を積層した後エッチバックをお
こなって側壁絶縁膜３０を形成する（図５と同一工
程）。この際、メモリセルＣ１２，Ｃ１３はソース８ａ
によつて共通接続される。続いて、図２５に示すよう
に、熱酸化で膜厚ｄ2 が８０ÅのＳｉＯ2 のトンネル絶
縁膜９、膜厚ｄ13が１５０ÅのＳｉＯ2 膜２ａを形成し
たのち、図２６に示すように全面に４０００Å厚のポリ
シリコン層を積層した後エッチバックを行ってＡＧ４の
側壁にポリシリコンのサイド ウォール スペーサー１
１ａ，１１ｂを形成し、最終的にＣＧ１３の形成時に最
終的にそのうちのサイド ウォールスペーサー１１ａを
ＦＧとする。この際、もう一つのサイド ウォール ス
ペーサー１１ｂは除去しても良い（図２１参照）。
去し、全面にＳｉＯ2 膜を積層した後エッチバックをお
こなって側壁絶縁膜３０を形成する（図５と同一工
程）。この際、メモリセルＣ１２，Ｃ１３はソース８ａ
によつて共通接続される。続いて、図２５に示すよう
に、熱酸化で膜厚ｄ2 が８０ÅのＳｉＯ2 のトンネル絶
縁膜９、膜厚ｄ13が１５０ÅのＳｉＯ2 膜２ａを形成し
たのち、図２６に示すように全面に４０００Å厚のポリ
シリコン層を積層した後エッチバックを行ってＡＧ４の
側壁にポリシリコンのサイド ウォール スペーサー１
１ａ，１１ｂを形成し、最終的にＣＧ１３の形成時に最
終的にそのうちのサイド ウォールスペーサー１１ａを
ＦＧとする。この際、もう一つのサイド ウォール ス
ペーサー１１ｂは除去しても良い（図２１参照）。
【００３３】続いて、図２７に示すようにマスク３１と
サイド ウォール スペーサー１１ａを用いてドレイン
領域にＡｓイオン７、Ｐイオン２１を注入する。続い
て、図２８に示すように、マスク３１を除去したのち全
面に膜厚ｄ4 が２００ÅのＳｉＯ2 の第２絶縁膜１２を
形成したのち、２０００Å厚のポリシリコン層を積層し
た後ＣＧ１３をパターニングする。この際、サイド ウ
ォール スペーサー１１ａが２０００Å厚のポリシリコ
ン層と同時にエッチングされてＦＧ１１ａが形成され
る。
サイド ウォール スペーサー１１ａを用いてドレイン
領域にＡｓイオン７、Ｐイオン２１を注入する。続い
て、図２８に示すように、マスク３１を除去したのち全
面に膜厚ｄ4 が２００ÅのＳｉＯ2 の第２絶縁膜１２を
形成したのち、２０００Å厚のポリシリコン層を積層し
た後ＣＧ１３をパターニングする。この際、サイド ウ
ォール スペーサー１１ａが２０００Å厚のポリシリコ
ン層と同時にエッチングされてＦＧ１１ａが形成され
る。
【００３４】このような上記第１の実施例及び第２の実
施例で示されるメモリセルアレイを動作させるためには
表２のような電圧をメモリセルＣ１２に印加すれば良
い。
施例で示されるメモリセルアレイを動作させるためには
表２のような電圧をメモリセルＣ１２に印加すれば良
い。
【００３５】
【表２】
【００３６】表２のような電圧を図１０及び図２０で上
述したメモリセルアレイのメモリセルＣ１２に印加すれ
ば、書き込み，消去，読み出しを達成できる。このよう
に上記第１，第２の各実施例では、メモリセルアレイに
コンタクト領域を形成する必要がなく、メモリセルアレ
イの面積を縮小できる。更に、上記第２の実施例では、
以下の（１）（２）のことから上記第１の実施例よりも
メモリセルアレイ面積を縮小できる。
述したメモリセルアレイのメモリセルＣ１２に印加すれ
ば、書き込み，消去，読み出しを達成できる。このよう
に上記第１，第２の各実施例では、メモリセルアレイに
コンタクト領域を形成する必要がなく、メモリセルアレ
イの面積を縮小できる。更に、上記第２の実施例では、
以下の（１）（２）のことから上記第１の実施例よりも
メモリセルアレイ面積を縮小できる。
【００３７】（１）上記第２の実施例では、例えば図２
１に示すように、ＡＧ４−ＡＧ４間のソース領域８ａ上
にサイド ウォール スペーサー１１ｂを形成する必要
がないため、ＡＧ４−ＡＧ４間の幅を狭くすることがで
きる。 （２）また、ソース領域８ａを形成するためのＡｓイオ
ン７の注入において（図１３、図２３参照）、少なくと
もＦＧ形成予定領域をレジストマスク６で覆うが、第１
の実施例では図１３に示すように、ソース領域形成のた
めのイオン７の注入領域がレジストマスク６で定義され
ているため、マスク合わせ余裕を必要とするが、第２の
実施例では、ＡＧ４−ＡＧ４間のソース領域８ａ上には
ＦＧ１１ａが存在しない（図２８参照）ため、図２３に
示すように、ＡＧ４をマスクとしてイオン７の注入を行
うことができ、そのため上述のマスク合わせ余裕をとる
必要がなくなり、ＡＧ４−ＡＧ４間の幅を狭くできる。
１に示すように、ＡＧ４−ＡＧ４間のソース領域８ａ上
にサイド ウォール スペーサー１１ｂを形成する必要
がないため、ＡＧ４−ＡＧ４間の幅を狭くすることがで
きる。 （２）また、ソース領域８ａを形成するためのＡｓイオ
ン７の注入において（図１３、図２３参照）、少なくと
もＦＧ形成予定領域をレジストマスク６で覆うが、第１
の実施例では図１３に示すように、ソース領域形成のた
めのイオン７の注入領域がレジストマスク６で定義され
ているため、マスク合わせ余裕を必要とするが、第２の
実施例では、ＡＧ４−ＡＧ４間のソース領域８ａ上には
ＦＧ１１ａが存在しない（図２８参照）ため、図２３に
示すように、ＡＧ４をマスクとしてイオン７の注入を行
うことができ、そのため上述のマスク合わせ余裕をとる
必要がなくなり、ＡＧ４−ＡＧ４間の幅を狭くできる。
【００３８】図１０、図２０において、読み出し時に
は、メモリセルＣ１２のＡＧ２，ＢＬ１に電圧を印加す
ると、メモリセルＣ２２のＡＧ，ドレインにも電圧が印
加されるため、メモリセルＣ２２のＡＧトランジスタも
オン状態となり、もし、メモリセルＣ２２が過剰消去
（オーバー・イレーズ：ＯＶＥＲ ＥＲＡＳＥ）の状態
であると、図１０ではＢＬ１−ＢＬ２の間でリークを生
じるおそれがあり、図２０ではＢＬ１−Ｓ２の間でリー
クを生じるおそれがある。
は、メモリセルＣ１２のＡＧ２，ＢＬ１に電圧を印加す
ると、メモリセルＣ２２のＡＧ，ドレインにも電圧が印
加されるため、メモリセルＣ２２のＡＧトランジスタも
オン状態となり、もし、メモリセルＣ２２が過剰消去
（オーバー・イレーズ：ＯＶＥＲ ＥＲＡＳＥ）の状態
であると、図１０ではＢＬ１−ＢＬ２の間でリークを生
じるおそれがあり、図２０ではＢＬ１−Ｓ２の間でリー
クを生じるおそれがある。
【００３９】このような問題を解決するために、図２
９、図３０に示すように、ＡＧ線（ＡＧライン）とドレ
イン線（ドレインライン）とを直交させたり、ＡＧ線
（ＡＧライン）とソース線（ソースライン）とを直交さ
せたりする構成とし、読み出しを行うメモリセル以外の
メモリセルのＡＧとドレイン（又はソース）とに同時に
電圧が印加されないようにしてリークをる防止すること
ができるこの発明の第３，第４実施例を以下に提供す
る。
９、図３０に示すように、ＡＧ線（ＡＧライン）とドレ
イン線（ドレインライン）とを直交させたり、ＡＧ線
（ＡＧライン）とソース線（ソースライン）とを直交さ
せたりする構成とし、読み出しを行うメモリセル以外の
メモリセルのＡＧとドレイン（又はソース）とに同時に
電圧が印加されないようにしてリークをる防止すること
ができるこの発明の第３，第４実施例を以下に提供す
る。
【００４０】図２９はドレイン線とＡＧ線とを直交させ
たこの発明の第３の実施例を示す。図３０はソース線と
ＡＧ線とを直交させたこの発明の第４の実施例を示す。
図３９はドレイン側コンタクトを備えたこの発明の第３
の実施例のメモリセルアレイを示す。図３９から、ＡＧ
線４はＳｉ基板１の表面に平行にドレイン線９３に直交
していることが分かる。
たこの発明の第３の実施例を示す。図３０はソース線と
ＡＧ線とを直交させたこの発明の第４の実施例を示す。
図３９はドレイン側コンタクトを備えたこの発明の第３
の実施例のメモリセルアレイを示す。図３９から、ＡＧ
線４はＳｉ基板１の表面に平行にドレイン線９３に直交
していることが分かる。
【００４１】図４８はソース側コンタクトを備えたこの
発明の第４の実施例のメモリセルアレイを示す。図４８
から、ＡＧ線４はＳｉ基板１の表面に平行にソース線３
１に直交していることが分かる。ＦＧ１１ａはＡＧ４の
両側壁の一方にサイド ウォール スペーサーとして備
わっている。このＦＧ１１ａはドレイン８ｂの側にだけ
設けられており、ＡＧ４の両側壁の他方のソース８ａの
側にはサイド ウォール スペーサーは設けられていな
い。
発明の第４の実施例のメモリセルアレイを示す。図４８
から、ＡＧ線４はＳｉ基板１の表面に平行にソース線３
１に直交していることが分かる。ＦＧ１１ａはＡＧ４の
両側壁の一方にサイド ウォール スペーサーとして備
わっている。このＦＧ１１ａはドレイン８ｂの側にだけ
設けられており、ＡＧ４の両側壁の他方のソース８ａの
側にはサイド ウォール スペーサーは設けられていな
い。
【００４２】なお、ソース８ａの側にもサイド ウォー
ル スペーサー１１ｂを残しておいても良い。この実施
例は図５７に示されている。図５７はソース８ａとソー
ス線３１を接続するためのコンタクトパッドとしてＡＧ
４の両側壁の他方のソース８ａの側にサイド ウォール
スペーサー１１ｂが使用されているこの発明の第５の
実施例を示す。
ル スペーサー１１ｂを残しておいても良い。この実施
例は図５７に示されている。図５７はソース８ａとソー
ス線３１を接続するためのコンタクトパッドとしてＡＧ
４の両側壁の他方のソース８ａの側にサイド ウォール
スペーサー１１ｂが使用されているこの発明の第５の
実施例を示す。
【００４３】以下製造方法について説明する。まず、最
初にこの発明の第３の実施例の製造方法について図３１
〜図３９を用いて説明する。図３１〜図３７までは図２
２〜図２８と同じ工程である。なお、この第３の実施例
において、図２１のように、サイド ウォール スペー
サー１１ｂは、勿論、除去しておいても良い。
初にこの発明の第３の実施例の製造方法について図３１
〜図３９を用いて説明する。図３１〜図３７までは図２
２〜図２８と同じ工程である。なお、この第３の実施例
において、図２１のように、サイド ウォール スペー
サー１１ｂは、勿論、除去しておいても良い。
【００４４】図３７において、ＣＧ１３がパターン形成
される。続いて、ドレイン領域８ｂ上のＣＧ１３及びＳ
ｉＯ2 膜１２をマスク８９を用いて除去し、ドレイン側
コンタクト９１が形成される（図３８参照）。次に、図
３９に示すように、１５００Å厚のＮＳＧ膜及び５００
０Å厚のＢＰＳＧ膜を順次積層して層間絶縁膜３４を形
成する。続いて、マスク（図示せず）を用いてドレイン
領域８ｂ上の層間絶縁膜３４をＳｉ基板１が露出するま
で除去する。その結果、開口９２が形成され、続いてド
レイン線９３が形成される（図３９参照）。
される。続いて、ドレイン領域８ｂ上のＣＧ１３及びＳ
ｉＯ2 膜１２をマスク８９を用いて除去し、ドレイン側
コンタクト９１が形成される（図３８参照）。次に、図
３９に示すように、１５００Å厚のＮＳＧ膜及び５００
０Å厚のＢＰＳＧ膜を順次積層して層間絶縁膜３４を形
成する。続いて、マスク（図示せず）を用いてドレイン
領域８ｂ上の層間絶縁膜３４をＳｉ基板１が露出するま
で除去する。その結果、開口９２が形成され、続いてド
レイン線９３が形成される（図３９参照）。
【００４５】このように本実施例では、ＡＧ線４はＳｉ
基板１の表面に平行にドレイン線９３に直交（図２９参
照）したメモリセルアレイを提供できる。
基板１の表面に平行にドレイン線９３に直交（図２９参
照）したメモリセルアレイを提供できる。
【００４６】
【表３】
【００４７】
【表４】
【００４８】上記表４は、書き込み時、消去時及び読み
出し時の特性を示す。表４において、書き込み時には、
メモリセルＣ２２のドレイン（Ｄ２）８ｂを２ボルト
に、メモリセルＣ２２のＡＧ２を５ボルトに、メモリセ
ルＣ２２のＣＧ２を５ボルトにそれぞれ設定する。その
結果、バーチャル グラウンド（ＶＩＲＴＵＡＬ ＧＲ
ＯＵＮＤ）のメモリセルにて発生した問題点、すなわ
ち、メモリセルが過剰消去の状態にあると、ＢＬ間でリ
ークを生じるという不都合を回避できる。
出し時の特性を示す。表４において、書き込み時には、
メモリセルＣ２２のドレイン（Ｄ２）８ｂを２ボルト
に、メモリセルＣ２２のＡＧ２を５ボルトに、メモリセ
ルＣ２２のＣＧ２を５ボルトにそれぞれ設定する。その
結果、バーチャル グラウンド（ＶＩＲＴＵＡＬ ＧＲ
ＯＵＮＤ）のメモリセルにて発生した問題点、すなわ
ち、メモリセルが過剰消去の状態にあると、ＢＬ間でリ
ークを生じるという不都合を回避できる。
【００４９】次に、この発明の第４の実施例の製造方法
について図４０〜図４８を用いて説明する。図４０〜図
４６までは図２２〜図２８（図３１〜図３７）と同じ工
程である。図４６において、ＣＧ１３がパターン形成さ
れる。続いて、ソース領域８ａ上のＣＧ１３、ＳｉＯ2
膜１２及びサイド ウォール スペーサー１１ｂを除去
してソース側コンタクト領域３３を形成する（図４７参
照）。この際、符号９１はソース領域８ａ上のＣＧ１
３、ＳｉＯ2 膜１２を除去して形成されたＣＧ１３の開
孔９１である。
について図４０〜図４８を用いて説明する。図４０〜図
４６までは図２２〜図２８（図３１〜図３７）と同じ工
程である。図４６において、ＣＧ１３がパターン形成さ
れる。続いて、ソース領域８ａ上のＣＧ１３、ＳｉＯ2
膜１２及びサイド ウォール スペーサー１１ｂを除去
してソース側コンタクト領域３３を形成する（図４７参
照）。この際、符号９１はソース領域８ａ上のＣＧ１
３、ＳｉＯ2 膜１２を除去して形成されたＣＧ１３の開
孔９１である。
【００５０】次に、図４８に示すように、１５００Å厚
のＮＳＧ膜及び５０００Å厚のＢＰＳＧ膜を順次積層し
て層間絶縁膜３４を形成する。続いて、マスク（図示せ
ず）を用いてソース領域８ａ上の層間絶縁膜３４をＳｉ
基板１が露出するまで除去する。その結果、開口が形成
され、続いてソース線３１が形成される（図４８参
照）。図４８において、符号１００はソースコンタクト
を示す。
のＮＳＧ膜及び５０００Å厚のＢＰＳＧ膜を順次積層し
て層間絶縁膜３４を形成する。続いて、マスク（図示せ
ず）を用いてソース領域８ａ上の層間絶縁膜３４をＳｉ
基板１が露出するまで除去する。その結果、開口が形成
され、続いてソース線３１が形成される（図４８参
照）。図４８において、符号１００はソースコンタクト
を示す。
【００５１】このように、ＡＧ（第１電極）４の側壁に
ポリシリコンのサイド ウォールスペーサー１１ａを備
えたメモリセルからなるメモリセルアレイを形成でき
る。図３０から、ＡＧ線（ＡＧ１，ＡＧ２，ＡＧ３）は
Ｓｉ基板の表面に平行にソース線（Ｓ１，Ｓ２，Ｓ３）
に直交していることが分かる。表３は、書き込み時、消
去時及び読み出し時の特性を示す。
ポリシリコンのサイド ウォールスペーサー１１ａを備
えたメモリセルからなるメモリセルアレイを形成でき
る。図３０から、ＡＧ線（ＡＧ１，ＡＧ２，ＡＧ３）は
Ｓｉ基板の表面に平行にソース線（Ｓ１，Ｓ２，Ｓ３）
に直交していることが分かる。表３は、書き込み時、消
去時及び読み出し時の特性を示す。
【００５２】表３において、書き込み時には、メモリセ
ルＣ２２のドレイン（Ｄ１）８ｂを２ボルトに、メモリ
セルＣ２２のＡＧ２を５ボルトに、メモリセルＣ２２の
ＣＧ２を５ボルトに、メモリセルＣ１１，Ｃ１２，Ｃ１
３のソース（Ｓ１）８ａを２ボルトに、メモリセルＣ３
１，Ｃ３２，Ｃ３３のソース（Ｓ３）８ａを２ボルトに
それぞれ設定すれば良い。
ルＣ２２のドレイン（Ｄ１）８ｂを２ボルトに、メモリ
セルＣ２２のＡＧ２を５ボルトに、メモリセルＣ２２の
ＣＧ２を５ボルトに、メモリセルＣ１１，Ｃ１２，Ｃ１
３のソース（Ｓ１）８ａを２ボルトに、メモリセルＣ３
１，Ｃ３２，Ｃ３３のソース（Ｓ３）８ａを２ボルトに
それぞれ設定すれば良い。
【００５３】最後に、この発明の第５の実施例の製造方
法について図４９〜図５７を用いて説明する。図４９〜
図５２までは図２２〜図２５（図４０〜図４３）と同じ
工程である。図５３において、４０００Å厚のポリシリ
コン層９１を積層する。続いて、エッチバックを行って
ＡＧ４の両側壁にポリシリコンのサイド ウォール ス
ペーサー１１ａ，１１ｂを形成する（図５４参照）。
法について図４９〜図５７を用いて説明する。図４９〜
図５２までは図２２〜図２５（図４０〜図４３）と同じ
工程である。図５３において、４０００Å厚のポリシリ
コン層９１を積層する。続いて、エッチバックを行って
ＡＧ４の両側壁にポリシリコンのサイド ウォール ス
ペーサー１１ａ，１１ｂを形成する（図５４参照）。
【００５４】この際、ＡＧ４−ＡＧ４間の間隔Ｒが８０
００Å以下であれば、ＡＧ４−ＡＧ４間のソース領域８
ａ上のサイド ウォール スペーサー１１ｂは相互に接
して配置され、これによりソース領域８ａ上のＡＧ４−
ＡＧ４間がポリシリコンで埋め込まれることになる。そ
のため、以後に形成されるソース線３１に直接接続する
パッド状のサイド ウォール スペーサー１１ｂが形成
される。なお、このサイド ウォール スペーサー１１
ｂは相互に接して配置されなくても良く、離れて存在し
ても良い。間隔Ｒが８０００Å以上であれば、ＡＧ４−
ＡＧ４間のソース領域８ａ上のサイド ウォール スペ
ーサー１１ｂは相互に離れて配置される。
００Å以下であれば、ＡＧ４−ＡＧ４間のソース領域８
ａ上のサイド ウォール スペーサー１１ｂは相互に接
して配置され、これによりソース領域８ａ上のＡＧ４−
ＡＧ４間がポリシリコンで埋め込まれることになる。そ
のため、以後に形成されるソース線３１に直接接続する
パッド状のサイド ウォール スペーサー１１ｂが形成
される。なお、このサイド ウォール スペーサー１１
ｂは相互に接して配置されなくても良く、離れて存在し
ても良い。間隔Ｒが８０００Å以上であれば、ＡＧ４−
ＡＧ４間のソース領域８ａ上のサイド ウォール スペ
ーサー１１ｂは相互に離れて配置される。
【００５５】次に、Ａｓイオン７，Ｐイオン２０をマス
ク８３を用いてドレイン形成領域Ｋに注入する（図５５
参照）。マスク８３を除去した後２００Å厚のＳｉＯ2
膜１２及び２０００Å厚のポリシリコン層１３を順次積
層する（図５６参照）。続いて、マスク（図示せず）を
用いてソース８ａ上のポリシリコン層１３、ＳｉＯ2 膜
１２を除去し、ＣＧ１３の開孔９１を形成し（図５７参
照）、さらに図５７に示すように、１５００Å厚のＮＳ
Ｇ膜及び５０００Å厚のＢＰＳＧ膜を順次積層して層間
絶縁膜３４を形成した後マスク（図示せず）を用いてソ
ース領域８ａ上の層間絶縁膜３４を除去し、その結果、
開口８１を形成する。最後に、開口８１を含む層間絶縁
膜３４上にソース線３１を形成する（図５７参照）。さ
らに、開口８１を形成する際に、サイド ウォール ス
ペーサー１１ｂの存在により開口部の深さを浅くでき
る。
ク８３を用いてドレイン形成領域Ｋに注入する（図５５
参照）。マスク８３を除去した後２００Å厚のＳｉＯ2
膜１２及び２０００Å厚のポリシリコン層１３を順次積
層する（図５６参照）。続いて、マスク（図示せず）を
用いてソース８ａ上のポリシリコン層１３、ＳｉＯ2 膜
１２を除去し、ＣＧ１３の開孔９１を形成し（図５７参
照）、さらに図５７に示すように、１５００Å厚のＮＳ
Ｇ膜及び５０００Å厚のＢＰＳＧ膜を順次積層して層間
絶縁膜３４を形成した後マスク（図示せず）を用いてソ
ース領域８ａ上の層間絶縁膜３４を除去し、その結果、
開口８１を形成する。最後に、開口８１を含む層間絶縁
膜３４上にソース線３１を形成する（図５７参照）。さ
らに、開口８１を形成する際に、サイド ウォール ス
ペーサー１１ｂの存在により開口部の深さを浅くでき
る。
【００５６】この実施例でも、ＡＧ線４はＳｉ基板１の
表面に平行にソース線３１に直交したメモリセルアレイ
を提供できる。図５９はこの発明の第３，第４及び第５
の実施例を示す。図５９から、ＡＧ線４と、ＣＧ１３の
開孔９１内に形成されるソース線３１（又はドレイン線
９３）が平面的に直交しいることが分かる。
表面に平行にソース線３１に直交したメモリセルアレイ
を提供できる。図５９はこの発明の第３，第４及び第５
の実施例を示す。図５９から、ＡＧ線４と、ＣＧ１３の
開孔９１内に形成されるソース線３１（又はドレイン線
９３）が平面的に直交しいることが分かる。
【００５７】上記第３の実施例では、ドレイン領域８ｂ
上に開口９２が形成されている（図３９参照）。また、
第４及び第５の各実施例では、それぞれ開口３３，開口
８１がソース領域８ａ上に形成されている（図４７，図
５７参照）。図４８、図５７に示すように、ソース線３
１がソース側コンタクト１００を介してソース領域８ａ
に接続されている。
上に開口９２が形成されている（図３９参照）。また、
第４及び第５の各実施例では、それぞれ開口３３，開口
８１がソース領域８ａ上に形成されている（図４７，図
５７参照）。図４８、図５７に示すように、ソース線３
１がソース側コンタクト１００を介してソース領域８ａ
に接続されている。
【００５８】図５８はこの発明の第４及び第５の各実施
例を示す。図５８からＣＧ１３が少なくともＦＧ１１ａ
及びドレイン領域８ｂを覆うようにパターン形成されて
いることが分かる。図５８において、ＣＧ１３の存在す
る領域は点線で囲まれる領域の内側の領域である。そし
て、コンタクト１０２を介してＣＧライン１０１と接続
し、電位が供給される。又、ソース線３１がソース領域
８ａ上でソース側コンタクト１００を介してソース領域
８ａに接続されていることが分かる。
例を示す。図５８からＣＧ１３が少なくともＦＧ１１ａ
及びドレイン領域８ｂを覆うようにパターン形成されて
いることが分かる。図５８において、ＣＧ１３の存在す
る領域は点線で囲まれる領域の内側の領域である。そし
て、コンタクト１０２を介してＣＧライン１０１と接続
し、電位が供給される。又、ソース線３１がソース領域
８ａ上でソース側コンタクト１００を介してソース領域
８ａに接続されていることが分かる。
【００５９】なお、図５８、図５９において、符号１３
３は活性領域を示す。
３は活性領域を示す。
【００６０】
【発明の効果】以上のようにこの発明によれば、第１電
極（補助ゲート）の側壁に側壁ポリシリコン電極をフロ
ーティングゲートとして用いた、ソース側注入型フラッ
シュＥＥＰＲＯＭを提供できるものである。これにより
書き込み効率を向上でき、５ボルト以下の単一供給電圧
で、かつ１μｓの速さで書き込みを行うことができ、し
かも単一のパワーソースで満たされた不揮発性メモリを
得ることができる。
極（補助ゲート）の側壁に側壁ポリシリコン電極をフロ
ーティングゲートとして用いた、ソース側注入型フラッ
シュＥＥＰＲＯＭを提供できるものである。これにより
書き込み効率を向上でき、５ボルト以下の単一供給電圧
で、かつ１μｓの速さで書き込みを行うことができ、し
かも単一のパワーソースで満たされた不揮発性メモリを
得ることができる。
【００６１】また、メモリセルの面積の縮小を図ること
ができる。更に、１０μＡ程度の低いプログラム電流の
高電圧発生回路の作成が容易に実現できる。
ができる。更に、１０μＡ程度の低いプログラム電流の
高電圧発生回路の作成が容易に実現できる。
【図１】この発明によるメモリセルを示す構成説明図で
ある。
ある。
【図２】上記メモリセルの等価回路図である。
【図３】上記メモリセルの製造方法の第１ステップを示
す構成説明図である。
す構成説明図である。
【図４】上記メモリセルの製造方法の第２ステップを示
す構成説明図である。
す構成説明図である。
【図５】上記メモリセルの製造方法の第３ステップを示
す構成説明図である。
す構成説明図である。
【図６】上記メモリセルの製造方法の第４ステップを示
す構成説明図である。
す構成説明図である。
【図７】上記メモリセルの製造方法の第５ステップを示
す構成説明図である。
す構成説明図である。
【図８】上記メモリセルのプログラム及び消去における
ＡＧ電圧Ｖagと、しきい値電圧Ｖthとの間の関係を示す
特性図である。
ＡＧ電圧Ｖagと、しきい値電圧Ｖthとの間の関係を示す
特性図である。
【図９】上記メモリセルのプログラムにおけるしきい値
電圧Ｖthと、プログラム時間との間の関係を異なる電圧
( Ｖd ) に対応させて示す特性図である。
電圧Ｖthと、プログラム時間との間の関係を異なる電圧
( Ｖd ) に対応させて示す特性図である。
【図１０】この発明の第１実施例における隣接するメモ
リセル間でドレイン、ソースを共有するメモリセルアレ
イを示す等価回路図である。
リセル間でドレイン、ソースを共有するメモリセルアレ
イを示す等価回路図である。
【図１１】上記第１実施例における隣接するメモリセル
間でドレイン、ソースを共有するメモリセルアレイを示
す構成説明図である。
間でドレイン、ソースを共有するメモリセルアレイを示
す構成説明図である。
【図１２】上記第１実施例におけるメモリセルアレイの
製造方法の第１ステップを示す構成説明図である。
製造方法の第１ステップを示す構成説明図である。
【図１３】上記第１実施例におけるメモリセルアレイの
製造方法の第２ステップを示す構成説明図である。
製造方法の第２ステップを示す構成説明図である。
【図１４】上記第１実施例におけるメモリセルアレイの
製造方法の第３ステップを示す構成説明図である。
製造方法の第３ステップを示す構成説明図である。
【図１５】上記第１実施例におけるメモリセルアレイの
製造方法の第４ステップを示す構成説明図である。
製造方法の第４ステップを示す構成説明図である。
【図１６】上記第１実施例におけるメモリセルアレイの
製造方法の第５ステップを示す構成説明図である。
製造方法の第５ステップを示す構成説明図である。
【図１７】上記第１実施例におけるメモリセルアレイの
製造方法の第６ステップを示す構成説明図である。
製造方法の第６ステップを示す構成説明図である。
【図１８】上記第１実施例におけるメモリセルアレイの
製造方法の第７ステップを示す構成説明図である。
製造方法の第７ステップを示す構成説明図である。
【図１９】上記第１実施例におけるメモリセルアレイの
製造方法の第８ステップを示す構成説明図である。
製造方法の第８ステップを示す構成説明図である。
【図２０】この発明の第２実施例における隣接するメモ
リセル間でドレイン−ドレイン、ソース−ソースを共有
するメモリセルアレイを示す等価回路図である。
リセル間でドレイン−ドレイン、ソース−ソースを共有
するメモリセルアレイを示す等価回路図である。
【図２１】上記第２実施例における隣接するメモリセル
間でドレイン−ドレイン、ソース−ソースを共有するメ
モリセルアレイを示す構成説明図である。
間でドレイン−ドレイン、ソース−ソースを共有するメ
モリセルアレイを示す構成説明図である。
【図２２】上記第２実施例におけるメモリセルアレイの
製造方法の第１ステップを示す構成説明図である。
製造方法の第１ステップを示す構成説明図である。
【図２３】上記第２実施例におけるメモリセルアレイの
製造方法の第２ステップを示す構成説明図である。
製造方法の第２ステップを示す構成説明図である。
【図２４】上記第２実施例におけるメモリセルアレイの
製造方法の第３ステップを示す構成説明図である。
製造方法の第３ステップを示す構成説明図である。
【図２５】上記第２実施例におけるメモリセルアレイの
製造方法の第４ステップを示す構成説明図である。
製造方法の第４ステップを示す構成説明図である。
【図２６】上記第２実施例におけるメモリセルアレイの
製造方法の第５ステップを示す構成説明図である。
製造方法の第５ステップを示す構成説明図である。
【図２７】上記第２実施例におけるメモリセルアレイの
製造方法の第６ステップを示す構成説明図である。
製造方法の第６ステップを示す構成説明図である。
【図２８】上記第２実施例におけるメモリセルアレイの
製造方法の第７ステップを示す構成説明図である。
製造方法の第７ステップを示す構成説明図である。
【図２９】この発明の第３実施例におけるドレイン線と
ＡＧ線とを直交させたメモリセルアレイを示す等価回路
図である。
ＡＧ線とを直交させたメモリセルアレイを示す等価回路
図である。
【図３０】この発明の第４、第５実施例におけるソース
線とＡＧ線とを直交させたメモリセルアレイを示す等価
回路図である。
線とＡＧ線とを直交させたメモリセルアレイを示す等価
回路図である。
【図３１】上記第３実施例におけるメモリセルアレイの
製造方法の第１ステップを示す構成説明図である。
製造方法の第１ステップを示す構成説明図である。
【図３２】上記第３実施例におけるメモリセルアレイの
製造方法の第２ステップを示す構成説明図である。
製造方法の第２ステップを示す構成説明図である。
【図３３】上記第３実施例におけるメモリセルアレイの
製造方法の第３ステップを示す構成説明図である。
製造方法の第３ステップを示す構成説明図である。
【図３４】上記第３実施例におけるメモリセルアレイの
製造方法の第４ステップを示す構成説明図である。
製造方法の第４ステップを示す構成説明図である。
【図３５】上記第３実施例におけるメモリセルアレイの
製造方法の第５ステップを示す構成説明図である。
製造方法の第５ステップを示す構成説明図である。
【図３６】上記第３実施例におけるメモリセルアレイの
製造方法の第６ステップを示す構成説明図である。
製造方法の第６ステップを示す構成説明図である。
【図３７】上記第３実施例におけるメモリセルアレイの
製造方法の第７ステップを示す構成説明図である。
製造方法の第７ステップを示す構成説明図である。
【図３８】上記第３実施例におけるメモリセルアレイの
製造方法の第８ステップを示す構成説明図である。
製造方法の第８ステップを示す構成説明図である。
【図３９】上記第３実施例におけるメモリセルアレイの
製造方法の第９ステップを示す構成説明図である。
製造方法の第９ステップを示す構成説明図である。
【図４０】上記第４実施例におけるメモリセルアレイの
製造方法の第１ステップを示す構成説明図である。
製造方法の第１ステップを示す構成説明図である。
【図４１】上記第４実施例におけるメモリセルアレイの
製造方法の第２ステップを示す構成説明図である。
製造方法の第２ステップを示す構成説明図である。
【図４２】上記第４実施例におけるメモリセルアレイの
製造方法の第３ステップを示す構成説明図である。
製造方法の第３ステップを示す構成説明図である。
【図４３】上記第４実施例におけるメモリセルアレイの
製造方法の第４ステップを示す構成説明図である。
製造方法の第４ステップを示す構成説明図である。
【図４４】上記第４実施例におけるメモリセルアレイの
製造方法の第５ステップを示す構成説明図である。
製造方法の第５ステップを示す構成説明図である。
【図４５】上記第４実施例におけるメモリセルアレイの
製造方法の第６ステップを示す構成説明図である。
製造方法の第６ステップを示す構成説明図である。
【図４６】上記第４実施例におけるメモリセルアレイの
製造方法の第７ステップを示す構成説明図である。
製造方法の第７ステップを示す構成説明図である。
【図４７】上記第４実施例におけるメモリセルアレイの
製造方法の第８ステップを示す構成説明図である。
製造方法の第８ステップを示す構成説明図である。
【図４８】上記第４実施例におけるメモリセルアレイの
製造方法の第９ステップを示す構成説明図である。
製造方法の第９ステップを示す構成説明図である。
【図４９】上記第５実施例におけるソースとソース線を
接続するためのコンタクトパッドとしてＡＧの両側壁の
他方のソースの側にサイド ウォール スペーサーが使
用されているメモリセルアレイの製造方法の第１ステッ
プを示す構成説明図である。
接続するためのコンタクトパッドとしてＡＧの両側壁の
他方のソースの側にサイド ウォール スペーサーが使
用されているメモリセルアレイの製造方法の第１ステッ
プを示す構成説明図である。
【図５０】上記第５実施例におけるメモリセルアレイの
製造方法の第２ステップを示す構成説明図である。
製造方法の第２ステップを示す構成説明図である。
【図５１】上記第５実施例におけるメモリセルアレイの
製造方法の第３ステップを示す構成説明図である。
製造方法の第３ステップを示す構成説明図である。
【図５２】上記第５実施例におけるメモリセルアレイの
製造方法の第４ステップを示す構成説明図である。
製造方法の第４ステップを示す構成説明図である。
【図５３】上記第５実施例におけるメモリセルアレイの
製造方法の第５ステップを示す構成説明図である。
製造方法の第５ステップを示す構成説明図である。
【図５４】上記第５実施例におけるメモリセルアレイの
製造方法の第６ステップを示す構成説明図である。
製造方法の第６ステップを示す構成説明図である。
【図５５】上記第５実施例におけるメモリセルアレイの
製造方法の第７ステップを示す構成説明図である。
製造方法の第７ステップを示す構成説明図である。
【図５６】上記第５実施例におけるメモリセルアレイの
製造方法の第８ステップを示す構成説明図である。
製造方法の第８ステップを示す構成説明図である。
【図５７】上記第５実施例におけるメモリセルアレイの
製造方法の第９ステップを示す構成説明図である。
製造方法の第９ステップを示す構成説明図である。
【図５８】上記第４，第５各実施例におけるメモリセル
アレイを示す構成説明図である。
アレイを示す構成説明図である。
【図５９】上記第３，第４及び第５各実施例におけるメ
モリセルアレイを示す構成説明図である。
モリセルアレイを示す構成説明図である。
１ Ｓｉ基板 ２ ゲート酸化膜（第１絶縁膜） ４ 補助ゲート（第１電極） ８ａ ソース（第１不純物拡散層） ８ｂ ドレイン（第２不純物拡散層） ９ トンネル絶縁膜 １１ａ フローティングゲート １２ 第２絶縁膜 １３ 制御ゲート（第２電極）
Claims (17)
- 【請求項１】 第１，第２の不純物拡散層を有する半導
体基板と、 これら第１，第２の不純物拡散層間で、かつ第１の不純
物拡散層側の半導体基板上に配設される第１絶縁膜と、 第１，第２の不純物拡散層間で、かつ第１の不純物拡散
層とは反対側に位置する第２の不純物拡散層の領域まで
延設されたトンネル絶縁膜とを有し、 第１絶縁膜上に形成される第１電極と、 トンネル絶縁膜上に形成され、かつ第１電極の側壁に絶
縁膜を介して形成されるフローティングゲートと、 第２絶縁膜を介して少なくともフローティングゲート上
に配設され、それによってフローティングゲートの電位
を制御しうる第２電極とからなるメモリセルを備え、 第１電極下に形成され第１電極によって制御される反転
層からチャネルホットエレクトロンがフローティングゲ
ートへ注入されることを可能とする不揮発性メモリ。 - 【請求項２】 フローティングゲートがトンネル絶縁膜
を介して第２の不純物拡散層と一部重なり合って形成さ
れている請求項１による不揮発性メモリ。 - 【請求項３】 フローティングゲートが第１電極の側壁
にセルフアラインで形成されている請求項１による不揮
発性メモリ。 - 【請求項４】 第１，第２の不純物拡散層を有する半導
体基板と、 これら第１，第２の不純物拡散層間で、かつ第１の不純
物拡散層側の半導体基板上に配設される第１絶縁膜と、 第１，第２の不純物拡散層間で、かつ第１の不純物拡散
層とは反対側に位置する第２の不純物拡散層の領域まで
延設されたトンネル絶縁膜とを有し、 第１絶縁膜上に形成される第１電極と、 トンネル絶縁膜上に形成され、かつ第１電極の側壁に絶
縁膜を介して形成されるフローティングゲートと、 第２絶縁膜を介して少なくともフローティングゲート上
に配設され、それによってフローティングゲートの電位
を制御しうる第２電極とからなるメモリセルを備え、 上記メモリセルが複数個一方向に連設され、かつ１つの
メモリセルの第１の不純物拡散層とこの１つのメモリセ
ルの一方に隣接する一方のメモリセルの第２の不純物拡
散層とが連続して形成されてなる不揮発性メモリ。 - 【請求項５】 複数個一方向に連設されたメモリセル
が、半導体基板表面に平行で、かつ上記一方向と直交す
る他方向に配設され、しかも上記他方向に沿って隣接す
るメモリセルの各不純物拡散層同志が、拡散層によって
接続されている請求項４による不揮発性メモリ。 - 【請求項６】 フローティングゲートが第１電極の側壁
にセルフアラインで同時形成されている請求項４による
不揮発性メモリ。 - 【請求項７】 １つのメモリセルの第２電極が、１つの
メモリセルの第２不純物拡散層からフローティングゲー
ト、第１電極、並びに第１の不純物拡散層に至る領域
上、さらにこの１つのメモリセルの一方に隣接する一方
のメモリセルの第２の不純物拡散層からフローティング
ゲート、第１電極、並びに第１の不純物拡散層に至る領
域上まで第２絶縁膜を介して延設されている請求項４に
よる不揮発性メモリ。 - 【請求項８】 相互に隣接するメモリセルのうち１つの
メモリセルの第１電極と一方のメモリセルのフローティ
ングゲートとが隣り合うようにして対向して配設されて
いる請求項４による不揮発性メモリ。 - 【請求項９】 第１，第２の不純物拡散層を有する半導
体基板と、 これら第１，第２の不純物拡散層間で、かつ第１の不純
物拡散層側の半導体基板上に配設される第１絶縁膜と、 第１，第２の不純物拡散層間で、かつ第１の不純物拡散
層とは反対側に位置する第２の不純物拡散層の領域まで
延設されたトンネル絶縁膜とを有し、 第１絶縁膜上に形成される第１電極と、 トンネル絶縁膜上に形成され、かつ第１電極の側壁に絶
縁膜を介して形成されるフローティングゲートと、 第２絶縁膜を介して少なくともフローティングゲート上
に配設され、それによってフローティングゲートの電位
を制御しうる第２電極とからなるメモリセルを備え、 上記メモリセルが複数個一方向に連設され、かつ一つの
メモリセルの第１の不純物拡散層とこの一つのメモリセ
ルの一方に隣接する一方のメモリセルの第１の不純物拡
散層とを共有して設けると共に、一つのメモリセルの第
２の不純物拡散層とこの一つのメモリセルのもう一方に
隣接する他方のメモリセルの第２の不純物拡散層とを共
有して設けてなる不揮発性メモリ。 - 【請求項１０】 フローティングゲートが第１電極の側
壁にセルフアラインで同時形成されている請求項９によ
る不揮発性メモリ。 - 【請求項１１】 ある一つのメモリセルとこの一つのメ
モリセルの一方に隣接する一方のメモリセルにおいて、
各第１電極が第２の不純物拡散層側にフローティングゲ
ートを有するとともに、共有する第１の不純物拡散層側
の各第１電極間が上記フローティングゲートと同時に形
成されるサイドウォールスペーサを有し、そのサイドウ
ォールスペーサによって埋め込まれている請求項９によ
る不揮発性メモリ。 - 【請求項１２】 複数個一方向に連設されたメモリセル
が、半導体基板表面に平行で、かつ上記一方向と直交す
る他方向に配設され、しかも上記他方向に沿って隣接す
るメモリセルの各不純物拡散層同志が、拡散層によって
接続されている請求項９による不揮発性メモリ。 - 【請求項１３】 一つのメモリセルの第２の不純物拡散
層とこの一つのメモリセルの一方に隣接する一方のメモ
リセルの第２の不純物拡散層とを共通に設けてなると共
に、両者のメモリセルが、一つのメモリセルのフローテ
ィングゲートと一方のメモリセルのフローティングゲー
トとを隣り合うようにして配設され、さらに、一つのメ
モリセルの第１の不純物拡散層とこの一つのメモリセル
のもう一方に隣接する他方のメモリセルの第１の不純物
拡散層とを共通に設けてなると共に、両者のメモリセル
が、一つのメモリセルの第１電極と一方のメモリセルの
第１電極とを隣り合うようにして配設されている請求項
９による不揮発性メモリ。 - 【請求項１４】 第１，第２の不純物拡散層を有する半
導体基板と、 これら第１，第２の不純物拡散層間で、かつ第１の不純
物拡散層側の半導体基板上に配設される第１絶縁膜と、 第１，第２の不純物拡散層間で、かつ第１の不純物拡散
層とは反対側に位置する第２の不純物拡散層の領域まで
延設されたトンネル絶縁膜とを有し、 第１絶縁膜上に形成される第１電極と、 トンネル絶縁膜上に形成され、かつ第１電極の側壁に絶
縁膜を介して形成されるフローティングゲートと、 第２絶縁膜を介して少なくともフローティングゲート上
に配設され、それによってフローティングゲートの電位
を制御しうる第２電極とからなるメモリセルを備え、 このメモリセルが複数個をマトリックス状に配列され、 上記マトリックス状のＹ方向に配列したメモリセルの第
１電極がＹ方向に連続形成され、上記マトリックス状の
Ｘ方向に配列したメモリセルがこの一つのメモリセルの
第１の不純物拡散層とこの一つのメモリセルの一方に隣
接する一方のメモリセルの第１の不純物拡散層とを共有
して形成するとともに、一つのメモリセルの第２の不純
物拡散層とこの一つのメモリセルのもう一方に隣接する
他方のメモリセルの第２の不純物拡散層とを連続して形
成し、第１の不純物拡散層又は第２の不純物拡散層のど
ちらか一方がＸ方向に接続されて配線され、他方がＹ方
向に接続されて配線されている不揮発性メモリ。 - 【請求項１５】 フローティングゲートが第１電極の側
壁にセルフアラインで形成されている請求項１４による
不揮発性メモリ。 - 【請求項１６】 Ｘ方向に連設されたメモリセルの各第
２の不純物拡散層から引き出される第１配線がＸ方向に
接続され、Ｙ方向に連設されたメモリセルの各第１の不
純物拡散層が拡散層を用いてＹ方向に接続されてなる請
求項１４による不揮発性メモリ。 - 【請求項１７】 Ｘ方向に連設されたメモリセルの各第
１の不純物拡散層から引き出される第２配線がＸ方向に
接続され、Ｙ方向に連設されたメモリセルの各第２の不
純物拡散層が拡散層を用いてＹ方向に接続されてなり、 かつフローティングゲートと同時に第１電極の側壁に形
成されるサイドウォールスペーサを有し、そのサイドウ
ォールスペーサを第１の不純物拡散層と第２配線との間
のコンタクトパッドとして用いる請求項１４による不揮
発性メモリ。
Priority Applications (1)
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|---|---|---|---|
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|---|---|---|---|
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| JP3-214532 | 1991-07-30 | ||
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|---|---|
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ID=27310848
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| Publication number | Priority date | Publication date | Assignee | Title |
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1992
- 1992-04-24 JP JP10684892A patent/JP2862434B2/ja not_active Expired - Lifetime
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