WO2009123203A1 - 不揮発性半導体記憶装置 - Google Patents

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Abstract

　１層ポリシリコンプロセスで形成可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する。メモリセルが、半導体基板１の表面に形成した第１及び第２拡散領域２，３、第１及び第２拡散領域間の第１チャンネル領域４上にゲート絶縁膜５を介して分離して形成した第１及び第２ゲート電極６，７を備える第１メモリセルユニットＵ１と、半導体基板１の表面に形成した第３及び第４拡散領域８，９、第３及び第４拡散領域間の第２チャンネル領域１０上にゲート絶縁膜５を介して形成した第３ゲート電極１１を備える第２メモリセルユニットＵ２と、制御端子ＣＧを備え、第１～第３ゲート電極６，７，１１が同一の電極材料層により形成され、第２及び第３ゲート電極７，１１が電気的に接続されて制御端子ＣＧと容量結合するフローティングゲートＦＧを形成され構成されている。

Description

不揮発性半導体記憶装置
　本発明は、不揮発性半導体記憶装置に関し、より具体的には、メモリセルを構成するトランジスタのフローティングゲートへの電荷注入をソース側から行うソースサイド注入型の不揮発性メモリセルを備えた不揮発性半導体記憶装置に関する。
　フローティングゲート型のトランジスタを備えた不揮発性メモリセルの書き込み方式として、ドレイン・ソース間に印加した書き込み電圧の高電位側（ドレイン側）からフローティングゲートへホットエレクトロン注入を行う従来のホットエレクトロン注入方式と、低電位側（ソース側）からフローティングゲートへホットエレクトロン注入を行うソースサイド注入方式があり、何れも周知の書き込み方式であるが、ソースサイド注入方式の方が、従来のホットエレクトロン注入方式と比べて電子の注入効率が約３桁高く、高速書き込みが実現できるという利点がある。
　ソースサイド注入方式の書き込みを実現する不揮発性メモリセルの構造は、１対のソース・ドレイン不純物拡散層間に形成されたチャンネル領域に、ソース側に形成された第１ゲート電極とドレイン側に形成された第２ゲート電極が直列に配置されたスプリットゲート構造を有している（例えば、下記特許文献１参照）。
　一般的には、図１３に示すように、１層目のポリシリコンでフローティングゲートとなる第２ゲート電極を形成後に、酸化膜を堆積し、その上に２層目のポリシリコンを堆積し、これをフォトリソグラフィにより第１ゲート電極を形成する。このとき、第１ゲート電極と第２ゲート電極はオーバーラップさせた構造になっており、各ゲート電極間のソース・ドレイン方向の間隔は、第１ゲート電極と第２ゲート電極間の酸化膜の膜厚で規定される。
特許２８６２４３４号明細書
　図１３に示すような２層ポリシリコンを用いた不揮発性メモリセルでは、ポリシリコンを１層しか用いないロジック回路と同一半導体基板上に混載する場合、不揮発性メモリセルを形成するために２層目のポリシリコンを形成する工程が必要となるため当該混載装置の製造コストが高騰する。このため、スプリットゲート構造の不揮発性メモリセルを、１層ポリシリコンの標準的なロジックＣＭＯＳプロセスを用いて形成することが望まれる。特に、第２ゲート電極を第１ゲート電極の側壁に形成するメモリセル構造を採用すると（上記特許文献１参照）、第２ゲート電極の側壁に導電体のストリンガーが残り、隣接するメモリセル間で第２ゲート電極が短絡する虞があるため、この導電体のストリンガーを取り除くためにプロセス工程が複雑になるという新たな問題が生じる。更に、第１ゲート電極と第２ゲート電極間の寄生容量が増加し、高速アクセスを妨げるという問題がある。
　しかしながら、第２ゲート電極を第１ゲート電極の側壁に形成せずに、第１ゲート電極と同じ１層目ポリシリコンで形成する場合には、第１ゲート電極と第２ゲート電極間のソース・ドレイン方向の間隔は、両電極間の酸化膜の膜厚で規定されずに、１層目ポリシリコンの最小加工寸法で規定されるため、第１ゲート電極の側壁に形成する場合に比べて広がってしまい、ソース・ドレイン間を流れる読み出し時の電流を十分に確保することが困難となる。
　本発明は、上記問題点に鑑みてなされたものであり、その目的は、標準的な１層ポリシリコンＣＭＯＳプロセスで形成可能なソースサイド注入方式のスプリットゲート型不揮発性メモリセルを備えた不揮発性半導体記憶装置を提供する点にある。
　上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、フローティングゲートを有するスプリットゲート構造の不揮発性メモリセルを備えてなる不揮発性半導体記憶装置であって、前記メモリセルが、半導体基板の表面に形成された第１拡散領域と第２拡散領域、及び、前記第１拡散領域と前記第２拡散領域間の第１チャンネル領域上にゲート絶縁膜を介して、前記第１拡散領域と前記第２拡散領域の離間方向に互いに分離して形成された前記第１拡散領域に近接する第１ゲート電極と前記第２拡散領域に近接する第２ゲート電極を備えてなる第１メモリセルユニットと、前記半導体基板の表面に形成された第３拡散領域と第４拡散領域、及び、前記第３拡散領域と前記第４拡散領域間の第２チャンネル領域上にゲート絶縁膜を介して形成された第３ゲート電極を備えてなる第２メモリセルユニットと、制御端子と、を備えてなり、前記第１ゲート電極と前記第２ゲート電極と前記第３ゲート電極が同一の電極材料層により形成され、前記第２ゲート電極と前記第３ゲート電極が電気的に接続されてフローティングゲートを形成し、前記フローティングゲートが前記制御端子と容量結合していることを第１の特徴とする。
　本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、更に、前記第２ゲート電極と前記第３ゲート電極が一体化して形成されていることを第２の特徴とする。
　本発明に係る不揮発性半導体記憶装置は、上記第１または第２の特徴に加えて、更に、前記半導体基板とは逆導電型の、或いは、前記半導体基板と電気的に分離した第２の半導体基板の表面にゲート絶縁膜を介して前記電極材料層により第４ゲート電極が形成され、前記第４ゲート電極が前記第２ゲート電極と前記第３ゲート電極の両方と電気的に接続し、前記第２の半導体基板が前記制御端子と電気的に接続することを第３の特徴とする。
　本発明に係る不揮発性半導体記憶装置は、上記第３の特徴に加えて、更に、前記第２ゲート電極と前記第３ゲート電極と前記第４ゲート電極が一体化して形成されていることを第４の特徴とする。
　本発明に係る不揮発性半導体記憶装置は、上記何れかの特徴に加えて、更に、前記第１拡散領域が前記第３拡散領域と前記第４拡散領域の何れか一方と電気的に接続していることを第５の特徴とする。
　更に、上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、フローティングゲートを有するスプリットゲート構造の不揮発性メモリセルを備えてなる不揮発性半導体記憶装置であって、前記メモリセルが、半導体基板の表面に形成された第１拡散領域と第２拡散領域、及び、前記第１拡散領域と前記第２拡散領域間の第１チャンネル領域上にゲート絶縁膜を介して、前記第１拡散領域と前記第２拡散領域の離間方向に互いに分離して形成された前記第１拡散領域に近接する第１ゲート電極と前記第２拡散領域に近接する第２ゲート電極を備えてなる第１メモリセルユニットと、前記第１メモリセルユニットの形成領域とは別領域に形成される制御端子と、を備えてなり、前記第１ゲート電極と前記第２ゲート電極が同一の電極材料層により形成され、前記第２ゲート電極がフローティングゲートを形成し、前記制御端子と容量結合していることを第６の特徴とする。
　本発明に係る不揮発性半導体記憶装置は、上記第６の特徴に加えて、前記半導体基板とは逆導電型の、或いは、前記半導体基板と電気的に分離した第２の半導体基板の表面にゲート絶縁膜を介して前記電極材料層により第４ゲート電極が形成され、前記第４ゲート電極が前記第２ゲート電極と電気的に接続し、前記第２の半導体基板が前記制御端子と電気的に接続することを第７の特徴とする。
　本発明に係る不揮発性半導体記憶装置は、上記第７の特徴に加えて、前記第２ゲート電極と前記第４ゲート電極が一体化して形成されていることを第８の特徴とする。
　また、本発明に係る不揮発性半導体記憶装置は、上記第１から第８の何れかの特徴に加えて、前記第１ゲート電極と前記第２ゲート電極の間の前記半導体基板の表面上、前記第１チャンネル領域内に、前記半導体基板と同伝導型の第５拡散領域が形成されていることを第９の特徴とする。
　上記第１乃至第５の特徴の不揮発性半導体記憶装置によれば、第１ゲート電極が補助ゲート、第２ゲート電極と第３ゲート電極がフローティングゲート、制御端子が制御ゲート、第１拡散領域が書き込み時のソース、第２拡散領域が書き込み時のドレイン、第３拡散領域と第４拡散領域が読み出し時のソースとドレインの一方と他方となるソースサイド注入方式のスプリットゲート型不揮発性メモリセルを１層ポリシリコンプロセスで形成できる。また、１層ポリシリコンプロセスで形成できることから、不揮発性半導体記憶装置とロジック回路を同一半導体基板上に混載した複合型半導体装置が、通常のロジック製造プロセスを用いて容易に実現できる。
　また、書き込み動作時のフローティングゲートへの電荷（ホットエレクトロン）注入では、第１メモリセルユニットを、読み出し動作では、第２メモリセルユニットを、夫々使い分けるので、第１ゲート電極と第２ゲート電極間の間隔が広くても、読み出し電流の低下が問題にならず、読み出し電流を第２メモリセルユニットで確保することができる。
　第１ゲート電極と第２ゲート電極を同じ電極材料層（１層目ポリシリコン層）で形成できるので、上記従来技術の第２ゲート電極の側壁に導電体のストリンガーが残るという問題も回避される。
　特に、第２の特徴の不揮発性半導体記憶装置によれば、第２ゲート電極と第３ゲート電極間の電気的接続が他の配線層を使用せずに済むため、第１メモリセルユニットと第２メモリセルユニットと近接させて形成でき、メモリセルの半導体基板上での占有面積を小さくでき、メモリセルを多数設ける場合の製造コストを低減できる。
　更に、第３の特徴の不揮発性半導体記憶装置によれば、第１、第２及び第３ゲート電極の形成に使用される同じ電極材料層により第４ゲート電極が形成されるため、他の導電体層を用いずに、標準的なＣＭＯＳプロセスを使用して制御端子とフローティングゲート間を容量結合するキャパシタが形成できる。
　更に、第４の特徴の不揮発性半導体記憶装置によれば、第２ゲート電極と第３ゲート電極と第４ゲート電極間の電気的接続が他の配線層を使用せずに済むため、第１メモリセルユニットと第２メモリセルユニットと制御端子とフローティングゲート間を容量結合するキャパシタを近接させて形成でき、メモリセルの半導体基板上での占有面積を小さくでき、メモリセルを多数設ける場合の製造コストを低減できる。
　更に、第５の特徴の不揮発性半導体記憶装置によれば、書き込み動作に使用する第１メモリセルユニットのソースと読み出し動作に使用する第２メモリセルユニットのソースを共通にでき、メモリセルへのソース電位の供給が簡略化できる。
　上記第６乃至第８の特徴の不揮発性半導体記憶装置によれば、第１ゲート電極が補助ゲート、第２ゲート電極がフローティングゲート、制御端子が制御ゲート、第１拡散領域が書き込み・読み出し時のソース、第２拡散領域が書き込み・読み出し時のドレインとなるソースサイド注入方式のスプリットゲート型不揮発性メモリセルを１層ポリシリコンプロセスで形成できる。また、１層ポリシリコンプロセスで形成できることから、不揮発性半導体記憶装置とロジック回路を同一半導体基板上に混載した複合型半導体装置が、通常のロジック製造プロセスを用いて容易に実現できる。
　また、第１ゲートと第２ゲート間の寄生容量も低減できるため、高速アクセスに適している。
　また、第１ゲート電極と第２ゲート電極を同じ電極材料層（１層目ポリシリコン層）で形成できるので、第２ゲート電極の側壁に導電体のストリンガーが残るという問題も回避される。
　更に、第７の特徴の不揮発性半導体記憶装置によれば、第１、第２ゲート電極の形成に使用されるものと同じ電極材料層により第４ゲート電極が形成されるため、他の導電体層を用いずに、標準的なＣＭＯＳプロセスを使用して制御端子とフローティングゲート間を容量結合するキャパシタが形成できる。
　更に、第８の特徴の不揮発性半導体記憶装置によれば、第２ゲート電極と第４ゲート電極間の電気的接続が他の配線層を使用せずに済むため、第１メモリセルユニットと制御端子とフローティングゲート間を容量結合するキャパシタを近接させて形成でき、メモリセルの半導体基板上での占有面積を小さくでき、メモリセルを多数設ける場合の製造コストを低減できる。
　また、第９の特徴の不揮発性半導体記憶装置によれば、第１ゲート電極と第２ゲート電極の間の半導体基板の表面上、ソース領域とドレイン領域の間の領域に、半導体基板と同伝導型の拡散領域を形成することにより、ゲート間スペースの微細化にともなう書き込み効率の低下を防ぐことができる。
本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの平面構造を模式的に示す平面図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの断面構造を模式的に示す断面図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの等価回路図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの書き込み、消去、読み出しの各動作における電圧印加条件を示す一覧表 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程１における断面構造を模式的に示す工程断面図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程２における断面構造を模式的に示す工程断面図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程３における断面構造を模式的に示す工程断面図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程４における断面構造を模式的に示す工程断面図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程５における断面構造を模式的に示す工程断面図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程６における断面構造を模式的に示す工程断面図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程７における断面構造を模式的に示す工程断面図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの製造方法の工程８における断面構造を模式的に示す工程断面図 ２層ポリシリコンを使用するスプリットゲート構造の不揮発性メモリセルの断面構造を模式的に示す断面図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの平面構造を模式的に示す平面図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの断面構造を模式的に示す断面図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの等価回路図 本発明に係る不揮発性半導体記憶装置に使用されるメモリセルの書き込み、消去、読み出しの各動作における電圧印加条件を示す一覧表
符号の説明
　１：　　　ｐ型半導体基板（ｐ型ウェル）
　２：　　　ソース領域（第１拡散領域）
　３：　　　ドレイン領域（第２拡散領域）
　４：　　　第１チャンネル領域
　５：　　　ゲート酸化膜（ゲート絶縁膜）
　６：　　　第１ゲート電極
　７：　　　第２ゲート電極
　８：　　　ソース領域（第３拡散領域）
　９：　　　ドレイン領域（第４拡散領域）
　１０：　　第２チャンネル領域
　１１：　　第３ゲート電極
　１２：　　ｎ型ウェル（第２の半導体基板）
　１３：　　第４ゲート電極
　１４：　　コンタクト領域
　１５：　　素子分離領域
　１６：　　層間絶縁膜
　１７～２２：　コンタクト材料
　２３～２８：　メタル電極
　３０：　　半導体基板
　３１，３２，３４，３５：　レジストパターン
　３３：　　ポリシリコン膜
　ＣＧ：　　制御ゲート
　ＦＧ：　　フローティングゲート
　ＳＧ：　　補助ゲート
　Ｄ１：　　書き込み・消去動作時のドレイン電極
　Ｄ２：　　読み出し動作時のドレイン電極
　Ｓ：　　　ソース電極
　Ｕ１：　　第１メモリセルユニット
　Ｕ２：　　第２メモリセルユニット
　Ｕ３：　　第３メモリセルユニット
〈第１実施形態〉
　次に、本発明に係る不揮発性半導体記憶装置について、その特徴となるメモリセルの構造、メモリ動作の手順及び原理、及び、製造方法について、図面を参照して説明する。
〈メモリセル構造〉
　図１に示すように、本発明の第１実施形態に係る不揮発性半導体記憶装置に使用されるメモリセル（以下、「本メモリセル」と称す）は、主として３つのメモリセルユニット、第１メモリセルユニットＵ１、第２メモリセルユニットＵ２、第３メモリセルユニットＵ３により構成される。図１は、本メモリセルの平面構造を模式的に示す平面図であり、図２（Ａ）は、図１のＸ１－Ｘ１’断面での本メモリセルの断面構造を模式的に示す断面図であり、図２（Ｂ）は、図１のＸ２－Ｘ２’断面での本メモリセルの断面構造を模式的に示す断面図であり、図２（Ｃ）は、図１のＸ３－Ｘ３’断面での本メモリセルの断面構造を模式的に示す断面図であり、図２（Ｄ）は、図１のＹ－Ｙ’断面での本メモリセルの断面構造を模式的に示す断面図である。また、図３は、本メモリセルの等価回路図である。
　第１メモリセルユニットＵ１は、図１及び図２（Ａ），（Ｄ）に示すように、スプリットゲート構造のｎチャンネルＭＯＳトランジスタであり、ｐ型半導体基板（ｐ型ウェル）１の表面に形成されたｎ型不純物拡散層からなるソース領域２（第１拡散領域に相当）及びドレイン領域３（第２拡散領域に相当）、及び、ソース及びドレイン領域２，３間の第１チャンネル領域４上にゲート酸化膜５を介して、ソース及びドレイン領域２，３の離間方向（図１中のＸ方向）に互いに分離して形成されたソース領域２に近接する第１ゲート電極６とドレイン領域３に近接する第２ゲート電極７を備えて構成される。
　第２メモリセルユニットＵ２は、図１及び図２（Ｂ），（Ｄ）に示すように、単一ゲート構造のｎチャンネルＭＯＳトランジスタであり、ｐ型半導体基板（ｐ型ウェル）１の表面に形成されたｎ型不純物拡散層からなるソース領域８（第３拡散領域に相当）及びドレイン領域９（第４拡散領域に相当）、及び、ソース及びドレイン領域８，９間の第２チャンネル領域１０上にゲート酸化膜５を介して形成された第３ゲート電極１１を備えて構成される。
　第３メモリセルユニットＵ３は、図１及び図２（Ｃ），（Ｄ）に示すように、ｐ型ウェル１とは平面的に分離して形成されたｎ型ウェル１２（第２の半導体基板に相当）の表面にゲート酸化膜５を介して形成された第４ゲート電極１３と、ｎ型ウェル１２の表面にｎ型ウェル１２より高濃度のｎ型不純物拡散層からなるコンタクト領域１４を備えて構成されるＭＯＳキャパシタである。
　第１メモリセルユニットＵ１のソース及びドレイン領域２，３と第１チャンネル領域４からなる第１活性領域の周囲、第２メモリセルユニットＵ２のソース及びドレイン領域８，９と第２チャンネル領域１０からなる第２活性領域の周囲、及び、第３メモリセルユニットＵ３の第４ゲート電極１３下のｎ型ウェル１２の周囲とコンタクト領域１４の周囲は、夫々素子分離領域（フィールド酸化膜）１５で囲まれ、第１及び第２活性領域とｎ型ウェル１２は素子分離領域１５により相互に電気的に分離されている。
　第１～第４ゲート電極６，７，１１，１３は夫々同一層のポリシリコン膜で形成され、更に、第２～第４ゲート電極７，１１，１３は、１つのゲート電極パターンに加工され一体化して形成されて、相互に電気的に接続してフローティングゲートＦＧを構成している。また、第１ゲート電極６は、第１メモリセルユニットＵ１のスプリットゲート構造のｎチャンネルＭＯＳトランジスタの補助ゲートＳＧとして、書き込み動作時に第１メモリセルユニットＵ１を活性化して選択する機能を有する。
　各メモリセルユニットＵ１～Ｕ３のゲート酸化膜５は同じ膜厚で、本メモリセルの周辺に形成されるロジック回路（本メモリセルを駆動する回路を含む）に使用するＭＯＳトランジスタのゲート酸化膜と同じ膜厚（例えば、８０ｎｍ）である。また、第１メモリセルユニットＵ１のスプリットゲート構造の第１及び第２ゲート電極６，７の間の間隔は、上記ポリシリコン膜の加工精度で規定され、例えば、９０ｎｍである。
　各メモリセルユニットＵ１～Ｕ３の各ゲート電極の上部には、層間絶縁膜１６が堆積され、層間絶縁膜１６を貫通するコンタクト孔に充填されたコンタクト材料１７～２２が、夫々、第１メモリセルユニットＵ１の第１ゲート電極６、ソース及びドレイン領域２，３、第２メモリセルユニットＵ２のソース及びドレイン領域８，９、第３メモリセルユニットＵ３のコンタクト領域１４と、層間絶縁膜１６上の夫々と接続するメタル電極２３～２８との間を接続するように形成されている。尚、図１中では、メタル電極２３～２８の図示は省略されているが、第１メモリセルユニットＵ１のソース領域２と第２メモリセルユニットＵ２のソース領域８の夫々と接続するメタル電極２４，２６が、層間絶縁膜１６上のメタル配線によって電気的に接続され、両メモリセルユニットＵ１，Ｕ２に共通のソース電極Ｓを構成している。
　メタル電極２８は、コンタクト領域１４を介してｎ型ウェル１２と電気的に接続し、ｎ型ウェル１２上のゲート酸化膜５を介して第４ゲート電極１３（フローティングゲートＦＧ）と容量結合し、第１メモリセルユニットＵ１のスプリットゲート構造のｎチャンネルＭＯＳトランジスタ、及び、第２メモリセルユニットＵ２の単一ゲート構造のｎチャンネルＭＯＳトランジスタの各フローティングゲートＦＧと容量結合して、各フローティングゲートＦＧの電位を制御する制御ゲートＣＧとして機能する。
　また、メタル電極２３は、第１ゲート電極６と接続して、上述の如く補助ゲートＳＧとして機能し、メタル電極２５は、第１メモリセルユニットＵ１のスプリットゲート構造のｎチャンネルＭＯＳトランジスタのドレイン領域３と接続し、書き込み・消去動作時のドレイン電極Ｄ１として機能し、メタル電極２７は、第２メモリセルユニットＵ２の単一ゲート構造のｎチャンネルＭＯＳトランジスタのドレイン領域９と接続し、読み出し動作時のドレイン電極Ｄ２として機能する。
　〈メモリ動作の手順及び原理〉
　次に、本メモリセルの書き込み、消去、読み出しの各メモリ動作における動作手順及び動作原理について、図１～図４を参照して説明する。図４は、各メモリ動作における本メモリセルの各電極への電圧印加条件を動作別に示す一覧表である。
　１．書き込み動作
　書き込み時には、図４に示すように、ソース電極Ｓを接地し、ドレイン電極Ｄ１に高電圧（例えば、＋５Ｖ）、制御ゲートＣＧに高電圧（例えば、＋１０Ｖ）を印加することにより、制御ゲートＣＧと第３メモリセルユニットＵ３のＭＯＳキャパシタを介して容量結合している第２ゲート電極７（フローティングゲートＦＧ）の電位が上昇し、第１チャンネル領域４の第２ゲート電極７の直下部分を強い反転状態にし、当該強反転領域を、ドレイン領域３の延長領域とする。この状態において、補助ゲートＳＧに第１ゲート電極６の閾値電圧Ｖｔｈ程度の電圧（例えば、＋０．８Ｖ）を印加すると、ソース領域２から反転した第１チャンネル領域４の第１ゲート電極６の直下部分を介して、第２ゲート電極７（フローティングゲートＦＧ）へホットエレクトロンが注入され、ソースサイド注入により書き込みが実行される。これにより、フローティングゲートＦＧの電子の蓄積量が増加して、読み出し用の第２メモリセルユニットＵ２のＭＯＳトランジスタの閾値電圧が上昇する。尚、書き込み時には、第２メモリセルユニットＵ２のＭＯＳトランジスタは使用しないので、不要な電流消費を回避するために、ドレイン電極Ｄ２は接地する。
　２．消去動作
　消去時には、図４に示すように、制御ゲートＣＧと補助ゲートＳＧを接地し、ソース電極Ｓをフローティング状態にし、ドレイン電極Ｄ１に高電圧（例えば、＋１０Ｖ）を印加することにより、制御ゲートＣＧと第２ゲート電極７（フローティングゲートＦＧ）とドレイン電極Ｄ１の相互間の容量分圧により、ドレイン電極Ｄ１と第２ゲート電極７間に高電位差が発生し、フローティングゲートＦＧからドレイン電極Ｄ１へ、ＦＮ（ファウラー・ノルドハイム）トンネリング現象、或いは、バンド－バンド間トンネリング現象に起因する電流によってフローティングゲートＦＧに蓄積されている電子が引き抜かれる。これにより、フローティングゲートＦＧの電子の蓄積量が減少して、読み出し用の第２メモリセルユニットＵ２のＭＯＳトランジスタの閾値電圧が低下する。尚、消去時には、第２メモリセルユニットＵ２のＭＯＳトランジスタは使用しないので、不要な電流消費を回避するために、ドレイン電極Ｄ２は接地するかフローティング状態にする。
　３．読み出し動作
　読み出し動作では、第２メモリセルユニットＵ２のＭＯＳトランジスタが使用され、第１メモリセルユニットＵ１のスプリットゲート構造のＭＯＳトランジスタは使用されない。読み出し時には、図４に示すように、ソース電極Ｓを接地し、第２メモリセルユニットＵ２のＭＯＳトランジスタの消去状態におけるソース電極Ｓを基準とする制御ゲートＣＧから見た閾値電圧以上の読み出しゲート電圧（例えば、周辺回路の電源電圧Ｖｃｃ、例えば、＋３Ｖ）を制御ゲートＣＧに、ドレイン電極Ｄ２に読み出しドレイン電圧（例えば、＋１Ｖ）を夫々印加し、ドレイン電極Ｄ２からソース電極Ｓに流れる電流量により、フローティングゲートＦＧ中の電子蓄積量の違いを判別して、書き込み状態か消去状態を判別する。つまり、書き込み状態では閾値電圧が高いため上記電流量が小さく（或いは、電流が流れず）、逆に、消去状態では閾値電圧が低いため上記電流量が大きくなるため、当該２つの電流量を、例えば、当該２つの電流量の中間値の参照値と比較することにより、書き込み状態か消去状態を判別できる。
　尚、上記各メモリ動作における各電極に印加する電圧は、本メモリセルの周辺回路で生成されるが、メモリ動作別の印加電圧値の発生及び制御等に係る回路は、従来のスプリットゲート構造のメモリセルを備えた不揮発性半導体記憶装置の公知の回路構成が利用可能である。これらの回路構成は、本発明の特徴部分ではないので、詳細な説明は割愛する。
　〈製造方法〉
　次に、本メモリセルの製造方法について、図５～図１２を参照して説明する。図５～図１２は、本メモリセルの製造工程の工程１～工程８における本メモリセルの断面構造を模式的に示す工程断面図であり、各図の（Ａ）～（Ｄ）は、夫々、図１のＸ１－Ｘ１’断面、図１のＸ２－Ｘ２’断面、図１のＸ３－Ｘ３’断面、及び、図１のＹ－Ｙ’断面における断面構造を模式的に示している。本メモリセルの製造方法を大まかに８つの工程（工程１～工程８）に分割して説明する。尚、各工程１～８は、通常のシリコン半導体製造プロセス（１層ポリシリコンＣＭＯＳプロセス）に従っており、イオン注入条件、成膜条件、エッチング条件等の詳細な製造条件については、適宜適正な条件を使用すれば良く、本実施形態では説明は省略する。
　先ず、図５に示す工程１において、所定の導電型（ｐ型、ｎ型または真性型）の半導体基板３０を所定のパターンに沿ってエッチングして溝部を形成し、形成した溝部にシリコン酸化膜を埋め込み、素子分離領域１５を形成する。素子分離領域１５により、各メモリセルユニットＵ１～Ｕ３の形成領域が画定される。尚、図５において、素子分離領域１５に囲まれた活性領域における半導体基板３０の表面に犠牲酸化膜が図示されているが、各工程１～８中の更に細分化された詳細な工程の説明は、説明の簡単化のため省略する。
　次に、図６に示す工程２において、フォトリソグラフィ技術により第３メモリセルユニットＵ３の形成領域をマスクするレジストパターン３１を半導体基板３０上に形成し、ｐ型不純物をイオン注入し、第１及び第２メモリセルユニットＵ１，Ｕ２の各形成領域にｐ型半導体基板（ｐ型ウェル）１を形成する。このとき、周辺回路のｎチャンネルＭＯＳトランジスタの形成領域にもｐ型ウェルが同時に形成される。
　次に、図７に示す工程３において、フォトリソグラフィ技術により第１及び第２メモリセルユニットＵ１，Ｕ２の各形成領域をマスクするレジストパターン３２をｐ型ウェル１上に形成し、ｐ型ウェル１の形成されていない半導体基板３０にｎ型不純物をイオン注入し、第３メモリセルユニットＵ３の形成領域にｎ型ウェル１２を形成する。このとき、周辺回路のｐチャンネルＭＯＳトランジスタの形成領域にもｎ型ウェルが同時に形成される。
　次に、図８に示す工程４において、ｐ型ウェル１及びｎ型ウェル１２の表面に熱酸化等によりゲート酸化膜５を形成し、引き続いて、第１～第４ゲート電極６，７，１１，１３となる同一層のポリシリコン膜３３を全面に堆積する。
　次に、図９に示す工程５において、フォトリソグラフィ技術によりポリシリコン膜３１の上部にゲート電極パターンのレジストパターン（図示せず）を形成した後、当該レジストパターンに覆われていないポリシリコン膜３１をエッチング除去し、第１～第４ゲート電極６，７，１１，１３を夫々形成する。この結果、第１メモリセルユニットＵ１の形成領域には、第１及び第２ゲート電極６，７が形成され、第２メモリセルユニットＵ２の形成領域には、第３ゲート電極１１が形成され、第３メモリセルユニットＵ３の形成領域には、第４ゲート電極１３が形成される。尚、図８に示すように、第２～第４ゲート電極７，１１，１３は、１つのゲート電極パターンに加工され、一体化したフローティングゲートＦＧが形成される。
　次に、図１０に示す工程６において、フォトリソグラフィ技術により第１メモリセルユニットＵ１の第１及び第２ゲート電極６，７の間の間隙、及び、周辺回路のｐチャンネルＭＯＳトランジスタの形成領域をマスクするレジストパターン３４を形成し、ｎ型不純物をイオン注入し、第１メモリセルユニットＵ１のソース及びドレイン領域２，３、第２メモリセルユニットＵ２のソース及びドレイン領域８，９、及び、第３メモリセルユニットＵ３のコンタクト領域１４を形成する。このとき、周辺回路のｎチャンネルＭＯＳトランジスタのソース及びドレイン領域が同時に形成される。
　次に、図１１に示す工程７において、フォトリソグラフィ技術により第１～第３メモリセルユニットＵ１～Ｕ３の各形成領域、及び、周辺回路のｎチャンネルＭＯＳトランジスタの形成領域をマスクするレジストパターン３５を形成し、ｐ型不純物をイオン注入し、周辺回路のｐチャンネルＭＯＳトランジスタのソース及びドレイン領域を形成する。尚、周辺回路のｐチャンネルＭＯＳトランジスタを形成する必要がない場合には、工程７は割愛される。
　次に、図１２に示す工程８において、層間絶縁膜１６を堆積し、その後は、通常のシリコン半導体製造プロセスの工程に従って、コンタクト孔を形成して、コンタクト材料１７～２２を充填し、メタル電極２３～２８を含むメタル配線等を形成して、本メモリセルを有する不揮発性半導体記憶装置が形成される。
　第２メモリユニットＵ２を使用しない構成も可能である。
〈第２実施形態〉
　図１４に示すように、本発明の第２実施形態に係る不揮発性半導体記憶装置に使用されるメモリセル（以下、「本メモリセル」と称す）は、主として２つのメモリセルユニット、第１メモリセルユニットＵ１、第３メモリセルユニットＵ３により構成される。図１４は、本メモリセルの平面構造を模式的に示す平面図であり、図１５（Ａ）は、図１４のＸ１－Ｘ１’断面での本メモリセルの断面構造を模式的に示す断面図であり、図１５（Ｂ）は、図１４のＸ３－Ｘ３’断面での本メモリセルの断面構造を模式的に示す断面図であり、図１５（Ｃ）は、図１４のＹ－Ｙ’断面での本メモリセルの断面構造を模式的に示す断面図である。また、図１６は、本メモリセルの等価回路図である。第１メモリセルユニットＵ１と第３メモリセルユニットＵ３の構成については第１実施形態と全く同じであるので説明は省略する。第１メモリセルユニットＵ１、第３メモリセルユニットＵ３のゲート酸化膜５は同じ膜厚で、本メモリセルの周辺に形成されるロジック回路（本メモリセルを駆動する回路を含む）に使用するＭＯＳトランジスタのゲート酸化膜と同じ膜厚（例えば、８０ｎｍ）である。また、第１メモリセルユニットＵ１のスプリットゲート構造の第１及び第２ゲート電極６，７の間の間隔は、ゲート電極材料層であるポリシリコン膜の加工精度で規定され、例えば、９０ｎｍである。メタル電極２５は、第１メモリセルユニットＵ１のスプリットゲート構造のｎチャンネルＭＯＳトランジスタのドレイン領域３と接続し、書き込み・消去動作時及び読み出し動作時の両方において共通のドレイン電極Ｄとして機能する。
　次に、本メモリセルの書き込み、消去、読み出しの各メモリ動作における動作手順及び動作原理について、図１４～図１７を参照して説明する。図１７は、各メモリ動作における本メモリセルの各電極への電圧印加条件を動作別に示す一覧表である。
　１．書き込み動作
　書き込み時には、図１７に示すように、ソース電極Ｓを接地し、ドレイン電極Ｄに高電圧（例えば、＋５Ｖ）、制御ゲートＣＧに高電圧（例えば、＋１０Ｖ）を印加することにより、制御ゲートＣＧと第３メモリセルユニットＵ３のＭＯＳキャパシタを介して容量結合している第２ゲート電極７（フローティングゲートＦＧ）の電位が上昇し、第１チャンネル領域４の第２ゲート電極７の直下部分を強い反転状態にし、当該強反転領域を、ドレイン領域３の延長領域とする。この状態において、補助ゲートＳＧに第１ゲート電極６の閾値電圧Ｖｔｈ程度の電圧（例えば、＋０．８Ｖ）を印加すると、ソース領域２から反転した第１チャンネル領域４の第１ゲート電極６の直下部分を介して、第２ゲート電極７（フローティングゲートＦＧ）へホットエレクトロンが注入され、ソースサイド注入により書き込みが実行される。これにより、フローティングゲートＦＧの電子の蓄積量が増加して、第１メモリセルユニットＵ１のＭＯＳトランジスタの閾値電圧が上昇する。
　２．消去動作
　消去時には、図１７に示すように、制御ゲートＣＧと補助ゲートＳＧを接地し、ソース電極Ｓをフローティング状態にし、ドレイン電極Ｄに高電圧（例えば、＋１０Ｖ）を印加することにより、制御ゲートＣＧと第２ゲート電極７（フローティングゲートＦＧ）とドレイン電極Ｄの相互間の容量分圧により、ドレイン電極Ｄと第２ゲート電極７間に高電位差が発生し、フローティングゲートＦＧからドレイン電極Ｄへ、ＦＮ（ファウラー・ノルドハイム）トンネリング現象、或いは、バンド－バンド間トンネリング現象に起因する電流によってフローティングゲートＦＧに蓄積されている電子が引き抜かれる。これにより、フローティングゲートＦＧの電子の蓄積量が減少して、第１メモリセルユニットＵ２のＭＯＳトランジスタの閾値電圧が低下する。
　３．読み出し動作
　読み出し動作では、図１７に示すように、ソース電極Ｓを接地し、第１メモリセルユニットＵ１のＭＯＳトランジスタのソース電極Ｓを基準とする制御ゲートＣＧから見た閾値電圧以上の読み出しゲート電圧（例えば、周辺回路の電源電圧Ｖｃｃ、例えば、＋３Ｖ）を制御ゲートＣＧに、ドレイン電極Ｄに読み出しドレイン電圧（例えば、＋１Ｖ）を夫々印加し、ドレイン電極Ｄからソース電極Ｓに流れる電流量により、フローティングゲートＦＧ中の電子蓄積量の違いを判別して、書き込み状態か消去状態を判別する。つまり、書き込み状態では閾値電圧が高いため上記電流量が小さく（或いは、電流が流れず）、逆に、消去状態では閾値電圧が低いため上記電流量が大きくなるため、当該２つの電流量を、例えば、当該２つの電流量の中間値の参照値と比較することにより、書き込み状態か消去状態を判別できる。
　尚、上記各メモリ動作における各電極に印加する電圧は、本メモリセルの周辺回路で生成されるが、メモリ動作別の印加電圧値の発生及び制御等に係る回路は、従来のスプリットゲート構造のメモリセルを備えた不揮発性半導体記憶装置の公知の回路構成が利用可能である。これらの回路構成は、本発明の特徴部分ではないので、詳細な説明は割愛する。
　本メモリセルの製造方法については、実施形態１のメモリセルの製造工程を示す図５から図１２において、第２メモリセルユニットＵ２を作製する部分を省けば良い。
　〈別実施形態〉
　以下に、本メモリセルの別実施形態について説明する。
　〈１〉上記実施形態では、フローティングゲートＦＧと制御ゲートＣＧ間を容量結合するキャパシタとして、第３メモリセルユニットＵ３において形成されるＭＯＳキャパシタを使用したが、当該容量結合用のキャパシタは、ＭＯＳキャパシタに限定されるものではなく、例えば、フローティングゲートＦＧを構成するゲート電極材料層（ポリシリコン膜）と他の配線層との間で形成するようにしても構わない。
　〈２〉上記実施形態では、第３メモリセルユニットＵ３のＭＯＳキャパシタは、ｎ型ウェル１２上に形成したが、第１及び第２メモリセルユニットＵ１，Ｕ２が形成されるｐ型ウェル１と電気的に分離できれば、別の独立したｐ型ウェル上に形成しても構わない。例えば、ｐ型ウェルとｎ型ウェルを絶縁体基板上に形成する場合には、第３メモリセルユニットＵ３のｐ型ウェルと、第１及び第２メモリセルユニットＵ１，Ｕ２が形成されるｐ型ウェル１を素子分離領域１５により相互に電気的に分離することができる。
　〈３〉上記実施形態１では、第１及び第２メモリセルユニットＵ１，Ｕ２の各ＭＯＳトランジスタのソース領域２，８がメタル電極２４，２６を介して電気的に接続されている構成を例示したが、各ソース領域のメタル電極２４，２６を電気的に接続せずに、独立した第１ソース電極と第２ソース電極としても構わない。
　また、上記実施形態１では、第１及び第２メモリセルユニットＵ１，Ｕ２の各ＭＯＳトランジスタのソース領域２，８を電気的に接続するのに代えて、第１メモリセルユニットＵ１のソース領域２と第２メモリセルユニットＵ２のドレイン領域９を電気的に接続しても構わない。この場合、書き込み時と読み出し時でメモリセルのソース及びドレインの関係が逆転するだけである。
　〈４〉上記実施形態では、本メモリセルは単体の場合のメモリセル構造、メモリ動作、製造方法を説明した、本メモリセルを複数配置してメモリセルアレイを構成する場合においても、メモリセルアレイにおけるメモリセル構造、メモリ動作、製造方法は、上述したものと同じである。メモリ動作については、メモリセルアレイからメモリ動作対象のメモリセルを選択して、選択したメモリセルに対して、図４又は図１７に例示した電圧を各電極に印加するようにして、選択されないメモリセルに対しては、図４又は図１７に例示した電圧を印加しないようにする必要がある。メモリセルの選択・非選択については、従来のスプリットゲート構造の不揮発性メモリセルを備えた不揮発性半導体記憶装置と同様に扱えば良い。
　〈５〉上記実施形態では、第１、第２拡散領域に夫々ｎ型不純物を導入し、第１メモリセルユニットＵ１をｎチャネル型ＭＯＳトランジスタとして構成したが、ｎウェル内にｐ型不純物を導入し、ｐチャネル型ＭＯＳトランジスタとして構成しても構わない。但し、第３メモリセルユニットＵ３のＭＯＳキャパシタをｐ型半導体基板上或いはｐウェル上に形成する等、第１メモリセルユニットＵ１とは電気的に分離しておく必要がある。
　〈６〉第１メモリセルユニットＵ１のソース領域とドレイン領域の間の領域で、第１、第２ゲート電極間に挟まれる位置に、半導体基板と同導電型（ｐ型）の拡散領域を形成しておくと良い。ゲート間スペースの微細化にともなう書き込み効率の低下を防ぐことができる。上記拡散領域は、上記実施形態１の製造工程における、図１１に示す工程７において、第１メモリセルユニットＵ１のソース領域とドレイン領域間の一部を開口したレジストマスクを用いて、ｐ型不純物のイオン注入により形成すれば良い。
　本発明は、メモリセルを構成するトランジスタのフローティングゲートへの電荷注入をソース側から行うソースサイド注入型の不揮発性メモリセルを備えた不揮発性半導体記憶装置に利用可能であり、特に、ロジック回路を同一半導体基板上に混載した不揮発性半導体記憶装置に有用である。

Claims (10)

  1. 　フローティングゲートを有するスプリットゲート構造の不揮発性メモリセルを備えてなる不揮発性半導体記憶装置であって、
    　前記メモリセルが、
    　半導体基板の表面に形成された第１拡散領域と第２拡散領域、及び、前記第１拡散領域と前記第２拡散領域間の第１チャンネル領域上にゲート絶縁膜を介して、前記第１拡散領域と前記第２拡散領域の離間方向に互いに分離して形成された前記第１拡散領域に近接する第１ゲート電極と前記第２拡散領域に近接する第２ゲート電極を備えてなる第１メモリセルユニットと、
    　前記半導体基板の表面に形成された第３拡散領域と第４拡散領域、及び、前記第３拡散領域と前記第４拡散領域間の第２チャンネル領域上にゲート絶縁膜を介して形成された第３ゲート電極を備えてなる第２メモリセルユニットと、
    　制御端子と、を備えてなり、
    　前記第１ゲート電極と前記第２ゲート電極と前記第３ゲート電極が同一の電極材料層により形成され、
    　前記第２ゲート電極と前記第３ゲート電極が、電気的に接続されてフローティングゲートを形成し、
    　前記フローティングゲートが前記制御端子と容量結合していることを特徴とする不揮発性半導体記憶装置。
  2. 　前記第２ゲート電極と前記第３ゲート電極が一体化して形成されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 　前記半導体基板とは逆導電型の、或いは、前記半導体基板と電気的に分離した第２の半導体基板の表面にゲート絶縁膜を介して前記電極材料層により第４ゲート電極が形成され、
    　前記第４ゲート電極が前記第２ゲート電極と前記第３ゲート電極の夫々と電気的に接続し、
    　前記第２の半導体基板が前記制御端子と電気的に接続することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  4. 　前記第２ゲート電極と前記第３ゲート電極と前記第４ゲート電極が一体化して形成されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置。
  5. 　前記第１拡散領域が前記第３拡散領域と前記第４拡散領域の何れか一方と電気的に接続していることを特徴とする請求項１～４の何れか１項に記載の不揮発性半導体記憶装置。
  6. 　前記第１ゲート電極と前記第２ゲート電極の間の前記半導体基板の表面上、前記第１チャンネル領域内に、前記半導体基板と同伝導型の第５拡散領域が形成されていることを特徴とする請求項１～４の何れか一項に記載の不揮発性半導体装置。
  7. 　フローティングゲートを有するスプリットゲート構造の不揮発性メモリセルを備えてなる不揮発性半導体記憶装置であって、
    　前記メモリセルが、
    　半導体基板の表面に形成された第１拡散領域と第２拡散領域、及び、前記第１拡散領域と前記第２拡散領域間の第１チャンネル領域上にゲート絶縁膜を介して、前記第１拡散領域と前記第２拡散領域の離間方向に互いに分離して形成された前記第１拡散領域に近接する第１ゲート電極と前記第２拡散領域に近接する第２ゲート電極を備えてなる第１メモリセルユニットと、
    　前記第１メモリセルユニットの形成領域とは別領域に形成される制御端子と、を備えてなり、
    　前記第１ゲート電極と前記第２ゲート電極が同一の電極材料層により形成され、
    　前記第２ゲート電極がフローティングゲートを形成し、前記制御端子と容量結合していることを特徴とする不揮発性半導体記憶装置。
  8. 　前記半導体基板とは逆導電型の、或いは、前記半導体基板と電気的に分離した第２の半導体基板の表面にゲート絶縁膜を介して前記電極材料層により第４ゲート電極が形成され、
    　前記第４ゲート電極が前記第２ゲート電極と電気的に接続し、
    　前記第２の半導体基板が前記制御端子と電気的に接続することを特徴とする請求項６に記載の不揮発性半導体記憶装置。
  9. 　前記第２ゲート電極と前記第４ゲート電極が一体化して形成されていることを特徴とする請求項７に記載の不揮発性半導体記憶装置。
  10. 　前記第１ゲート電極と前記第２ゲート電極の間の前記半導体基板の表面上、前記第１チャンネル領域内に、前記半導体基板と同伝導型の第５拡散領域が形成されていることを特徴とする請求項７～９の何れか一項に記載の不揮発性半導体装置。
     
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