JP2007520067A - 単一ポリ・２−トランジスタベースのヒューズ素子 - Google Patents

単一ポリ・２−トランジスタベースのヒューズ素子 Download PDF

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Abstract

ポリシリコンの単一層内に配置されたダブルゲート構造を有した、電気的にプログラム可能なトランジスタヒューズ（２００）。このトランジスタヒューズ（２００）では、第１のゲート（２１６）は、ソース領域（２１０）の一部と重なり合うように配置されていて、第２のゲート（２１５）は、第１のゲート（２１６）からは絶縁されていると共に、ドレイン領域（２１１）の一部と重なり合うように配置されている。第１のゲート（２１６）は、外部から供給されたコントロール信号を入力するための端子を有しており、第２のゲート（２１５）は、ドレイン領域（２１１）に容量結合されている。第２のゲート（２１５）は、第２のゲート（２１５）の容量結合を大きくするための結合装置（２２０）と、ヒューズプログラミング電圧を低くするためのドレイン領域（２１１）とを含んでいる。

Description

発明の詳細な説明
〔本発明の背景〕
〔本発明の技術分野〕
本発明は、一般的には集積回路の分野、特に半導体集積回路内のフュージブルリンクのプログラミングに関する。
〔従来技術の説明〕
ＣＭＯＳ集積回路を含む集積回路では、情報を永久に記憶できること、あるいは集積回路の製造後にその永久接続を形成できることが多くの場合望まれる。この目的のため、フュージブルリンクを形成しているヒューズまたはアンチヒューズ装置が頻繁に用いられている。ヒューズまたはアンチヒューズはまた、冗長素子をプログラムして、同一の欠陥素子（例えばＤＲＡＭ、フラッシュＥＥＰＲＯＭ、ＳＲＡＭ、またはその他のメモリ）を置き換えるためにも使用できる。さらにヒューズは、ダイ識別情報、またはその他の同様の情報を記憶させるために使用でき、あるいは電流路の抵抗を調節することによって回路速度を調節するために使用できる。
ヒューズ装置の１つの種類として、半導体デバイスがプロセスおよび不動態化された後にレーザを用いてリンクを開くことによって「プログラム」または「溶断」される装置がある。この種類のヒューズ装置は、近傍の装置を破損させないように、このヒューズ装置上にレーザが正確に位置合わせされる必要がある。この方法または同様の方法によって装置の不動態化層が破損し、これによって信頼性に関する懸念が生じる。例えば、ヒューズをプログラムするプロセスによって、ヒューズ材料が移動されたときに不動態化層にホールが生じる。また、上記方法は体系化（in-system)されておらず、不便であることもあるため、試験費用が高くなる。
別の種類のヒューズ装置として、電気ヒューズ／アンチヒューズがある。電気ヒューズ／アンチヒューズは半導体製品に導入されており、多くのアプリケーションでは、一般的に用いられているレーザヒューズに取って代わっている。典型的な電気ヒューズ／アンチヒューズはシステム化されているが、しかしプログラムは一回のみしかできない。電気パルスを用い、プログラミング（パスゲート）トランジスタを介してプログラムまたは溶断されるものは、一般的には抵抗またはキャパシタなどの受動素子である。これらの装置を通過して受動素子に到達するためには多大なエネルギーまたは高いプログラミング電流が必要であるため、プログラミング（パスゲート）トランジスタに必要とされるサイズは非常に大きい。
例えば、現在使用されているアンチヒューズ装置は、従来のＭＯＳトランジスタに基づいて構造化されている。このようなアンチヒューズは、ＭＯＳトランジスタのゲート酸化物全体に、（一般的には約７ボルトの）電圧を印加することによってプログラムされる。このプログラミングプロセスによってゲート酸化物が損傷し、これによって酸化物全体の電気抵抗が低下する。アンチヒューズに取り付けられているセンシング回路は、破損していない酸化物の高い抵抗と、破損した酸化物の低い抵抗とを区別するために用いられる。抵抗がより低く、かつ信頼性がより高いセンシングを得るために、さらに高いプログラミング電圧およびプログラミング電流が用いられる。
プログラミングするために必要なエネルギーは非常に大きいため、周囲の構造が破損することがあり、そして／あるいは、センシングの信頼性が無くなることがある。なぜなら、溶断プロセスの性質が一貫しておらず、またプログラムされた抵抗に一般的にもたらされる変化が比較的小さいからである。その上、これらの種類の装置は、必要とされるプログラミング電位（すなわち、必要時間内での高電流および高電圧レベル）ゆえに、多くの最新プロセス技術と共に用いられるように変更可能になっていないことがある。関連する回路（例えば電圧発生器、プログラミングトランジスタ、ワイヤリング等）のサイズを小さくし、そして／またはセンシングの信頼性を改善するために、プログラミングパラメータを低くすると有利である。
〔本発明の概要〕
〔図面の簡単な説明〕
本発明をより完全に理解するために、添付図面と共に以下の詳細な説明を参照されたい。
図１は、従来のＥＥＰＲＯＭデバイスを示す図である。
図１Ａは、直列接続した素子分離用トランジスタおよびフローティングゲートトランジスタと同等の回路を表す図である。
図２Ａは、本発明の典型的な実施形態に従って電気ヒューズ素子として用いられる２−トランジスタ構造を示す図である。
図２Ｂは、図２Ａに示す２−トランジスタ構造の上面図を示している。
図３Ａは、本発明の典型的な実施形態に従って電気ヒューズ素子として用いられる別の２−トランジスタ構造を示す図である。
図３Ｂは、図３Ａに示す２−トランジスタ構造の上面図を示している。
図４Ａは、本発明の典型的な実施形態に従って電気ヒューズ素子として用いられる、さらに別の２−トランジスタ構造を示す図である。
図４Ｂは、図４Ａに示す２−トランジスタ構造の上面図を示している。
図５Ａは、図２Ａ、図３Ａ、および図４Ａに示す２−トランジスタ構造のプログラミングを示すダイヤグラムである。
図５Ｂは、図２Ａ、図３Ａ、および図４Ａに示す２−トランジスタ構造のバイアス（biasing）を示す図である。
図６Ａは、本発明の典型的な実施形態に従ったヒューズセルを示す図である。
図６Ｂは、図６Ａに示すヒューズセルのバイアスを示す図である。
図７は、本発明の典型的な実施形態に従ったヒューズアレイを示す図である。
〔詳細な説明〕
現時点での好ましい典型的な実施形態を具体的に参照しながら、本願の多くの革新的教示について説明する。しかしながら、この部類の実施形態は、本明細書中の多くの有利な用途、および革新的教示の内のほんの数例であることは言うまでも無い。一般的には、本願の明細書中の記載は、請求されている様々な発明の範囲を限定するものではない。さらに、記載の中には、本発明のある特徴には適用されるが、その他の特徴には適用されないものもある。全ての図面において、同一の機能を有した同様または同等の素子を表すために、同一の符号または文字が使用されていることについて指摘しておく。本発明の主題を不必要に不明瞭化させてしまう公知の機能および構成に関する詳細な説明は、分かりやすくするために省略する。
今日の電気ヒューズは、ミリアンペア（ｍＡ）程度の典型的なプログラミング電流を用いて、電気パルスによってプログラムされる受動素子（例えば抵抗、またはキャパシタ）であるか、あるいはトランジスタ接合降伏（junction breakdown）が起こる電圧よりも大きなプログラミング電圧を有するトランジスタヒューズである。本発明の典型的な実施形態では、自己整合ＣＭＯＳにおいて有利に実現される単一ポリシリコン・２−トランジスタＥＥＰＲＯＭタイプのトランジスタについて説明されており、またヒューズ素子として使用される。２−トランジスタＥＥＰＲＯＭタイプのトランジスタをプログラムするために必要なプログラミング電流は数マイクロアンペア（μＡ）程度であり、典型的な電気タイプのヒューズより３桁分小さい。しかし、従来のＥＥＰＲＯＭデバイスはＣＭＯＳと互換性がなく、またプログラミング電位が高い。
従来のスプリットゲートＥＥＰＲＯＭ構造は、多結晶シリコンの少なくとも２つの層によって形成されていて、また図１に示すフローティングゲートトランジスタを有している。このメモリセル構造は、図１Ａの回路図に示すような、直列接続された分離トランジスタ（isolation transistor）１１およびフローティングゲートトランジスタ１２と同等である。分離トランジスタ１１は、フローティングゲートの状態から影響を受けることはなく、そのコントロールゲートがアクティブでないときにはオフのままである。この従来のメモリ構造では、第１のポリ層がフローティングゲートを形成している。このフローティングゲートは、ソース／ドレイン間のチャネル領域の一部を覆っている。残りのチャネル領域は、第２のポリ層であるコントロールゲートによって直接制御される。このコントロールゲートは、上記フローティングゲート上に載っている。上に載っているこのコントロールゲートは、ゲート電圧をフローティングゲート上に結合させて、チャネルホットエレクトロンを引き寄せることを助ける。トラップされた電子はゲートの仕事関数を変化させるため、フローティングゲートに注入された負電荷は、トランジスタの閾値電圧（Ｖｔ）を変化させる。従って、装置をオンにするためにはゲート電圧がさらに必要になる。
この従来のフローティングゲート構造は多くのメモリデバイスに対してうまく機能するが、従来の（単一ポリ）ＣＭＯＳプロセスからは逸れる。従って別のプロセス工程が必要であるだけでなく、大型のプロセッサチップ間における密度が低い領域内でフローティングゲートポリの堆積および除去を行うプロセスがより複雑になる。また上記フローティングゲートポリは、ロジック工場間における互換性を維持するために、追加的な設備費用が必要である。なぜなら、従来のロジックＣＭＯＳ工場には、単一ポリプロセス用の設備が備えられているからである。
次に図２Ａ、３Ａ、および４Ａを参照すると、本発明の典型的な実施形態に従って電気ヒューズ素子（ｅＦｕｓｅ）として使用するための２−トランジスタ構造が示されている。図示されている各構造では、コントロールゲートおよびフローティングゲートは、別のポリシリコンレベルを加えていない標準的なＣＭＯＳプロセスを用いて、単一ポリプロセスにおいて実装されている。単一ポリによって、ｅＦｕｓｅがホストロジックプロセス（host logic process）に実装可能となる。これによって、同じプロセス工程が保持され、プロセスの単純性および費用が維持される。さらに、図２Ａ、３Ａ、および４Ａに示す２−トランジスタ構造は、はるかに低いプログラミング電圧で動作する。なぜなら、ゲート電圧（〜５Ｖ、またはそれ未満）が、上記２−トランジスタ部分をオンにするように機能できるようになっているからである。図１に示された構造のプログラミング（〜１２Ｖ）のためのゲートバイアスに対する大幅な改良、および、そのような高いプログラミング電圧を必要とする他の同様のメモリデバイスの上記ゲートバイアスに対する大幅な改良である。図１に示す従来の構造に対する典型的な動作バイアスは、図１Ｂに表形式で示されている。
次に図２Ａおよび図２Ｂを参照すると、ｅＦｕｓｅ２００は、第１の導電型のソース領域２１０とドレイン領域２１１とを有している。ソース領域２１０とドレイン領域２１１とは、第１の導電型とは反対である第２の導電型の半導体基板内に形成されている。上記基板内では、ソース領域２１０とドレイン領域２１１とは隔てられていて、間にチャネル領域２１３を構成している。ソース領域２１０と、ドレイン領域２１１と、チャネル領域２１３との上には、約５０ｎｍの絶縁材料の均一な層が形成されている。ｅＦｕｓｅ２００は、ポリ単一層内に形成された２−トランジスタ配置をさらに有している。この２−トランジスタは、ドレイン２１１の一部と重なり合っているフローティングゲート部分２１５と、ソース２１０の一部と重なり合っているコントロールゲート部分２１６とを有している。コントロールゲート２１６は、プログラミングおよび読み出し動作を制御するために外部から印加された電圧電位（voltage potential）を入力するための端子を有している。フローティングゲート部分２１５およびコントロールゲート部分２１６は、互いに隔てられている。さらに上記半導体基板内には、分離されたウェル領域２２０を形成することができる。図２Ｂは、図２Ａに示すｅＦｕｓｅの上面配置図を示している。分離されたウェル２２０は、上記半導体基板内においてフローティングゲート部分２１５のみと重なり合うように描かれている。これによって容量結合が大きくなり、プログラミング電圧が低下する。
動作中におけるｅＦｕｓｅのバイアスは、容量結合を介して達成される。つまり、フローティングゲート２１５が、ドレイン２１１と、分離されたウェル２２０との容量結合を介して単独でバイアスされる。フローティングゲート２１５は、チャネルホットエレクトロンプログラミングとして知られているプログラミングを用いて帯電される。具体的には、（図５Ａおよび図５Ｂに示されているように、）シリコンエネルギーバリアを飛び越えるための十分なエネルギー（〜３．１ｅＶ）が得られたとき、ソース２１０（Ｖｓｓ）を接地し、閾値電圧（Ｖｔ）をゲートに印加し、プログラミング電圧をドレイン２１１に印加すると、プログラミング電流が流れ、電子がシリコンエネルギーバリアを飛び越えるための十分なエネルギー（〜３．１ｅＶ）が得られたとき、電子が、ソース側からフローティングゲート２１５へ注入されることにより供給される。分離ウェル２２０、および拡張されたＲＸ幅ドレイン（extended RX width drain）（以下に説明する）は、ドレイン２１１とフローティングゲート２１５との結合が少なくとも７０％になるようにして、プログラミング電圧を低くできるように設計されている。従ってＨＶプロセスは必要ではない。上記のトランジスタ構造およびバイアス構造によって、ｅＦｕｓｅプログラミング電圧を接合降伏が起こる電圧よりも小さく保つことができる（一般的には３〜６Ｖの範囲）。図２Ａ、図３Ａ、および図４Ａに示すｅＦｕｓｅ構造に対する典型的な動作バイアスは、図５Ｂに表形式で示されている。
動作の読み出しモード中において、図５Ｂの表に規定されているようなバイアス状態にあるｅＦｕｓｅは、フローティングゲート２１５の帯電に応じて、所定の２つの反応の内の１つを示す。フローティングゲート２１５がプログラミング（帯電）された場合は、フローティングゲートトランジスタをオンにするための所定のＶｒｅｆよりも大きい電圧が必要となるため、ソース２１０からドレイン２１１へは電流は流れない。
対照的に、フローティングゲート２１５がプログラミングされていない場合は、Ｖｒｅｆは分離トランジスタ１１をオンにするために十分な大きさであるため、ソース２１０からビット線（すなわちドレイン２１１）へと電流が流れる。電流が流れる方向を使って、プログラミング状態を判定することができる。
消去または再プログラムするためには、コントロールゲート２１６へ負プログラミング電圧（この実施例では−５Ｖ）を印加する。これによって、電子がフローティングゲート２１５からチャネル側に離れる。
図３Ａおよび図３Ｂに示す別の実施形態では、ドレイン３１１は、ＲＸ幅が拡張された状態で描かれている。拡張されたＲＸ幅は、フローティングゲート２１５のほぼ全体と重なり合っている。上記拡張されたＲＸ幅は、分離されたウェル２２０と同じように機能する。すなわち、ドレインとフローティングゲートとの重複部分を増やして容量結合を大きくし、これによって低いプログラム電圧を可能にする。さらに別の実施形態では、フローティングゲートへのドレイン電圧の結合効率を上げるために、ｅＦｕｓｅは、図４Ａおよび図４Ｂに示されているように、半導体基板内に形成されたドライブインインプラント（drive-in implant）を有している。ドライブインインプラント４１０は、拡張されたドレイン構造内に図示されているが、上記の分離されたウェル構造と共に用いることもできる。
次に図６Ａを参照すると、本発明の典型的な実施形態に従ったヒューズセル６１０が図示されている。ヒューズセル６１０は、ｅＦｕｓｅ２００、選択回路６１５、ラッチ回路６２０、プログラミングトランジスタ（Ｐｒｏｇ）６２５、およびプログラミング電流源（ＯＳＣ）６３０を有している。フラッシュプログラミングは高電流の注入を伴うため、必要なプログラム電流をＢＬ（ドレイン）へ流すためにはＨＶソース（ＯＳＣ）６３０が必要である。ＯＳＣ６３０は、Ｐｒｏｇ６２５を介して、２−トランジスタｅＦｕｓｅ２００のドレイン２１１へ結合されている。Ｐｒｏｇ６２５は、プログラミングの際にはＯＮと選択され、読み出しの際にはＯＦＦと選択される。選択回路６１５は、プログラミングするためのヒューズを選択するために、ｅＦｕｓｅ２００のコントロールゲート２１６に結合されている。ヒューズの選択は、ラッチ回路６２０からＢＬ（ドレイン）を介して、そして選択回路６１５からＷＬ（ゲート）を介して行われる。ラッチ回路および選択回路は、制御指令を受けるために、ステートマシンへ接続可能である。当業者であれば、上述してきたｅＦｕｓｅ構造、および図６Ｂに示すバイアス状態を参照しながら、ヒューズセルの動作を理解できるであろう。具体的には、プログラミングの際には、ソース２１０は接地され、そしてドレイン２１１、ドレイン３１１、または、オンと選択されたＰｒｏｇとのビット線接続に５Ｖのプログラミング電圧が印加される。
図７は、図６Ａに示すｅＦｕｓｅを使用したアレイ構造を示している。このアレイ構造では、選択ブロック６１５は、図６Ａに示すＷＬの選択回路６１５を表し、そしてラッチブロックＬ１、Ｌ２、・・・ＬＮは、各ビットラインへつながるラッチ回路６２０を表している。プログラミングトランジスタ６２５およびＯＳＣ６３０は、分かりやすくするために省略してある。
本発明による方法およびシステムの好ましい実施形態について添付図面に図示し、そして詳細な説明において説明した。しかし本発明は、開示したこれらの実施形態に限定されるものではなく、特許請求の範囲において説明および規定されている本発明の精神から逸脱することなく、多くの再配置、変更、および置き換えが可能であることを理解されたい。
従来のＥＥＰＲＯＭデバイスを示す図である。 直列接続した素子分離用トランジスタおよびフローティングゲートトランジスタと同等の回路を表す図である。 本発明の典型的な実施形態に従って電気ヒューズ素子として用いられる２−トランジスタ構造を示す図である。 図２Ａに示す２−トランジスタ構造の上面図を示している。 本発明の典型的な実施形態に従って電気ヒューズ素子として用いられる別の２−トランジスタ構造を示す図である。 図３Ａに示す２−トランジスタ構造の上面図を示している。 本発明の典型的な実施形態に従って電気ヒューズ素子として用いられる、さらに別の２−トランジスタ構造を示す図である。 図４Ａに示す２−トランジスタ構造の上面図を示している。 図２Ａ、図３Ａ、および図４Ａに示す２−トランジスタ構造のプログラミングを示すダイヤグラムである。 図２Ａ、図３Ａ、および図４Ａに示す２−トランジスタ構造のバイアス（biasing）を示す図である。 本発明の典型的な実施形態に従ったヒューズセルを示す図である。 図６Ａに示すヒューズセルのバイアスを示す図である。 本発明の典型的な実施形態に従ったヒューズアレイを示す図である。

Claims (20)

  1. 第１の伝導型の半導体材料からなる基板と、
    上記基板中に配置され、間にチャネル領域を挟んで互いに隔てられている、ソース領域およびドレイン領域と、
    上記ソース領域、上記ドレイン領域、および、上記チャネル領域の上に配置された、一様な厚みを有する絶縁材料からなる層と、
    を備えている、電気的にプログラム可能なトランジスタヒューズであって、
    上記電気的にプログラム可能なトランジスタヒューズは、
    上記絶縁材料の上に単一のポリシリコンの層として配置された第１のゲートおよび第２のゲートであって、上記第１のゲートは上記ソース領域の部分と重なるように配置され、上記第２のゲートは上記第１のゲートから絶縁されているとともに上記ドレイン領域の部分と重なるように配置され、上記第１のゲートは外部から供給される信号が入力される端子を有しており、上記第２のゲートは上記ドレイン領域に容量的に結合している、上記第１のゲートおよび上記第２のゲートと、
    上記基板内に配置されるとともに上記第２のゲートと上記ドレイン領域との容量結合を増加させる結合デバイスであって、上記第２のゲートに上記ドレイン領域との容量結合を介して電荷を与えることによりプログラミングがなされる、結合デバイスと、
    を備えている、電気的にプログラミング可能なトランジスタヒューズ。
  2. 上記プログラミングは上記ドレイン領域への電圧信号の供給によってなされ、上記電圧信号は上記トランジスタヒューズの接合降伏を起こす電圧よりも小さい電圧の信号である、請求項１に記載のヒューズ。
  3. 上記基板中に配置された上記ドレイン領域に付加され、上記第２のゲートに重なって容量結合を増加させる、拡張された幅のドレイン部分をさらに備えている、請求項１に記載のヒューズ。
  4. 上記基板中に配置された上記ドレイン領域に付加され、上記第２のゲートの部分に重なっている、拡張された幅のドレイン部分と、
    上記基板中に配置され、また、上記第２のゲートの部分に重なっている、ウェル領域とをさらに備えており、
    上記ウェル領域は、上記第２のゲートおよび上記ドレインから分離されている、請求項１に記載のヒューズ。
  5. プログラミングは、上記ソースにグランド基準電位を与え、上記第１のゲートにトランジスタの閾値電圧を与え、上記ドレイン領域および上記分離されたウェル領域にプログラム電圧を与えることによりなされる、請求項４に記載のヒューズ。
  6. 上記プログラム電圧はトランジスタの接合降伏を起こす電圧よりも小さい電圧である、請求項５に記載のヒューズ。
  7. 読み出しは、上記第１のゲートに基準電圧を与えて、上記ソース領域と上記ドレイン領域との間の電流の流れを検知することによりなされ、電流が検知されないときにはプログラムされた状態であると決定され、電流が検知されるときにはプログラムされていない状態であると決定される、請求項５に記載のヒューズ。
  8. 上記基準電圧はトランジスタの閾値電圧よりも大きい、請求項７に記載のヒューズ。
  9. 再プログラミングは、上記第１のゲートに上記プログラム電圧の反転電圧を与えることによりなされる、請求項５に記載のヒューズ。
  10. 第１の伝導型の半導体材料からなる基板と、
    上記基板中に配置され、間にチャネル領域を挟んで互いに隔てられている、ソース領域およびドレイン領域と、
    上記ソース領域、上記ドレイン領域、および、上記チャネル領域の上に配置された、一様な厚みを有する絶縁材料からなる層と、
    トランジスタヒューズと、
    を備えている、プログラム可能なヒューズセルであって、
    上記トランジスタヒューズは、
    上記絶縁材料の上に単一のポリシリコンの層として配置された第１のゲートおよび第２のゲートであって、上記第１のゲートは上記ソース領域の部分と重なるように配置され、上記第２のゲートは上記第１のゲートから絶縁されているとともに上記ドレイン領域の部分と重なるように配置され、上記第１のゲートは外部から供給される信号が入力される端子を有しており、上記第２のゲートは上記ドレイン領域に容量的に結合している、上記第１のゲートおよび上記第２のゲートと、
    上記基板内に配置されるとともに上記第２のゲートと上記ドレイン領域との容量結合を増加させる結合デバイスであって、上記第２のゲートに上記ドレイン領域との容量結合を介して電荷を与えることによりプログラミングがなされる、結合デバイスと、
    上記第１のゲートの端子に結合されるとともに、上記トランジスタを電圧信号によってプログラムする状態に選択する第１の回路と、
    上記ドレイン領域および上記結合デバイスに結合されるとともに、上記トランジスタヒューズをプログラムするために、および、上記トランジスタヒューズのプログラム状態を読み出すために使用される第２の回路と、を備えている、プログラム可能なヒューズセル。
  11. 上記第２の回路は、上記ドレイン領域および上記結合デバイスに結合された他のトランジスタを有しており、上記他のトランジスタは、オン状態に選択されると、プログラム電圧信号を供給する、請求項１０に記載のヒューズセル。
  12. 上記第２の回路は、上記トランジスタヒューズに結合された他の回路を備えており、上記他の回路は、上記他のトランジスタがオフ状態に選択されると、電流の流れを検知する、請求項１１に記載のヒューズセル。
  13. 上記プログラミングは、上記トランジスタヒューズの接合降伏が起こる電圧よりも小さい電圧を有する電圧信号を、上記ドレイン領域および上記結合デバイスに供給することによりなされる、請求項１０に記載のヒューズセル。
  14. 上記トランジスタヒューズは、上記基板中に配置された上記ドレイン領域に付加され、上記第２のゲートに重なって容量結合を増加させる、拡張された幅のドレイン部分をさらに備えている、請求項１０に記載のヒューズセル。
  15. 上記基板中に配置された上記ドレイン領域に付加され、上記第２のゲートの部分に重なっている、拡張された幅のドレイン部分と、
    上記基板中に配置され、また、上記第２のゲートの部分に重なっている、ウェル領域とをさらに備えており、
    上記ウェル領域は、上記第２のゲートおよび上記ドレインから分離されている、請求項１０に記載のヒューズセル。
  16. プログラミングは、上記ソースにグランド基準電位を与え、上記第１の回路によって上記第１のゲートにトランジスタの閾値電圧を与え、上記第２の回路によって上記ドレイン領域にプログラム電圧を与えることによりなされる、請求項１０に記載のヒューズセル。
  17. 上記プログラム電圧はトランジスタの接合降伏を起こす電圧よりも小さい電圧である、請求項１６に記載のヒューズセル。
  18. 読み出しは、上記第１の回路により上記第１のゲートに基準電圧を与えて、上記第２の回路により上記ソース領域と上記ドレイン領域との間の電流の流れを検知することによりなされ、電流が検知されないときにはプログラムされた状態であると決定され、電流が検知されるときにはプログラムされていない状態であると決定される、請求項１６に記載のヒューズセル。
  19. 上記基準電圧はトランジスタの閾値電圧よりも大きい、請求項１８に記載のヒューズセル。
  20. 再プログラミングは、上記第１の回路により上記第１のゲートに上記プログラム電圧の反転電圧を与えることによりなされる、請求項１６に記載のヒューズセル。
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