TWI383491B - 用於混合式記憶體陣列之遮罩可編程及反熔絲架構 - Google Patents

用於混合式記憶體陣列之遮罩可編程及反熔絲架構 Download PDF

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Description

用於混合式記憶體陣列之遮罩可編程及反熔絲架構
本發明係有關揮發性記憶體。更具體而言，本發明係有關非揮發性記憶胞的遮罩可編程。
在過去30年，反熔絲技術吸引眾多發明人、IC設計者及製造者的顯著關注。反熔絲是導電狀態可改變的結構，換言之，改變從未導通至導通的狀態之電子裝置。等同地，二進位狀態可以為高電阻與低電阻之一以回應電應力，例如編程電壓或電流。在微電子工業上有很多嘗試來發展及應用反熔絲，但是，迄今最成功的反熔絲應用可見於Actel及Quicklogic所製造的FGPA裝置中、由Micron製造的用於DRAM裝置中的備用或選加編程。在此領域中，反熔絲技術是相當著名的，圖1至5b顯示反熔絲電晶體實施例。
反熔絲記憶體是一次可編程(OTP)記憶體的一型式，其中，裝置由資料一次永久地編程(電方式)。此資料是由終端使用者因特定應用而編程。有數種型式的OTP記憶胞可以使用。由於可以編程任何資料，所以OTP記憶體提供使用者層級彈性。
反熔絲記憶體可以應用於所有一次型可編程應用，包含RF-ID標籤。RF-ID標籤化應用在工業上的接受度愈來愈高，舉例而言，特別是在銷售、運輸、物流及軍事應用 上。由於簡單及完整的COMS共容性，反熔絲記憶體允許應用RF-ID標籤觀念至積體電路製造及測試製程。因此，藉由在每一晶圓及/或晶圓上的每一晶粒上使用反熔絲記憶體結合RF通訊介面以允許在IC製造及封裝期間與印刷電路板組裝期間，非接觸地編程及讀取晶片特定的或晶圓特定的資訊，可以增加IC製造生產力。
圖1是電路圖，顯示反熔絲記憶胞的基本觀念，圖2及圖3分別顯示圖1中所示的反熔絲記憶胞的平面及剖面視圖。圖1的記憶胞包含傳送或存取電晶體10以將位元線BL耦合至反熔絲裝置12的底板。字線WL耦合至存取電晶體10的閘極以將其開啟，以及，胞板電壓Vcp耦合至反熔絲裝置12的頂板以將反熔絲裝置12編程。
從圖2及3可見存取電晶體10及反熔絲裝置12的佈局非常直接及簡單。存取電晶體10的閘極14及反熔絲裝置12的頂板16由延伸越過主動區18之相同的多晶矽層構成。在每一多晶矽層下方的主動區18中，形成薄的閘極氧化物20，也稱為閘極介電質，用於將多晶矽與下方的主動區電隔離。閘極14的每一側上為擴散區22及24，其中，擴散區24耦合至位元線。雖然未顯示，但是，習於此技藝者將瞭解可以應用標準的CMOS處理，例如側壁隔離層形成、輕度摻雜擴散(LDD)及擴散和閘極矽化。雖然傳統的單一電晶體與電容器胞配置被廣泛地使用，但是，為了高密度應用而要節省半導體陣列面積，所以，更加企求僅有電晶體的反熔絲胞。此種僅有電晶體的反熔絲胞 必須可靠但卻需以低成本的CMOS製程來製造。
圖4顯示可由任何標準的CMOS製程製造的反熔絲電晶體的剖面視圖。此反熔絲電晶體的變異揭示於共同擁有的2005年10月21日申請之美國專利申請號10/553,873及共同擁有的2007年6月13日申請之美國專利申請號11/762,552中。在目前顯示的實施例中，反熔絲電晶體幾乎與簡單的厚閘極氧化物相同、或為具有一浮動擴散端子的輸入/輸出MOS電晶體。所揭示的反熔絲電晶體也稱為分開通通電容器或半電晶體，其可以被可靠地編程，以致於多晶矽閘極與基體之間的熔絲鏈可預測地被局限於裝置的特定區。延著裝置的通道長度取得圖4a的剖面視圖，在目前說明的實施例中，裝置為p通道裝置。通道一般被理解為在覆蓋多晶矽閘極之下的區域，具有由相鄰於個別擴散區之多晶矽閘極的邊緣所界定的長度。
反熔絲電晶體30包含形成於閘極通道區34上的可變厚度閘極氧化物32、多晶矽閘極36、側壁隔離層38、場氧化物區40、擴散區42、及擴散區42中的LDD區44。 位元線接點46顯示為與擴散區42電接觸。可變厚度閘極氧化物32由厚氧化物與薄氧化物組成以致於通道長度的一部份由厚閘極氧化物遮蓋，而通道長度的其餘部份由薄閘極氧化物遮蓋。一般而言，薄閘極氧化物是可能發生氧化物崩潰的區域。另一方面，與擴散區42相遇的厚閘極氧化物邊緣界定存取邊緣，存取邊緣防止閘極氧化物崩潰，以及，閘極36與擴散區42之間的電流是流動用於經過 編程的反熔絲電晶體。雖然厚氧化物部份延伸至通道區中的距離視遮罩等級而定，但是，厚氧化物部份較佳地形成為至少與形成於相同晶片上的高電壓電晶體的最小長度一樣長。
在本實施例中，擴散區42經由位元線接點46而連接至位元線、或是其它線以用於感測來自多晶矽閘極36的電流，以及，被摻雜至容納編程電壓或電流。此擴散區42形成為最接近可變厚度閘極氧化物32的厚氧化物部份。 為了進一步保護反熔絲電晶體30的邊緣免於高壓損傷、或漏電流，在製造期間，導入也稱為金屬矽化保護氧化物的電阻器保護氧化物(PRO)，以進一步使金屬粒子與側壁隔離層38的邊緣相間隔。在金屬矽化製程期間較佳地使用此PRO，用於保護僅一部份擴散區42及一部份多晶矽閘極36免於被金屬矽化。金屬矽化的電晶體已知具有更高的漏電流並因而降低崩潰電壓。如此具有非金屬矽化擴散區42將降低漏電流。擴散區42可以被摻雜以用於低電壓電晶體或高電壓電晶體或是造成相同或不同的擴散曲線之二者的組合。
圖4b顯示反熔絲電晶體30的簡化平面視圖。位元線接點46可以作為視覺參考點以調整平面視圖與圖4a的對應剖面視圖的方位。主動區48是裝置形成通道區34及擴散區42的區域，此區域是在製程期間由OD遮罩界定。 虛線50界定之區域是在製程期間要經由OD2形成厚閘極氧化物之區域。更具體而言，由虛線50圍繞的區域代表 要形成厚氧化物的區域。OD簡單地代表氧化物界定遮罩，其在CMOS製程期間被用以界定基體上要形成氧化物的區域，OD2代表第二氧化物界定遮罩，與第一者不同。稍後將說明用於製造反熔絲電晶體30的CMOS製程步驟的細節。根據本發明的實施例，使主動區48的邊緣及OD2遮罩的最右方邊緣包圍的薄閘極氧化物區最小化。在目前所示的實施例中，藉由使最右方的OD2遮罩邊緣朝向主動區48的平行邊緣偏移，可以使此區最小化。共同擁有的2007年6月13日申請之美國專利申請號11/762,552說明替代的單一電晶體反熔絲記憶胞，其可以用於非揮發性記憶體陣列中。如圖5a及5b的實施例所示，為此領域中所知的雙電晶體反熔絲記憶胞。
圖5b顯示雙電晶體反熔絲記憶胞60的平面視圖，其具有根據本發明的實施例由任何標準CMOS製程所製造的最小薄閘極氧化物區。圖5a顯示延著線B-B取得的圖5b的記憶胞60的剖面視圖。雙電晶體反熔絲記憶胞60由與反熔絲電晶體串聯的存取電晶體組成。存取電晶體包含覆蓋厚閘極氧化物64的多晶矽閘極62，閘極氧化物64本身形成於通道66上。在通道66的左側上為電連接至位元線接點70的擴散區68。在通道66的右側上為與反熔絲電晶體共用之共用擴散區72。反熔絲電晶體包含覆蓋薄閘極氧化物76之多間矽閘極74，閘極氧化物76本身形成於通道78上。厚閘極氧化物64相當於用於高壓電晶體的氧化物，而薄閘極氧化物76相當於用於低壓電晶體的氧化物。 虛線77界定製程期間經由OD2要形成厚閘極氧化物的區域。更具體而言，由輪廓虛線77所包圍的區域代表要形成厚氧化物的區域。雖然輪廓虛線77的最右方邊緣顯示為實質上與相鄰於多晶矽閘極74的側壁隔離層的邊緣相對齊，但是，習於此技藝者將瞭解此邊緣可以位於多晶矽閘極62與74的側壁隔離層之間的任意處。已知多晶矽閘極62和74可以被獨立地控制，或者，可以如圖5b所示般替代地彼此連接。在圖5b的實施例中，多晶矽閘極62和74是相同的多晶矽結構的部份，並經由字線接點80連接至字線。擴散區68和72都具有LDD區，這些LDD區可以視要使用的所需操作電壓而被相同地或不同地摻雜。 共同擁有的2007年6月13日申請之美國專利申請號11/762,552說明說明替代的雙電晶體反熔絲記憶胞，其可用於非揮發性記憶體陣列。
由於每一編程循環將嘗試同時編程某數目的資料字，所以，OTP記憶體的編程速度相當慢。接續在每一編程循環之後的是編程驗證循環以確保資料字被成功地編程。未通過編程驗證步驟的任何位元會被再編程。此處理一直繼續直到所有記憶胞狀態已被成功地編程。
有些應用是相同的資料是要被編程於每一OTP記憶體中。舉例而言，開機區資料在整批的每一晶片中可以是相同的，但真正的使用者資料可以不同。開機區可以由終端使用者、或賣方編程。在任一情形中，將需要顯著數目的編程循環以將此開機區資料編程以該批次中的所有OTP記 憶體裝置中。有其它的應用是每一OTP記憶體裝置的一部份將儲存相同資料。在某些情形中，此資料不打算由終端使用者存取或知道，因而在遞交給終端使用者以整合至它們的系統之前需要編程化。但是，此預編程將會增加時間消耗，這並非所需。
遮罩ROM記憶體是非揮發性記憶體的等級，其係在晶片製造階段以資料編程。在晶片製造階段，使用遮罩以界定記憶體陣列中哪些記憶胞是要被永久地關閉。
由於在晶片製造期間執行編程化，所以，有效的「編程化」速度相當高。由於所需的遮罩組的資金成本，所以，此技術以經濟規模而言在成本上是有功效的。舉例而言，習知的電視遊戲機遊戲卡匣使用遮罩ROM晶片以儲存遊戲資料，且晶片的快速製造允許大量的遊戲卡匣在最短的時間內在全世界銷售。
不幸地，遮罩ROM僅在製造階段是可編程的，且未允許終端使用者將它們自己的資料編程以記憶體裝置。美國專利申請號7,102,926揭示記憶體裝置，其中，遮罩ROM記憶體陣列與電可抹拭可編程唯讀記憶體(EEPROM)成對。但是，由於遮罩ROM的製程與EEPROM的製造實質上不同，所以，與此裝置有關的複雜度及成本會增加。此外，用於EEPROM裝置的增加成本對於僅將資料編程以記憶體一次的應用而言是不經濟的。
因此，需要提供低成本OTP記憶體裝置，其是遮罩可編程的並具有使用者可編程能力。
本發明的目的是減輕或減少習知的OTP記憶體的至少一缺點。更具體而言，本發明的目的是提供反熔絲記憶體，其為遮罩可編程的及電氣可編程的。
在第一態樣中，本發明提供混合記憶體，具有以列及行配置之電氣可編程及遮罩可編程的記憶胞。混合記憶體陣列包含電氣可編程反熔絲記憶胞列及遮罩已編程反熔絲記憶胞列。每一電氣可編程反熔絲記憶胞連接至位元線及具有預定的佈局和閘極氧化物結構。每一遮罩已編程反熔絲記憶胞連接至位元線，位元線連接至一電氣可編程反熔絲記憶胞，以及，具有實質上預定的佈局及閘極氧化物結構。每一遮罩已編程反熔絲記憶胞藉由被選擇性地遮罩編程以具有對電壓源的永久耦合而代表一邏輯狀態。每一遮罩已編程反熔絲記憶胞藉由被選擇性地遮罩編程以省略通道區而代表另一邏輯狀態。根據本態樣的實施例，遮罩已編程反熔絲記憶胞列包含電氣可編程狀態記憶胞，以及，電氣可編程狀態記憶胞與每一電氣可編程反熔絲記憶胞相同。根據本態樣的進一步實施例，永久耦合包含接點，接點電連接至電壓源及當對應的字線被致動時耦合至位元線；以及，擴散區，連接至對應的字線及當對應的字線被驅動至電壓源時耦合至位元線。
在又一實施例中，遮罩已編程反熔絲記憶胞列耦合至字線接收編程電壓，混合記憶體又包含耦合至字線的編程 鎖電路以用於禁止遮罩對已編程反熔絲記憶胞編程。編程鎖電路包含遮罩可編程禁止電路，遮罩可編程禁止電路耦合至字線且已編程以鎖住狀態用於改變編程電壓至對編程無效的電壓位準以回應處於編程電壓的字線。
在本態樣的另一實施例中，每一電氣可編程反熔絲記憶胞及每一遮罩可編程反熔絲記憶胞包含存取電晶體和電氣可編程反熔絲電晶體。存取電晶體具有耦合至位元線的第一擴散區及第一多晶矽閘極。電氣可編程反熔絲電晶體與存取電晶體串聯並具有與存取電晶體共用的第二擴散區、以及第二多晶矽閘極。閘極氧化物結構包含位於第一多晶矽閘極之下的厚閘極氧化物及位於第二多晶矽閘極之下的薄閘極氧化物。在本實施例中，在讀取操作期間，第一多晶矽閘極可驅動至讀取電壓，以及，在編程操作期間，第二多晶矽閘極可以驅動至編程電壓。在替代實施例中，第一多晶矽閘極及第二多晶矽閘極彼此電耦合及電耦合至可驅動至編程電壓的字線。永久耦合包含接點，接點電連接至電壓源及當存取電晶體被致動時耦合至位元線；第三擴散區，連接至電壓源及當存取電晶體和電氣可編程反熔絲電晶體被致動時耦合至位元線；及連接至擴散線的第三擴散區，擴散線耦合至第二多晶矽閘極。此外，代表另一邏輯狀態的每一遮罩已編程反熔絲記憶胞被選擇性地遮罩編程以省略通道區。
在本態樣的又另一實施例中，每一電氣可編程反熔絲記憶胞及每一遮罩可編程反熔絲記憶胞包含電氣可編程反 熔絲電晶體。電氣可編程反熔絲電晶體具有耦合至位元線的擴散區、以及多晶矽閘極。閘極氧化物結構包含氧化物崩潰區，氧化物崩潰區是可熔的以在多晶矽閘極與閘極氧化物結構之下的基體之間形成導電通道。閘極氧化物結構包含可變厚度閘極氧化物，可變厚度閘極氧化物具有對應於氧化物崩潰區的薄閘極氧化物部份。永久耦合包含另一擴散區，此擴散區連接至電壓源，且當耦合至多晶矽閘極的字線被致動時耦合至位元線。或者，永久耦合包含連接至擴散線之另一擴散區，擴散線係耦合至多晶矽閘極。代表另一邏輯狀態的每一遮罩已編程反熔絲記憶胞可以被選擇性地遮罩編程以省略通道道區。
在第二態樣中，本發明提供編程鎖電路以用於具有以列及行配置之可編程記憶胞的記憶體，以列及行配置之可編程記憶胞規劃成用於接收編程電壓。編程鎖電路包含遮罩可編程禁止電路及致能電路。遮罩可編程禁止電路耦合至對應於可編程記憶胞列的字線。在編程操作時，致能電路將遮罩可編程禁止電路耦合至電壓源，以致於當遮罩可編程禁止電路被編程以鎖住可編程記憶胞列時，遮罩可編程禁止電路使編程電壓失能以回應字線的編程電壓。在本態樣的實施例中，致能電路包含電晶體，以用於編程操作時將共同節點電耦合至電壓操作，以及，遮罩可編程禁止電路包含遮罩可編程電晶體，遮罩可編程電晶體具有耦合至字線的閘極端、耦合至編程電壓的汲極端以及耦合至共同節點的源極端。遮罩可編程電晶體包含位於汲極端與源 極端之間的通道區以用於鎖住可編程記憶胞列，或是未包含通道區。又包含主遮罩可編程電晶體，主遮罩可編程電晶體置成作為二極體連接的遮罩可編程電晶體，當遮罩被編程以用於鎖住可編程記憶胞列時用於耦合編程電壓至電壓源。
在本態樣的另一實施例中，遮罩可編程禁止電路包含遮罩可編程電晶體，遮罩可編程電晶體具有耦合至致能訊號的閘極端、耦合至字線的汲極端以及耦合至電壓源的源極端。遮罩可編程電晶體包含通道區與汲極端之間選加的擴散區以用於鎖住可編程記憶胞列、或未包含選加的擴散區。在本態樣的又另一實施例中，編程鎖電路包含高電壓切換電路及邏輯電路。高電壓切換電路提供編程電壓與讀取電壓之一以回應控制訊號。邏輯電路具有用於接收選取訊號的第一輸入及耦合至越控訊號線的第二輸入。當越控訊號線處於不作動邏輯位準時，邏輯控制電路提供具有對應於選取訊號的邏輯狀態之控制訊號。當越控訊號線處於主動邏輯位準時，高電壓切換電路被切換至提供讀取電壓。遮罩可編程禁止電路包含作動電晶體及遮罩可編程反相器。作動電晶體將越控訊號線電耦合至對應於作動邏輯位準的另一電壓源。遮罩可編程反相器耦合至用於驅動作動電晶體的閘極端之字線。根據本實施例的態樣，遮罩可編程反相器包含n通道電晶體，n通道電晶體具有用於鎖住可編程記憶胞列的通道區。此外，可以包含主遮罩可編程禁止電路。主遮罩可編程禁止電路包含主作動電晶體及主 遮罩可編程反相器。
在第三態樣中，本發明提供混合記憶體。混合記憶體包含電可抹拭反熔絲記憶胞及遮罩已編程記憶胞。電氣可編程反熔絲記憶胞連接至對應的位元線及共用字線。遮罩已編程記憶胞連接至另一位元線及共用字線以用於儲存有效位元。可可編程反熔絲記憶胞包含電氣可編程反熔絲電晶體，電氣可編程反熔絲電晶體具有耦合至位元線的擴散區、及覆蓋閘極氧化物結構的多晶矽閘極。閘極氧化物結構具有氧化物崩潰區，可熔化以在多晶矽閘極與閘極氧化物結構之下的基體之間形成導電通道。遮罩可編程記憶胞可以省略在共用字線之下的通道區，或包含對電壓源之永久耦合。永久耦合包含另一擴散區，此擴散區連接至電壓源以及當耦合多晶矽閘極的字線被致動時耦合至位元線。
在本態樣的實施例中，混合記憶體又包含第二遮罩已編程記憶胞及第二電氣可編程反熔絲記憶胞。第二遮罩已編程記憶胞連接至對應的位元線及第二共用字線。第二電氣可編程反熔絲記憶胞連接至另一位元線及第二共用字線。在電氣可編程反熔絲記憶胞的替代實施例中，電氣可編程反熔絲記憶胞包含存取電晶體及電氣可編程反熔絲電晶體。存取電晶體具有耦合至位元線的第一擴散區、及第一多晶矽閘極。電氣可編程反熔絲電晶體與存取電晶體串聯及具有與存取電晶體共用的第二擴散區、和第二多晶矽閘極。閘極氧化物結構包含在第一多晶矽閘極之下的厚閘極氧化物及在第二多晶矽閘極之下的薄閘極氧化物。
在配合附圖以閱讀本發明的下述具體實施例的說明時，一般習於技藝者將更清楚本發明的其它態樣及特點。
一般而言，本發明提供具有連接至字線和位元線之遮罩可編程和一次可編程記憶胞的記憶體陣列。記憶體陣列的所有記憶胞可以配置成一次可編程記憶胞。任何數目的這些可編程記憶胞可以經由例如擴散遮罩編程或接點/通孔遮罩編程等遮罩編程而轉換成遮罩可編程記憶胞。由於這二種型式的記憶胞由相同的材料構成，所以，此混合式記憶體陣列的製造可以簡化，因此，僅需要一共同的製程步驟組。編程鎖電路禁止使用者不小心編程遮罩可編程記憶胞。每一列資料可以由使用者標注為無效的，而遮罩已編程資料可受保護免於使用者的無效化。
因此，簡單地藉由將用於製造一次可編程記憶體裝置的遮罩作適當的遮罩修改，則在製程期間，可以將相同的碼遮罩編程以大量的記憶裝置。更具體而言，遮罩將被修改以執行記憶體陣列的特定記憶胞的遮罩編程。在製造之後，接著立即將記憶體裝置出貨給使用者以用於編程它們自己的資料。遮罩編程化的費用在裝置製造之前是最小的，遠低於每一記憶體裝置的後段製造電編程所需的累積時間。此外，遮罩已編程鎖電路提供安全性以反制遮罩已編程記憶胞後段製造編程化。
圖6是根據本發明的混合式一次可編程遮罩已編程記 憶體的方塊圖。混合式記憶體100包含混合式記憶體陣列102、字線驅動電路區104、行解碼器電路區106、感測放大器電路區108、編程鎖電路110、及高電壓切換電路112。習於此技藝者將瞭解混合式記憶體包含其它電路區以使記憶體能夠適當操作，但是，由於它們與本發明的實施例無關，所以，圖6中未顯示。混合式記憶體陣列102由記憶胞列及行組成，其中，每一列記憶胞連接至共同字線，而每一行記憶胞連接至共用位元線。在本實施例中，一次可編程記憶胞及遮罩已編程記憶胞可以具有圖4a及4b或圖5a和5b中所示的記憶胞配置。如圖6所示，不同列的記憶胞將由一型式的記憶胞組成。舉例而言，列0、列1、列9、列11、列13及最後列(列n)將僅包含一次可編程記憶胞(PROM)，而列2至列8、列10、列12及列14將僅包含遮罩已編程記憶胞(MROM)。不同型式的列可以彼此相交插，或是以連續的列一起分為同組。由於相同型式的記憶胞用於一次可編程記憶胞及遮罩已編程記憶胞，所以，字線間距及位元線間距是固定的，因而使記憶體陣列102的封裝密度最大化。
字線驅動電路區104包含個別的字線以將讀取及編程電壓施加至字線。在本實施例中，讀取及編程電壓由高電壓切換電路112提供以回應代表讀取或編程操作要被執行的控制訊號。高電壓切換電路112可以產生讀取及編程電壓、或是將收到的讀取及編程電壓耦合至字線驅動電路區104。為了回應輸入的列位址，特定的字線會被選取以用 於讀取或編程操作。行解碼器電路區106將任何預設數目的位元線耦合至感測放大器電路區108中個別的位元感測放大電路，以回應輸入的行位址。行解碼器電路區106可以將適當的偏壓位準耦合至位元線，以促使或禁止一次可編程記憶胞的編程化。習於此技藝者將瞭解有很多可能的架構及電路實施可以用於行解碼器電路區106及感測放大器電路區108。
由於遮罩已編程記憶胞列基本上是一次可編程記憶胞，所以，假使位元線被適當地偏壓且字線被驅動至編程電壓位準時，則它們可以被編程。因此，根據本發明的另一實施例，設置編程鎖電路110作為禁止任何記憶胞列編程化之機構，藉以保護儲存於該列中的遮罩已編程資料。藉由使編程電壓無法到達記憶胞，可以取得此禁止。接著將說明編程鎖電路110的進一步細節。
圖7a是圖6的混合式記憶體陣列102的一部份的平面視圖佈局，顯示根據本發明的實施例之雙電晶體一次可編程記憶胞及雙電晶體遮罩已編程記憶胞之整合。在本實施例中，連接至字線Wli的第一列記憶胞120是一次可編程記憶胞，而連接至相鄰字線Wli+1的第二列記憶胞122是遮罩已編程記憶胞。每一記憶胞列120及122是具有如圖5a及5b所示的相同預定佈局之雙電晶體反熔絲記憶胞及相同的閘極氧化物結構。虛線123界定製程期間經由OD2遮罩要形成厚閘極氧化物的區域，且其與圖5a中所示的虛線77相類似。閘極氧化物結構意指存取電晶體及 反熔絲電晶體的薄及厚閘極氧化物成份。在圖7a中所示的配置中，來自列120和122之每一對記憶胞分享共用擴散區124及共用位元線接點126。在本實施例中，一次可編程記憶胞列120是電氣可編程的，且可具有或不具有當WLi上的編程電壓被施加而位元線偏壓至接地、VSS或在編程電壓存在時有效產生熔絲鏈128的某些其它足夠低的電壓位準時所形成的熔絲鏈128。在讀取操作期間，WLi被驅動至VDD且具有熔絲鏈128的列120的任何記憶胞會將VDD從WLi耦合至其對應的位元線。無熔絲鏈128的列120的任何記憶胞將不會對其對應的位元線有任何作用。
藉由將源極擴散連接至例如VDD等高壓位準以產生用於VDD之經過例如圖5a中所示的薄閘極氧化物76等記憶胞的薄閘極氧化物下方的通道區之源極-汲極路徑，以將列122的遮罩已編程胞編程。藉由修改擴散遮罩以包含用於耦合選取的列122的記憶胞至VDD耦合擴散線130之擴散區，可以容易地產生連接。在讀取操作期間，當字線WLi+1被升高至VDD時，具有擴散區之列122的記憶胞將其對應的位元線耦合至VDD耦合擴散線130。相反地，未具有擴散區之列122的記憶胞無法將其對應的位元線耦合至VDD耦合擴散線130，因而未對位元線造成效果。因此，由於具有熔絲鏈128的列120之記憶胞表現得如同具有連接至VDD擴散線130的列122的記憶胞，所以，用於列120及122的記憶胞之讀取方法是相同的，反之亦 然。
在圖7a的實施例中，僅有要以特定狀態編程化的反熔絲記憶胞的擴散會被遮罩編程以耦合至VDD耦合擴散線130，而儲存相反狀態的反熔絲記憶胞保持未修改。在圖7b的替代實施例中，對那些儲存有相反狀態的記憶胞施加進一步的遮罩編程化。如圖7b所示，列122最左方的遮罩已編程記憶胞被遮罩編程以致於在例如圖5a中所示的多晶矽閘極74等多晶矽閘極之下無通道區。換言之，在製造期間，通道區被省略或不出現在多晶矽閘極之下。這將有助於防止遮罩已編程記憶胞遭受意外的電編程化。藉由調整例如圖5a的共用擴散區等共用擴散區形狀，以致於其與多晶矽閘極74的邊緣相間隔，可以進一步增強防止意外電編程。因此，列122的遮罩已編程記憶胞具有實質上如同列120的記憶胞之預定佈局，僅有存在或不存在通道區及連接至VDD擴散線130。
圖7c顯示圖7a中所示的混合式記憶體陣列的替代實施例。在圖7c的實施例中，記憶胞120及122共用載有胞板電壓VCP的共用多晶矽胞板129及載有字線訊號WL之共用多晶矽字線131。與圖7a的實施例相關的操作上僅有的差異在於藉由將VCP驅動至高電壓編程位準及開啟對應的字線以將VSS偏壓的位元線耦合至相鄰於胞板129之共用擴散區，以執行編程操作。藉由使VCP偏壓至正電壓位準並施加讀取電壓給選取的字線WL，以執行讀取操作。進一步注意，擴散線130可以耦合至VDD或在具 有PMOS電晶體的記憶胞陣列之情形中耦合至參考電壓VREF或VSS。
圖7d顯示圖7b中所示的混合記憶體陣列的替代實施例。在圖7d的實施例中，記憶胞120及122共用載有胞板電壓VCP之共用多晶矽胞板129以及載有字線訊號WL之共用多晶矽字線131。這類似於先前所示之圖7c的實施例，具有進一步修改，其中，對儲存有相對狀態的那些記憶胞施加進一步遮罩編程化。如圖7d所示，列122最左方的遮罩已編程記憶胞被遮罩編程化以致於在多晶矽閘極129之下方無通道區。換言之，在製造期間，通道區被省略或未出現在在多晶矽閘極129之下方。
圖8a顯示圖7a的平面視圖佈局，其中，使用替代遮罩編程技術，將雙電晶體遮罩已編程記憶胞編程。記憶胞122的列現在由遮罩已編程記憶胞列132所取代，它們與列120的一次可編程記憶胞相同地配置。取代增加遮罩已編程記憶胞的擴散區，可以修改接點/通孔遮罩以將金屬VDD接點134置於列132的記憶胞的二多晶矽閘極之間的共用擴散區72。假使需要時，可以適當地修改其它覆蓋金屬遮罩以確保VDD電壓源耦合至接點134。在讀取操作期間，當字線WLi+1被提升至VDD時，具有VDD接點134之列132的記憶胞將其對應的位元線耦合至VDD。相反地，未具有VDD接點134之列132的記憶胞無法將其對應的位元線耦合至VDD，因而未對位元線造成作用。圖8b顯示圖7c的平面視圖佈局，其中，使用圖8a中所示的替 代遮置編程技術以編程雙電晶體遮罩已編程記憶胞。
圖9a顯示圖6的記憶體陣列102的部份的平面視圖佈局，顯示根據本發明的另一實施例之單一電晶體一次可編程記憶胞及單一電晶體遮罩已編程記憶胞之整合。在本實施例中，分別連接至字線WLi及WLi+3的記憶胞的第一及第四列150是一次可編程記憶胞。分別連接至字線WLi+1及WLi+2的記憶胞的第二及第三列152是遮罩已編程記憶胞。列150及152的每一記憶胞是具有與圖4a及4b中所示的預定佈局相同的佈局及相同的閘極氧化物結構之單一電晶體反熔絲記憶胞。閘極氧化物結構意指反熔絲電晶體的可變厚度閘極氧化物構成。在圖9a中所示的配置中，列150和152的每一對記憶胞共有共用擴散區154和共用位元線接點156。虛線157界定製程期間要經由OD2遮罩以形成厚閘極氧化物的區域，且與圖4b中所示的虛線50相類似。在本實施例中，列150的一次可編程記憶胞是電氣可編程的，且可以具有或不具有當施加WLi及WLi+3上的編程電壓且對應的位元線被偏壓至接地、VSS或在編程電壓存在下有效地產生熔絲鏈158的某些其它足夠低的電壓位準時所形成的熔絲鏈158。在讀取操作期間，舉例而言，WLi被驅動至VDD且具有熔絲鏈158的列150的任何記憶胞將VDD從WLi耦合至其對應的位元線。不具有熔絲鏈158的列150的任何記憶胞將不會對其對應的位元線具有任何作用。
經由例如圖4a所示的可變厚度閘極氧化物32等記憶 胞的可變厚度閘極氧化物之下的通道區，將源極擴散連接至例如VDD等高壓位準以產生用於VDD的源極-汲極路徑，而將列152的遮罩已編程記憶胞編程。藉由修改擴散遮罩以增加/延伸擴散區至列152的選取的記憶胞以與VDD耦合擴散線160相連接，可以容易地達成連接。在讀取操作期間，當字線WLi+1被升至VDD時，具有擴散區的列152的記憶胞將其對應的位元線耦合至VDD耦合擴散線160。相反地，未具有擴散區的列152的記憶胞無法將其對應的位元線耦合至VDD耦合擴散線160，因而未對位元線造成作用。因此，由於具有熔絲鏈158的列150的記憶胞表示得如同具有連接至VDD擴散線160的擴散區之列152的記憶胞，所以，用於列150和152的記憶胞之讀取方法相同，反之亦然。
圖9b是根據本發明的另一實施例之圖9a的混合記憶體陣列的替代平面視圖佈局。在圖9a的實施例中，僅有要以特定狀態編程的反熔絲記憶胞的擴散會被遮罩編程而耦合至VDD耦合擴散線160，但儲存相反狀態的反熔絲記憶胞維持未被修改。在本實施例中，對那些儲存相反狀態的記憶胞施加進一步的遮罩編程化。如圖9b所示，列153的遮罩已編程記憶胞被編程以儲存與耦合至共用擴散154的記憶胞的狀態相反的狀態，以致於字線WLi+2的多晶矽閘極與擴散區之間沒有重疊。換言之，取代延伸共用擴散區154，共用擴散區及通道區被省略或未出現在多晶矽閘極之下方。這將進一步有助於防止遮罩已編程記憶胞免於 意外的電編程化。藉由形成共用擴散區154以致於其與例如圖4a中所示的多晶矽閘極36等多晶矽閘極的邊緣相間隔，可以進一步增強防止意外的電編程化。因此，列153的遮罩已編程記憶胞具有與列150的記憶胞實質相同的預定佈局，僅有的差異係通道區及對VDD擴散線160的連接存在或不存在。
圖10a顯示使用替代遮罩編程技術之單一電晶體遮罩已編程記憶胞的二列170的平面視圖佈局。列170的每一單一電晶體遮罩已編程記憶胞類似於圖4a、4b及9a中所示的反熔絲記憶胞。虛線173界定製程期間經由OD2遮罩要形成厚閘極氧化物的區域，以及類似於圖4b中所示的虛線50。藉由修改遮罩以致於選取的記憶胞具有電連接至擴散線171之增加的擴散區172，擴散線171接著經由編程耦合174而耦合至它們個別的字線，因而取得遮罩編程化。因此，形成用於儲存有第一邏輯狀態的那些記憶胞之耦合至擴散線171的增加的擴散區172。為了儲存第二及相反的邏輯狀態，如同先前關於圖9b的實施例之說明所述般，在製造期間可以省略在多晶矽閘極下方的通道區。在本實施例中，每一編程耦合174包含形成於擴散線171及字線上的接點、以及使用一或更多可取得的金屬層以它們電連接在一起的導電機構。在讀取操作期間，WLi被驅動至VDD及具有耦合至擴散線171之增加的擴散區172之列170的任何記憶胞將其對應的位元線耦合至字線所供應的VDD電壓位準。當然，此技術可以應用至圖7a 及7b所示的雙電晶體記憶胞。
圖10b顯示使用圖10a中所示的替代遮罩程技術編程圖7d的二列混合記憶體陣列170的平面視圖佈局。多晶矽閘極129現在稱為OTP_WL，其在讀取操作期間被驅動至正電壓位準。因此，具有耦合至擴散線130的增加的擴散區172之任何雙電晶體胞將儲存第一邏輯狀態，而任何在多晶矽閘極之下未存有通道區的雙電晶體胞將儲存第二及相反的邏輯狀態。雖然在先前所示的實施例中僅顯示單一編程耦合174，但是，可以以預定間隔並聯地包含增加的編程耦合。
如同先前的實施例所示般，一次可編程反熔絲記憶胞及遮罩已編程一次可編程反熔絲記憶胞可以共同存在於相同的記憶體陣列入以及由相同的讀取操作存取。此外，一次可編程反熔絲記憶胞可以接著由終端使用者以資料編程。取決於應用，均不應有意地或意外地修改遮罩已編程資料。由於在先前所述的實施例中的遮罩已編程胞仍然是一次可編程反熔絲記憶胞，所以，當字線被驅動至編程電壓且位元線被偏壓至有效地用於編程反熔絲記憶胞之電壓位準時，它們還是可以被編程。
因此，提供編程鎖住特點以用於禁止任何記憶胞列的編程化，所述記憶胞列包含遮罩已編程反熔絲記憶胞或一次可編程反熔絲記憶胞。
圖6中所示之混合的一次可編程及遮罩已編程記憶體包含用於執行本發明的特點之編程鎖電路區110。編程鎖 住特點提供實體保全以確保遮罩已編程資料不會被修改，以及，可以鎖住測試期間被視為有缺陷的任何數目的一次可編程列。
參考圖6，編程鎖電路區110包含耦合至每一字線之遮罩可編程電路元件，當字線驅動電路區104的字線驅動器施加編程電壓時，用於自動地禁止連接至其的任何反熔絲記憶胞的編程化。更具體而言，假使遮罩電氣可編程電路元件已被編程以特定狀態時，編程鎖電路區110將藉由調整編程化電壓至無法在反熔絲記憶胞中有效地造成編程化的位準以禁止編程化。圖11及12顯示編程鎖電路區110的實施例。
圖11是根據本發明的實施例之具有編程鎖電路的混合式記憶體的方塊圖。混合式記憶體200包含與圖6的混合式記憶體100中所示的電路區相同的電路區。混合式記憶體200包含記憶體陣列202、字線驅動電路區204、編程鎖電路區210及高壓開關電路212。為了清楚起見，行解碼器電路區及感測放大器電路區由於與本實施例無關，所以未顯示。記憶體陣列202包含相同型式的記憶胞的列及行，例如圖4a至5b中所示的反熔絲記憶胞，其中，每一列記憶胞連接至個別字線。每一列可以為製造期間是遮罩已編程、或為準備好被電編程的。當被選取時，字線驅動電路214施加字線電壓VWL至字線WL0至WLn(其中，n是大於0的整數值)，以回應例如Row_Addr[0]及Row_Addr[n]等經過解碼的列位址訊號。
字線電壓VWL由高電壓切換電路212控制，高電壓切換電路212係接收正常正電壓源VDD及編程電壓VPP。高電壓切換電路212將以VDD驅動VWL以回應選取訊號SEL的第一狀態及將以VPP驅動VWL以回應選取訊號SEL的第二狀態。第一狀態會於讀取操作正執行時被設定，而第二狀態會於編程操作正執行時被設定。在編程操作期間，編程鎖電路區210將被自動地致能。編程鎖電路區210包含用於使編程電壓失能之遮罩可編程禁止電路，在本實施例中，其包含經由降壓電路220並連至VWL線的遮罩可編程電晶體216和218，降壓電路220係由一連串二極體組成。本實施例中包含選加的二極體配置的遮罩可編程主鎖電晶體222。如圖11所示，每一遮罩可編程電晶體216及218的閘極端耦合至個別的字線。遮罩可編程電晶體216、218及222的源極端並連至共同節點及接地電晶體224。接地電晶體224表現得宛如用於編程鎖電路210之致能電路。
遮罩可編程電晶體216、218、及222具有形成於其汲極與源極端之間的通道區或未存在有通道區。耦合至例如遮罩可編程電晶體218等形成有通道的遮罩可編程電晶體之任何字線被視為被鎖住防止被編程的記憶胞列。耦合至例如遮罩可編程電晶體216等形成有通道的遮罩可編程電晶體之任何字線被視為可編程的記憶胞列。現在將說明禁止記憶胞列編程的機制。
假設藉由遮罩編程化編程鎖電路區210的遮罩可編程 電晶體，而在製造期間將所需的列鎖住以防被編程化。在正常使用記憶體200的期間，特別是在編程操作期間，SEL將控制高電壓開關電路212以驅動VWL至VPP電壓位準。藉由使字線驅動電路214以VPP位準的VWL來驅動其個別的字線，以致動所選取的列，以回應主動已解碼列位址訊號。在編程操作期間，訊號PGM被驅動至高邏輯位準以將遮罩可編程電晶體216、218及222的源極端連接至VSS。耦合至例如遮罩可編程電晶體218等具有通道區之遮罩可編程電晶體的任何受VPP驅動的字線會將其開啟以將VWL經由降壓電路耦合至VSS。VWL的電壓位準接著將被降低至不足以編程化記憶體陣列202中的任何反熔絲記憶胞之電壓位準。另一方面，假使受VPP驅動的字線耦合至例如遮罩可編程電晶體216等不具通道區之遮罩可編程電晶體時，未形成至VSS的導通路徑。因此，連接至受VPP驅動的字線之反熔絲記憶胞可以在VWL維持在VPP位準時被編程化。編程鎖電路區210使用回饋機制，藉由在編程化期間，將VWL從編程電壓位準調整至非編程電壓位準，以將列自動地鎖住以免被編程。在編程鎖電路區210的本實施例中未要求邏輯機構。
在讀取操作期間，PGM處於低邏輯位準以使編程鎖電路區210失能，因而在讀取操作期間不具效果。如同先前所述般，提供選加的遮罩可編程主鎖電晶體222以用於鎖住所有列的記憶體陣列202免於被編程。假使被編程以包含通道區時，只要在編程操作時VWL一被驅動至VPP時 ，電晶體222立即自動地將VWL朝向VSS放電。此特點允許藉由遮罩編程化單一電晶體以簡化所有列的鎖住，取代遮罩編程化耦合至每一字線的所有遮罩可編程電晶體。
如同先前所述般，在編程鎖電路區210中所使用的遮罩可編程電晶體可以被遮罩編程以包含或省略通道區。圖12a是圖11中所示的遮罩可編程電晶體218的實施例。遮罩可編程電晶體218具有汲極區230、源極區232、選加的通道區234、及耦合至字線WLn之多晶矽閘極236。在遮罩編程化期間，電晶體218可以形成有或無選加的通道區234，以致於汲極區230與源極區232之間有永久的開路連接。選加的通道區234的長度可以大於或小於多晶矽閘極236的長度。
圖12b是替代的遮罩可編程電晶體的實施例。遮罩可編程電晶體240具有耦合至WLn的汲極區242、源極區244、耦合至編程訊號PGB及覆蓋通道區(未顯示)之多晶矽閘極246、及選加的擴散區248。在本實施例中，源極區244電連接至VSS，以致於當編程操作期間PGM被驅動至高邏輯位準時，假使在遮罩編程期間包含選加的擴散區248，則WLn耦合至VSS。另一方面，假使在製造期間省略選加的擴散區248，則WLn絕不會經由遮罩可編程電晶體240耦合至VSS。選加的擴散區248以被包含或自源極區244而非自汲極區242省略。在另一替代的遮罩編程技術中，可以在字線與汲極區242之間形成選加的接點或通孔連接，以將對應的胞列鎖住而免於被編程。選加的 接點或通孔的存在將具有與包含選加的擴散區248相同的效果。
先前所述之包含或省略選加的擴散區之遮罩編程技術可以應用至遮罩可編程電晶體218，而選加的通道區遮罩編程技術可以應用至遮罩可編程電晶體240。
圖11的編程鎖電路將防止編程被鎖住的列，其中，被鎖住的列在製造期間使禁止電路、或裝置被遮罩編程以將VPP驅動的VWL線直接地放電至無法有效編程反熔絲記憶胞的電壓位準。根據本發明的另一實施例，編程鎖電路配置成越控高電壓切換電路。
圖13是根據本發明的另一實施例之具有此編程鎖電路的混合式記憶體之方塊圖。混合式記憶體300包含與圖11的混合式記憶體200所示之相同的記憶體陣列202、字線驅動電路區204、高電壓切換電路212及字線驅動電路214。編程鎖電路302使用用於越控高電壓切換電路304的邏輯切換技術，更具體而言，在受保護的列被存取以用於編程之事件中，控制高電壓切換電路212以驅動VWL至例如VDD等讀取電壓。編程鎖電路302包含均耦合至個別字線的一系列的遮罩可編程禁止電路306、主鎖電路308、越控訊號線預放電電路310、及越控邏輯器312。每一遮罩可編程禁止電路306包含遮罩可編程反相器314，遮罩可編程反相器314具有耦合至個別字線之輸入、以及連接至P通道挽升致動電晶體316的閘極之輸出。挽升電晶體316以接線OR組態配置，當遮罩可編程反相器314 的輸出處於低邏輯位準時，挽升電晶體316用於將VDD耦合至越控訊號線SEL_OV。任何耦合至已被遮罩編程以作為一般反相器操作的遮罩可編程反相器314之字線將被視為被鎖住而不會被編程的記憶胞列。
主鎖電路308包含遮罩可編程反相器318，遮罩可編程反相器318具有的輸入連接至VDD且具有的輸出耦合至另一挽升電晶體320的閘極。相對於越控訊號線SEL_OV而言，挽升電晶體320配置成與p通道挽升電晶體316相同。主鎖電路308的功能與圖11的遮罩可編程主鎖電晶體222相同。越控訊號線預充電電路310基本上是由串聯於VDD與VSS之間的p通道電晶體322與n通道電晶體324組成的反相電路且由訊號PGM控制。n通道電晶體可以是長通道電晶體，或是在SEL_OV與VSS之間具有線上電阻機構的正常n通道電晶體。在本實施例中，反相器在製造期間是遮罩可編程以包含或省略選加的通道區、或選加的擴散區。越控邏輯器312包含反及(NAND)閘，NAND閘具有用於接收選取訊號SEL的第一輸入及用於接收SEL_OV的第二反相輸入。NAND閘的輸出連接至高電壓切換電路212的輸入，高電壓切換電路212在圖11的實施例中直接接收SEL。
編程鎖電路302的操作如下。在本實施例中，假設處於高邏輯位準的越控邏輯器312的輸出將使得VDD耦合至VWL，而低邏輯位準輸出將使得VPP耦合至VWL。在讀取操作期間，SEL被設定為低邏輯位準以將VDD耦合 至VWL，然後，在編程操作期間被設定至高位準以將VPP耦合至VWL。在讀取操作期間PGM被設定至低邏輯位準，以及，在編程操作期間被設定至高邏輯位準。因此，在讀取操作期間，越控邏輯器312的輸出將處於高邏輯位準。在編程操作期間，PGM被驅動至高邏輯位準以開啟n通道電晶體324，因而當其現在耦合至VSS時，將SEL_OV設定至低邏輯位準。這使得越控邏輯器312能夠回應SEL，SEL接著會被設定至高邏輯位準。因此，越控邏輯器312的輸出將改變至低邏輯位置，VWL被驅動至VPP且選取的字線經由其字線驅動電路214而被驅動至VPP。假使耦合至被驅動的字線之遮罩可編程反相器314被遮罩編程以作為一般反相器操作以用於鎖住對應的列時，則其將開啟其對應的挽升電晶體316。現在，SEL_OV將被驅動至高邏輯位準，因而強迫越控邏輯器312的輸出上升至高邏輯位準。
為了回應越控邏輯器312的高邏輯位準輸出，高電壓切換電路會將VWL耦合VDD，VDD低至足以禁止列的反熔絲記憶胞的編程。注意，長通道電晶體324或線上電阻機構的存在會被選取至具有可以用效地允許挽升電晶體316驅動SEL_OV至VDD之電阻值，而電晶體324會被開啟。習於此技藝者將會瞭解，越控邏輯器312可以有不同的可能邏輯配置，以替代所示的NAND閘。
圖14是圖13中所示的遮罩可編程反相器314或318的實施例。習於此技藝者應熟悉所示的反相器佈局。反相 器314包含p通道電晶體350及n通道電晶體352，它們具有共同的多晶矽閘極354以用於接收輸入訊號「輸入」。電晶體350和352的源極和汲極端連接在一起以提供輸出訊號「輸出」。在本實施例中，在編程電壓為正的情形中，n通道電晶體352將具有選加的通道區356，選加的通道區356在製造期間可以被包含或省略。假使包含選加的通道區356時，則當「輸入」處於高邏輯位準時，反相器314將「輸出」耦合至VSS，藉以開啟其對應的挽升電晶體316。未存在選加的通道區356將防止「out」被耦合至VSS，因而使其對應的挽升電晶體316關閉。注意，在編程或讀取操作之前，字線被設定至VSS，因而，由於反相器314將提供高邏輯位準輸出，所以，挽升電晶體316會被關閉。假使對選取的字線省略反相器314的選加的通道區356，則因而允許挽升電晶體316的閘極在高邏輯位準浮動。
在替代實施例中，遮罩可編程反相器314及318由一般反相器取代，以及，挽升電晶體316變成遮罩可編程電晶體，其中，經由遮罩編程，可以包含或省略例如圖12a及12b中所示的選加的擴散區或選加的通道區。因此，由於任何具有選加的通道區或擴散區之遮罩可編程挽升電晶體316可以改變SEL_OV的邏輯狀態以回應選取的字線之VPP位準，所以，其將鎖住其對應的列以免被編程。
圖11及13中所示的編程鎖電路實施例可以有效防止反熔絲記憶胞的遮罩已編程列的意外編程。但是，對於需 要安全性的應用而言，儲存於可編程記憶胞中的碼可能被有意竄改。假使編程鎖電路被破解時，或無編程鎖電路可利用時，造成碼由成功的編程所修改，則對系統或使用者應標示儲存於被竄改的列中的資料不再有效。藉由將至少一增加的反熔絲記憶胞包含於混合式記憶體內可以達成此點。
圖15是具有可編程狀態陣列的混合式記憶體陣列的方塊圖，其提供對應於混合式記憶體陣列的每一列之至少一狀態位元。讀取至少一狀態位元的同時，資料列準備好標示資料的有效性。混合式記憶體400包含與圖11中所示的電路元件相同的電路元件。記憶體陣列202現在包含狀態陣列402，狀態陣列402由連接至每一字線之至少一增加的電氣可編程反熔絲記憶胞行所組成。在一般操作中，不論是有意或無意地接受編程電壓之任何遮罩已編程反熔絲記憶胞列會將狀態陣列402的反熔絲記憶胞固有地編程。因此，當該特定的列被讀取時，狀態陣列402中對應的已編程記憶胞會被讀取。已編程狀態位元將對系統或使用者標示列已被竄改，因而當資料不再有效時，允許使用者忽略它。
圖16a是平面視圖佈局，顯示記憶體陣列202及狀態陣列402的一部份。混合式記憶體陣列500包含耦合至對應於列508之字線WLi及WLi+1的單電晶體反熔絲記憶胞、及耦合至對應於列506的字線WLi+2及WLi+3之遮罩可編程單電晶體反熔絲記憶胞。虛線輪廓510界定製造 期間經由OD2要形成的厚閘極氧化物之區域，以及類似於圖4b中所示的虛線輪廓50。混合式記憶體陣列500在行方向上被分成對應於圖15的記憶體陣列202的記憶體陣列502、及對應於圖15的狀態陣列402之狀態陣列504。記憶體陣列502類似於圖9b中所示的記憶體陣列，其包含相同的遮罩可編程及電氣可編程單電晶體反熔絲記憶胞。因此，不需要記憶體陣列502的細節。狀態陣列504包含遮罩可編程及電氣可編程單電晶體反熔絲記憶胞二者的組合，這些反熔絲記憶胞與記憶體陣列502中所使用的相同。更具體而言，狀態陣列504包含耦合至WLi+2及WLi+3的電氣可編程反熔絲狀態記憶胞、以及耦合至WLi及WLi+1之遮罩己編程反熔絲狀態記憶胞。因此，與電氣可編程記憶胞列相關連的狀態陣列504的狀態記憶胞被遮罩編程以儲存有效狀態位元，並且，預設地製造與遮罩已編程記憶胞列相關連的狀態陣列504的狀態記憶胞以作為電氣可編程記憶胞。
在本實施例中，由於耦合至WLi及WLi+1的狀態記憶胞在多晶矽字線之下未具有通道區，所以，它們是不可編程的。但是，萬一編程電壓施加至字線WLi+2或WLi+3時，則對應的電氣可編程狀態記憶胞將被編程以儲存無效狀態位元，假定連接至所有狀態記憶胞的位元線接地、或被設定至一電壓位準，在編程電壓出現在字線上時，此電壓位準可以有效地將反熔絲記憶胞編程化。因此，在後續的WLi+2或WLi+3的讀取操作中，以遮罩已編程 資料讀出無效的狀態位元，以標示資料的無效狀態。由於耦合至WLi及WLi+1的記憶體陣列502的反熔絲記憶胞要成為電氣可編程的，所以，它們的對應的狀態陣列504的狀態記憶胞被遮罩編程以總是提供有效的狀態位元。
因此，圖16a的混合式記憶體陣列實施例具有遮罩可編程反熔絲記憶胞列、及電氣可編程反熔絲記憶胞列，其中，遮罩可編程反熔絲記憶胞列的胞之一是電氣可編程反熔絲記憶胞，電氣可編程反熔絲記憶胞列的胞之一是遮罩已編程反熔絲記憶胞，在替代實施例中，電氣可編程反熔絲記憶胞的列不具有對應的遮罩已編程反熔絲狀態記憶胞，所述對應的遮罩已編程反熔絲狀態記憶胞與在字線下未具有通道區的遮罩已編程反熔絲狀態記憶胞對於對應的位元線具有相同的作用。藉由結合圖11及13的任何編程鎖電路實施例與具有狀態陣列540之圖16a的混合式記憶體陣列實施例，可以提供完全的堅固性。換言之，假使編程鎖電路被竄改破解且編程電壓被強加於遮罩已編程反熔絲記憶胞的字線，則用於該列的已編程狀態位元也被編程。因此，在讀出時，系統將偵測對應的資料之有效的狀態。
圖16b是圖16a中所示的混合式記憶體陣列500的另代平面視圖佈局。除了以修改的狀態陣列552取代狀態陣列504之外，混合式記憶體陣列550與混合式記憶體陣列500相同。現在，耦合至記憶體陣列502的電氣可編程記憶胞之狀態陣列504的狀態記憶胞是電氣可編程記憶胞。因此，當電氣可編程記憶胞列被編程時，耦合至狀態陣列 504之位元線將接地以允許耦合至該列的狀態記憶胞同時被編程。狀態記憶胞的狀態可以標示對應的列至少被編程一次。在讀取操作中，有效位元將標示儲存於對應列中的資料是潛在無效的。舉例而言，在列中的資料是要成為全邏輯零，因此未被假定要被完全編程。或者，有效位元將標示已對所述列執行編程操作，所述列被假定為儲存至少一邏輯非零資料，以致於已編程資料是潛在有效的。
雖然圖16a及16b中所示的實施例使用單電晶體反熔絲記憶胞，但是，混合式陣列可以由先前所示的具有對應的雙電晶體反熔絲記憶胞的狀態陣列504或552之任一雙電晶體反熔絲記憶胞所組成。雖然單行反熔絲記憶胞足以標示對應的遮罩已編程反熔絲記憶胞列的狀態，但是，可以使用增加的行以監視例如電氣可編程反熔絲記憶胞的編程性等其它參數。
先前所示及所述的混合式記憶體陣列實施例結合用於儲存預設資料的遮罩ROM可編程性及用於儲存使用者資料的OTP可編程性。混合式記憶體陣列是適合以標準的COMS技術來實施之簡單的及可靠的高密度反熔絲陣列架構，不需要增加的處理步驟及具有切換元件有限過電壓曝露。
在先前所述的說明中，為了說明起見，揭示很多細節以助於完整瞭解本發明的實施例。但是，習於此技藝者清楚可知並非需要這些具體細節以實施本發明。在其它實施例中，以方塊圖形式顯示習知的電結構及電路以免混淆本 發明。舉例而言，未提供具體細節以說明此處所述的本發明的實施例是以軟體常式、硬體電路、韌體、或其組合來實施。
上述本發明的實施例僅為舉例說明。在不悖離後附申請專利範圍所界定的發明範圍之下，習於此技藝著可以對本發明的特定實施例實施替代、修改及變異。
10‧‧‧存取電晶體
12‧‧‧反熔絲裝置
14‧‧‧閘極
16‧‧‧頂板
18‧‧‧主動區
20‧‧‧薄閘極氧化物
22‧‧‧擴散區
24‧‧‧擴散區
30‧‧‧反熔絲電晶體
32‧‧‧可變厚度閘極氧化物
34‧‧‧基體通道區
36‧‧‧多間矽閘極
38‧‧‧側壁隔離層
40‧‧‧場氧化物區
42‧‧‧擴散區
44‧‧‧LDD區
46‧‧‧位元線接點
48‧‧‧主動區
60‧‧‧雙電晶體反熔絲記憶胞
62‧‧‧多晶矽閘極
64‧‧‧厚閘極氧化物
66‧‧‧通道
68‧‧‧擴散區
70‧‧‧位元線接點
72‧‧‧共同擴散區
74‧‧‧多晶矽閘極
76‧‧‧薄閘極氧化物
78‧‧‧通道
80‧‧‧字線接點
100‧‧‧混合式記憶體
102‧‧‧混合式記憶體陣列
104‧‧‧字線驅動電路區
106‧‧‧行解碼器電路區
108‧‧‧感測放大器電路區
110‧‧‧編程鎖電路
112‧‧‧高電壓切換電路
120‧‧‧第一列記憶胞
122‧‧‧第二列記憶胞
124‧‧‧共用擴散區
126‧‧‧共用位元線接點
128‧‧‧熔絲鏈
129‧‧‧共用多晶矽胞板
130‧‧‧VDD擴散線
131‧‧‧共用多晶矽字線
132‧‧‧遮罩已編程記憶胞
134‧‧‧VDD接點
150‧‧‧第一及第四列記憶胞
152‧‧‧第二及第三列記憶胞
153‧‧‧遮罩已編程記憶胞列
154‧‧‧共用擴散區
156‧‧‧共用位元線接點
158‧‧‧熔絲鏈
160‧‧‧VDD耦合擴散線
170‧‧‧單電晶體遮罩已編程記憶胞列
171‧‧‧擴散線
172‧‧‧擴散區
174‧‧‧編程耦合
200‧‧‧混合式記憶體
202‧‧‧記憶體陣列
204‧‧‧字線驅動電路區
210‧‧‧編程鎖電路區
212‧‧‧高電壓切換電路
214‧‧‧字線驅動電路
216‧‧‧遮罩可編程電晶體
218‧‧‧遮罩可編程電晶體
220‧‧‧降壓電路
222‧‧‧遮罩可編程主電晶體
224‧‧‧接地電晶體
230‧‧‧汲極區
232‧‧‧源極區
234‧‧‧通道區
236‧‧‧多晶矽閘極
240‧‧‧遮罩可編程電晶體
242‧‧‧汲極區
244‧‧‧源極區
246‧‧‧多晶矽閘極
248‧‧‧擴散區
300‧‧‧混合式記憶體
302‧‧‧編程鎖電路
304‧‧‧高電壓切換電路
306‧‧‧遮罩可編程禁止電路
308‧‧‧主鎖電路
310‧‧‧越控邏輯器
312‧‧‧越控邏輯器
314‧‧‧遮罩可編程反相器
316‧‧‧挽升電晶體
318‧‧‧遮罩可編程反相器
320‧‧‧挽升電晶體
322‧‧‧p通道電晶體
324‧‧‧n通道電晶體
350‧‧‧p通道電晶體
352‧‧‧n通道電晶體
354‧‧‧共用多晶矽閘極
356‧‧‧通道區
400‧‧‧混合式記憶體
402‧‧‧狀態陣列
500‧‧‧混合式記憶體陣列
502‧‧‧記憶體陣列
504‧‧‧狀態陣列
506‧‧‧列
508‧‧‧列
550‧‧‧混合式記憶體陣列
552‧‧‧狀態陣列
現在，將參考附圖，藉由舉例以說明本發明的實施例，其中：圖1是DRAM型及反熔絲胞的電路圖；圖2是圖1的DRAM型反熔絲胞的平面佈局；圖3是延著線x-x之圖2的DRAM型反熔絲胞的剖面視圖；圖4a是可變厚度閘極氧化物反熔絲電晶體的剖面視圖；圖4b是圖4a的可變厚度閘極氧化物反熔絲電晶體的平面佈局；圖5a是雙電晶體反熔絲記憶胞的剖面視圖；圖5b是圖5a的雙電晶體反熔絲記憶胞的平面佈局；圖6是根據本發明的實施例之混合式一次可編程及遮罩已編程記憶體的方塊圖；圖7a是平面視圖佈局，顯示根據本發明的實施例之具有雙電晶體一次可編程記憶胞及雙電晶體遮罩已編程記 憶胞之混合式記憶體陣列；圖7b是平面視圖佈局，顯示根據本發明的替代實施例之具有雙電晶體一次可編程記憶胞及雙電晶體遮罩已編程記憶胞之混合式記憶體陣列；圖7c是平面視圖佈局，顯示根據圖7a的替代遮罩編程技術之具有替代的雙電晶體一次可編程記憶胞及雙電晶體遮罩已編程記憶胞之混合式記憶體陣列；圖7d是平面視圖佈局，顯示根據圖7b的替代遮罩編程技術之具有替代的雙電晶體一次可編程記憶胞及雙電晶體遮罩已編程記憶胞之混合式記憶體陣列；圖8a是平面視圖佈局，顯示混合式記憶體陣列，說明替代的遮罩編程技術；圖8b是平面視圖佈局，顯示混合式記憶體陣列，說明圖8a的替代的遮罩編程技術；圖9a是平面視圖佈局，顯示根據本發明的實施例之具有單一電晶體一次可編程記憶胞及單電晶體遮罩已編程記憶胞之混合式記憶體陣列；圖9b是平面視圖佈局，顯示根據本發明的實施例之替代的混合式記憶體陣列；圖10a是使用替代的遮罩編程技術所編程的單一電晶體遮罩已編程記憶胞的平面視圖佈局；圖10b是使用圖10a的替代遮罩編程技術所編程的雙電晶體遮罩已編程記憶胞的平面視圖佈局；圖11是混合式記憶體的方塊圖，顯示根據本發明的 實施例之編程鎖電路的電路細節；圖12a是圖11中所示的遮罩可編程電晶體的實施例；圖12b是替代遮罩可編程電晶體的實施例；圖13是根據本發明的另一實施例之具有此編程鎖電路的混合式記憶體的方塊圖；圖14是圖13中所示的遮罩可編程反相器的實施例；圖15是具有可編程的狀態陣列的混合式記憶體陣列的方塊圖；圖16a是根據本發明的實施例之具有狀態陣列行的混合式記憶體陣列的平面視圖佈局；圖16b是根據本發明的替代實施例之具有狀態陣列行的混合式記憶體陣列的平面視圖佈局。
100‧‧‧混合式記憶體
102‧‧‧混合式記憶體陣列
104‧‧‧字線驅動電路區
106‧‧‧行解碼器電路區
108‧‧‧感測放大器電路區
110‧‧‧編程鎖電路
112‧‧‧高電壓切換電路

Claims (29)

  1. 一種混合式記憶體，具有以列及行配置的電氣可編程及遮罩已編程記憶胞，該混合式記憶體包括：電氣可編程反熔絲記憶胞列，每一個電氣可編程反熔絲記憶胞係連接至位元線且具有預定的佈局和閘極氧化物結構；遮罩已編程反熔絲記憶胞列，每一個遮罩已編程反熔絲記憶胞係連接至連接於一電氣可編程反熔絲記憶胞的該位元線且具有實質上該預定的佈局和該閘極氧化物結構，每一個遮罩已編程記憶胞代表被選擇性地遮罩編程成為對電壓源具有永久耦合之一邏輯狀態。
  2. 如申請專利範圍第1項之混合式記憶體，其中，該遮罩已編程反熔絲記憶胞列包含電氣可編程狀態記憶胞。
  3. 如申請專利範圍第2項之混合式記憶體，其中，該電氣可編程狀態記憶胞與每一個該電氣可編程反熔絲記憶胞相同。
  4. 如申請專利範圍第1項之混合式記憶體，其中，該永久耦合包含接點，該接點係電連接至該電壓源且當對應的字線被致動時耦合至該位元線。
  5. 如申請專利範圍第1項之混合式記憶體，其中，該永久耦合包含擴散區，該擴散區係連接至該電壓源且當對應的字線被致動時耦合至該位元線。
  6. 如申請專利範圍第1項之混合式記憶體，其中，該永久耦合包含擴散區，該擴散區係連接至對應的字線且當該對應的字線被致動時耦合至該位元線。
  7. 如申請專利範圍第1項之混合式記憶體，其中，代表另一邏輯狀態的每一個遮罩已編程反熔絲記憶胞被選擇性地遮罩編程以省略通道區。
  8. 如申請專利範圍第1項之混合式記憶體，其中，該遮罩已編程反熔絲記憶胞列係耦合至接收編程電壓的字線，該混合式記憶體又包含耦合至該字線之編程鎖電路，該編程鎖電路用以禁止編程該遮罩已編程反熔絲記憶胞列。
  9. 如申請專利範圍第8項之混合式記憶體，其中，該編程鎖電路包含遮罩可編程禁止電路，該遮罩可編程禁止電路耦合至字線及被編程以鎖狀態以用於將編程電壓改變至無法有效編程的電壓位準，以回應處於該編程電壓的該字線。
  10. 如申請專利範圍第1項之混合式記憶體，其中，每一個電氣可編程反熔絲記憶胞及每一個遮罩可編程反熔絲記憶胞包含：存取電晶體，具有耦合至該位元線的第一擴散區、及第一多晶矽閘極，及電氣可編程反熔絲電晶體，與該存取電晶體串聯，且具有與該存取電晶體共用的第二擴散區、及第二多晶矽閘極，該閘極氧化物結構包含在該第一多晶矽閘極之下的厚閘極氧化物以及在該第二多晶矽閘極之下的薄閘極氧化物 。
  11. 如申請專利範圍第10項之混合式記憶體，其中，在讀取操作期間，該第一多晶矽閘極係可驅動至讀取電壓。
  12. 如申請專利範圍第11項之混合式記憶體，其中，在編程操作期間，該第二晶矽閘極係可驅動至編程電壓。
  13. 如申請專利範圍第10項之混合式記憶體，其中，該第一多晶矽閘極及該第二多晶矽閘極彼此電耦合且電耦合至可驅動至編程電壓的字線。
  14. 如申請專利範圍第10項之混合式記憶體，其中，該永久耦合包含接點，該接點係電連接至該電壓源且當該存取電晶體被致動時耦合至該位元線。
  15. 如申請專利範圍第10項之混合式記憶體，其中，該永久耦合包含第三擴散區，該第三擴散區係連接至該電壓源且當該存取電晶體和該電氣可編程反熔絲電晶體被致動時耦合至該位元線。
  16. 如申請專利範圍第10項之混合式記憶體，其中，該永久耦合包含第三擴散區，該第三擴散區係連接至擴散線，該擴散線耦合至該第二多晶矽閘極。
  17. 如申請專利範圍第10項之混合式記憶體，其中，代表另一邏輯狀態的每一個遮罩已編程反熔絲記憶胞被選擇性地遮罩編程以省略通道區。
  18. 如申請專利範圍第1項之混合式記憶體，其中，每一個電氣可編程反熔絲記憶胞及每一個遮罩可編程反熔 絲記憶胞包含：電氣可編程反熔絲電晶體，具有耦合至該位元線的擴散區、及多晶矽閘極，該閘極氧化物結構包含氧化物崩潰區，該氧化物崩潰區可以熔化以在該多晶矽閘極與該閘極氧化物結構之下的基體之間形成導電通道。
  19. 如申請專利範圍第18項之混合式記憶體，其中，該閘極氧化物結構包含可變厚度的閘極氧化物，該可變厚度的閘極氧化物具有對應於該氧化物崩潰區之薄的閘極氧化物部份。
  20. 如申請專利範圍第18項之混合式記憶體，其中，該永久耦合包含另一擴散區，該擴散區係連接至該電壓源且當耦合至該多晶矽閘極的字線被致動時耦合至該位元線。
  21. 如申請專利範圍第18項之混合式記憶體，其中，該永久耦合包含另一擴散區，該擴散區係連接至擴散線，該擴散線耦合至該多晶矽閘極。
  22. 如申請專利範圍第18項之混合式記憶體，代表另一邏輯狀態的每一個遮罩已編程反熔絲記憶胞被選擇性地遮罩編程以省略通道區。
  23. 一種混合式記憶體，包括：電氣可編程反熔絲記憶胞，該電氣可編程反熔絲記憶胞係連接至對應的位元線及共同字線；及遮罩已編程記憶胞，係連接至另一對應的位元線及共同字線以用來儲存有效性位元。
  24. 如申請專利範圍第23項之混合式記憶體，其中，該電氣可編程反熔絲記憶胞包含：電氣可編程反熔絲電晶體，具有耦合至該位元線的擴散區、及覆蓋閘極氧化物結構的多晶矽閘極，該閘極氧化物結構具有氧化物崩潰區，該氧化物崩潰區可以熔化以在該多晶矽閘極與該閘極氧化物結構之下的基體之間形成導電通道。
  25. 如申請專利範圍第24項之混合式記憶體，其中，該遮罩已編程記憶胞省略在該共同字線之下的通道區。
  26. 如申請專利範圍第24項之混合式記憶體，其中，該遮罩已編程記憶胞包含對電壓源的永久耦合。
  27. 如申請專利範圍第26項之混合式記憶體，其中，該永久耦合包含另一擴散區，該另一擴散區係連接至該電壓源且當耦合至該多晶矽閘極的該字線被致動時耦合至該位元線。
  28. 如申請專利範圍第24項之混合式記憶體，又包括：第二遮罩已編程記憶胞，係連接至該對應的位元線及第二共同字線，及第二電氣可編程反熔絲記憶胞，係連接至該另一位元線及第二共同字線。
  29. 如申請專利範圍第23項之混合式記憶體，其中，該電氣可編程反熔絲記憶胞包含：存取電晶體，具有耦合至該位元線的第一擴散區、及 第一多晶矽閘極，及電氣可編程反熔絲電晶體，與該存取電晶體串聯，以及具有與該存取電晶體共用的第二擴散區、及第二多晶矽閘極，該閘極氧化物結構包含在該第一多晶矽閘極之下的厚閘極氧化物以及在該第二多晶矽閘極之下的薄閘極氧化物。
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Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8223137B2 (en) * 2006-12-14 2012-07-17 Lg Display Co., Ltd. Liquid crystal display device and method for driving the same
WO2008077240A1 (en) * 2006-12-22 2008-07-03 Sidense Corp. Mask programmable anti-fuse architecture
US7725844B2 (en) * 2008-02-11 2010-05-25 International Business Machines Corporation Method and circuit for implementing eFuse sense amplifier verification
US8208312B1 (en) 2009-09-22 2012-06-26 Novocell Semiconductor, Inc. Non-volatile memory element integratable with standard CMOS circuitry
US8134859B1 (en) 2009-09-25 2012-03-13 Novocell Semiconductor, Inc. Method of sensing a programmable non-volatile memory element
US8199590B1 (en) 2009-09-25 2012-06-12 Novocell Semiconductor, Inc. Multiple time programmable non-volatile memory element
US8105885B1 (en) * 2010-08-06 2012-01-31 Altera Corporation Hardened programmable devices
DE102011006315A1 (de) 2011-03-29 2012-10-04 Henkel Ag & Co. Kgaa Wasch- oder Reinigungsmittel mit modifizierten Riechstoffen
US8853833B2 (en) 2011-06-13 2014-10-07 Micron Technology, Inc. Electromagnetic shield and associated methods
US8530283B2 (en) * 2011-09-14 2013-09-10 Semiconductor Components Industries, Llc Process for forming an electronic device including a nonvolatile memory structure having an antifuse component
CN103890856B (zh) 2011-10-27 2017-07-11 慧与发展有限责任合伙企业 支持内存储数据结构的可移位存储器
US8837226B2 (en) * 2011-11-01 2014-09-16 Apple Inc. Memory including a reduced leakage wordline driver
JP5842717B2 (ja) * 2012-04-05 2016-01-13 株式会社ソシオネクスト 半導体記憶装置
US8928387B2 (en) 2013-05-10 2015-01-06 Laurence H. Cooke Tunable clock distribution system
KR102216563B1 (ko) * 2014-04-07 2021-02-18 삼성전자주식회사 불 휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템
KR102316279B1 (ko) * 2015-10-19 2021-10-22 삼성전자주식회사 비휘발성 메모리 장치 및 이를 포함하는 에스에스디
US10014066B2 (en) * 2015-11-30 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-fuse cell structure including reading and programming devices with different gate dielectric thickness
CA2952941C (en) * 2016-01-08 2018-12-11 Sidense Corp. Puf value generation using an anti-fuse memory array
US10095889B2 (en) * 2016-03-04 2018-10-09 Altera Corporation Techniques for protecting security features of integrated circuits
FR3050319B1 (fr) * 2016-04-14 2018-05-11 Stmicroelectronics Sa Memoire morte configurable
US10332582B2 (en) 2017-08-02 2019-06-25 Qualcomm Incorporated Partial refresh technique to save memory refresh power
EP3454318B1 (en) * 2017-09-12 2022-05-11 eMemory Technology Inc. Security system with entropy bits generated by a puf
US10929588B2 (en) 2018-02-13 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout, structure, system, and methods
WO2019194008A1 (ja) 2018-04-02 2019-10-10 株式会社ソシオネクスト 半導体記憶装置
CN110489351B (zh) * 2018-05-14 2021-03-09 英韧科技(上海)有限公司 芯片指纹管理装置及安全芯片
US10777288B2 (en) * 2018-08-07 2020-09-15 Synopsys, Inc. One time programmable (OTP) bit cell with integrated inhibit device
TWI718861B (zh) 2020-02-04 2021-02-11 億而得微電子股份有限公司 低電壓反熔絲元件

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5495436A (en) * 1995-01-13 1996-02-27 Vlsi Technology, Inc. Anti-fuse ROM programming circuit

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59132160A (ja) * 1983-01-18 1984-07-30 Fujitsu Ltd 半導体装置
JPH01189958A (ja) * 1988-01-26 1989-07-31 Toshiba Corp 半導体記憶装置
JP2899313B2 (ja) * 1989-06-15 1999-06-02 松下電子工業株式会社 プログラマブル素子
JP2547451B2 (ja) 1989-09-18 1996-10-23 富士通株式会社 半導体記憶装置
US6384623B1 (en) * 1993-01-07 2002-05-07 Hitachi, Ltd. Semiconductor integrated circuits with power reduction mechanism
US5870327A (en) 1996-07-19 1999-02-09 Xilinx, Inc. Mixed mode RAM/ROM cell using antifuses
US5909049A (en) * 1997-02-11 1999-06-01 Actel Corporation Antifuse programmed PROM cell
JPH1131800A (ja) * 1997-07-10 1999-02-02 Sony Corp 半導体不揮発性記憶装置およびその製造方法
US5940332A (en) * 1997-11-13 1999-08-17 Stmicroelectronics, Inc. Programmed memory with improved speed and power consumption
US6349056B1 (en) * 2000-12-28 2002-02-19 Sandisk Corporation Method and structure for efficient data verification operation for non-volatile memories
US6590797B1 (en) * 2002-01-09 2003-07-08 Tower Semiconductor Ltd. Multi-bit programmable memory cell having multiple anti-fuse elements
US6687154B2 (en) * 2002-02-25 2004-02-03 Aplus Flash Technology, Inc. Highly-integrated flash memory and mask ROM array architecture
US7174477B2 (en) 2003-02-04 2007-02-06 Micron Technology, Inc. ROM redundancy in ROM embedded DRAM
US6868022B2 (en) * 2003-03-28 2005-03-15 Matrix Semiconductor, Inc. Redundant memory structure using bad bit pointers
US6914848B2 (en) * 2003-06-12 2005-07-05 Intel Corporation Word line transistor stacking for leakage control
KR100555506B1 (ko) * 2003-07-11 2006-03-03 삼성전자주식회사 프로그램된 메모리 셀들과 프로그램 및 소거 가능한메모리 셀들을 포함하는 메모리 장치
JP2005050446A (ja) * 2003-07-30 2005-02-24 Matsushita Electric Ind Co Ltd 半導体メモリ装置
JP2005057111A (ja) * 2003-08-06 2005-03-03 Renesas Technology Corp 半導体記憶装置及びその製造方法
JP4194568B2 (ja) * 2004-02-10 2008-12-10 株式会社東芝 半導体装置およびアンチフューズ半導体素子の製造方法
US7329911B2 (en) * 2004-02-10 2008-02-12 Kabushiki Kaisha Toshiba Semiconductor device including memory cell and anti-fuse element
KR101144218B1 (ko) * 2004-05-06 2012-05-10 싸이던스 코포레이션 분리 채널 안티퓨즈 어레이 구조
US7755162B2 (en) 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
KR100634439B1 (ko) * 2004-10-26 2006-10-16 삼성전자주식회사 퓨즈프리 회로, 퓨즈프리 반도체 집적회로 및 퓨즈프리불휘발성 메모리 장치, 그리고 퓨즈프리 방법
US7106096B2 (en) * 2004-11-11 2006-09-12 International Business Machines Corporation Circuit and method of controlling integrated circuit power consumption using phase change switches
DE102004056459B4 (de) 2004-11-23 2007-01-18 Infineon Technologies Ag ROM-Speicherzelle mit definierten Bitleitungsspannungen
US20070205485A1 (en) 2006-03-02 2007-09-06 International Business Machines Corporation Programmable anti-fuse structures, methods for fabricating programmable anti-fuse structures, and methods of programming anti-fuse structures
JP4946260B2 (ja) * 2006-08-16 2012-06-06 富士通セミコンダクター株式会社 アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置
US7940595B2 (en) * 2006-12-22 2011-05-10 Sidense Corp. Power up detection system for a memory device
WO2008077240A1 (en) * 2006-12-22 2008-07-03 Sidense Corp. Mask programmable anti-fuse architecture
US8059479B2 (en) * 2008-04-03 2011-11-15 Sidense Corp. Test circuit for an unprogrammed OTP memory array

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5495436A (en) * 1995-01-13 1996-02-27 Vlsi Technology, Inc. Anti-fuse ROM programming circuit

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EP2122630A4 (en) 2010-01-27
KR101193348B1 (ko) 2012-10-19
CA2645788C (en) 2010-01-26
IL199385A (en) 2014-04-30
CA2729505A1 (en) 2008-07-13
CA2645813A1 (en) 2008-07-03
JP5738380B2 (ja) 2015-06-24

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