JP4194568B2 - 半導体装置およびアンチフューズ半導体素子の製造方法 - Google Patents
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Description
本発明は、半導体装置に係り、特に金属酸化膜半導体・電解効果トランジスタ（以下、ＭＯＳＦＥＴ―Metal Oxide Semiconductor Field Effect Transistor―と略記する）タイプのゲートキャパシタを有するアンチフューズ部と、それ以外のメモリセル部とを有する半導体装置に関し、さらにアンチフューズ部とメモリセル部を有するアンチフューズ半導体素子の製造方法に関する。
近年、冗長性を有するリダンダンシ（冗長回路）に広く用いられているメタルフューズ素子に代わるべき素子として、半導体装置のパッケージ封止後であっても救済が可能である電気フューズ（e-Fuse―electric fuse―）半導体素子が注目されている。
電気フューズ素子のひとつであるゲート絶縁膜破壊型半導体装置では、ゲートに高電界を印加して酸化絶縁膜を破壊する方式を用いており、プログラム（Program）時には電流が流れ、非プログラム（Un-Program）時には電流が流れないことを特徴としている。そのため、フューズとして機能するためには、プログラム（Program）のためにゲート絶縁膜を破壊する前後でリーク電流の差を大きくすることが必要である。
そのゲート絶縁膜破壊型電気フューズ（e-Fuse）の中でもＭＯＳＦＥＴ素子と同じ工程で形成できるＭＯＳＦＥＴ構造を有するゲート絶縁膜破壊型電気フューズ（e-Fuse）は工程コストの観点からは非常にメリットが大きいが、近年の微細化に伴いゲート絶縁膜も薄膜化され、プログラム前であってもリーク電流が多く流れるために、プログラムの前後でリーク電流の差を確保するのは難しいといった問題がある。
特開２００１−３０８２８３号公報
特開２００３−８６７６８号公報
上述のように、従来のＭＯＳＦＥＴ構造を備えるアンチフューズ部とメモリセル部を有する半導体装置においては、近年の微細化に伴ってプログラム時に破壊されるゲート絶縁膜が薄膜化されているために、プログラム前であってもリーク電流が多く流れてしまいプログラムの前後でリーク電流の差を確保するのは難しく、プログラミング特性および信頼性の観点から十分に安定を確保できないという問題があった。
本発明は上記問題に鑑みてなされたものであり、工程を増やすことなくプログラム前のアンチフューズ部のゲート絶縁膜の電気的な耐性を強くすることにより、プログラム前後の電流差を確保し易くして、プログラミング特性が良好で信頼性の高いアンチフューズ部とメモリセル部を有する半導体装置およびアンチフューズ半導体素子の製造方法を提供することを目的とする。
上記課題を解決するため、本発明の第１の基本構成に係るアンチフューズ部とメモリセル部を有する半導体装置は、半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを含むＭＯＳＦＥＴタイプのゲートキャパシタをそれぞれ備えるアンチフューズ部およびメモリセル部を有する半導体装置において、前記アンチフューズ部のゲート電極におけるアンチフューズ部ゲート電極空乏化率と前記メモリセル部のゲート電極におけるメモリセル部ゲート電極空乏化率とが異なると共に、前記メモリセル部ゲート電極空乏化率よりも前記アンチフューズ部ゲート電極空乏化率の方が低くなるように設定されていることを特徴とする。
また、本発明の第２の基本構成に係る半導体装置は、ＭＯＳＦＥＴタイプのゲートキャパシタをアンチフューズ部およびメモリセル部がそれぞれ備える半導体装置において、前記アンチフューズ部をプログラムするときには、表面側の不純物濃度に比べて界面側の不純物濃度が低いゲート電極に対してインバージョン側に電圧を印加することにより前記アンチフューズ部のゲート絶縁膜を破壊することを特徴とする。
さらに、本発明の第３の基本構成に係るアンチフューズ半導体素子の製造方法は、アンチフューズ部およびそれ以外のメモリセル部がそれぞれＭＯＳＦＥＴタイプのゲートキャパシタを備えるアンチフューズ半導体素子の製造方法であって、半導体基板に素子分離領域を形成してアンチフューズ部およびメモリセル部がそれぞれ形成される第１および第２の素子形成領域を形成し、前記半導体基板上の少なくとも前記第１および第２の素子形成領域に犠牲酸化膜を形成した後、不純物イオンを注入して前記半導体基板とは異なる導電型のウェルおよびチャネルを該半導体基板に形成し、前記犠牲酸化膜を除去した後に前記半導体基板上にゲート絶縁膜を形成し、前記ゲート絶縁膜の上にゲート電極となるべきゲート電極用半導体層を堆積させ、前記ゲート電極用半導体層の上に前記アンチフューズ部
が形成される前記第１の素子形成領域の全体を覆うと共に前記メモリセル部が形成される前記第２の素子形成領域におけるメモリセル部用ゲート電極となる領域を覆わないパターンのマスクを形成し、前記マスクを介して前記ゲート電極用半導体層に不純物イオンを注入して前記メモリセル部用ゲート電極形成領域に不純物を打ち込んだ後に該マスクを除去し、前記ゲート電極用半導体層の上にアンチフューズ用ゲート電極およびメモリセル部用ゲート電極の形状に合わせたレジストパターンを形成してエッチングを行なってそれぞれのゲート電極を形成し、前記半導体基板上の前記ゲート絶縁膜の上および前記ゲート電極の全体を覆うように第２のゲート絶縁膜を形成した後少なくともチャネル領域以外を除去して前記ゲート電極を覆う側壁を形成し、前記ゲート絶縁膜の上の前記ゲート電極および側壁以外の部分にレジストパターンを形成してソース／ドレインイオンを注入して前記半導体基板の前記素子形成領域にソース／ドレイン拡散層を形成して、前記アンチフューズ部と前記メモリセル部とのそれぞれのゲート電極の空乏化率がそれぞれ異なると共に、アンチフューズ部ゲート電極の空乏化率の方がメモリセル部ゲート電極の空乏化率よりも低くなるように設定されていることを特徴とする。
が形成される前記第１の素子形成領域の全体を覆うと共に前記メモリセル部が形成される前記第２の素子形成領域におけるメモリセル部用ゲート電極となる領域を覆わないパターンのマスクを形成し、前記マスクを介して前記ゲート電極用半導体層に不純物イオンを注入して前記メモリセル部用ゲート電極形成領域に不純物を打ち込んだ後に該マスクを除去し、前記ゲート電極用半導体層の上にアンチフューズ用ゲート電極およびメモリセル部用ゲート電極の形状に合わせたレジストパターンを形成してエッチングを行なってそれぞれのゲート電極を形成し、前記半導体基板上の前記ゲート絶縁膜の上および前記ゲート電極の全体を覆うように第２のゲート絶縁膜を形成した後少なくともチャネル領域以外を除去して前記ゲート電極を覆う側壁を形成し、前記ゲート絶縁膜の上の前記ゲート電極および側壁以外の部分にレジストパターンを形成してソース／ドレインイオンを注入して前記半導体基板の前記素子形成領域にソース／ドレイン拡散層を形成して、前記アンチフューズ部と前記メモリセル部とのそれぞれのゲート電極の空乏化率がそれぞれ異なると共に、アンチフューズ部ゲート電極の空乏化率の方がメモリセル部ゲート電極の空乏化率よりも低くなるように設定されていることを特徴とする。
以上、本発明によれば、工程を増やすことなくプログラム前のアンチフューズ部のゲート絶縁膜の電気的な耐性を強くすることができるため、プログラム前後の電流差を確保し易くなり、結果として良好なプログラミング特性と高信頼性を備えたアンチフューズ部とメモリセル部とを有する半導体装置を提供することができる。
以下、添付図面を参照しながら本発明に係るアンチフューズ部とメモリセル部を有する半導体装置およびアンチフューズ半導体素子の製造方法の実施形態について詳細に説明する。
本発明の第１実施形態に係るアンチフューズ部とメモリセル部を有する半導体装置について、図１ないし図３を用いて詳細に説明する。なお、この第１実施形態は容易に本発明を理解できることを目的として説明されるものであって本発明を限定するものではない。
図１は、本発明の第１実施形態に係るアンチフューズ部とメモリセル部を有する半導体装置の構成を示す断面図であり、図２（ａ）（ｂ）は、この半導体装置の平面的な配置を示す平面図である。半導体装置１はアンチフューズ列１０を含むアンチフューズ部２０Ａおよびメモリセル部２０を有している。このアンチフューズ列１０を含むアンチフューズ部２０Ａおよびメモリセル部２０の配置は、図２（ａ）に示す一般的配置の一例のように半導体装置１の所定の位置に複数設けられたメモリセル部２０と、このメモリセル部２０以外の部分、例えば半導体装置１の周辺部分や両側のメモリセル部２０の間の部分に設けられるアンチフューズ部２０Ａとを備えている。換言すれば、図２のメモリセル部２０はＳＲＡＭ等のメモリセルを含む回路ブロックであり、アンチフューズ列１０を含むアンチフューズ部２０Ａは一般的にはメモリセルを含まない。
この第１実施形態に係る半導体装置１においては、アンチフューズ列１０を含むアンチフューズ部２０Ａの周囲の周辺回路もメモリセル２０と同様の半導体回路構成により製造されている。半導体装置１の配置の１つとして、図２（ｂ）に示すように、メモリセル部２０の周辺回路の一部分にアンチフューズ列１０を含むアンチフューズ部２０Ａを設けると共に、さらにそれ以外の何れかの部分にフューズボックス３０を設ける構成もあり、例えばアンチフューズ部２０Ａおよびフューズボックス３０を用いる構成はハイブリッドタイプと呼ばれている。なお、図２（ａ）（ｂ）以外では、符号１０はアンチフューズ部として用いられるものとする。
図１に戻って、第１実施形態の半導体装置の基本的な構成について断面図に従って説明する。半導体装置１は、半導体基板２における素子形成領域１１，２１上に形成されたゲート絶縁膜１２，２２と、このゲート絶縁膜１２，２２上に形成されたゲート電極１３，２３を含むＭＯＳＦＥＴタイプのゲートキャパシタをそれぞれ備えている。この構成において、アンチフューズ部１０のゲート電極１３におけるアンチフューズ部ゲート電極空乏化率とアンチフューズ部１０以外の周辺回路を含むメモリセル部２０のゲート電極２３におけるメモリセル部ゲート電極空乏化率とは異なる構成となっている。この構成と共に、メモリセル部ゲート電極空乏化率よりも前記アンチフューズ部ゲート電極空乏化率の方が常に低くなるように設定されている。図１の表示においては、アンチフューズ部１０とメモリセル部２０のそれぞれのゲート電極１３，２３の空乏化率が異なっていることを断面のハッチングの粗さと細かさにより表現している。
半導体装置１におけるアンチフューズ部１０のゲート電極１３における空乏化率が高い場合、上述したようにプログラム前のＩｇ（Ａ）の値が高くなり、図３の上側に示すように、プログラム後の値との差異を充分に確保できないという問題があった。これに対して第１実施形態の半導体装置１の構成においては、図３の下側の特性で示すように、プログラム前のアンチフューズ部１０のゲート電極１３の空乏化率をメモリセル部２０等のゲート電極２３の空乏化率よりも充分に低く確保しておくことにより、プログラム前後のＩｇ（Ａ）の格差を充分に確保している。
このアンチフューズ部ゲート電極空乏化率と前記メモリセル部ゲート電極空乏化率を異ならせる構成は、アンチフューズ部１０のゲート電極１３に注入される不純物イオン濃度を、周辺回路を含むメモリセル部２０のゲート電極２３に注入される不純物イオン濃度よりも薄くすることにより実現されている。また、アンチフューズ部１０の電極に注入される不純物イオン濃度はその高さ方向で異なるように設定されていても良く、例えば、不純物イオン濃度は該ゲート電極１３，２３とゲート絶縁膜１２，２２との境界面に近づくに従ってより低くなるように設定されていても良い。
図１に示された半導体装置１のその他の構成について説明する。半導体基板２は素子分離領域３により、アンチフューズ部１０およびそれ以外のメモリセル部２０毎にそれぞれ第１および第２の素子形成領域１１および２１が設けられて、第１および第２の素子形成領域１１，２１には、ゲート絶縁膜１２，２２を介してそれぞれのゲート電極１３，２３が形成されている。ゲート絶縁膜１２，２２の基板２との境界面の平坦部からの高さ方向には、ゲート電極１３，２３の両側にそって一体に形成された絶縁側壁部が設けられ、ゲート絶縁膜１２の平坦部から側壁部に沿って両側に、Ｌ字状の第２の絶縁膜１４，２４が形成され、第２の絶縁膜１４，２４のそれぞれの両側には、シリコン酸化膜よりなる絶縁膜１５，２５が形成され、絶縁膜１４，１５および２４，２５からなる２重絶縁膜１６，２６が形成されている。また、ソース／ドレイン領域１８の表面およびゲート電極１３，２３の表面には、コバルト（Ｃｏ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）等の金属膜をスパッタにより形成して熱処理を行なうことによりシリコンとの反応により形成された金属シリサイド１９，２９が選択的に貼り付けられている。
なお、上述した第１実施形態に係る半導体装置においては、アンチフューズ部１０とそれ以外のメモリセル部２０とのそれぞれのゲート電極１３，２３の空乏化率を異ならせる構成に特徴があるものとして説明したが、両ゲート電極１３，２３の空乏化率の差異を充分にして形成することが難しい場合には、ＭＯＳＦＥＴタイプのゲートキャパシタをそれぞれが備えるアンチフューズ部１０および周辺回路を含むメモリセル部２０を備えるアンチフューズ素子において、アンチフューズ部１０をプログラムするときにゲート電極１３に対してインバージョン側に電圧を印加してアンチフューズ部１０のゲート絶縁膜１２を破壊することにより、アンチフューズ部１０のプログラムを確実に行なうこともできる。このような第２の基本構成（第２実施形態）による半導体装置によっても、通常時のリーク電流を防止してプログラム時のみアンチフューズ部のゲート絶縁膜を確実に破壊したいという本願発明の所期の目的を達成することができる。
以上のように構成された半導体装置１のアンチフューズ部１０におけるゲート絶縁膜１２とゲート電極１３の境界面の不純物濃度は、３Ｅ２０ａｔｏｍ／ｃｍ３（すなわち、３×１０２０）以下であることが好ましい。なお、不純物濃度の下限は０であり、この場合には不純物を全く注入しない構成となっている。この場合、ゲート電極１３がＮ型半導体でありこのＮ＋ゲート電極に打ち込まれる不純物はヒ素（Ａｓ），リン（Ｐ）が代表例である。
ゲート電極１３の表面と界面における不純物の濃度差は上記の数値による定義はあくまでも例示であって、本願第２実施形態の構成としては、ゲート電極１３の表面側の濃度に対して界面側ほど低くなっており、界面で最も低い構成となっている。実験データによれば、熱工程によって不純物分布が大きく変わることが分かっており、界面の不純物濃度に比較して表面の濃度はおよそ１．５倍から５倍程度にまで濃くなっている。
なお、メモリセル部２０のＭＯＳＦＥＴ部分の不純物濃度は、アンチフューズ部１０の境界面の不純物濃度である３Ｅ２０ａｔｏｍ／ｃｍ３よりも濃く構成されており、好ましくはゲート電極２３の不純物濃度はＮ＋型の場合には、５Ｅ２０ａｔｏｍ／ｃｍ３（すなわち、５×１０２０）以上である。ゲート電極２３における電極表面と界面との濃度分布についてはゲート電極１３の場合と同じ関係である。
なお、アンチフューズ部１０およびメモリセル部２０のゲート電極をＰ型半導体によりそれぞれ構成する場合にはイオン種としてＰ＋ゲートに不純物としてボロン（Ｂ）を注入してゲート電極を形成する。アンチフューズ部１０のゲート電極１３のゲート絶縁膜１２との界面の不純物濃度は１Ｅ２０ａｔｏｍ／ｃｍ３（すなわち、１×１０２０）以下が好ましい。なお、下限についてはＮ＋ゲートの場合と同様に全く不純物を注入しない場合もあるので０である。電極表面と界面との濃度分布はＮ＋ゲートの場合と同様である。
また、メモリセル部２０におけるゲート電極２３とゲート絶縁膜２２との界面の不純物濃度はアンチフューズ部１０のゲート電極１３の界面の濃度１Ｅ２０ａｔｏｍ／ｃｍ３よりも濃く構成されており、好ましくはメモリセル部２０のゲート電極２３の不純物濃度はＰ＋型の場合には、２Ｅ２０ａｔｏｍ／ｃｍ３（すなわち、２×１０２０）以上である。また、ゲート電極２３における電極表面と界面との濃度分布についてはゲート電極１３の場合と同じ関係である。
上述した第１実施形態に係るアンチフューズ素子は、アンチフューズ部１０とその他の回路構成を含むメモリセル部２０のそれぞれのゲート電極１３および２３の空乏化率を異ならせる構成あるいはプログラム時に印加される電圧をインバージョン側に制御する点に特徴があるものと説明したが、本発明はこのような構成を有する半導体装置１のみに限定されず、第１実施形態のように構成されるアンチフューズ部とメモリセル部とを有する半導体素子を製造する方法にも特徴を有している。この発明の第３の基本構成としての第３実施形態に係るアンチフューズ半導体素子の製造方法について、図４（ａ）〜（ｈ）を用いて詳細に説明する。
図４（ａ）〜（ｈ）は、アンチフューズ部およびそれ以外のメモリセル部がそれぞれＭＯＳＦＥＴタイプのゲートキャパシタを備えるアンチフューズ半導体素子の製造方法の各工程について説明するものである。図４（ａ）に示すように、半導体基板２に素子分離領域３を形成して、アンチフューズ部１０およびアンチフューズ部１０以外のメモリセル部２０をそれぞれ形成するための第１および第２の素子形成領域１１，２１を形成する。次に、図４（ｂ）に示すように、半導体基板２に犠牲酸化膜４を形成してから、半導体基板２に不純物イオンを注入して半導体基板２とは異なる導電型のウェルおよびチャネルを形成し、犠牲酸化膜４を除去した後、少なくとも半導体基板２における第１および第２の素子形成領域１１，２１の上に、ゲート絶縁膜１２，２２を形成する。その後、図４（ｃ）に示すように、該ゲート絶縁膜１２，２２の上にゲート電極１３，２３となるべきゲート電極用半導体層としての多結晶シリコン膜５を堆積させる。
次に、図４（ｄ）に示すように、多結晶シリコン膜５の上にレジスト６を形成し、このレジスト６に対して、ゲート電極用半導体層としての多結晶シリコン膜５の上にアンチフューズ部１０のゲート電極が形成される部分と、メモリセル部２０におけるゲート電極が形成される部分とを覆わないパターンのマスクを形成する。マスク形成後に、図４（ｄ）に矢印で示すように、このマスクを介して上部方向より前記ゲート電極用半導体層に不純物イオンを注入する。このとき、レジスト６が設けられているアンチフューズ部１０側の多結晶シリコン膜１３（５）と、レジスト６が除去されたアンチフューズ部１０以外のメモリセル部２０の一部分の多結晶シリコン膜２３との不純物イオン濃度が異なることになり、アンチフューズ部側ゲート電極１３の不純物イオン濃度はメモリセル部側ゲート電極２３の不純物イオン濃度よりも薄くなる。
次に、図４（ｅ）に示すように、ゲート電極用半導体層をアンチフューズ用ゲート電極１３およびメモリセル部用ゲート電極２３の形状に合わせたレジストパターンを形成してエッチングを行なって、アンチフューズ用ゲート電極１３およびメモリセル部用ゲート電極２３をそれぞれ形成する。
次に、半導体基板２上のゲート絶縁膜１２，２２の上および前記ゲート電極の全体を覆うように第２のゲート絶縁膜１４，２４を形成した後、図４（ｆ）に示すように、少なくともチャネル領域以外を除去してゲート電極１３，２３を覆う側壁１５，２５を形成し、各ゲート電極１３，２３についてゲート絶縁膜１２，１４および２２，２４からなる２重側壁１６，２６が形成されていることになる。その後、ゲート絶縁膜の上のゲート電極１３，２３および側壁以外の部分に図示されないレジストパターンを形成してソース／ドレインイオンを注入して、半導体基板２の素子形成領域１１，２１に浅いエクステンション層１７，２７と深めのソース／ドレイン拡散層１８，２８を形成して、アンチフューズ部１０とそれ以外のメモリセル部２０とのそれぞれのゲート電極１３，２３の空乏化率がそれぞれ異なると共に、アンチフューズ部ゲート電極１３の空乏化率の方がメモリセル部ゲート電極２３の空乏化率よりも常に低くなるように設定されている半導体装置１が製造されることになる。
次に、上述した第３実施形態よりも詳細な製造方法である第４実施形態に係るアンチフューズ半導体素子の製造方法について説明する。第４実施形態は第３実施形態の工程を幾分詳細に構成しただけなので、再び図４（ａ）〜（ｈ）を参照しながら説明する。
まず、図４（ａ）に示すように、シリコン基板２に、素子分離領域３および素子形成領域１１，２１を形成する。この第４実施形態においては、素子分離領域３は、浅い溝を加工して、この浅い溝にシリコン酸化膜を埋め込むＳＴＩ（Shallow Trench Isolation）技術を用いて形成されるが、ＬＯＣＯＳ（LOCal Oxidation of Silicon）法により形成しても良い。
この後、図４（ｂ）に示すように素子形成領域１１，２１には犠牲酸化膜４を形成し、この犠牲酸化膜４を通してイオン注入を行ない、アンチフューズ部１０用の素子形成領域１１には基板２と異なるタイプの図示しないウェルおよびチャネルを形成する。なおその他の周辺回路やメモリセル部はＣＭＯＳ（Complementary Metal Oxide Semiconductor）タイプの素子を搭載するため、基板２と異なるタイプと同じタイプのウェルおよびチャネルが混在する。
次に、犠牲酸化膜４を除去した後に、熱酸化法、または化学的気相法（以下、ＣＶＤ―Chemical Vapor Deposition―法とする）により、それぞれのゲート絶縁膜として０．８nm程度の厚さのゲート絶縁膜（シリコン酸化膜）１２，２２を形成し、この上にポリシリコン膜５を堆積する［図４（ｃ）］。ここで、ゲート電極の材料は、単層のポリシリコン膜に限らず、単層のα-Ｓｉや、α−Ｓｉ／Ｐｏｌｙ−Ｓｉや、ＳｉＧｅ/Ｐｏｌｙ−Ｓｉなどの積層構造であっても良い。また、ゲート絶縁膜１２，２２は、シリコン窒化膜であっても良い。
続いて、リソグラフィ工程によりレジストパターン６を形成する。このとき、アンチフューズ部１０のゲート電極が形成される領域はレジスト６でカバーされており、その他の周辺回路やメモリセル部２０のゲート電極が形成される領域はレジスト６が除去されている状態である。
その後、上記レジスト６をマスクとしてイオン注入を行なってから、図４（ｄ）に示すように周辺回路やメモリセル部２０のゲート電極２３が形成される領域に不純物を打ち込んでいる。次に、リソグラフィ工程により図示しないレジストパターンを形成した後に、ＲＩＥ（Reactive Ion Etching）によりポリシリコン膜５をエッチングし、図４（ｅ）に示すように、ゲート電極１３，２３を形成する。
次に、ゲート絶縁膜の信頼性を向上させる目的で０．５ｎｍ〜２ｎｍ程度、後酸化を行なった後、イオン注入およびアニールを行なって、浅くかつ低濃度のソース／ドレイン拡散層（エクステンション）１７，２７をアンチフューズ部１０とメモリセル部２０にそれぞれ形成する。さらに、ＣＶＤ法によりシリコン酸化膜７を５〜２０ｎｍ程度で堆積させて、続いて、やはりＣＶＤ法により１０ｎｍ〜８０ｎｍ程度の厚さでシリコン窒化膜８を堆積させる［図４（ｆ）］。
この後、シリコン基板２をストッパとしてシリコン窒化膜８およびシリコン酸化膜７をＲＩＥし、図４（ｇ）に示すように、ゲート電極１３の側部にゲート２重側壁１６を形成し、ゲート電極２３の側部にゲート２重側壁２６を形成する。なお、側壁の構造は前記２重構造に限らず、単層膜であっても良いし、３重以上の多重側壁膜であっても良い。
次いで、図示しないレジストにてパターニングして、イオン注入を行ない、深くかつ高濃度のソース／ドレイン拡散層１８，２８を形成した後、注入不純物を活性化させるためにＲＴＡ（Rapid Thermal Anneal）、もしくはスパイクアニールによる処理を行なう。上記レジストパターニングの際に、アンチフューズ部１０のゲート電極１３の領域をカバーして、ゲート電極１３にはソース／ドレインイオン注入を行なわなくても良い。
さらに、ゲート電極１３，２３上および拡散層１８，２８上の酸化膜をウェットエッチングにより除去し、図４（ｈ）に示すように、ソース／ドレイン領域表面およびゲート電極１３，２３の表面に選択的に金属シリサイド膜１９，２９を形成する。この金属シリサイド膜１９，２９はＣｏ，Ｔｉ等の金属膜をスパッタにより形成し、熱処理を行なうことにより、シリコンとの反応により形成される。未反応の金属膜はその後に除去されて、金属シリサイド１９，２９は選択的に貼り付けられることになる。
この後は、図示説明を省略するが、通常の工程に従って、層間絶縁膜を堆積し、層間絶縁膜にコンタクト孔を形成し、配線を形成する。以上によりＭＯＳＦＥＴタイプのゲートキャパシタが得られる。
以上、本発明の第４実施形態によれば、工程を増やすことなくプログラム前のアンチフューズ部１０の電気的なゲート絶縁膜１２の膜厚を厚くすることができるため、プログラム前後の電流差を確保し易くなり、結果として、良好なプログラミング特性および高信頼性を備えるアンチフューズ部とメモリセル部とを備える半導体装置を提供することができる。
上述した第４実施形態においては、アンチフューズ部１０のゲート形成部にゲート加工前にイオン注入を行なわず、ゲート加工後のソース／ドレイン（Ｓ／Ｄ）イオン注入工程で、イオン種を打ち込む場合について説明したが、本発明はこのような製造方法に限定されず、第５実施形態に係るアンチフューズ半導体素子の製造方法のように、ゲート加工前にイオン注入を行なってソース／ドレインイオン注入工程ではイオン種を打ち込まない方法により製造するようにしても良い。
第５実施形態に係るアンチフューズ半導体素子の製造方法においては、アンチフューズ素子１０のゲート形成部にゲート加工前にイオン注入を行ない、ゲート加工後のソース／ドレイン（Ｓ／Ｄ）イオン注入工程ではイオン種を打ち込まない場合について説明する。以下、本発明の第５実施形態に係るアンチフューズ半導体素子の製造方法について、図４（ａ）〜（ｈ）に対応する図５（ａ）〜（ｈ）を用いて詳細に説明する。なお、この第５実施形態も、本発明を容易に理解する目的で記載されるものであり、本発明を限定するものではない。図５（ａ）〜（ｈ）では図４と同一若しくは相当する構成要素に同一符号を付して重複説明を省略する。
図５（ａ）に示すように、シリコン基板２に、素子分離領域３およびそれぞれの素子形成領域１１，２１を形成する。この第５実施形態においては、第４実施形態と同様に、素子分離領域１１，２１は、浅い溝を加工して、その溝にシリコン酸化膜を埋め込むＳＴＩ技術を用いて形成されるが、ＬＯＣＯＳ法により形成しても良いことは上述したところと同様である。
この後、図５（ｂ）に示すように、素子形成領域１１，２１には、犠牲酸化膜４を形成し、この犠牲酸化膜４を通してイオン注入を行ない、アンチフューズ部１０を形成する領域には、基板２とは異なるタイプで、図示されないウェルおよびチャネルを形成する。なお、その他の周辺回路やメモリセル部２０はＣＭＯＳタイプの素子を搭載するため、基板２と異なるタイプや同じタイプのウェルおよびチャネルが混在する。
次に、犠牲酸化膜４を除去した後、熱酸化法またはＣＶＤ法により、０．８ｎｍ程度の厚さのシリコン酸化膜または窒化膜よりなるゲート絶縁膜１２，２２を形成し、この上にポリシリコン膜５を堆積する［図５（ｃ）］。
続いて、リソグラフィ工程によりレジストパターン７を形成し、上記レジスト７をマスクとしてイオン注入を行ない、アンチフューズ部１０のゲート電極が形成される領域や、周辺回路およびメモリセル部２０のゲート電極が形成される領域に不純物を打ち込むようにしている［図５（ｄ）］。
その後、全面に第１のシリコン窒化膜１４，２４を堆積させ、リソグラフィ工程により図示しないレジストパターンを形成した後、ＲＩＥ法により第１のシリコン窒化膜およびポリシリコン膜５をエッチングして図５（ｅ）に示すように、ゲート電極１３，２３を形成する。
次に、ゲート絶縁膜の信頼性を向上させる目的で０．５ｎｍ〜２ｎｍ程度、後酸化を行なった後、イオン注入およびアニールを行なって、浅くかつ低濃度のソース／ドレイン拡散層（エクステンション）１７，２７を形成する。
さらに、シリコン酸化膜７を５〜２０ｎｍ程度ＣＶＤ法により堆積させて、続けて１０ｎｍ〜８０ｎｍ程度の厚さで第２のシリコン窒化膜８をＣＶＤ法により堆積させる［図５（ｆ）］。
この後、シリコン基板２をストッパとして第２のシリコン窒化膜１４，２４およびシリコン酸化膜１５，２５をＲＩＥし、ゲート電極１３，２３側部にゲート２重側壁１６，２６を形成する［図５（ｇ）］。なお、側壁の構造は前記２重構造に限らず、単層膜、多重側壁膜でも良い。
ここで、全面にウェット（ｗｅｔ）エッチングを行ない、ソース／ドレイン（Ｓ／Ｄ）形成領域１１，２１のシリコン（Ｓｉ）基板表面を出して、Ｓｉ基板上に２０ｎｍ〜５０ｎｍ程度Ｓｉをエピタキシャル（Ｅｐｉ）成長させる。この時、ゲート電極１３，２３上は第１のシリコン窒化膜でカバーされているためＥｐｉ成長は起こらない。
次いで、アンチフューズ部１０の形成される領域はレジストによりカバーされて、その他の周辺回路部やメモリセル部はレジストが無い状態になるようにパターニング（図示せず）を行ない、周辺回路部やメモリセル部の第２のシリコン窒化膜８をホットリン酸で除去する。次に、レジストを除去した後、イオン注入を行ない、深くかつ高濃度のソース／ドレイン拡散層１８，２８を形成し、注入不純物の活性化のためにＲＴＡ、もしくはスパイクアニールによる処理を行なう。
ここで、アンチフューズ部のゲート電極には残された第１のシリコン窒化膜１５があるため、上記イオン注入はゲート電極部には入らず、周辺回路部やメモリセル部のゲート電極にのみイオン種が打ち込まれることになる。
さらに、ゲート電極１３，２３上および拡散層１８，２８上の酸化膜をウェットエッチングにより除去し、ソース／ドレイン領域表面およびゲート電極１３，２３の表面に選択的に金属シリサイド膜１９，２９を形成する［図５（ｈ）］。この金属シリサイド膜１９および２９はＣｏ，Ｔｉ，Ｎｉ等の金属膜をスパッタにより形成して、熱処理を行なうことによりシリコンとの反応により形成される。未反応の金属膜はその後除去され、金属シリサイド１９，２９は選択的に貼り付けられる。
なお、上記プロセスではアンチフューズ上のゲート電極にはサリサイドが形成されないが、サリサイド形成前にホットリン酸によるウェット（ｗｅｔ）エッチング工程を追加して、アンチフューズ１０のゲート電極１３上のシリコン窒化膜を除去することにより、アンチフューズ部１０上にもサリサイドを貼ることもできる。
この後は図示しないが、通常の工程に従って、層間絶縁膜を堆積し、層間絶縁膜にコンタクト孔を形成し、配線を形成する。以上の工程により、ＭＯＳＦＥＴタイプのゲートキャパシタを得ることができる。
なお、本発明の最も基本的な構成は、半導体装置１のアンチフューズ部１０とそれ以外のメモリセル部２０のゲートキャパシタを製造する過程でアンチフューズ部１０のゲート電極１３とメモリセル部２０のゲート電極２３の不純物濃度を異ならせ、特にアンチフューズ１０側のゲート電極１３の濃度をメモリセル部２０側のゲート電極２３の不純物濃度よりも薄く構成する点にある。したがって、複数の種類のゲート酸化膜プロセスを経てゲート絶縁膜１２および２２を形成する場合には、図３により示したアンチフューズ部１０のプログラム前後のマージンが最大となる（オン−オフ比が十分に確保できる）ゲート絶縁膜の膜厚もしくは不純物の濃度および分布特性を確保できるように、ゲート絶縁膜を選択的に形成することも可能である。
１ 半導体装置
２ 半導体基板
３ 素子分離領域
１０ アンチフューズ部（列）
１１ 素子形成領域
１２ ゲート絶縁膜
１３ ゲート電極
１４ 第２のゲート絶縁膜
１５ 側壁
１６ ２重絶縁膜
１７ ソース／ドレイン拡散領域（エクステンション）
１８ ソース／ドレイン領域
１９ 金属シリサイド
２０ メモリセル部
２０Ａ アンチフューズ部
２１ 素子形成領域
２２ ゲート絶縁膜
２３ ゲート電極
２４ 第２のゲート絶縁膜
２５ 側壁
２６ ２重絶縁膜
２７ ソース／ドレイン拡散領域（エクステンション）
２８ ソース／ドレイン領域
２９ 金属シリサイド
２ 半導体基板
３ 素子分離領域
１０ アンチフューズ部（列）
１１ 素子形成領域
１２ ゲート絶縁膜
１３ ゲート電極
１４ 第２のゲート絶縁膜
１５ 側壁
１６ ２重絶縁膜
１７ ソース／ドレイン拡散領域（エクステンション）
１８ ソース／ドレイン領域
１９ 金属シリサイド
２０ メモリセル部
２０Ａ アンチフューズ部
２１ 素子形成領域
２２ ゲート絶縁膜
２３ ゲート電極
２４ 第２のゲート絶縁膜
２５ 側壁
２６ ２重絶縁膜
２７ ソース／ドレイン拡散領域（エクステンション）
２８ ソース／ドレイン領域
２９ 金属シリサイド
Claims (5)
- 半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを含むＭＯＳＦＥＴタイプのゲートキャパシタをそれぞれ備えるアンチフューズ部およびメモリセル部を有する半導体装置において、
前記アンチフューズ部のゲート電極におけるアンチフューズ部ゲート電極空乏化率および前記セル部のゲート電極におけるメモリセル部ゲート電極空乏化率が異なると共に、前記メモリセル部ゲート電極空乏化率よりも前記アンチフューズ部ゲート電極空乏化率の方が低くなるように設定されていることを特徴とする半導体装置。 - 前記アンチフューズ部ゲート電極空乏化率と前記メモリセル部ゲート電極空乏化率との異なりは、前記アンチフューズ部のゲート部電極に注入される不純物イオン濃度を前記メモリセル部のゲート電極に注入される不純物イオン濃度よりも薄くすることにより実現されていることを特徴とする請求項１に記載の半導体装置。
- 前記アンチフューズ部の電極に注入される前記不純物イオン濃度はその高さ方向で異なるように設定されており、前記不純物イオン濃度は該ゲート電極と前記ゲート絶縁膜との境界面に近づくに従ってより低くなるように設定されていることを特徴とする請求項２に記載の半導体装置。
- アンチフューズ部およびそれ以外のメモリセル部がＭＯＳＦＥＴタイプのゲートキャパシタをそれぞれ備える半導体装置において、
前記アンチフューズ部をプログラムするときには、表面側の不純物濃度に比べて界面側の不純物濃度が低いゲート電極に対してインバージョン側に電圧を印加することにより前記アンチフューズ部のゲート絶縁膜を破壊することを特徴とする半導体装置。 - アンチフューズ部およびそれ以外のメモリセル部がそれぞれＭＯＳＦＥＴタイプのゲートキャパシタを備えるアンチフューズ半導体素子の製造方法であって、
半導体基板に素子分離領域を形成してアンチフューズ部およびメモリセル部がそれぞれ形成される第１および第２の素子形成領域を形成し、
前記半導体基板上の少なくとも前記第１および第２の素子形成領域に犠牲酸化膜を形成した後、不純物イオンを注入して前記半導体基板とは異なる導電型のウェルおよびチャネルを該半導体基板に形成し、前記犠牲酸化膜を除去した後に前記半導体基板上にゲート絶縁膜を形成し、
前記ゲート絶縁膜の上にゲート電極となるべきゲート電極用半導体層を堆積させ、前記ゲート電極用半導体層の上に前記アンチフューズ部が形成される前記第１の素子形成領域の全体を覆うと共に前記メモリセル部が形成される前記第２の素子形成領域におけるメモリセル部用ゲート電極となる領域を覆わないパターンのマスクを形成し、
前記マスクを介して前記ゲート電極用半導体層に不純物イオンを注入して前記メモリセル部用ゲート電極形成領域に不純物を打ち込んだ後に該マスクを除去し、
前記ゲート電極用半導体層の上にアンチフューズ用ゲート電極およびメモリセル部用ゲート電極の形状に合わせたレジストパターンを形成してエッチングを行なってそれぞれのゲート電極を形成し、
前記半導体基板上の前記ゲート絶縁膜の上および前記ゲート電極の全体を覆うように第２のゲート絶縁膜を形成した後少なくともチャネル領域以外を除去して前記ゲート電極を覆う側壁を形成し、
前記ゲート絶縁膜の上の前記ゲート電極および側壁以外の部分にレジストパターンを形成してソース／ドレインイオンを注入して前記半導体基板の前記素子形成領域にソース／ドレイン拡散層を形成して、
前記アンチフューズ部と前記メモリセル部とのそれぞれのゲート電極の空乏化率がそれぞれ異なると共に、アンチフューズ部ゲート電極の空乏化率の方がメモリセル部ゲート電極の空乏化率よりも低くなるように設定されていることを特徴とするアンチフューズ半導体素子の製造方法。
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