JP2002134620A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ブロー後に電流を遮断することが可能なアン
チヒューズプログラム回路を備える半導体装置を提供す
る。 【解決手段】 信号ＳＡを活性化しノードＮ１を一旦Ｌ
レベルに設定した後に電位Ｖｐｇｍを高電位に設定する
ことによりアンチヒューズ３２が導通状態となる。ラッ
チ４０が反転することにより、ノードＮ１の電位が電源
電位Ｖｃｃとなるので、トランジスタ３４が非導通状態
となり、アンチヒューズ３２を流れる電流は遮断され
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体装置に関
し、特に不揮発的に情報を記憶させるヒューズ素子を含
む半導体装置に関する。

【０００２】

【従来の技術】たとえば、メモリセルを行、列方向にア
レイ状に配置した半導体記憶装置は、複数の予備のメモ
リセル行、メモリセル列を備えている。欠陥によって不
良となったメモリセル、あるいはメモリセル行、列を予
備のメモリセル行またはメモリセル列で置換えて救済す
ることで、ウェハ上の良品チップ率を向上させる方式が
従来から採用されている。

【０００３】この方式では、ウェハ検査によって検出し
た不良アドレスを予めチップ内に不揮発的に記憶させて
おき、使用時に入力される行、列アドレスを常にモニタ
し、不良アドレスが入力されたことを検出すると予備ラ
インと置換える内部回路が必要となる。

【０００４】上記の内部回路として、たとえば、文献
「Journal of Solid State Circuit Vol. SC-18（198
3）pp441-446」に記載されているように、ポリシリコン
配線、アルミ配線などをレーザ光線で切断するアドレス
検出回路が広く用いられている。

【０００５】図３２は、従来のアドレス検出回路５００
の構成を示した回路図である。図３２を参照して、アド
レス検出回路５００は、ノードＮ５００に各々の一方端
が接続されるヒューズ素子５０２．０〜５０２．ｎと、
ヒューズ素子５０２．０〜５０２．ｎの他方端にそれぞ
れドレインが接続されゲートにアドレスＡＤＤ＜０＞〜
ＡＤＤ＜ｎ＞を受けソースがすべて接地電位に結合され
たＮチャネルＭＯＳトランジスタ５０４．０〜５０４．
ｎを含む。

【０００６】アドレス検出回路５００は、さらに、電源
電位Ｖｃｃが与えられるノードとノードＮ５００との間
に並列的に接続されるＰチャネルＭＯＳトランジスタ５
０６，５０８と、ノードＮ５００に入力が接続され検出
信号ＭＩＳを出力するインバータ５１０とを含む。

【０００７】ＰチャネルＭＯＳトランジスタ５０６のゲ
ートにはプリチャージ信号ＰＧが与えられる。Ｐチャネ
ルＭＯＳトランジスタ５０８のゲートは検出信号ＭＩＳ
を受ける。

【０００８】半導体記憶装置の予備列のデコーダ（以後
予備デコーダと称する）には、正論理のアドレスとその
反転アドレスである相補アドレスとがヒューズを介して
入力されており、不良メモリセルのアドレスに対応する
ヒューズをレーザ光線で切断することで、不良メモリセ
ルのアドレスを不揮発的に記憶させておく。

【０００９】一方アドレス検出回路５００では、入力さ
れたアドレスと不揮発的に記憶させた不良メモリセルに
対応するアドレスとが一致すると、不良列につながる正
規デコーダを不活性化させる検出信号ＭＩＳを出力して
不良列と予備列とを置換するように作用する。

【００１０】列が置換される場合を例として示したが、
不良行を予備行に置換する場合も同様な構成が採用され
る。

【００１１】また、チップごとに特性が変化するアナロ
グ回路などをチューニングするためにもヒューズ素子が
用いられる。この場合にも、チップごとにチューニング
を行なって、歩留りを向上させることが可能となってい
る。

【００１２】従来のヒューズ素子は、切断するために高
価なレーザカッターが必要であり、また、ヒューズ切断
の精度もよくないといった問題点があった。これらの問
題点を解決するために、近年アンチヒューズ素子が用い
られる。たとえば、米国特許第５６３１８６２号や、
「2000 IEEE International Solid-State Circuits Con
ference “WP 24.8 Antifuse EPROM Circuit for Field
Programmable DRAM”」には、アンチヒューズ素子を用
いる回路例が掲載されている。後者の文献に掲載された
回路について次に説明する。

【００１３】図３３はアンチヒューズプログラム回路５
２０の構成を示した回路図である。図３３を参照して、
アンチヒューズ５２６は、一方端に電位Ｖｐｇｍを受
け、他方端はノードＮ５０２に接続される。アンチヒュ
ーズ５２６は、そのままでは、両電極間は非導通状態で
ある。電位Ｖｐｇｍを高電位にすることにより、電極間
の絶縁物が破壊されると、アンチヒューズ５２６の電極
間に数ＫΩ程度の抵抗値を持つ導電型のパスが形成され
る。

【００１４】電位Ｖｐｇｍは、通常の動作モードでは、
電源電位Ｖｃｃに保持されているが、アンチヒューズ５
２６の電極間を導通状態に変化させる時（以下ブローと
いう）に電位Ｖｐｇｍとして高電位が印加される。

【００１５】信号ＳＡは、アンチヒューズ５２６をブロ
ーするかしないかを選択するための信号である。読出を
行なう際には、プリチャージ信号ＰＧをＬ（ロー）レベ
ルに一旦活性化しノードＮ５０１の電位を電源電位Ｖｃ
ｃにした後に信号ＳＮＬを活性化させるとアンチヒュー
ズ５２６がブローされているかされていないかを読出す
ことができる。読出されたデータはインバータ５４４，
５４６で構成されるラッチ回路でラッチされる。

【００１６】図３４は、図３３に示したアンチヒューズ
プログラム回路５２０のヒューズブロー動作を説明する
ための動作波形図である。

【００１７】図３４を参照して、時刻ｔ１において信号
ＰＧがＬレベルに活性化され、ノードＮ５０１の電位が
初期化される。

【００１８】続いて、時刻ｔ２において信号ＳＡをＨ
（ハイ）レベルにし、ノードＮ５０１の電位をＬレベル
に固定する。その後、電位Ｖｐｇｍをアンチヒューズ５
２６が絶縁破壊を起すような電位ＶＢＲに設定する。す
るとアンチヒューズ５２６がブローされる。

【００１９】図３５は、ヒューズブローを行なわない場
合の動作を説明するための動作波形図である。

【００２０】図３５を参照して、時刻ｔ１〜ｔ２におい
て信号ＰＧがＬレベルに活性化されノードＮ５０１の電
位が初期化される。

【００２１】次に、時刻ｔ２において信号ＳＡはＬレベ
ルのまま変化させない。この点が、ヒューズブローを行
なうために信号ＳＡをＨレベルに活性化した図３４の場
合と異なる。

【００２２】時刻ｔ２では、電位Ｖｐｇｍとして高電位
が印加される。しかし、ノードＮ５０１はいわゆるフロ
ーティングの状態であり、そのレベルはＨレベルであ
る。ＰチャネルＭＯＳトランジスタ５２８は、ゲートに
電源電位Ｖｃｃが与えられているので、ＰチャネルＭＯ
Ｓトランジスタ５２８のゲート−ソース間電圧Ｖｇｓは
０Ｖであり、ＰチャネルＭＯＳトランジスタ５２８は非
導通状態である。したがって、ノードＮ５０２はフロー
ティング状態であり、電位Ｖｐｇｍとして高電位を印加
しても、ノードＮ５０２の電位は容量カップリングで電
位が上昇し、電位Ｖｐｇｍとほぼ同じ電位となる。この
ため、アンチヒューズ５２６の電極間にかかる電圧は、
ほぼ０Ｖに近い図３５の電圧Ｖ５となるため、アンチヒ
ューズ５２６はブローされない。

【００２３】以上のように、図３４、図３５で示した動
作を各アドレスに対応したアンチヒューズごとに行なう
ことで、アドレスのプログラムが可能となる。

【００２４】次に、読出動作について説明する。図３６
は、アンチヒューズプログラム回路５２０の読出動作を
説明するための動作波形図である。

【００２５】図３３、図３６を参照して、初期状態とし
て電位Ｖｐｇｍは電源電位Ｖｃｃに設定され、信号ＳＡ
はＬレベルとされる。

【００２６】続いて時刻ｔ１において信号ＰＧによって
ノードＮ５０１の初期化が行われる。

【００２７】時刻ｔ２において信号ＰＧがＨレベルに非
活性化されてノードＮ５０１はフローティング状態のＨ
レベルとなる。

【００２８】続いて時刻ｔ３において、信号ＳＮＬがＨ
レベルに設定される。すると、アンチヒューズ５２６が
ブローされていなければ、ノードＮ５０１の電位はＮチ
ャネルＭＯＳトランジスタ５３０が導通することによっ
てＬレベルとなる。

【００２９】その後、時刻ｔ４において、信号ＳＮＬが
Ｌレベルになると、ノードＮ５０４の電位はインバータ
５４４，５４６で構成されるラッチ回路によりラッチさ
れる。このラッチ回路から出力される信号Ｆを観測する
ことによって、入力されたアドレスとヒューズ素子にプ
ログラムされたアドレスを比較することができる。

【００３０】次に、ヒューズがブローされている場合に
は、図３６の時刻ｔ３において、信号ＳＮＬがＨレベル
になってもノードＮ５０１の電位はＬレベルとならな
い。ノードＮ５０１の電位はＮチャネルＭＯＳトランジ
スタ５３０の導通時の抵抗値とブローされた後のアンチ
ヒューズ５２６の抵抗値，ＰチャネルＭＯＳトランジス
タ５２８の抵抗値の比によって定まるが、ＮチャネルＭ
ＯＳトランジスタ５３０の導通時の抵抗値を十分大きく
設定しておけばノードＮ５０１の電位はＨレベルの状態
を保持できる。

【００３１】次に、時刻ｔ４において、信号ＳＮＬがＬ
レベルになると、ノードＮ５０１の電位はＨレベルとな
り、信号Ｆを出力するラッチ回路によってラッチが行わ
れる。このラッチデータは、ブローが行われていない場
合と同様に、入力アドレス判定信号として用いられる。

【００３２】

【発明が解決しようとする課題】しかしながら、従来の
アンチヒューズ回路５２０では、図３４の時刻ｔ２以降
においてアンチヒューズ５２６が絶縁破壊された場合
に、その後においても高電位となった電位Ｖｐｇｍが与
えられるノードから、アンチヒューズ５２６、トランジ
スタ５２８，５３０を介して、接地ノードに向けて電流
が流れ続ける。この電流により、電位Ｖｐｇｍが低下し
てしまうことが考えられる。同時に何個かのアンチヒュ
ーズをブローする場合には、電位Ｖｐｇｍが低下してし
まうと、１つのアンチヒューズがブローされた後に他の
アンチヒューズのブローが困難となる可能性がある。

【００３３】また、ブローが完全に行なわれなかったア
ンチヒューズ５２６が存在すれば、その抵抗値がＮチャ
ネルＭＯＳトランジスタ５３０の抵抗値よりも大きくな
ってしまい、ノードＮ５０１の電位がＬレベル側に引張
られ、読出誤動作を起す可能性もある。

【００３４】本発明の目的は、アンチヒューズを確実に
切断し、不良メモリセルのアドレスを安定してプログラ
ムでき、かつ、読出動作も安定した動作が実現可能なア
ンチヒューズプログラム回路を備えた半導体装置を提供
することである。

【００３５】

【課題を解決するための手段】請求項１に記載の半導体
装置は、一方端と他方端がそれぞれ第１のノードと第２
のノードに接続され、一方端と他方端との間に所定の値
を超える電圧を印加することにより、一方端と他方端と
の間に導電性の経路が形成されるアンチヒューズと、第
２のノードと第３のノードとの間に流れる電流を第３の
ノードの電位に応じて制限する電流制限回路と、第３の
ノードの電位を保持するためのラッチ回路と、第３のノ
ードの電位に初期電位を与える初期化回路とを備える。

【００３６】請求項２に記載の半導体装置は、請求項１
に記載の半導体装置の構成において、初期化回路は、第
３のノードの電位を第１の電源電位と第２の電源電位の
いずれか一方の電位に設定し、ラッチ回路は、初期化回
路が非活性化された後に第３のノードの設定を保持し、
電流制限回路は、３のノードの電位が、一方端にブロー
電位が印加されアンチヒューズに導電パスが形成された
ことに応じて第２の電源電位から第１の電源電位に変化
すると、第２のノードと第３のノードとの間に流れる電
流を遮断する。

【００３７】請求項３に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、電流制限回路は、
第２のノードと第３のノードとの間に接続され、ゲート
に第１の電源電位を受ける電界効果型トランジスタを含
む。

【００３８】請求項４に記載の半導体装置は、請求項３
に記載の半導体装置の構成において、第１の電源電位
は、第２の電源電位より高い電源電位であり、ブロー電
位は、第１の電源電位よりも高い電位であり、電界効果
型トランジスタは、ＮチャネルＭＯＳトランジスタであ
る。

【００３９】請求項５に記載の半導体装置は、請求項３
に記載の半導体装置の構成において、第１の電源電位
は、第２の電源電位より低い電源電位であり、ブロー電
位は、第１の電源電位よりも低い電位であり、電界効果
型トランジスタは、ＰチャネルＭＯＳトランジスタであ
る。

【００４０】請求項６に記載の半導体装置は、請求項２
に記載の半導体装置の構成において、初期化回路は、ア
ンチヒューズをブローするために選択するときは、第３
のノードの電位を第２の電源電位に設定し、アンチヒュ
ーズを非選択にするときは、第３のノードの電位を第１
の電源電位に設定する。

【００４１】請求項７に記載の半導体装置は、請求項２
に記載の半導体装置の構成に加えて、初期化回路は、プ
リチャージ信号に応じて活性化し、第３のノードを第１
の電源電位と結合する第１のＭＯＳトランジスタと、ブ
ロー選択信号に応じて活性化し、第３のノードを第２の
電源電位と結合する第２のＭＯＳトランジスタとを含
む。

【００４２】請求項８に記載の半導体装置は、請求項７
に記載の半導体装置の構成に加えて、電流制限回路は、
第２のノードと第３のノードとの間に接続され、ゲート
に第１の電源電位を受け、第１、第２のＭＯＳトランジ
スタのゲート酸化膜よりも厚いゲート酸化膜を有する第
３のＭＯＳトランジスタを含む。

【００４３】請求項９に記載の半導体装置は、請求項１
に記載の半導体装置の構成に加えて、ラッチ回路は、第
３のノードが入力に接続される第１のインバータと、第
１のインバータの出力を受けて第３のノードに帰還させ
る第２のインバータとを含む。

【００４４】請求項１０に記載の半導体装置は、請求項
９に記載の半導体装置の構成に加えて、第２のインバー
タは、第１の電源電位が与えられるノードと第２の電源
電位が与えられるノードを結ぶ経路上に直列に接続され
る第１導電型の第１のＭＯＳトランジスタおよび第２導
電型の第２のＭＯＳトランジスタを含み、第１、第２の
ＭＯＳトランジスタのゲートは、共に第１のインバータ
の出力を受ける。

【００４５】請求項１１に記載の半導体装置は、請求項
９に記載の半導体装置の構成に加えて、第２のインバー
タは、第１の電源電位が与えられるノードと第２の電源
電位が与えられるノードを結ぶ経路上に直列に接続され
る第１導電型の第１のＭＯＳトランジスタおよび第２導
電型の第２、第３のＭＯＳトランジスタを含み、第１〜
第３のＭＯＳトランジスタのゲートは、共に第１のイン
バータの出力を受ける。

【００４６】請求項１２に記載の半導体装置は、請求項
９に記載の半導体装置の構成に加えて、第２のインバー
タは、第１の電源電位が与えられるノードと第２の電源
電位が与えられるノードを結ぶ経路上に直列に接続され
る第１導電型の第１のＭＯＳトランジスタ、第２導電型
の第２のＭＯＳトランジスタおよび抵抗素子を含み、第
１〜第３のＭＯＳトランジスタのゲートは、共に第１の
インバータの出力を受ける。

【００４７】請求項１３に記載の半導体装置は、請求項
９に記載の半導体装置の構成において、第２のインバー
タは、アンチヒューズの状態を読出す読出信号に応じて
非活性化し、第３のノードの電位が確定すると第１のイ
ンバータの出力を受けて第３のノードに帰還させる。

【００４８】請求項１４に記載の半導体装置は、請求項
１３に記載の半導体装置の構成に加えて、第２のインバ
ータは、第１の電源電位が与えられるノードと第２の電
源電位が与えられるノードを結ぶ経路上に直列に接続さ
れる第１導電型の第１のＭＯＳトランジスタおよび第２
導電型の第２、第３のＭＯＳトランジスタを含み、第
１、第２のＭＯＳトランジスタのゲートは、共に第１の
インバータの出力を受け、第３のＭＯＳトランジスタの
ゲートは、読出信号を受ける。

【００４９】請求項１５に記載の半導体装置は、請求項
１に記載の半導体装置の構成に加えて、外部から一方端
にブロー電位を与えるための第１のパッドと、ラッチ回
路の出力を外部から観測するための第２のパッドとをさ
らに備える。

【００５０】請求項１６に記載の半導体装置は、複数の
アンチヒューズプログラム回路を備え、各アンチヒュー
ズプログラム回路は、一方端と他方端がそれぞれ第１の
ノードと第２のノードに接続され、一方端と他方端との
間に所定の値を超える電圧を印加することにより、一方
端と他方端との間に導電性の経路が形成されるアンチヒ
ューズと、第２のノードと第３のノードとの間に流れる
電流を第３のノードの電位に応じて制限する電流制限回
路と、第３のノードの電位を保持し、第３のノードの電
位に応じた出力信号を出力するラッチ回路と、第３のノ
ードの電位に初期電位を与える初期化回路とを含み、複
数のアンチヒューズプログラム回路の出力を受けるゲー
ト回路と、外部から一方端にブロー電位を与えるための
第１のパッドと、ゲート回路の出力を外部から観測する
ための第２のパッドとをさらに備える。

【００５１】請求項１７に記載の半導体装置は、一方端
と他方端との間に所定の値を超える電圧を印加すること
により一方端と他方端との間に導電性の経路が形成され
るアンチヒューズを備え、アンチヒューズは、一方端と
電気的に結合され、半導体基板に形成される第１導電型
のウエル領域と、一方端と電気的に結合され、ウエル領
域の内部に形成される第１、第２の不純物領域と、第１
の不純物領域と第２の不純物領域の間の領域の上部に形
成される絶縁膜と、他方端と電気的に結合され、絶縁膜
の上部に形成される導電性の電極層とを含む。

【００５２】請求項１８に記載の半導体装置は、請求項
１７に記載の半導体装置の構成において、第１、第２の
不純物領域は、第１導電型と異なる第２導電型である。

【００５３】請求項１９に記載の半導体装置は、請求項
１８に記載の半導体装置の構成において、アンチヒュー
ズは、第１、第２の不純物領域に空乏層が拡大しない向
きに、ブロー時に一方端の電位に対し他方端の電位が設
定される。

【００５４】請求項２０に記載の半導体装置は、請求項
１７に記載の半導体装置の構成において、第１、第２の
不純物領域は、第１導電型である。

【００５５】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。

【００５６】図１は、実施の形態１に係る半導体装置１
の構成を示したブロック図である。 ［実施の形態１］図１を参照して、この半導体装置１
は、外部から与えられる信号／ＲＡＳ、／ＣＡＳに基づ
いて所定の動作モードを選択し半導体装置１全体を制御
するクロック信号を発生するクロック発生回路１２と、
外部から与えられるアドレス信号Ａ０〜Ａｎ（ｎは１以
上の整数）に基づいて行アドレス信号ＲＡ０〜ＲＡｎお
よび列アドレス信号ＣＡ０〜ＣＡｎを生成する行および
列アドレスバッファ２と、行アドレス信号ＲＡ０〜ＲＡ
ｎに応答してデコード処理を行なう行デコーダ３と、列
アドレス信号ＣＡ０〜ＣＡｎに応答してデコード処理を
行なう列デコーダ４とを含む。

【００５７】半導体装置１は、さらに、外部から与えら
れる信号／Ｗとクロック発生回路１２との出力に応じて
制御信号を出力するゲート回路１３と、ゲート回路１３
の出力信号に従ってデータ端子ＤＱ１〜ＤＱｍ（ｍは正
の整数）から入力データを受けてデータバスＩＯＰに伝
達する入力バッファ１０と、ゲート回路１３の出力信号
と外部から与えられる信号／ＯＥに応じてデータバスＩ
ＯＰのデータをデータ端子ＤＱ１〜ＤＱｍに出力する出
力バッファ１１と、列デコーダ４および行デコーダ３に
より行および列を指定され、データバスＩＯＰに対して
データ授受を行なうメモリマット６とを含む。

【００５８】メモリマット６は、行列状に配列されそれ
ぞれが１ビットのデータを記憶する複数のメモリセルを
含むメモリアレイ７と、行デコーダ３および列デコーダ
４によって指定されたアドレスのメモリセルをデータバ
スＩＯＰの一端に接続するセンスアンプ＋入出力制御回
路９とを含む。

【００５９】メモリアレイ７は、不良メモリセルが発見
された場合にその不良メモリセルと置換するための冗長
メモリセルを有する冗長メモリアレイを含む。対応し
て、列デコーダ４は冗長メモリアレイを指定するための
冗長列デコーダ５を含む。

【００６０】半導体装置１は、さらに、信号／ＲＡＳに
応じて待機状態が解除され、列デコーダによってプリデ
コードされたアドレス信号をうけてその内部に設定され
た不良メモリセルのアドレスと入力アドレスとが一致し
たときに冗長列デコーダを活性化し列デコーダの出力を
不活性化するアドレス検出回路１４を含む。

【００６１】このアドレス検出回路１４において不良メ
モリセルのアドレスを設定するためにヒューズを含む回
路が用いられる。

【００６２】尚、図１では、半導体装置の例としてダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）の構成を
説明したが、本発明はＤＲＡＭ以外にも内部の冗長置換
等の状態設定を行なう必要のある半導体装置であれば他
の半導体記憶装置にも用いることができる。

【００６３】さらに、半導体装置は半導体記憶装置に限
定されるものではなく、たとえばヒューズ素子によって
チューニングされるＡ／Ｄコンバータなどのアナログ回
路や、他の半導体装置などでも本発明は適用が可能であ
る。

【００６４】図２は、図１におけるアドレス検出回路１
４の構成を示した回路図である。図２を参照して、アド
レス検出回路１４は、アドレス信号ＡＤＤ＜０＞〜ＡＤ
Ｄ＜ｎ＞をそれぞれ受けるアンチヒューズプログラム回
路２０．０〜２０．ｎと、アンチヒューズプログラム回
路２０．０〜２０．ｎの出力をそれぞれゲートに受ける
ＮチャネルＭＯＳトランジスタ２２．０〜２２．ｎとを
含む。

【００６５】アンチヒューズプログラム回路２０．０〜
２０．ｎにはヒューズブローに用いられる電位Ｖｐｇｍ
が共通して与えられている。ＮチャネルＭＯＳトランジ
スタ２２．０〜２２．ｎはノードＮ１００と接地ノード
との間に並列に接続される。各アンチヒューズプログラ
ム回路の入力信号ＳＡとしては、対応するアドレス信号
ＡＤＤが与えられる。

【００６６】アドレス検出回路１４は、さらに、電源電
位Ｖｃｃが与えられるノードとノードＮ１００との間に
並列に接続されるＰチャネルＭＯＳトランジスタ２４，
２６と、ノードＮ１００の電位を受けて検出信号ＭＩＳ
を出力するインバータ２８とを含む。ＰチャネルＭＯＳ
トランジスタ２４はゲートにプリチャージ信号ＰＧを受
け活性化されるとノードＮ１００の電位をＨレベルに設
定する。アンチヒューズプログラム回路２０．０〜２
０．ｎのいずれかに含まれるアンチヒューズがブローさ
れていると、ＮチャネルＭＯＳトランジスタ２２．０〜
２２．ｎのいずれかがアドレス信号ＡＤＤ＜０＞〜ＡＤ
Ｄ＜ｎ＞の入力に応じて導通しノードＮ１００の電位を
Ｌレベルに引下げるので検出信号ＭＩＳがＨレベルとな
る。ＰチャネルＭＯＳトランジスタ２６は、Ｎチャネル
ＭＯＳトランジスタ２２．０〜２２．ｎがいずれも導通
しなかった場合にノードＮ１００の電位がＬレベルに低
下しないように設けられ、そのゲートには、信号ＭＩＳ
が与えられる。

【００６７】図３は、図２におけるアンチヒューズプロ
グラム回路２０．０の構成を示した回路図である。

【００６８】なお、図２のアンチヒューズプログラム回
路２０．１〜２０．ｎも同様な構成を示しているので説
明は繰返さない。

【００６９】図３を参照して、アンチヒューズプログラ
ム回路２０．０は、電位Ｖｐｇｍが与えられるノードと
ノードＮ２との間に接続されるアンチヒューズ３２と、
ノードＮ２とノードＮ１との間に接続されゲートに電源
電位Ｖｃｃを受けるＮチャネルＭＯＳトランジスタ３４
と、ノードＮ１の電位を所定値に設定する初期化回路３
５と、ノードＮ１の電位をラッチして信号ＯＵＴを出力
するラッチ回路４０とを含む。

【００７０】初期化回路３５は、電源電位Ｖｃｃが与え
られるノードとノードＮ１との間に接続されゲートに信
号ＰＧを受けるＰチャネルＭＯＳトランジスタ３６と、
ノードＮ１と接地ノードとの間に接続されゲートに信号
ＳＡを受けるＮチャネルＭＯＳトランジスタ３８とを含
む。

【００７１】ラッチ回路４０は、ノードＮ１が入力に接
続され信号ＯＵＴを出力するインバータ４６と、電源電
位Ｖｃｃが与えられるノードとノードＮ１との間に接続
されゲートに信号ＯＵＴを受けるＰチャネルＭＯＳトラ
ンジスタ４２と、ノードＮ１と接地ノードとの間に接続
されゲートに信号ＯＵＴを受けるＮチャネルＭＯＳトラ
ンジスタ４４とを含む。

【００７２】図４は、アンチヒューズプログラム回路２
０．０のヒューズブロー動作を説明するための動作波形
図である。

【００７３】図３、図４を参照して、時刻ｔ１において
信号ＰＧがＬレベルに活性化される。応じてＰチャネル
ＭＯＳトランジスタ３６が導通状態となり、ラッチ回路
４０の初期化が行なわれノードＮ１はＨレベルとなる。

【００７４】続いて、時刻ｔ２において、信号ＰＧがＬ
レベルに非活性化され、その後信号ＳＡがＨレベルに活
性化される。応じてノードＮ１がＬレベルに設定され、
ラッチ回路４０はこの値を保持する。ラッチ回路４０が
ノードＮ１の電位を保持すると、信号ＳＡがＬレベルに
非活性化される。

【００７５】続いて、時刻ｔ３において、電位Ｖｐｇｍ
を高電位ＶＣＣＨに設定する。すると、ノードＮ１がＬ
レベルであるので、ＮチャネルＭＯＳトランジスタ３４
が導通状態となり、ノードＮ２の電位もＬレベルとな
る。そして、アンチヒューズ３２の電極間には絶縁破壊
電圧である電位差ＶＢが印加されることになる。する
と、高電圧が両電極間に印加されたアンチヒューズは、
電極間に耐圧よりも高い電圧がかかっているため絶縁破
壊が起こり、電極間に導電性のパスが形成される。

【００７６】時刻ｔ４において、アンチヒューズ３２の
電極間に導電性のパスが形成されると、ノードＮ１の電
位は徐々に上昇しインバータ４６のしきい値電圧を超え
るとラッチ回路４０の保持値が反転する。

【００７７】ラッチ回路４０の保持値が反転し、ノード
Ｎ１の電位がＨレベルになると、ＮチャネルＭＯＳトラ
ンジスタ３４のゲート電位とノードＮ１の電位が等しく
なるので、ＮチャネルＭＯＳトランジスタ３４のゲート
ソース間電圧が０Ｖとなる。したがってＮチャネルＭＯ
Ｓトランジスタ３４はラッチ回路４０の保持値が反転す
ることにより導通状態から非導通状態に変化する。

【００７８】ＮチャネルＭＯＳトランジスタ３４が非導
通状態に変化することにより、アンチヒューズ３２がブ
ローされた後には、アンチヒューズ３２の導電性のパス
には電位Ｖｐｇｍが与えられるノードから接地ノードに
向けて流れていた電流が流れなくなる。

【００７９】このとき、ラッチ回路４０の保持値が反転
するためには、アンチヒューズ３２の導通後の抵抗値と
ＮチャネルＭＯＳトランジスタ３４の導通時の抵抗値の
和をＮチャネルＭＯＳトランジスタ４４の導通時の抵抗
値よりも小さくしておく必要がある。

【００８０】また、このラッチ回路４０の出力の反転を
確認するまでヒューズブロー動作を続けることにより、
ヒューズブロー時のアンチヒューズの抵抗管理ができ、
たとえば、アンチヒューズ３２のブローが不完全で読出
時に誤動作が起こることを防止することができる。

【００８１】したがってアンチヒューズのブローの品質
を向上させることができる。図５は、図３のアンチヒュ
ーズ３２をブローしない場合の動作を説明するための動
作波形図である。

【００８２】図３、図５を参照して、時刻ｔ１におい
て、信号ＰＧをＬレベルに設定し、ラッチ回路４０を初
期化する。

【００８３】続いて時刻ｔ２において、信号ＰＧをＨレ
ベルに非活性化する。これにより、ノードＮ１の電位が
Ｈレベルに保持される。

【００８４】続いて、時刻ｔ３において、電位Ｖｐｇｍ
を高電位ＶＣＣＨに設定する。しかし、ノードＮ１の電
位がＨレベルであるため、ゲートが電源電位Ｖｃｃに結
合されているＮチャネルＭＯＳトランジスタ３４のゲー
ト−ソース間電圧Ｖｇｓは０Ｖである。したがって、Ｎ
チャネルＭＯＳトランジスタ３４は非導通状態となり、
ノードＮ２の電位は、電位Ｖｐｇｍを高電位ＶＣＣＨに
設定すると同時に容量カップリングにより高電位ＶＣＣ
Ｈの付近まで上昇する。つまり、アンチヒューズ３２の
電極間の電位差はほぼ０Ｖとなるので、アンチヒューズ
は絶縁破壊されることがない。

【００８５】図６は、アンチヒューズプログラム回路２
０．０の読出動作について説明するための動作波形図で
ある。

【００８６】図３、図６を参照して、まず、読出動作の
初期状態においては、電位Ｖｐｇｍは電源電位Ｖｃｃに
等しく設定され、また信号ＰＧはＨレベルに設定され
る。

【００８７】続いて、時刻ｔ１〜ｔ２の間信号ＳＡをＨ
レベルにすると、ラッチ回路４０が初期化される。この
とき、ノードＮ１の電位はＬレベルである。

【００８８】時刻ｔ２において信号ＳＡがＬレベルに設
定されると、アンチヒューズ３２がブローされていなけ
ればノードＮ１の電位はＬレベルに保持される。

【００８９】一方、アンチヒューズ３２がブローされて
いると、ＮチャネルＭＯＳトランジスタ３４は、当初そ
のゲートがＨレベルでありソースがＬレベルであるので
導通状態になり、導通状態となったアンチヒューズ３２
およびＮチャネルＭＯＳトランジスタ３４を介してノー
ドＮ１には充電電流が流れることになる。そして、ノー
ドＮ１の電位が上昇しインバータ４６のしきい値電圧を
超えるとラッチ回路４０の保持値が反転しノードＮ１の
電位はＨレベルで保持される。ノードＮ１の電位がＨレ
ベルになるとＮチャネルＭＯＳトランジスタ３４のゲー
トソース間電圧Ｖｇｓは０ＶとなりＮチャネルＭＯＳト
ランジスタ３４は非導通状態となる。

【００９０】以上説明したように、信号ＳＡを一旦Ｈレ
ベルに活性化し、その後非活性化させた後の出力信号Ｏ
ＵＴを観測することにより、アンチヒューズ３２がブロ
ーされているかされていないかを観測することができ
る。このラッチ回路の出力によって半導体記憶装置の不
良メモリセルのアドレス判定やアナログ回路の回路チュ
ーニングなどをプログラムすることができる。

【００９１】図３に示したアンチヒューズプログラム回
路２０．０を用いれば、ヒューズブローされた後のアン
チヒューズには電流が流れないので、電位Ｖｐｇｍが低
下することはない。そのために誤動作の防止やヒューズ
ブローの品質を向上させることが可能となる。

【００９２】［実施の形態２］図７は、実施の形態２に
おいて用いられるアンチヒューズプログラム回路５０．
０の構成を示した回路図である。

【００９３】図７を参照して、アンチヒューズプログラ
ム回路５０．０は、図３で示したアンチヒューズプログ
ラム回路２０．０の構成においてラッチ回路４０に代え
てラッチ回路５１を含む点が、アンチヒューズプログラ
ム回路２０．０と構成が異なる。

【００９４】ラッチ回路５１は、ノードＮ１が入力に接
続され出力信号ＯＵＴを出力するインバータ５６と、出
力信号ＯＵＴをゲートに受け電源電位Ｖｃｃが与えられ
るノードとノードＮ１との間に接続されるＰチャネルＭ
ＯＳトランジスタ５２と、ノードＮ１と接地ノードとの
間に直列に接続されともにゲートに出力信号ＯＵＴを受
けるＮチャネルＭＯＳトランジスタ５４，５５とを含
む。

【００９５】図３で示したラッチ回路４０とラッチ回路
５１との違いは、図３のＮチャネルＭＯＳトランジスタ
４４のソースと接地ノードとの間にさらにＮチャネルＭ
ＯＳトランジスタを直列に挿入してノードＮ１と接地ノ
ードとの間の抵抗値を大きくし、ブロー後のアンチヒュ
ーズ３２の抵抗値が大きい場合でもラッチ回路の反転が
容易となるようにしている点である。このような構成と
することにより、ブロー後のアンチヒューズの抵抗値を
大きく設定した場合でも、ラッチ回路５１の保持値が容
易に反転するため、実施の形態１の場合と同様に電位Ｖ
ｐｇｍの低下を防ぐことができる。

【００９６】［実施の形態３］図８は、実施の形態３に
おいて用いられるアンチヒューズプログラム回路６０．
０の構成を示した回路図である。

【００９７】図８を参照して、アントヒューズプログラ
ム回路６０．０は、図７に示したアンチヒューズプログ
ラム回路５０．０の構成においてラッチ回路５１に代え
てラッチ回路６１を含む。

【００９８】ラッチ回路６１は、図７におけるラッチ回
路５１の構成においてＮチャネルＭＯＳトランジスタ５
５に代えてＮチャネルＭＯＳトランジスタ５４のソース
と接地ノードとの間に接続される抵抗素子６５を含む。
この点でラッチ回路６１はラッチ回路５１と異なる。

【００９９】他の構成は図７に示したアンチヒューズプ
ログラム回路５０．０と同様であり、説明は繰返さな
い。

【０１００】図８に示すように、抵抗６５を入れること
により、ブロー後のアンチヒューズ３２の抵抗値を大き
く設定した場合でもラッチ反転が容易となり、ヒューズ
ブロー後にはアンチヒューズに電流を流さないことがで
きるため、電位Ｖｐｇｍの低下を防止することができ
る。

【０１０１】［実施の形態４］実施の形態１では、アン
チヒューズをブローするときに、図３のＮチャネルＭＯ
Ｓトランジスタ３４のゲートソース間の電圧Ｖｇｓが大
きくなる。たとえば、図７の時刻ｔ４においてヒューズ
がブローされたときに、ノードＮ２の電位は高電位ＶＣ
ＣＨまで上昇する。このときには、ノードＮ２とＮチャ
ネルＭＯＳトランジスタ３４のゲートの間には電位差Ｖ
ＣＣＨ−Ｖｃｃが印加される。この場合にブロー電圧で
ある高電位ＶＣＣＨを大きくすると、ますますＮチャネ
ルＭＯＳトランジスタ３４のゲートソース間の電位差が
大きくなる。したがってブロー時の高電位ＶＣＣＨをあ
まり大きくすることができなかった。

【０１０２】図９は、実施の形態４で用いられるアンチ
ヒューズプログラム回路７０．０の構成を示した回路図
である。

【０１０３】図９を参照して、アンチヒューズプログラ
ム回路７０．０は、図３に示したアンチヒューズプログ
ラム回路２０．０の構成において、ＮチャネルＭＯＳト
ランジスタ３４に代えてゲート耐圧の大きいＮチャネル
ＭＯＳトランジスタ７４を含む点がアンチヒューズプロ
グラム回路２０．０と異なる。他の構成はアンチヒュー
ズプログラム回路２０．０と同様であり説明は繰返さな
い。

【０１０４】ゲート耐圧の大きいＮチャネルＭＯＳトラ
ンジスタ７４をもちいる構成とすることにより、電位Ｖ
ＣＣＨを大きくすることが可能となる。電位ＶＣＣＨを
大きくすると、アンチヒューズの絶縁破壊が容易にな
る。また、図５において、時刻ｔ３においても同程度の
高電圧がＮチャネルＭＯＳトランジスタ３４に印加され
るが、ＮチャネルＭＯＳトランジスタ７４は耐圧が高い
ので破壊されない。

【０１０５】たとえば、ゲート耐圧を大きくする方法と
しては、ゲート酸化膜の膜厚Ｔｏｘを厚くし、ゲートソ
ース間電圧Ｖｇｓが大きくなったな場合でもトランジス
タの破壊が起こりにくくする方法がある。

【０１０６】以上説明したように、実施の形態３では、
ブロー時に印加する高電圧ＶＣＣＨを大きくすると破壊
するおそれがあるトランジスタに高耐圧トランジスタを
使用することにより、ヒューズをブローするための電圧
を大きくできるので、ヒューズの絶縁膜破壊を容易に実
施することができる。

【０１０７】［実施の形態５］実施の形態５では、アン
チヒューズプログラム回路の読出時の信頼性を向上する
構成について説明する。

【０１０８】図１０は、実施の形態５において用いられ
るアンチヒューズプログラム回路８０．０の構成を示し
た回路図である。

【０１０９】図１０を参照して、アンチヒューズプログ
ラム回路８０．０は、図３で示したアンチヒューズプロ
グラム回路２０．０の構成において、ラッチ回路４０に
代えてラッチ回路８１を含む。ラッチ回路８１は、ノー
ドＮ１が入力に接続され出力信号ＯＵＴを出力するイン
バータ８８と、電源電位Ｖｃｃが与えられるノードとノ
ードＮ１との間に接続されゲートに出力信号ＯＵＴを受
けるＰチャネルＭＯＳトランジスタ８２と、ノードＮ１
と接地ノードとの間に直列に接続されるＮチャネルＭＯ
Ｓトランジスタ８４，８６とを含む。ＮチャネルＭＯＳ
トランジスタ８４のゲートは、信号ＯＵＴを受ける。ま
た、ＮチャネルＭＯＳトランジスタ８６のゲートは、読
出時にＨレベルに活性化される信号ＲＤを受ける。

【０１１０】他の部分の構成は、図３に示したアンチヒ
ューズプログラム回路２０．０と同様であるので説明は
繰返さない。

【０１１１】図１１は、図１０に示したアンチヒューズ
プログラム回路８０．０の読出動作を説明するための動
作波形図である。

【０１１２】図１０、図１１を参照して、読出時の初期
状態においては、電位Ｖｐｇｍは電源電位Ｖｃｃに設定
される。また、信号ＰＧはＨレベルに設定される。

【０１１３】時刻ｔ１〜ｔ２では、信号ＳＡがＨレベル
に設定される。同時に、時刻ｔ１において信号ＲＤがＬ
レベルに設定される。信号ＲＤをＬレベルにすると、ノ
ードＮ１は、ＮチャネルＭＯＳトランジスタ８４が導通
状態となっても接地ノードに接続されなくなる。

【０１１４】時刻ｔ２において、信号ＳＡがＬレベルに
なると、ノードＮ１はフローティング状態になる。この
とき、アンチヒューズ３２がブローされている場合に
は、アンチヒューズ３２，ＮチャネルＭＯＳトランジス
タ３４を介して電流が供給されるため、ノードＮ１はＨ
レベルに充電される。ノードＮ１の電位がある程度Ｈレ
ベル近くまで充電されると、インバータ８８の論理しき
い値を超えるため、時刻ｔ３において出力信号ＯＵＴが
Ｌレベルになり、ＰチャネルＭＯＳトランジスタ８２が
導通状態となり、ノードＮ１の電位がラッチされる。

【０１１５】時刻ｔ４では、信号ＲＤがＨレベルにな
り、完全なラッチ状態となる。一方、ヒューズがブロー
されていない場合には、時刻ｔ１において、ノードＮ１
の電位はＬレベルである。

【０１１６】続いて、時刻ｔ２において、信号ＳＡがＬ
レベルに設定されるので、ノードＮ１はフローティング
状態となる。

【０１１７】しかし、アンチヒューズ３２がブローされ
ていないと、ノードＮ１はフローティング状態に維持さ
れる。

【０１１８】時刻ｔ４において、信号ＲＤがＨレベルに
設定されると、ＮチャネルＭＯＳトランジスタ８４，８
６が導通状態となり、ノードＮ１のレベルはＬレベルに
保持される。

【０１１９】以上説明したように、アンチヒューズ３２
がブローされているかされていないかを読出す場合に、
ラッチ回路の基幹部の一部を非活性化しノードＮ１がフ
ローティング状態になっているままで読出を行なうた
め、ブロー後の抵抗値を大きく設定した場合や、ブロー
後のアンチヒューズの抵抗値が経時変化で大きくなった
場合においても、信号ＯＵＴを正確に出力することが可
能となる。

【０１２０】なお、ブロー動作を行なう場合には、信号
ＲＤをＨレベルに設定する。そして、実施の形態１で説
明した場合と同様な方法でブロー動作を行なう。

【０１２１】［実施の形態６］実施の形態５では、アン
チヒューズプログラム回路の読出動作の信頼性を向上す
ることを目的としたが、実施の形態６も同様に読出動作
の信頼性を向上させることを目的とする。

【０１２２】図１２は、実施の形態６で用いられるアン
チヒューズプログラム回路９０．０の構成を示した回路
図である。

【０１２３】図１２を参照して、アンチヒューズプログ
ラム回路９０．０は、図３で示したアンチヒューズプロ
グラム回路２０．０の構成においてラッチ回路４０に代
えてラッチ回路９１を含む。

【０１２４】ラッチ回路９１は、ノードＮ１が入力に接
続されて出力信号ＯＵＴを出力するインバータ９８と、
電源電位Ｖｃｃが与えられるノードとノードＮ１との間
に直列に接続されるＰチャネルＭＯＳトランジスタ１０
０，９２と、ノードＮ１と接地ノードとの間に直列に接
続されるＮチャネルＭＯＳトランジスタ９４，９６とを
含む。

【０１２５】ＰチャネルＭＯＳトランジスタ９２，Ｎチ
ャネルＭＯＳトランジスタ９４は、ともにゲート信号Ｏ
ＵＴを受ける。ＮチャネルＭＯＳトランジスタ９６はゲ
ートに信号ＲＤを受ける。またＰチャネルＭＯＳトラン
ジスタ１００は、ゲートに信号ＲＤと相補な信号／ＲＤ
を受ける。

【０１２６】読出動作においては、まず信号ＳＡを活性
化しノードＮ１をＬレベルに設定する。同時に信号Ｒ
Ｄ，／ＲＤによってＮチャネルＭＯＳトランジスタ９
６，ＰチャネルＭＯＳトランジスタ１００を双方とも非
導通状態としノードＮ１をフローティング状態にする。

【０１２７】ノードＮ１をフローティング状態に設定す
ると、アンチヒューズ３２がブローされている場合に
は、ノードＮ１はＨレベルとなり、アンチヒューズ３２
がブローされていない場合には、ノードＮ１はＬレベル
に保持される。

【０１２８】ノードＮ１の電位が確定すると信号ＲＤを
Ｈレベルに活性化しノードＮ１の電位をラッチ回路９１
によってラッチすれば読出動作は完了する。読出された
データに応じた出力信号ＯＵＴは冗長判定用あるいは回
路チューニング用のデータとして用いられる。

【０１２９】以上説明したように、実施の形態６におい
ては、読出時にノードＮ１をフローティング状態にする
ことにより、アンチヒューズを導通させたときの抵抗値
が大きく設定した場合や、アンチヒューズの導通後の抵
抗が経時変化で大きくなってしまう場合においてもアン
チヒューズの状態を正確に読出すことが可能となる。

【０１３０】［実施の形態７］実施の形態１では、アン
チヒューズに正電圧を印加してブローしたが、実施の形
態７ではアンチヒューズに負電圧を印加してブローする
ための回路構成を示す。

【０１３１】図１３は、実施の形態７で用いられるアン
チヒューズプログラム回路１００．０の構成を示した回
路図である。

【０１３２】図１３を参照して、アンチヒューズプログ
ラム回路１００．０は、ノードＮ１０の電位を設定する
初期化回路１０５と、電位Ｖｐｇｍが与えられるノード
とノードＮ１１との間に接続されるアンチヒューズ１０
２と、ノードＮ１１とノードＮ１０との間に接続されゲ
ートが接地ノードに接続されるＰチャネルＭＯＳトラン
ジスタ１０４と、ノードＮ１０の電位をラッチし出力信
号ＯＵＴを出力するラッチ回路１１０とを含む。

【０１３３】初期化回路１０５は、電源電位Ｖｃｃが与
えられるノードとノードＮ１０との間に接続されゲート
に信号／ＳＡを受けるＰチャネルＭＯＳトランジスタ１
０８と、ノードＮ１０と接地ノードとの間に接続されゲ
ートに信号／ＰＧを受けるＮチャネルＭＯＳトランジス
タ１０６とを含む。

【０１３４】ラッチ回路１１０は、ノードＮ１０が入力
に接続され出力信号ＯＵＴを出力するインバータ１１６
と、電源電位Ｖｃｃが与えられるノードとノードＮ１０
との間に接続されゲートに出力信号ＯＵＴを受けるＰチ
ャネルＭＯＳトランジスタ１１２と、ノードＮ１０と接
地ノードとの間に接続されゲートに出力信号ＯＵＴを受
けるＮチャネルＭＯＳトランジスタ１１４とを含む。

【０１３５】図１４は、ヒューズブロー動作を説明する
ための動作波形図である。図１３、図１４を参照して、
時刻ｔ１〜ｔ２において信号／ＰＧをＨレベルに設定す
る。応じて、ラッチ回路の入力ノードであるノードＮ１
０がＬレベルに設定される。

【０１３６】続いて時刻ｔ２において信号／ＳＡをＬレ
ベルに設定し、ノードＮ１０をＨレベルに変化させこの
値をラッチ回路１１０でラッチする。

【０１３７】続いて時刻ｔ３において、電位Ｖｐｇｍを
負の高電位−ＶＣＣＨに設定する。すると、アンチヒュ
ーズ１０２の電極間には電位差ＶＣＣ＋ＶＣＣＨが与え
られ、アンチヒューズの絶縁が破壊され導電性のパスが
形成される。

【０１３８】アンチヒューズに導電性のパスが形成され
ると、ノードＮ１０がＬレベルとなり、ＰチャネルＭＯ
Ｓトランジスタ１０４のゲート−ソース間電圧Ｖｇｓが
０Ｖになるため、ＰチャネルＭＯＳトランジスタ１０４
は非導通状態となる。したがって、アンチヒューズ１０
２がブローされた後には、ＰチャネルＭＯＳトランジス
タ１０４が非導通状態となるため、アンチヒューズ１０
２に電流が流れなくなる。

【０１３９】図１５は、ヒューズブローを行なわない場
合の動作を説明するための動作波形図である。

【０１４０】図１３、図１５を参照して、時刻ｔ１〜ｔ
２において信号／ＰＧをＨレベルに設定する。応じて、
ラッチ回路の入力ノードＮ１０が、Ｌレベルに固定され
る。

【０１４１】次に時刻ｔ３において、電位Ｖｐｇｍとし
て負の高電圧−ＶＣＣＨを与えるが、ＰチャネルＭＯＳ
トランジスタ１０４はゲートソース間電圧Ｖｇｓが０Ｖ
であるため非導通状態となっている。このため、ノード
Ｎ１１は容量カップリングで電位Ｖｐｇｍとほぼ同じ電
圧のままシフトするので、アンチヒューズ１０２はブロ
ーされない。

【０１４２】図１６は、読出動作について説明するため
の動作波形図である。図１３、図１６を参照して、初期
状態において電位Ｖｐｇｍとして０Ｖを与え、信号／Ｐ
Ｇ２としてＬレベルを与える。

【０１４３】時刻ｔ１〜ｔ２の間に信号／ＳＡをＬレベ
ルに設定する。これにより、ラッチ回路１１０の入力ノ
ードＮ１はＨ状態に保持される。

【０１４４】アンチヒューズ１０２がブローされておら
ず短絡していない場合にはこの状態は変化しない。一
方、アンチヒューズ１０２がブローされている場合に
は、電位Ｖｐｇｍが０Ｖであるため、ノードＮ１０の電
位はＬレベルに変化しようとする。

【０１４５】インバータ１１６の入力であるノードＮ１
０の電位が論理しきい値電圧を超えると、ラッチ回路１
１０の保持値が反転し、その後、ノードＮ１０の電位は
Ｈレベルに保持される。出力信号ＯＵＴの状態を判別す
ることにより、半導体記憶装置の冗長判定回路のアドレ
ス判定やアナログ回路におけるチューニングなどを行な
うことが可能となる。

【０１４６】以上説明したように、実施の形態７におい
ても、アンチヒューズがブローされた後にアンチヒュー
ズを流れる電流を遮断することができるので、電位Ｖｐ
ｇｍの低下を招くことがなく、ヒューズブロー動作の信
頼性を高めることができる。

【０１４７】［実施の形態８］実施の形態７では、アン
チヒューズのブロー動作時には、図１３のＰチャネルＭ
ＯＳトランジスタ１０４のゲートドレイン間電圧Ｖｇｄ
が大きくなる。

【０１４８】たとえば図１４では、時刻ｔ４においてア
ンチヒューズ１０２がブローされたときに、ノードＮ１
１の電位は−ＶＣＣＨまで下がる。このときに、ノード
Ｎ１１とＰチャネルＭＯＳトランジスタ１０４のゲート
との間には、−ＶＣＣＨの電位差がかかる。ブロー電圧
である−ＶＣＣＨを大きくすると、ますますＰチャネル
ＭＯＳトランジスタ１０４のゲートドレイン間電圧Ｖｇ
ｄは大きくなってしまう。

【０１４９】図１７は、実施の形態８で用いられるアン
チヒューズプログラム回路１１０．０の構成を示した回
路図である。

【０１５０】図１７を参照して、アンチヒューズプログ
ラム回路１１０．０は、図１３で示したアンチヒューズ
プログラム回路１００．０の構成において、Ｐチャネル
ＭＯＳトランジスタ１０４に代えてＰチャネルＭＯＳト
ランジスタ１１４を含む。ＰチャネルＭＯＳトランジス
タ１１４は、図１３におけるＰチャネルＭＯＳトランジ
スタ１１４よりもゲート耐圧の大きいトランジスタであ
る。たとえば、ゲート耐圧を大きくする方法としては、
ゲート酸化膜圧Ｔｏｘを大きくする方法がある。

【０１５１】また、図１５においては、時刻ｔ３におい
て、同程度の電圧が時刻ｔ３においてＰチャネルＭＯＳ
トランジスタ１０４に印加される。この場合においても
ＰチャネルＭＯＳトランジスタ１１４に変更することで
破壊を防ぐことができる。以上のような構成とすれば、
ヒューズのブロー電圧である−ＶＣＣＨを大きくするこ
とができるので、アンチヒューズの絶縁膜の破壊を確実
に容易に行なうことができる。

【０１５２】［実施の形態９］実施の形態９は、実施の
形態７で説明したアンチヒューズプログラム回路に対し
てアンチヒューズをブローするときの抵抗をコントロー
ルするためのゲートを追加したものである。

【０１５３】図１８は、実施の形態９で用いられるアン
チヒューズプログラム回路１２０．０の構成を示す回路
図である。

【０１５４】図１８を参照して、アンチヒューズプログ
ラム回路１２０．０は、図１３で示したアンチヒューズ
プログラム回路１００．０の構成において、ラッチ回路
１１０に代えてラッチ回路１２１を含む。

【０１５５】ラッチ回路１２１は、ノードＮ１０が入力
に接続され出力信号ＯＵＴを出力するインバータ１２６
と、電源電位Ｖｃｃが与えられるノードとノードＮ１０
との間に直列に接続され、ともに出力信号ＯＵＴをゲー
トに受けるＰチャネルＭＯＳトランジスタ１２５，１２
２と、ノードＮ１０と接地ノードとの間に接続されゲー
トに出力信号ＯＵＴを受けるＮチャネルＭＯＳトランジ
スタ１２４とを含む。

【０１５６】他の構成はアンチヒューズプログラム回路
１００．０と同様であり説明は繰返さない。

【０１５７】すなわち、ノードＮ１０がＨレベルのとき
に出力信号ＯＵＴによって活性化されているＰチャネル
ＭＯＳトランジスタ１２２と直列に、さらにＰチャネル
ＭＯＳトランジスタ１２５を接続することで、ノードＮ
１０を電源電位Ｖｃｃに結合する経路（ｐａｔｈ）の抵
抗値を大きくしている。

【０１５８】これにより、アンチヒューズ１０２のブロ
ー後の抵抗値が大きい場合においても、ラッチ回路１２
１の保持データが容易に反転する。ブロー後のアンチヒ
ューズの抵抗値を大きく設定した場合には、ラッチ回路
１２１が反転しないと接地ノードからブロー電圧−ＶＣ
ＣＨを与えるノードに対して電流が流れている状態が発
生してしまう。

【０１５９】図１８に示した構成とすれば、Ｐチャネル
ＭＯＳトランジスタ１２５を追加し、抵抗値を調整する
ことにより、アンチヒューズをブローした後に確実にラ
ッチ回路の保持値を反転させることができ、ブローした
後に電流が流れなくすることが可能となる。

【０１６０】［実施の形態１０］図１９は、実施の形態
１０で用いられるアンチヒューズプログラム回路１３
０．０の構成を示した回路図である。

【０１６１】図１９を参照して、アンチヒューズプログ
ラム回路１３０．０は、図１８に示したアンチヒューズ
プログラム回路１２０．０の構成において、ラッチ回路
１２１に代えてラッチ回路１３１を含む。

【０１６２】ラッチ回路１３１は、図１８におけるラッ
チ回路１２１の構成においてＰチャネルＭＯＳトランジ
スタ１２５に代えて抵抗素子１３５を含む。他の構成は
図１８に示したアンチヒューズプログラム回路１２０．
０と同様であり説明は繰返さない。

【０１６３】以上説明したように、ＰチャネルＭＯＳト
ランジスタに代えて抵抗を入れることにより、ヒューズ
のブロー後の抵抗値が大きくても、ブロー動作後にラッ
チを反転することが可能となる。また、ラッチを反転す
ることによりブロー後に電流を流さなくすることが可能
となる。

【０１６４】したがって、抵抗を入れることにより、ブ
ロー後のアンチヒューズの抵抗値を大きく設定した場合
にでもラッチ反転が容易となり、ヒューズブロー後には
アンチヒューズに電流を流さないことができるため、電
位Ｖｐｇｍの変動を防止することができる。

【０１６５】［実施の形態１１］図２０は、実施の形態
１１で用いられるアンチヒューズプログラム回路１４
０．０の構成を示した回路図である。

【０１６６】図２０を参照して、アンチヒューズプログ
ラム回路１４０．０は、図１３で示したアンチヒューズ
プログラム回路１００．０の構成においてラッチ回路１
１０に代えてラッチ回路１４１を含む。

【０１６７】ラッチ回路１４１は、ノードＮ１０が入力
に接続され信号ＯＵＴを出力するインバータ１４８と、
電源電位Ｖｃｃが与えられるノードとノードＮ１０との
間に直列に接続されるＰチャネルＭＯＳトランジスタ１
４６，１４２と、ノードＮ１０と接地ノードとの間に接
続されるＮチャネルＭＯＳトランジスタ１４４とを含
む。

【０１６８】ＰチャネルＭＯＳトランジスタ１４６はゲ
ートに信号／ＲＴを受ける。ＰチャネルＭＯＳトランジ
スタ１４２およびＮチャネルＭＯＳトランジスタ１４４
は、ともにゲートに出力信号ＯＵＴを受ける。

【０１６９】簡単に動作を説明する。信号／ＳＡを活性
化させＰチャネルＭＯＳトランジスタ１０８を導通させ
ることにより、まずノードＮ１０をＨレベルに設定す
る。

【０１７０】続いて、信号／ＲＴをＨレベルにし、ノー
ドＮ１０をフローティング状態とする。ヒューズがブロ
ーされていれば、ノードＮ１０の電位はＨレベルからＬ
レベルに変化する。ノードＮ１０の電位がインバータ１
４８の論理しきい値電圧を横切ると出力信号ＯＵＴはＬ
レベルからＨレベルとなる。するとＮチャネルＭＯＳト
ランジスタ１４４が導通状態となりノードＮ１０はＬレ
ベルにラッチされる。

【０１７１】一方、アンチヒューズ１０２がブローされ
ていない場合には、ノードＮ１０のフローティング状態
は維持される。フローティング状態においてノードＮ１
０はＨレベルである。後に信号／ＲＤをＬレベルにする
ことにより、このフローティング状態のノードのレベル
をラッチ回路１４１でラッチする。

【０１７２】以上説明したように、アンチヒューズ１０
２がブローされているかまたはされていないかを読出す
場合に、ラッチ回路１４１の一部を非活性化してフロー
ティング状態で読出すので、アンチヒューズ１０２のブ
ロー後の抵抗値が大きい場合や、経時変化で抵抗値が大
きくなる場合においてもアンチヒューズの状態を正確に
読出すことが可能である。

【０１７３】［実施の形態１２］図２１は、実施の形態
１２において用いられるアンチヒューズプログラム回路
１５０．０の構成を示した回路図である。

【０１７４】図２１を参照して、アンチヒューズプログ
ラム回路１５０．０は、図１３に示したアンチヒューズ
プログラム回路１００．０の構成において、ラッチ回路
１１０に代えてラッチ回路１５１を含む。

【０１７５】ラッチ回路１５１は、ノードＮ１０が入力
に接続され出力信号ＯＵＴを出力するインバータ１５８
と、電源電位Ｖｃｃが与えられるノードとノードＮ１０
との間に直列に接続されるＰチャネルＭＯＳトランジス
タ１５６，１５２と、ノードＮ１０と接地ノードとの間
に直列に接続されるＮチャネルＭＯＳトランジスタ１５
４，１６０とを含む。ＰチャネルＭＯＳトランジスタ１
５２，ＮチャネルＭＯＳトランジスタ１５４はともに出
力信号ＯＵＴをゲートに受ける。ＰチャネルＭＯＳトラ
ンジスタ１５６はゲートに信号／ＲＤを受け、Ｎチャネ
ルＭＯＳトランジスタ１６０は、ゲートに信号ＲＤを受
ける。

【０１７６】このような構成とすることにより、読出動
作のときに、ラッチ回路１５１の帰還部分を信号ＲＤに
応じて完全に非活性化し、ヒューズの状態に応じてノー
ドＮ１０が確定した後に信号ＲＤを活性化させラッチ回
路１５１でその状態をラッチする。したがって、実施の
形態１１の場合と同様に読出動作の信頼性が向上する。

【０１７７】読出動作について説明すると、まず信号Ｓ
ＡをＬレベルに設定しノードＮ１０をＨレベルに設定す
る。同時に信号ＲＤをＬレベルにし、トランジスタ１５
６，１６０を非導通状態とする。これによってノードＮ
１０はフローティング状態になる。

【０１７８】応じて、アンチヒューズ１０２がブローさ
れておればノードＮ１０の電位はＬレベルとなり、アン
チヒューズ１０２がブローされていなければノードＮ１
０の電位はＨレベルに維持される。

【０１７９】この２つの状態のいずれかが確定すれば、
その後に信号ＲＤをＨレベルに活性化しラッチ回路１５
１を活性化すれば読出は完了する。ラッチ回路１５１の
出力信号ＯＵＴは冗長判定用あるいはアナログ回路など
のチューニング用の信号として用いられる。

【０１８０】以上説明したように、アンチヒューズ１０
２のブロー後の抵抗値が大きい場合やアンチヒューズの
抵抗値が経時変化で大きくなる場合であって、ノードＮ
１０を読出時にフローティング状態にすることにより、
アンチヒューズ１０２の状態を正確に読出すことが可能
となる。

【０１８１】［実施の形態１３］実施の形態１３では、
実施の形態１〜実施の形態１２で説明したアンチヒュー
ズプログラム回路の出力信号ＯＵＴを外部に出力してテ
スタ装置に与えるものである。

【０１８２】図２２は、実施の形態１３におけるテスタ
と半導体装置の接続状態を説明するための概略図であ
る。

【０１８３】図２２を参照して、半導体装置２０４は、
外部からアンチヒューズプログラム回路２１０に電位Ｖ
ｐｇｍを与えるためのパッド２０６と、外部に対し出力
信号ＯＵＴを出力するためのパッド２０８とを含む。テ
スタ２０２はパッド２０６に対して電位Ｖｐｇｍを与え
る。

【０１８４】ブロー動作のときには、テスタ２０２から
電位Ｖｐｇｍとして高電圧を印加する。このときに、ア
ンチヒューズがブローされると、出力信号ＯＵＴはＨレ
ベルからＬレベルに変化するか、または、Ｌレベルから
Ｈレベルに変化する。この論理変化をテスタ２０２で観
測し、出力信号ＯＵＴが変化したことを観測したらその
後に電位Ｖｐｇｍとして高電圧の供給を停止する。

【０１８５】アンチヒューズプログラム回路２１０が選
択されず、内部に含まれているアンチヒューズがブロー
する必要がない場合は、出力信号ＯＵＴの値は、たとえ
ば図３の回路では最初からブローしない場合に相当する
Ｌレベルである。このときは、高電圧を印加する必要が
ないので、出力信号ＯＵＴを観測してテスタから高電圧
を印加しないこともできる。

【０１８６】以上説明したように、出力信号ＯＵＴを外
部に対して出力することにより、アンチヒューズがブロ
ーされればすぐに高電圧の印加を止めることができ、ま
た、リアルタイムに信号ＯＵＴを観測することにより、
ヒューズのブロー状態を知ることができる。

【０１８７】したがってアンチヒューズのプログラム時
間の短縮化などを図ることが可能となる。

【０１８８】［実施の形態１４］図２３は、複数のアン
チヒューズプログラム回路の内部のアンチヒューズを同
時にブローする構成を示した図である。

【０１８９】図２３を参照して、半導体装置２２４は、
外部から電位Ｖｐｇｍを与えるためのパッド２２６と、
パッド２２６から電位Ｖｐｇｍを受けるアンチヒューズ
プログラム回路２３０．０〜２３０．ｎと、アンチヒュ
ーズプログラム回路２３０．０〜２３０．ｎから出力さ
れる出力信号ＯＵＴ＜０＞〜ＯＵＴ＜ｎ＞を受けるゲー
ト回路２３２と、ゲート回路２３２の出力を外部に出力
するためのパッド２２８とを含む。

【０１９０】テスタ２２２は、ヒューズブロー時に電位
Ｖｐｇｍを高電位に設定しそしてパッド２２８の電位を
観測する。

【０１９１】実施の形態１〜実施の形態６で説明したア
ンチヒューズプログラム回路であれば、アンチヒューズ
がブローされると信号ＯＵＴはＨレベルからＬレベルに
変化する。そのような場合には信号ＯＵＴを反転させた
信号／ＯＵＴをチップ内で発生しそのＮＯＲを取れば、
ブロー選択したアンチヒューズプログラム回路でヒュー
ズのブローがすべて終了したことがパッド２２８から出
力される。

【０１９２】また、実施の形態７〜実施の形態１２で説
明したアンチヒューズプログラム回路の場合には、アン
チヒューズがブローされると出力信号ＯＵＴはＬレベル
からＨレベルに変化する。このためゲート回路２３２と
しては出力信号ＯＵＴをそのままＮＯＲを取ってパッド
２２８から出力すればよい。

【０１９３】このようにゲート回路２３２の出力信号を
パッド２２８を介して外部のテスタへ出力しその電位が
ＬレベルからＨレベルに変化することを観測すれば、選
択したアンチヒューズプログラム回路においてすべてブ
ローが完了したことが外部から判断できる。

【０１９４】［実施の形態１５］従来は、アンチヒュー
ズ素子として、先述の文献「2000 IEEE InternationalS
olid-State Circuits Conference“WP 24.8 Antifuse F
PROM Circuit for Field Programmable DRAM”」に記載
されているように、２つのポリシリコン電極間に薄い絶
縁膜を設けたキャパシタをアンチヒューズ素子として使
用しており、このキャパシタの電極間に電圧を加えてヒ
ューズをブローしていた。

【０１９５】図２４は、実施の形態１５で用いるヒュー
ズ素子の構造を説明するための平面図である。

【０１９６】図２４を参照して、Ｎウェル２４０にはＮ
型不純物領域２４４とＰ型不純物領域２４６，２４８が
設けられており、Ｐ型不純物領域２４６とＰ型不純物領
域２４８の間にはゲート電極２４２が配置される。ゲー
ト電極２４２には金属配線２５２によって信号が与えら
れる。また不純物領域２４４，２４６，２４８には金属
配線２５０によって所定の電位が与えられる。

【０１９７】図２５は、図２４のＡ−Ａにおける断面図
である。図２５を参照して、基板２５４の主表面にはＮ
ウェル２４０が設けられ、Ｎウェルの内部にはＮ型不純
物領域２４４とＰ型不純物領域２４６，２４８が設けら
れている。Ｐ型不純物領域２４６，２４８の間の領域の
上部にはゲート酸化膜２４３が設けられ、ゲート酸化膜
２４３の上部にはポリシリコンで形成されたゲート電極
２４２が設けられている。不純物領域２４６，２４８は
ＰチャネルＭＯＳトランジスタのソースおよびドレイン
である。ゲート電極２４２はＰチャネルＭＯＳトランジ
スタのゲート電極である。

【０１９８】このようなＭＯＳトランジスタのゲート電
極をアンチヒューズの一方の電極とし、Ｐ型不純物領域
２４６，２４８およびＮ型不純物領域２４４を接続して
アンチヒューズの他方端とすることにより、Ｎウェル２
４０とゲート電極２４２との間に高電界をかけることが
可能となると同時に、ゲート電極とソースおよびドレイ
ン間のエッジ部分にも高電界をかけることが可能とな
る。この２つの部分に電位差を与えることによりアンチ
ヒューズを容易に破壊することが可能となる。

【０１９９】図２６は、アンチヒューズとしてＮチャネ
ルＭＯＳトランジスタを使用した変形例を示す平面図で
ある。

【０２００】図２６を参照して、Ｐウェル２６０にはＰ
型不純物領域２６４とＮ型不純物領域２６６，２６８が
設けられており、Ｎ型不純物領域２６６とＮ型不純物領
域２６８の間にはゲート電極２６２が配置される。ゲー
ト電極２６２には金属配線２７２によって信号が与えら
れる。また不純物領域２６４，２６６，２６８には金属
配線２７０によって所定の電位が与えられる。

【０２０１】図２７は、図２６のＢ−Ｂにおける断面図
である。図２７を参照して、基板２７４の主表面にはＰ
ウェル２６０が設けられ、Ｐウェルの内部にはＰ型不純
物領域２６４とＮ型不純物領域２６６，２６８が設けら
れている。Ｎ型不純物領域２６６，２６８の間の領域の
上部にはゲート酸化膜２６３が設けられ、ゲート酸化膜
２６３の上部にはポリシリコンで形成されたゲート電極
２６２が設けられている。不純物領域２６６，２６８は
ＮチャネルＭＯＳトランジスタのソースおよびドレイン
である。ゲート電極２６２はＮチャネルＭＯＳトランジ
スタのゲート電極である。

【０２０２】このようなＭＯＳトランジスタのゲート電
極をアンチヒューズの一方の電極とし、Ｎ型不純物領域
２６６，２６８およびＰ型不純物領域２６４を接続して
アンチヒューズの他方端とすることにより、Ｐウェル２
６０とゲート電極２６２との間に高電界をかけることが
可能となると同時に、ゲート電極とソースおよびドレイ
ン間のエッジ部分にも高電界をかけることが可能とな
る。この２つの部分に電位差を発生させて絶縁破壊する
ことによりアンチヒューズを容易に破壊することが可能
となる。

【０２０３】以上説明したように、実施の形態１５のよ
うにアンチヒューズ素子としてＭＯＳトランジスタを使
用することにより、アンチヒューズのブローがさらに容
易となる。

【０２０４】［実施の形態１６］実施の形態１６では、
ＭＯＳトランジスタを使用するアンチヒューズ素子に対
する電圧印加について説明する。

【０２０５】図２８は、ＰチャネルＭＯＳトランジスタ
を使用するアンチヒューズに対しての電圧印加を説明す
るための断面図である。

【０２０６】図２９は、ＮチャネルＭＯＳトランジスタ
をアンチヒューズとして使用する場合の電圧印加につい
て説明するための図である。

【０２０７】図２８、図２９を参照して、ＭＯＳトラン
ジスタのゲート酸化膜は薄いため、ゲートソース間やゲ
ートドレイン間またはゲート基板間に電位差を発生させ
るとゲート酸化膜は破壊される。しかし、電圧の印加方
法によってゲート酸化膜の破壊電圧は変ってくる。

【０２０８】小さい電位差でゲート酸化膜を破壊するに
は、ＭＯＳトランジスタに空乏層を発生させないでゲー
ト酸化膜に電圧を印加する。言い換えれば、ＭＯＳトラ
ンジスタがオン状態で電位差をヒューズ電極間に与える
ことにより、小さな電位差でゲート酸化膜が破壊され
る。

【０２０９】図２８に示すようにＰチャネルＭＯＳトラ
ンジスタの場合であれば、ソース、ドレイン、基板の電
位よりも低い電位をゲートに印加してゲート酸化膜の破
壊を行なう。このために、そのような電位差をソース、
ドレイン、基板とゲートとの間に生じさせるような電圧
発生回路２５１をチップに設ける。または、たとえば外
部からそのような電圧を伝達するための配線２５０，２
５２を設けておく。

【０２１０】一方、ＮチャネルＭＯＳトランジスタの場
合であれば、図２９に示すように、ドレイン、ソースお
よび基板電位よりも高い電位をゲート電位に印加してゲ
ート酸化膜の破壊を行なう。

【０２１１】以上説明したように、アンチヒューズとし
てＭＯＳトランジスタを用いる場合には、そのＭＯＳト
ランジスタがオン状態になるような電圧を印加してブロ
ーすることにより小さな電位差でブローすることが可能
となる。

【０２１２】［実施の形態１７］実施の形態１６では、
アンチヒューズとしてＭＯＳトランジスタの構造を使用
した場合において空乏層を発生させない電圧を印加して
ゲート酸化膜を破壊した。実施の形態１７では、アンチ
ヒューズ素子の構造をさらに工夫することにより、空乏
層の発生しにくい素子とし、ゲート酸化膜を破壊するた
めの構造を説明する。

【０２１３】図３０は、実施の形態１７で用いるアンチ
ヒューズ素子の構造を示した断面図である。

【０２１４】図３０を参照して、基板３５４の主表面に
はＮウェル３４０が設けられ、Ｎウェル３４０の内部に
はＮ型不純物領域３４４，３４６，３４８が設けられ
る。Ｎ型不純物領域３４６，３４８の間の領域のＮウェ
ルの上部には酸化膜３４３が設けられる。酸化膜３４３
の上部にはポリシリコンで形成された電極３４２が設け
られている。そしてＮ型不純物領域３４４，３４６およ
び３４８を接続するための配線３５０が設けられる。配
線３５０と電極３４２との間には酸化膜３４３の絶縁破
壊を起こすための高電圧が印加される。

【０２１５】Ｎウェル３４０の内部に、ＰチャネルＭＯ
Ｓトランジスタの構造においてゲート電極の下部両脇に
存在する不純物領域をＰ型からＮ型に変更した構造を用
いることにより、空乏層が発生しないようにしている。
そして、ＮチャネルＭＯＳトランジスタ３４４，３４
６，３４８を接続する配線と電極３４２との間に高電界
を印加することにより、ゲート酸化膜３４３が容易に破
壊することが可能となる。

【０２１６】また、このような構造は、通常のＭＯＳト
ランジスタを製造する工程において、Ｎ型不純物領域３
４６，３４８の表面部分にＮ型不純物を注入することは
注入工程で用いられるフォトマスクを一部変更するのみ
で簡単に作ることが可能である。

【０２１７】図３１は、アンチヒューズ素子の他の例を
示した断面図である。図３１を参照して、基板３７４の
主表面にＰウェル３６０が設けられ、Ｐウェル３６０の
内部にはＰ型不純物領域３６４，３６６，３６８が設け
られる。このような場合においても、図３０で示した構
造と同様な効果が得られる。

【０２１８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０２１９】

【発明の効果】請求項１、２に記載の半導体装置は、ア
ンチヒューズがブローされると電流が流れなくなるの
で、ブロー電位の低下を防ぐことができ、ブロー動作の
信頼性が向上する。

【０２２０】請求項３〜５に記載の半導体装置は、請求
項２に記載の半導体装置の奏する効果に加えて、電流制
限を簡単な構成で実現することができる。

【０２２１】請求項６、７に記載の半導体装置は、請求
項２に記載の半導体装置の奏する効果に加えて、ラッチ
回路の初期値を設定することでブローを行なうか否かの
選択を行なうことができる。

【０２２２】請求項８に記載の半導体装置は、請求項７
に記載の半導体装置の奏する効果に加えて、ブロー電圧
を高く設定することができ、アンチヒューズを容易にブ
ローできる。

【０２２３】請求項９、１０に記載の半導体装置は、請
求項１に記載の半導体装置の奏する効果に加えて、ラッ
チが反転することにより、ブロー後にアンチヒューズに
電流が流れなくすることができる。

【０２２４】請求項１１〜１４に記載の半導体装置は、
請求項９に記載の半導体装置の奏する効果に加えて、読
出動作時に正確にアンチヒューズの状態を読出すことが
可能となる。

【０２２５】請求項１５、１６に記載の半導体装置は、
外部からブロー完了を知ることができるので、確実にア
ンチヒューズのブローを行なうことができる。

【０２２６】請求項１７〜２０に記載の半導体装置は、
ＭＯＳ構造をアンチヒューズとして用いるので、アンチ
ヒューズの絶縁破壊が容易となる。

【図面の簡単な説明】

【図１】 実施の形態１に係る半導体装置１の構成を示
したブロック図である。

【図２】 図１におけるアドレス検出回路１４の構成を
示した回路図である。

【図３】 図２におけるアンチヒューズプログラム回路
２０．０の構成を示した回路図である。

【図４】 アンチヒューズプログラム回路２０．０のヒ
ューズブロー動作を説明するための動作波形図である。

【図５】 図３のアンチヒューズ３２をブローしない場
合の動作を説明するための動作波形図である。

【図６】 アンチヒューズプログラム回路２０．０の読
出動作について説明するための動作波形図である。

【図７】 実施の形態２において用いられるアンチヒュ
ーズプログラム回路５０．０の構成を示した回路図であ
る。

【図８】 実施の形態３において用いられるアンチヒュ
ーズプログラム回路６０．０の構成を示した回路図であ
る。

【図９】 実施の形態４で用いられるアンチヒューズプ
ログラム回路７０．０の構成を示した回路図である。

【図１０】 実施の形態５において用いられるアンチヒ
ューズプログラム回路８０．０の構成を示した回路図で
ある。

【図１１】 図１０に示したアンチヒューズプログラム
回路８０．０の読出動作を説明するための動作波形図で
ある。

【図１２】 実施の形態６で用いられるアンチヒューズ
プログラム回路９０．０の構成を示した回路図である。

【図１３】 実施の形態７で用いられるアンチヒューズ
プログラム回路１００．０の構成を示した回路図であ
る。

【図１４】 ヒューズブロー動作を説明するための動作
波形図である。

【図１５】 ヒューズブローを行なわない場合の動作を
説明するための動作波形図である。

【図１６】 読出動作について説明するための動作波形
図である。

【図１７】 実施の形態８で用いられるアンチヒューズ
プログラム回路１１０．０の構成を示した回路図であ
る。

【図１８】 実施の形態９で用いられるアンチヒューズ
プログラム回路１２０．０の構成を示す回路図である。

【図１９】 実施の形態１０で用いられるアンチヒュー
ズプログラム回路１３０．０の構成を示した回路図であ
る。

【図２０】 実施の形態１１で用いられるアンチヒュー
ズプログラム回路１４０．０の構成を示した回路図であ
る。

【図２１】 実施の形態１２において用いられるアンチ
ヒューズプログラム回路１５０．０の構成を示した回路
図である。

【図２２】 実施の形態１３におけるテスタと半導体装
置の接続状態を説明するための概略図である。

【図２３】 複数のアンチヒューズプログラム回路の内
部のアンチヒューズを同時にブローする構成を示した図
である。

【図２４】 実施の形態１５で用いるヒューズ素子の構
造を説明するための平面図である。

【図２５】 図２４のＡ−Ａにおける断面図である。

【図２６】 アンチヒューズとしてＮチャネルＭＯＳト
ランジスタを使用した変形例を示す平面図である。

【図２７】 図２６のＢ−Ｂにおける断面図である。

【図２８】 ＰチャネルＭＯＳトランジスタを使用する
アンチヒューズに対しての電圧印加を説明するための断
面図である。

【図２９】 ＮチャネルＭＯＳトランジスタをアンチヒ
ューズとして使用する場合の電圧印加について説明する
ための図である。

【図３０】 実施の形態１７で用いるアンチヒューズ素
子の構造を示した断面図である。

【図３１】 アンチヒューズ素子の他の例を示した断面
図である。

【図３２】 従来のアドレス検出回路５００の構成を示
した回路図である。

【図３３】 アンチヒューズプログラム回路５２０の構
成を示した回路図である。

【図３４】 図３３に示したアンチヒューズプログラム
回路５２０のヒューズブロー動作を説明するための動作
波形図である。

【図３５】 ヒューズブローを行なわない場合の動作を
説明するための動作波形図である。

【図３６】 アンチヒューズプログラム回路５２０の読
出動作を説明するための動作波形図である。

【符号の説明】

１，２０４，２２４ 半導体装置、２ 列アドレスバッ
ファ、３ 行デコーダ、４ 列デコーダ、５ 冗長列デ
コーダ、６ メモリマット、７ メモリアレイ、９ 入
出力制御回路、１０ 入力バッファ、１１ 出力バッフ
ァ、１２ クロック発生回路、１３ ゲート回路、２３
２ ゲート回路、１４ アドレス検出回路、２０．０，
５０．０，６０．０，６０．０，７０．０，８０．０，
９０．０，１００．０，１１０．０，１２０．０，１３
０．０，１４０．０，１５０．０，２１０，２３０ ア
ンチヒューズプログラム回路、３２，１０２ アンチヒ
ューズ、４０，５１，６１，８１，９１，１１０，１２
１，１３１，１４１，１５１ ラッチ回路、６５ 抵
抗、１３５ 抵抗素子、２０６，２０８，２２６，２２
８ パッド。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/096 Ｇ１１Ｃ 17/06 Ｂ ５Ｌ１０６ (72)発明者 日高 秀人 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 大石 司 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 冨嶋 茂樹 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 加藤 宏 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B003 AA06 AC06 AC07 AC08 AD08 5B024 AA01 AA15 BA29 CA07 CA16 EA01 5F064 BB12 CC09 FF02 FF15 FF28 FF36 FF45 5F083 AD00 LA10 ZA10 5J056 AA03 BB33 DD13 DD28 DD60 EE07 FF01 HH04 KK01 5L106 AA01 CC04 CC13 CC17 CC21 CC32 DD12 DD25 EE07 GG07

Claims (20)

【特許請求の範囲】
1. 【請求項１】 一方端と他方端がそれぞれ第１のノード
   と第２のノードに接続され、前記一方端と他方端との間
   に所定の値を超える電圧を印加することにより、前記一
   方端と他方端との間に導電性の経路が形成されるアンチ
   ヒューズと、 前記第２のノードと第３のノードとの間に流れる電流を
   前記第３のノードの電位に応じて制限する電流制限回路
   と、 前記第３のノードの電位を保持するためのラッチ回路
   と、 前記第３のノードの電位に初期電位を与える初期化回路
   とを備える、半導体装置。
2. 【請求項２】 前記初期化回路は、前記第３のノードの
   電位を第１の電源電位と第２の電源電位のいずれか一方
   の電位に設定し、 前記ラッチ回路は、前記初期化回路が非活性化された後
   に前記第３のノードの前記設定を保持し、 前記電流制限回路は、前記３のノードの電位が、前記一
   方端にブロー電位が印加され前記アンチヒューズに導電
   パスが形成されたことに応じて前記第２の電源電位から
   前記第１の電源電位に変化すると、前記第２のノードと
   第３のノードとの間に流れる電流を遮断する、請求項１
   に記載の半導体装置。
3. 【請求項３】 前記電流制限回路は、 前記第２のノードと前記第３のノードとの間に接続さ
   れ、ゲートに前記第１の電源電位を受ける電界効果型ト
   ランジスタを含む、請求項２に記載の半導体装置。
4. 【請求項４】 前記第１の電源電位は、前記第２の電源
   電位より高い電源電位であり、 前記ブロー電位は、前記第１の電源電位よりも高い電位
   であり、 前記電界効果型トランジスタは、ＮチャネルＭＯＳトラ
   ンジスタである、請求項３に記載の半導体装置。
5. 【請求項５】 前記第１の電源電位は、前記第２の電源
   電位より低い電源電位であり、 前記ブロー電位は、前記第１の電源電位よりも低い電位
   であり、 前記電界効果型トランジスタは、ＰチャネルＭＯＳトラ
   ンジスタである、請求項３に記載の半導体装置。
6. 【請求項６】 前記初期化回路は、前記アンチヒューズ
   をブローするために選択するときは、前記第３のノード
   の電位を前記第２の電源電位に設定し、前記アンチヒュ
   ーズを非選択にするときは、前記第３のノードの電位を
   前記第１の電源電位に設定する、請求項２に記載の半導
   体装置。
7. 【請求項７】 前記初期化回路は、 プリチャージ信号に応じて活性化し、前記第３のノード
   を前記第１の電源電位と結合する第１のＭＯＳトランジ
   スタと、 ブロー選択信号に応じて活性化し、前記第３のノードを
   前記第２の電源電位と結合する第２のＭＯＳトランジス
   タとを含む、請求項２に記載の半導体装置。
8. 【請求項８】 前記電流制限回路は、 前記第２のノードと前記第３のノードとの間に接続さ
   れ、ゲートに前記第１の電源電位を受け、前記第１、第
   ２のＭＯＳトランジスタのゲート酸化膜よりも厚いゲー
   ト酸化膜を有する第３のＭＯＳトランジスタを含む、請
   求項７に記載の半導体装置。
9. 【請求項９】 前記ラッチ回路は、 前記第３のノードが入力に接続される第１のインバータ
   と、 前記第１のインバータの出力を受けて前記第３のノード
   に帰還させる第２のインバータとを含む、請求項１に記
   載の半導体装置。
10. 【請求項１０】 前記第２のインバータは、 第１の電源電位が与えられるノードと第２の電源電位が
    与えられるノードを結ぶ経路上に直列に接続される第１
    導電型の第１のＭＯＳトランジスタおよび第２導電型の
    第２のＭＯＳトランジスタを含み、 前記第１、第２のＭＯＳトランジスタのゲートは、共に
    前記第１のインバータの出力を受ける、請求項９に記載
    の半導体装置。
11. 【請求項１１】 前記第２のインバータは、 第１の電源電位が与えられるノードと第２の電源電位が
    与えられるノードを結ぶ経路上に直列に接続される第１
    導電型の第１のＭＯＳトランジスタおよび第２導電型の
    第２、第３のＭＯＳトランジスタを含み、 前記第１〜第３のＭＯＳトランジスタのゲートは、共に
    前記第１のインバータの出力を受ける、請求項９に記載
    の半導体装置。
12. 【請求項１２】 前記第２のインバータは、 第１の電源電位が与えられるノードと第２の電源電位が
    与えられるノードを結ぶ経路上に直列に接続される第１
    導電型の第１のＭＯＳトランジスタ、第２導電型の第２
    のＭＯＳトランジスタおよび抵抗素子を含み、 前記第１〜第３のＭＯＳトランジスタのゲートは、共に
    前記第１のインバータの出力を受ける、請求項９に記載
    の半導体装置。
13. 【請求項１３】 前記第２のインバータは、前記アンチ
    ヒューズの状態を読出す読出信号に応じて非活性化し、
    前記第３のノードの電位が確定すると前記第１のインバ
    ータの出力を受けて前記第３のノードに帰還させる、請
    求項９に記載の半導体装置。
14. 【請求項１４】 前記第２のインバータは、第１の電源
    電位が与えられるノードと第２の電源電位が与えられる
    ノードを結ぶ経路上に直列に接続される第１導電型の第
    １のＭＯＳトランジスタおよび第２導電型の第２、第３
    のＭＯＳトランジスタを含み、 前記第１、第２のＭＯＳトランジスタのゲートは、共に
    前記第１のインバータの出力を受け、 前記第３のＭＯＳトランジスタのゲートは、前記読出信
    号を受ける、請求項１３に記載の半導体装置。
15. 【請求項１５】 外部から前記一方端にブロー電位を与
    えるための第１のパッドと、 前記ラッチ回路の出力を外部から観測するための第２の
    パッドとをさらに備える、請求項１に記載の半導体装
    置。
16. 【請求項１６】 複数のアンチヒューズプログラム回路
    を備え、各前記アンチヒューズプログラム回路は、 一方端と他方端がそれぞれ第１のノードと第２のノード
    に接続され、前記一方端と他方端との間に所定の値を超
    える電圧を印加することにより、前記一方端と他方端と
    の間に導電性の経路が形成されるアンチヒューズと、 前記第２のノードと第３のノードとの間に流れる電流を
    前記第３のノードの電位に応じて制限する電流制限回路
    と、 前記第３のノードの電位を保持し、前記第３のノードの
    電位に応じた出力信号を出力するラッチ回路と、 前記第３のノードの電位に初期電位を与える初期化回路
    とを含み、 前記複数のアンチヒューズプログラム回路の出力を受け
    るゲート回路と、 外部から前記一方端にブロー電位を与えるための第１の
    パッドと、 前記ゲート回路の出力を外部から観測するための第２の
    パッドとをさらに備える半導体装置。
17. 【請求項１７】 一方端と他方端との間に所定の値を超
    える電圧を印加することにより前記一方端と他方端との
    間に導電性の経路が形成されるアンチヒューズを備え、 前記アンチヒューズは、 前記一方端と電気的に結合され、半導体基板に形成され
    る第１導電型のウエル領域と、 前記一方端と電気的に結合され、前記ウエル領域の内部
    に形成される第１、第２の不純物領域と、 前記第１の不純物領域と前記第２の不純物領域の間の領
    域の上部に形成される絶縁膜と、 前記他方端と電気的に結合され、前記絶縁膜の上部に形
    成される導電性の電極層とを含む、半導体装置。
18. 【請求項１８】 前記第１、第２の不純物領域は、前記
    第１導電型と異なる第２導電型である、請求項１７に記
    載の半導体装置。
19. 【請求項１９】 前記アンチヒューズは、前記第１、第
    ２の不純物領域に空乏層が拡大しない向きに、ブロー時
    に前記一方端の電位に対し前記他方端の電位が設定され
    る、請求項１８に記載の半導体装置。
20. 【請求項２０】 前記第１、第２の不純物領域は、前記
    第１導電型である、請求項１７に記載の半導体装置。