JP2010282715A - 不揮発性メモリ装置の単位セル及びこれを備えた不揮発性メモリ装置 - Google Patents

Abstract

【課題】 読出し動作時にデータセンシングマージン（ｍａｒｇｉｎ）を改善させ、動作の信頼性を向上させることができる不揮発性メモリ装置の単位セル及びこれを備えた不揮発性メモリ装置を提供する。
【解決手段】 入力端と出力端との間に第１端が接続したアンチヒューズと、前記アンチヒューズの第２端と接地電圧端との間に接続された第１スイッチ手段とを備える不揮発性メモリ装置の単位セルを提供する。
【選択図】 図３

Description

本発明は半導体設計の技術に関し、特に不揮発性メモリ装置、より詳細にはＣＭＯＳゲート−酸化膜アンチヒューズを利用したワンタイムプログラマブル（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ、ＯＴＰ）の単位セル及びこれを備えた不揮発性メモリ装置に関する。

ＣＭＯＳゲート−酸化膜アンチヒューズを利用したＯＴＰは、ＤＲＡＭ、ＥＥＰＲＯＭ、及びフラッシュのような揮発性または不揮発性メモリ装置内に構成されてメモリリペア用途で使用されている。また、アナログ信号とデジタル信号とが混合された混合信号チップ（ｍｉｘｅｄ−ｓｉｇｎａｌ ｃｈｉｐ）では、内部の動作電圧と周波数トリミング（ｔｒｉｍｍｉｎｇ）を目的として使用されている。ＯＴＰ単位セルは、ＣＭＯＳゲート−酸化膜アンチヒューズ及び複数のトランジスタを備える。このようなＯＴＰ単位セルは、各メモリチップ内で単一またはアレイ形態で形成され、リペアまたはトリミングに使用されている。

図１は、従来技術に係るＯＴＰ単位セルを説明するために示す等価回路図である。

同図に示すように、従来技術に係るＯＴＰ単位セルは、入力端ＡとノードＢとの間に接続されたアンチヒューズＡＮＴ＿ＦＳ１と、ノードＢと出力端Ｅ（読出し動作時にデータが出力される出力端）との間に直列に接続されたｎ−チャネルを有するトランジスタＮＭ１、ＮＭ２からなる。

かかるＯＴＰ単位セルは、読出し動作時に入力端Ａから出力端Ｅに繋がる電流経路を形成するためには必ず直列に接続された第１トランジスタＮＭ１及び第２トランジスタＮＭ２を備えなければならない。これによって、出力端Ｅを介して検出される最終データは、第１トランジスタＮＭ１及び第２トランジスタＮＭ２の閾電圧の総合計の分だけ電圧降下された状態（ＶＤＤ−２Ｖｔ、ここで、「Ｖｔ」はＮＭ１、ＮＭ２の閾電圧）で出力される。したがって、出力端Ｅを介して検知されるデータのセンシングマージン（ｓｅｎｓｉｎｇ ｍａｒｇｉｎ）が電圧降下された分だけ低下されて誤動作が発生し得る。このような誤動作は、ＯＴＰ単位セルの読出し動作の信頼性を低下させる要因として作用している。

同図において説明されていない「Ｃ」及び「Ｄ」は各々制御信号が入力される入力端を意味する。

同図のような構造を有する従来技術に係るＯＴＰ単位セルで発生する問題を解決するために、本出願人によって２００７年２月１６日付けで出願され、２００８年７月３日付けで登録された韓国特許登録１０−０８４５４０７号（特許文献１）に新しい構造のＯＴＰセルが提案されている。

図２は、韓国特許登録１０−０８４５４０７号に提示されたＯＴＰ単位セルを示す等価回路図である。

図２に示すＯＴＰ単位セルは、ノードＮ３と接地電圧の供給端との間に接続されたアンチヒューズＡＮＴ＿ＦＳ２と、書込み−制御信号ＷＲ＿ＣＴＲＬをゲート入力として備えてノードＮ２とノードＮ３との間に接続された第１トランジスタＰＭ１と、読出し−制御信号ＲＤ＿ＣＴＲＬをゲート入力として備えてノードＮ１とノードＮ３との間に接続された第２トランジスタＰＭ２と、を備え、ノードＮ３に印加された電圧を出力信号として出力する。また、出力信号を検知及び増幅するためにインバータタイプの検知増幅器１００を更に備える。

このようなＯＴＰ単位セルは、アンチヒューズＡＮＴ＿ＦＳ２と接続される第１トランジスタ及び第２トランジスタＰＭ１、ＰＭ２が並列に接続され、書込み電圧及び読出し電圧を、互いに異なる経路を介してアンチヒューズＡＮＴ＿ＦＳ２に伝達させることによって、読出し動作時に読出し電圧の損失を図１に示す構造のような従来技術に係るＯＴＰ単位セルに比べて最小化し、単位セルの出力端を介して検知されるデータのセンシングマージンを改善させることで動作の信頼性を向上させることができる。

このように、図２に示されたＯＴＰ単位セルは、図１に示されたＯＴＰ単位セルに比べて読出し動作時に高い動作の信頼性が確保できるという利点はあるが、図１に示されたＯＴＰ単位セルのように、１つのアンチヒューズと２つのトランジスタからなることによって面積を減少させるには限界があり、消費電力が増加してしまう問題がある。

韓国特許登録第１０−０８４５４０７号

したがって、本発明は、従来技術に係る問題を解決するために提案されたものであって、次のような目的がある。

第１に、本発明の目的は、読出し動作時にデータセンシングマージンを改善させて動作の信頼性を向上させることができる単位セル及びこれを備えた不揮発性メモリ装置を提供することにある。

第２に、本発明の他の目的は、単位セルを構成する構成要素を簡素化して面積及び消費電力が減少された単位セル及びこれを備えた不揮発性メモリ装置を提供することにある。

前述した目的を達成するための一側面に係る本発明は、入力端と出力端との間に第１端が接続されたアンチヒューズと、前記アンチヒューズの第２端と接地電圧端との間に接続された第１スイッチ手段とを備える不揮発性メモリ装置の単位セルを提供する。

また、前述した目的を達成するための他の側面に係る本発明は、複数のデータラインと、前記データラインに各々並列に接続された複数の単位セルと、前記データラインによって各々出力されるデータを検知する複数の検知手段とを備える不揮発性メモリ装置を提供する。

前記した構成を含む本発明によれば、基本的に、単位セルをアンチヒューズと１つのスイッチ素子とからなることによって、読出し動作時に読出し電圧の損失を従来技術に比べて最小化し、単位セルの出力端によって検知されるデータのセンシングマージンを改善させることで動作の信頼性を向上させると共に、単位セルの構造を単純化させて面積及び消費電力を改善させることができる。

従来技術に係るＯＴＰ単位セルを示す等価回路図である。 従来技術に係る他のＯＴＰ単位セルを示す等価回路図である。 本発明の実施形態１に係る不揮発性メモリ装置の単位セルを示す等価回路図である。 図３に示された第１スイッチ手段ＳＷを示す図である。 図３に示された第１スイッチ手段ＳＷを示す図である。 図３に示されたアンチヒューズＡＮＴ＿ＦＳを示す図である。 図３に示されたアンチヒューズＡＮＴ＿ＦＳを示す図である。 本発明の実施形態１に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。 本発明の実施形態１に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。 本発明の実施形態１に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。 本発明の実施形態２に係る不揮発性メモリ装置の単位セルを示す等価回路図である。 本発明の実施形態２に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。 本発明の実施形態２に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。 本発明の実施形態２に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。 本発明の実施形態３に係る不揮発性メモリ装置の単位セルを示す等価回路図である。 本発明の実施形態３に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。 本発明の実施形態３に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。 本発明の実施形態３に係る不揮発性メモリ装置の単位セルの動作特性を説明するために示す図である。 本発明の実施形態４に係る不揮発性メモリ装置を示す等価回路図である。 本発明の実施形態５に係る不揮発性メモリ装置を示す等価回路図である。 本発明の実施形態６に係る不揮発性メモリ装置を示す等価回路図である。 本発明の実施形態７に係る不揮発性メモリ装置を示す等価回路図である。

以下、本発明が属する技術分野において通常の知識を有する者が本発明の技術的な思想を容易に実施できる程度で詳細に説明するため、本発明の最も好ましい実施形態を添付の図面を参照して説明する。また、明細書の全体にわたって記述される「トランジスタ」は、ゲートに入力される制御信号によってスイッチ素子として動作する全ての素子を指す。例えば、接合型の電界効果トランジスタ（ＪＦＥＴ）、及び金属−酸化物−半導体型の電界効果トランジスタ（ＭＯＳＦＥＴ）を備える。また、明細書全体にわたって同じ図面符号（または、参照符号）に表記された部分は同一要素を示す。

＜実施形態１＞
図３は、本発明の実施形態１に係る不揮発性メモリ装置の単位セルを示す等価回路図である。

図３に示すように、本発明の実施形態１に係る不揮発性メモリ装置の単位セルは、入力端Ａと出力端Ｃとの間のノードＢと、第１端が接続したアンチヒューズＡＮＴ＿ＦＳと、アンチヒューズＡＮＴ＿ＦＳの第２端と接地電圧端Ｄとの間に接続した第１スイッチ手段ＳＷとを備える。

第１スイッチ手段ＳＷは、図４Ａ及び４Ｂに示すように、書込み動作または読出し動作時に各々アンチヒューズＡＮＴ＿ＦＳの第２端と接地電圧端Ｄとを接続するために、能動素子であるトランジスタからなり得る。ここで、トランジスタでは、低電圧用または高電圧用のトランジスタを使用することができるが、好ましくは、消費電力を減少させるために低電圧用トランジスタを使用する。また、トランジスタは、ｐ−チャネルまたはｎ−チャネルを有するトランジスタであり得る。好ましくは、第１スイッチ手段ＳＷは、ｎ−チャネルを有するトランジスタからなる。このとき、トランジスタのドレイン端はアンチヒューズＡＮＴ＿ＦＳの第２端と接続し、ソース端は接地電圧端Ｄと接続し、ゲート端は電流制御入力端Ｅと接続する。

アンチヒューズＡＮＴ＿ＦＳは、図５Ａ及び５Ｂに示すように、能動素子であるトランジスタまたは受動素子であるキャパシタからなり得る。ここで、トランジスタは、ｐ−チャネルまたはｎ−チャネルを有することができる。トランジスタの場合、ゲート端はノードＢに接続し、ドレイン端とソース端とが互いに接続した状態で第１スイッチ素子ＳＷのドレイン端と接続する。キャパシタの場合、第１端はノードＢに接続し、第２端は第１スイッチ素子ＳＷのドレイン端に接続する。

本発明の実施形態１に係る不揮発性メモリ装置の単位セルの書込み動作及び読出し動作に対して説明する。ここでは、一例として第１スイッチ手段ＳＷはｎ−チャネルを有するトランジスタからなり、アンチヒューズＡＮＴ＿ＦＳはｎ−チャネルを有するトランジスタからなる。

表１、図６、図７Ａ、及び図７Ｂに基づいて説明する。ここで、図６は、書込み動作時の電流経路を示す等価回路図でり、図７Ａ及び７Ｂは、読出し動作時の電流経路を示す等価回路図である。

（書込み動作）
図６に示すように、接地電圧端Ｄは接地され、入力端Ａには書込み電圧である高電圧ＶＰＰが印加され、電流制御入力端Ｅには電源電圧ＶＤＤに相応する論理レベルＨの電圧（以下、ハイと称する）が印加される。このとき、高電圧ＶＰＰは、電源電圧ＶＤＤよりも高い電圧であって、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜を破壊させ得る程度の電圧レベルを有する。このような条件により第１スイッチ手段ＳＷは、ターンオン（ｔｕｒｎ−ＯＮ）される。これによって、入力端Ａに印加される高電圧ＶＰＰは、ノードＢを介してアンチヒューズＡＮＴ＿ＦＳに伝達され、アンチヒューズＡＮＴ＿ＦＳのゲート端と基板との間に形成されたゲート絶縁膜を破壊させる。

（読出し動作）
まず、図７Ｂに示すように、書込み動作が完了した後、入力端Ａには読出し電圧に対応する電源電圧ＶＤＤが印加され、電流制御入力端Ｅには「ハイ」が印加される。このような条件により第１スイッチ手段ＳＷがターンオンされる。このとき、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜は破壊された状態であるため、ノードＢ、アンチヒューズＡＮＴ＿ＦＳ、第１スイッチ手段ＳＷ、及び接地電圧端Ｄに繋がる電流経路が形成される。したがって、出力端Ｃは、アンチヒューズＡＮＴ＿ＦＳ及び第１スイッチ手段ＳＷを介して接地電圧端Ｄと電気的に接続し、出力端Ｃには、接地電圧ＶＳＳと相応するデータが出力される。

一方、図７Ａに示すように、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜が破壊されない場合、すなわち、単位セルに対して書込み動作が行なわれない場合には、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜が破壊されず、出力端Ｃは、アンチヒューズＡＮＴ＿ＦＳ及び第１スイッチ手段ＳＷを介して接地電圧端Ｄと電気的に分離されるようになる。これによって、入力端Ａに入力される読出し電圧は、アンチヒューズＡＮＴ＿ＦＳを介して接地電圧端Ｄに放電されず、ノードＢを介して出力端Ｃに出力される。すなわち、出力端Ｃでは電源電圧ＶＤＤに相応するデータが出力される。

＜実施形態２＞
図８は、本発明の他の実施形態２に係る不揮発性メモリ装置の単位セルを示す等価回路図である。

図８に示すように、本発明の実施形態２に係る不揮発性メモリ装置の単位セルは、実施形態１のように、基本構成にアンチヒューズＡＮＴ＿ＦＳ及び第１スイッチ手段ＳＷを備える。また、実施形態２に係る単位セルは、入力端ＡとノードＢとの間に接続された第２スイッチ手段ＳＷ＿ＷＲと、ノードＢと出力端Ｃとの間に接続された伝送ゲートＴＧを更に備える。また、伝送ゲートＴＧを介して出力されるデータを検知する検知手段ＳＡを更に備える。

第２スイッチ手段ＳＷ＿ＷＲは、書込み動作及び読出し動作時に入力端Ａに入力される書込み電圧及び読出し電圧を各々ノードＢに接続されたアンチヒューズＡＮＴ＿ＦＳの第１端へ伝達するため、能動素子であるトランジスタからなり得る。ここで、トランジスタは、ｐ−チャネルまたはｎ−チャネルを有することができる。好ましくは、駆動能力がｎ−チャネルに比べて優秀なｐ−チャネルを有するトランジスタからなる。このとき、トランジスタのドレイン端は入力端Ａと接続され、ソース端はノードＢと接続され、ゲート端は書込み／読出し制御入力端Ｆと接続する。

伝送ゲートＴＧは、読出し制御入力端Ｇに入力される読出し制御信号に応じて書込み動作時にノードＢと出力端Ｃとの間の電気的な接続を遮断し、読出し動作時にはノードＢと出力端Ｃとの間を電気的に接続する。このような伝送ゲートＴＧは、ｎ−チャネル及びｐ−チャネルを有する２つのトランジスタからなり、前記２つのトランジスタは、各々ドレイン端とソース端とが互いに接続した構造を有する。

検知手段ＳＡは、インバータまたは差動増幅器からなり得る。ここで、インバータは、ｐ−チャネル及びｎ−チャネルを有するトランジスタが相補的に結合されたＣＭＯＳトランジスタからなり得る。また、差動増幅器の具体的な例については図１５及び図１７に示されている。

本発明の実施形態２に係る不揮発性メモリ装置の単位セルの書込み動作及び読出し動作に対して説明する。その一例として、第１スイッチ手段ＳＷはｎ−チャネルを有するトランジスタからなり、第２スイッチ手段ＳＷ＿ＷＲはｐ−チャネルを有するトランジスタからなり、アンチヒューズＡＮＴ＿ＦＳはｎ−チャネルを有するトランジスタからなる。

表２、図９、図１０Ａ、及び図１０Ｂに基づいて説明する。ここで、図９は書込み動作時に電流経路を示す等価回路図であり、図１０Ａ及び１０Ｂは読出し動作時に電流経路を示す等価回路図である。

（書込み動作）
図９に示すように、書込み動作時に接地電圧端Ｄは接地され、入力端Ａには書込み電圧である高電圧ＶＰＰが印加される。また、電流制御入力端Ｅには「ハイ」が印加され、書込み／読出し制御入力端Ｆ及び読出し制御入力端Ｇには、各々接地電圧ＶＳＳに相応する論理レベルＬの電圧（以下、ローと称する）が印加される。このような条件のもとでは、第１スイッチ手段及び第２スイッチ手段ＳＷ、ＳＷ＿ＷＲのみがターンオンされて入力端Ａ及びノードＢが電気的に接続し、出力端Ｃ及びノードＢは電気的に遮断される。これによって、書込み電圧である高電圧ＶＰＰは、第２スイッチ手段ＳＷ＿ＷＲを介してアンチヒューズＡＮＴ＿ＦＳに伝達され、アンチヒューズＡＮＴ＿ＦＳのゲート端と基板との間に形成されたゲート絶縁膜を破壊させる。したがって、アンチヒューズＡＮＴ＿ＦＳのゲート端及び基板は電気的に短絡された状態となる。

（読出し動作）
まず、図１０Ｂに示すように、書込み動作が完了した後、入力端Ａには電源電圧ＶＤＤの読出し電圧が印加され、電流制御入力端Ｅ及び読出し制御入力端Ｇには「ハイ」が印加され、書込み／読出し制御入力端Ｆには「ロー」が印加される。このような条件のもとでは、第１スイッチ手段ＳＷ及び伝送ゲートＴＧがターンオンされ、出力端ＣはノードＢと電気的に接続される。このとき、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜は破壊された状態であるため、伝送ゲートＴＧ、ノードＢ、アンチヒューズＡＮＴ＿ＦＳ、第１スイッチ手段ＳＷ、及び接地電圧端Ｄに繋がる電流経路が形成される。また、第２スイッチ手段ＳＷ＿ＷＲはターンオン状態に維持されるが、ノードＢが接地電圧端Ｄと接続されているため、電源電圧ＶＤＤの読出し電圧は、第２スイッチ手段ＳＷ＿ＷＲを介して接地電圧端Ｄに出る。したがって、出力端Ｃは、伝送ゲートＴＧ、アンチヒューズＡＮＴ＿ＦＳ、及び第１スイッチ手段ＳＷを介して接地電圧端Ｄと接続し、出力端Ｃには、接地電圧ＶＳＳと相応するデータが出力されて検知手段ＳＡによって検知される。

その一方、図１０Ａに示すように、書込み動作が行なわれない場合は、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜が破壊されていないため、出力端Ｃは伝送ゲートＴＧ、アンチヒューズＡＮＴ＿ＦＳ、及び第１スイッチ手段ＳＷを介して接地電圧端Ｄと電気的に接続されない。このとき、第２スイッチ手段ＳＷ＿ＷＲはターンオン状態となり、入力端ＡはノードＢと電気的に接続する。これによって、電源電圧ＶＤＤの読出し電圧は、アンチヒューズＡＮＴ＿ＦＳを介して接地電圧端Ｄに放電されず、ノードＢを介して出力端Ｃに出力されて検知手段ＳＡによって検知される。すなわち、検知手段ＳＡは、電源電圧ＶＤＤに相応するデータが検知する。

＜実施形態３＞
図１１は、本発明の実施形態３に係る不揮発性メモリ装置の単位セルを示す等価回路図である。

図１１に示すように、本発明の実施形態３に係る不揮発性メモリ装置の単位セルは、実施形態２に係る単位セルの構成に加えて伝送ゲートＴＧと検知手段ＳＡとの間の接続部と、電源電圧端Ｈとの間に接続された第３スイッチ手段ＳＷ＿Ｒを更に備える。

図８に示された実施形態２では、入力端Ａを介して書込み電圧及び読出し電圧がすべて提供されたが、実施形態３では、入力端Ａを介して書込み電圧が提供され、読出し電圧は第３スイッチ手段ＳＷ＿Ｒを介して提供されるよう構成されている。第３スイッチ手段ＳＷ＿Ｒは、読出し電圧制御入力端Ｉに入力される読出し電圧制御信号に応じて、読出し動作時に読出し電圧に相応する電源電圧ＶＤＤが入力され、伝送ゲートＴＧと検知手段ＳＡとの間の接続部に提供する。第３スイッチ手段ＳＷ＿Ｒを除外した他の構成に対する説明は実施形態２と同じであるため、実施形態２によって説明した内容で代えるものとする。

本発明の実施形態３に係る不揮発性メモリ装置の単位セルの書込み動作及び読出し動作に対して説明する。ここでは、一例として第１及び第３スイッチ手段ＳＷ、ＳＷ＿Ｒはｎ−チャネルを有するトランジスタからなり、第２スイッチ手段ＳＷ＿ＷＲはｐ−チャネルを有するトランジスタからなり、アンチヒューズＡＮＴ＿ＦＳはｎ−チャネルを有するトランジスタからなる。

表３、図１２、図１３Ａ、及び図１３Ｂに基づいて説明する。ここで、図１２は、書込み動作時の電流経路を示す等価回路図であり、図１３Ａ及び図１３Ｂは読出し動作時の電流経路を示す等価回路図である。

（書込み動作）
図１２に示すように、書込み動作時に接地電圧端Ｄは接地され、入力端Ａには書込み電圧である高電圧ＶＰＰが印加される。また、電流制御入力端Ｅ及び読出し電圧制御入力端Ｉには「ハイ」が印加され、書込み／読出し制御入力端Ｆ及び読出し制御入力端Ｇには各々「ロー」が印加される。このような条件のもとでは、第１スイッチ手段及び第２スイッチ手段ＳＷ、ＳＷ＿ＷＲのみがターンオンされ、入力端Ａ及びノードＢは電気的に接続され、出力端Ｃ及びノードＢは電気的に遮断される。これによって、書込み電圧である高電圧ＶＰＰは、第２スイッチ手段ＳＷ＿ＷＲを介してアンチヒューズＡＮＴ＿ＦＳに伝達され、アンチヒューズＡＮＴ＿ＦＳのゲート端と基板との間に形成されたゲート絶縁膜を破壊させる。したがって、アンチヒューズＡＮＴ＿ＦＳのゲート端と基板とは電気的に短絡した状態となる。

（読出し動作）
まず、図１３Ｂに示すように、書込み動作が完了した後、読出し電圧である電源電圧ＶＤＤが電源電圧端Ｈに印加され、電流制御入力端Ｅ、書込み／読出し制御入力端Ｆ、及び読出し制御入力端Ｇには「ハイ」が印加され、読出し電圧制御入力端Ｉには「ロー」が印加される。このような条件のもとでは、第１スイッチ手段ＳＷ及び伝送ゲートＴＧがターンオンされ、出力端ＣはノードＢと電気的に接続される。このとき、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜は破壊された状態であるため、伝送ゲートＴＧ、ノードＢ、アンチヒューズＡＮＴ＿ＦＳ、第１スイッチ手段ＳＷ、及び接地電圧端Ｄに繋がる電流経路が形成される。したがって、出力端Ｃは、伝送ゲートＴＧ、アンチヒューズＡＮＴ＿ＦＳ、及び第１スイッチ手段ＳＷを介して接地電圧端Ｄと電気的に接続され、出力端Ｃには接地電圧ＶＳＳと相応するデータが出力され、検知手段ＳＡによって検知される。

その一方、図１３Ａに示すように、書込み動作が行なわれていない場合、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜が破壊されないため、出力端Ｃは伝送ゲートＴＧ、アンチヒューズＡＮＴ＿ＦＳ、及び第１スイッチ手段ＳＷを介して接地電圧端Ｄと電気的に接続されない。これによって、電源電圧端Ｈに印加される読出し電圧は、アンチヒューズＡＮＴ＿ＦＳを介して接地電圧端Ｄに放電されず出力端Ｃから出力され、電源電圧ＶＤＤ及び相応するデータが検知手段ＳＡによって検知される。

以下、前述したような構成を有する本発明の実施形態に係る単位セルを複数備える不揮発性メモリ装置のメモリセルアレイに対して説明する。ここでは、本発明の実施形態１に係る構成を有する単位セルについて例を上げて説明する。また、「ＶＳＳ」は接地電圧端の図面符号とし、「ＶＤＤ」は電源電圧端の図面符号とする。

＜実施形態４＞
図１４は、本発明の実施形態４に係る不揮発性メモリ装置を示す等価回路図である。

図１４に示すように、本発明の実施形態４に係る不揮発性メモリ装置は、図３に示された本発明の実施形態１に係る複数の単位セルＵＣを備える。このとき、単位セルＵＣは、前述のように実施形態１に係る単位セルと同様に、１つのスイッチ手段ＳＷ、及びスイッチ手段ＳＷと直列に接続された１つのアンチヒューズＡＮＴ＿ＦＳを備える。

その一例として、実施形態４に係る単位セルＵＣにおいて、第１スイッチ手段ＳＷはｎ−チャネルを有するトランジスタからなり、アンチヒューズＡＮＴ＿ＦＳはｎ−チャネルを有するトランジスタからなる。

複数の単位セルＵＣは、複数のデータラインＤＬ＜０＞〜ＤＬ＜ｎ＞（ここで、ｎは自然数）に接続される。特定個数の複数の単位セルＵＣは、該当データラインと接地電圧端ＶＳＳとの間で互いに並列に接続される。すなわち、単位セルＵＣのアンチヒューズＡＮＴ＿ＦＳの第１端は該当データラインに接続され、第１スイッチ手段ＳＷは接地電圧端ＶＳＳに接続される。

データラインＤＬ＜０＞〜ＤＬ＜ｎ＞各々の終端には、各データラインから出力されるデータを検知する複数の検知手段ＳＡ＜０＞〜ＳＡ＜ｎ＞（ここで、ｎは自然数）が配置される。すなわち、検知手段ＳＡ＜０＞〜ＳＡ＜ｎ＞は各データラインごとに１つずつ配置される。

このような検知手段ＳＡ＜０＞〜ＳＡ＜ｎ＞は、図１４に示すようにインバータからなることが好ましい。インバータは、図１５に示された実施形態５で説明される差動増幅器に比べて回路が非常に単純で、かつ面積の活用側面において優れた効果を得ることができ、また消費電力の側面においても有利である。

データラインＤＬ＜０＞〜ＤＬ＜ｎ＞各々には、書込み動作及び読出し動作時にデータラインに書込み電圧及び読出し電圧を伝達するため、複数の第２スイッチ手段ＳＷ＿ＷＲ＜０＞〜ＳＷ＿ＷＲ＜ｎ＞（ここで、ｎは自然数）が接続される。また、第２スイッチ手段は、書込み動作時にデータラインへ書込み電圧を伝達し、読出し動作時には書込み電圧が該当データラインに伝達されることを遮断することができる。第２スイッチ手段の機能は、読出し動作時に読出し電圧が印加される位置に応じて異なり得る。例えば、図８に示された実施形態２と同様に、書込み電圧及び読出し電圧がすべて入力端に印加される場合、第２スイッチ手段ＳＷ＿ＷＲは、書込み動作のみならず読出し動作時にも書込み電圧及び読出し電圧をデータラインに伝達する。他の例として、図１１に示された実施形態３と同様に、書込み電圧は入力端を介して印加され、読出し電圧は出力端側から印加される場合、第２スイッチ手段ＳＷ＿ＷＲは、書込み動作時にのみ書込み電圧を該当データラインへの伝達に関与し、読出し動作時には入力端ＷＲ＜０＞〜ＷＲ＜ｎ＞（ここで、ｎは自然数）と該当データラインとの間の電気的な接続を遮断する役割を行なう。すなわち、読出し動作時には動作しない。

データラインＤＬ＜０＞〜ＤＬ＜ｎ＞に書込み電圧または読出し電圧を印加する入力端ＷＲ＜０＞〜ＷＲ＜ｎ＞は、デコーダー部（図示せず）から書込み電圧及び読出し電圧を提供されることができる。

データラインＤＬ＜０＞〜ＤＬ＜ｎ＞と検知手段ＳＡ＜０＞〜ＳＡ＜ｎ＞との間には複数の伝送ゲートＴＧ＜０＞〜ＴＧ＜ｎ＞（ここで、ｎは自然数）が接続される。伝送ゲートＴＧ＜０＞〜ＴＧ＜ｎ＞各々は、データラインと検知手段との間に配置され、書込み動作時にデータラインと検知手段との間の接続を遮断し、読出し動作時にデータラインと検知手段との間を接続する。

セルアレイを構成する複数の単位セルＵＣ各々の第１スイッチ手段ＳＷは、複数の電流制御信号ＳＥＬ＜０＞〜ＳＥＬ＜ｎ＞（ここで、ｎは自然数）により選択される。すなわち、電流制御信号ＳＥＬ＜０＞〜ＳＥＬ＜ｎ＞によってターンオンされ、アンチヒューズＡＮＴ＿ＦＳと接地電圧端ＶＳＳとを接続する。第１スイッチ手段ＳＷは、書込み動作及び読出し動作時にターンオン状態に維持される。

第２スイッチ手段ＳＷ＿ＷＲ＜０＞〜ＳＷ＿ＷＲ＜ｎ＞各々は、書込み／読出し制御信号ＰＡＳＳ＿ＶＧ＜０＞〜ＰＡＳＳ＿ＶＧ＜ｎ＞（ここで、ｎは自然数）により選択される。すなわち、書込み／読出し制御信号ＰＡＳＳ＿ＶＧ＜０＞〜ＰＡＳＳ＿ＶＧ＜ｎ＞によってターンオンされ、書込み電圧または読出し電圧が印加される入力端ＷＲ＜０＞〜ＷＲ＜ｎ＞とデータラインＤＬ＜０＞〜ＤＬ＜ｎ＞とを接続する。

伝送ゲートＴＧ＜０＞〜ＴＧ＜ｎ＞は、各々複数の読出し制御信号ＲＥＮ＜０＞〜ＲＥＮ＜ｎ＞（ここで、ｎは自然数）により選択される。すなわち、読出し制御信号ＲＥＮ＜０＞〜ＲＥＮ＜ｎ＞によってターンオンされ、データラインＤＬ＜０＞〜ＤＬ＜ｎ＞と検知手段ＳＡ＜０＞〜ＳＡ＜ｎ＞とを接続する。

以下、本発明の実施形態４に係る不揮発性メモリ装置の書込み動作及び読出し動作に対して説明する。ここでは、その一例としてデータラインＤＬ＜０＞と接続された単位セルＵＣのうちに最初の単位セルに対する書込み動作及び読出し動作に対して説明する。

表４を参照して説明する。

（書込み動作）
書込み動作時に入力端ＷＲ＜０＞には書込み電圧である高電圧ＶＰＰが印加され、残りの入力端ＷＲ＜１＞〜ＷＲ＜ｎ＞には接地電圧が印加される。電流制御信号ＳＥＬ＜０＞は「ハイ」で印加され、残りの制御信号ＳＥＬ＜１＞〜ＳＥＬ＜ｎ＞は「ロー」で印加される。書込み／読出し制御信号ＰＡＳＳ＿ＶＧ＜０＞は「ロー」で印加され、残りの書込み／読出し制御信号ＰＡＳＳ＿ＶＧ＜１＞〜ＰＡＳＳ＿ＶＧ＜ｎ＞は「ハイ」で印加される。読出し制御信号ＲＥＮ＜０＞〜ＲＥＮ＜ｎ＞は「ロー」で印加される。このような条件のもとでは、第１スイッチ手段及び第２スイッチ手段ＳＷ、ＳＷ＿ＷＲ＜０＞のみがターンオンされ、入力端ＷＲ＜０＞のみがデータラインＤＬ＜０＞と接続され、出力端ＯＵＴＰＵＴ＜０＞はデータラインＤＬ＜０＞と遮断される。これによって、書込み電圧である高電圧ＶＰＰは、第２スイッチ手段ＳＷ＿ＷＲ＜０＞を介して単位セルＵＣのアンチヒューズＡＮＴ＿ＦＳに伝達され、アンチヒューズＡＮＴ＿ＦＳのゲート端と基板との間に形成されたゲート絶縁膜は高電界によって破壊される。したがって、アンチヒューズＡＮＴ＿ＦＳのゲート端及び基板は電気的に短絡された状態となる。

（読出し動作）
書込み動作が完了した後、読出し動作時に入力端ＷＲ＜０＞には読出し電圧である電源電圧ＶＤＤが印加され、残りの入力端ＷＲ＜１＞〜ＷＲ＜ｎ＞には接地電圧が印加される。電流制御信号ＳＥＬ＜０＞は「ハイ」で印加され、残りの電流制御信号ＳＥＬ＜１＞〜ＳＥＬ＜ｎ＞は「ロー」で印加される。書込み／読出し制御信号ＰＡＳＳ＿ＶＧ＜０＞は「ロー」で印加され、残りの書込み／読出し制御信号ＰＡＳＳ＿ＶＧ＜１＞〜ＰＡＳＳ＿ＶＧ＜ｎ＞は「ハイ」として印加される。読出し制御信号ＲＥＮ＜０＞は「ハイ」で印加され、残りの読出し制御信号ＲＥＮ＜１＞〜ＲＥＮ＜ｎ＞は「ロー」で印加される。

このような条件のもとでは、第１スイッチ手段ＳＷ及び伝送ゲートＴＧ＜０＞がターンオンされ、出力端ＯＵＴＰＵＴ＜０＞はデータラインＤＬ＜０＞と電気的に接続される。したがって、書込み動作時にアンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜は破壊された状態であるため、伝送ゲートＴＧ＜０＞、データラインＤＬ＜０＞、アンチヒューズＡＮＴ＿ＦＳ、第１スイッチ手段ＳＷ、及び接地電圧端ＶＳＳに繋がる電流経路が形成される。このとき、第２スイッチ手段ＳＷ＿ＷＲ＜０＞はターンオン状態で維持されるが、データラインＤＬ＜０＞が接地電圧端ＶＳＳに接続しているため、電源電圧ＶＤＤの読出し電圧は、第２スイッチ手段ＳＷ＿ＷＲ＜０＞を介して接地電圧端ＶＳＳに出る。したがって、出力端ＯＵＴＰＵＴ＜０＞は、伝送ゲートＴＧ＜０＞、アンチヒューズＡＮＴ＿ＦＳ、及び第１スイッチ手段ＳＷを介して接地電圧端ＶＳＳと接続され、出力端ＯＵＴＰＵＴ＜０＞には、接地電圧と相応するデータが出力されて検知手段ＳＡ＜０＞によって検知される。

書込み動作が行なわれない場合には、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜が破壊されないため、出力端ＯＵＴＰＵＴ＜０＞は伝送ゲートＴＧ＜０＞、アンチヒューズＡＮＴ＿ＦＳ、及び第１スイッチ手段ＳＷを介して接地電圧端ＶＳＳと電気的に接続されない。これによって、読出し電圧は、アンチヒューズＡＮＴ＿ＦＳを介して接地電圧端ＶＳＳに放電されず、データラインＤＬ＜０＞を介して出力端ＯＵＴＰＵＴ＜０＞に出力されて検知手段ＳＡ＜０＞によって検知される。すなわち、検知手段ＳＡ＜０＞は、電源電圧ＶＤＤに相応するデータが検知される。

＜実施形態５＞
図１５は、本発明の実施形態５に係る不揮発性メモリ装置を示す等価回路図である。

図１５に示すように、本発明の実施形態５に係る不揮発性メモリ装置のメモリセルアレイは実施形態４と同じ構成を有する。ただし、検知手段ＳＡ＜０＞〜ＳＡ＜ｎ＞がインバータからなるものでなく、差動増幅器からなる。このとき、差動増幅器は、ｐ−チャネルを有するトランジスタＰＭ１、ＰＭ２と、ｎ−チャネルを有するトランジスタＮＭ１、ＮＭ２、ＮＭ３からなる。差動増幅器は、バイアス信号ＢＩＡＳにより動作し、該当データラインから出力される該当単位セルのデータと基準電圧ＶＲＥＦとを比較増幅して出力する。

検知手段ＳＡ＜０＞〜ＳＡ＜ｎ＞を除外した残りの構成要素は、実施形態４と同じであるため、それに対する具体的な構成及び動作説明は実施形態４を介して記述された内容で代えるものとする。

＜実施形態６＞
図１６は、本発明の実施形態６に係る不揮発性メモリ装置を示す等価回路図である。

図１６に示すように、本発明の実施形態６に係る不揮発性メモリ装置は、実施形態４の構成において、伝送ゲートＴＧ＜０＞〜ＴＧ＜ｎ＞と検知手段ＳＡ＜０＞〜ＳＡ＜ｎ＞との間に各々接続された複数の第３スイッチ手段ＳＷ＿Ｒ＜０＞〜ＳＷ＿Ｒ＜ｎ＞（ここで、ｎは自然数）を更に備える。第３スイッチ手段ＳＷ＿Ｒ＜０＞〜ＳＷ＿Ｒ＜ｎ＞は、電源電圧端ＶＤＤと、伝送ゲートＴＧ＜０＞〜ＴＧ＜ｎ＞と検知手段ＳＡ＜０＞〜ＳＡ＜ｎ＞との間の接続部間に接続され、読出し電圧である電源電圧を伝送ゲートＴＧ＜０＞〜ＴＧ＜ｎ＞と検知手段ＳＡ＜０＞〜ＳＡ＜ｎ＞との間の接続部に伝達する。

以下、本発明の実施形態６に係る不揮発性メモリ装置の書込み動作及び読出し動作に対して説明する。ここでは、その一例として、データラインＤＬ＜０＞と接続した単位セルＵＣのうち、最初の単位セルに対する書込み動作及び読出し動作に対して説明する。

表５を参照して説明する。

（書込み動作）
書込み動作時に入力端ＷＲ＜０＞には書込み電圧である高電圧ＶＰＰが印加され、残りの入力端ＷＲ＜１＞〜ＷＲ＜ｎ＞には接地電圧が印加される。電流制御信号ＳＥＬ＜０＞は「ハイ」で印加され、残りの電流制御信号ＳＥＬ＜１＞〜ＳＥＬ＜ｎ＞は「ロー」で印加される。書込み／読出し制御信号ＰＡＳＳ＿ＶＧ＜０＞は「ロー」で印加され、残りの書込み／読出し制御信号ＰＡＳＳ＿ＶＧ＜１＞〜ＰＡＳＳ＿ＶＧ＜ｎ＞は「ハイ」で印加される。読出し制御信号ＲＥＮ＜０＞〜ＲＥＮ＜ｎ＞は「ロー」で、読出し電圧制御信号ＲＥＶ＜０＞〜ＲＥＶ＜ｎ＞は「ハイ」で印加される。このような条件のもとでは、第１スイッチ手段及び第２スイッチ手段ＳＷ、ＳＷ＿ＷＲ＜０＞のみがターンオンされ、入力端ＷＲ＜０＞のみがデータラインＤＬ＜０＞と接続し、出力端ＯＵＴＰＵＴ＜０＞はデータラインＤＬ＜０＞と遮断される。これによって、書込み電圧である高電圧ＶＰＰは、第２スイッチ手段ＳＷ＿ＷＲ＜０＞を介して単位セルＵＣのアンチヒューズＡＮＴ＿ＦＳに伝達され、アンチヒューズＡＮＴ＿ＦＳのゲート端と基板との間に形成されたゲート絶縁膜は高電界により破壊される。したがって、アンチヒューズＡＮＴ＿ＦＳのゲート端及び基板は電気的に短絡した状態となる。

（読出し動作）
書込み動作が完了した後、読出し動作時に読出し電圧である電源電圧ＶＤＤは第３スイッチ手段ＳＷ＿Ｒ＜０＞の一端に印加され、入力端ＷＲ＜０＞〜ＷＲ＜ｎ＞には接地電圧が印加される。制御信号ＳＥＬ＜０＞は「ハイ」で印加され、残りの電流制御信号ＳＥＬ＜１＞〜ＳＥＬ＜ｎ＞は「ロー」で印加される。書込み／読出し制御信号ＰＡＳＳ＿ＶＧ＜０＞〜ＰＡＳＳ＿ＶＧ＜ｎ＞は「ハイ」で印加される。読出し制御信号ＲＥＮ＜０＞は「ハイ」で印加され、残りの読出し制御信号ＲＥＮ＜１＞〜ＲＥＮ＜ｎ＞は「ロー」で印加される。読出し電圧制御信号ＲＥＶ＜０＞は「ロー」で印加され、残りの読出し電圧制御信号ＲＥＶ＜１＞〜ＲＥＶ＜ｎ＞は「ハイ」で印加される。

このような条件のもとでは、第１スイッチ手段ＳＷ及び伝送ゲートＴＧ＜０＞がターンオンされ、出力端ＯＵＴＰＵＴ＜０＞は各々データラインＤＬ＜０＞と電気的に接続する。このとき、書込み動作時にアンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜は破壊された状態であるため、伝送ゲートＴＧ＜０＞、データラインＤＬ＜０＞、アンチヒューズＡＮＴ＿ＦＳ、第１スイッチ手段ＳＷ、及び接地電圧端ＶＳＳに繋がる電流経路が形成される。したがって、出力端ＯＵＴＰＵＴ＜０＞は、伝送ゲートＴＧ＜０＞、アンチヒューズＡＮＴ＿ＦＳ、及び第１スイッチ手段ＳＷを介して接地電圧端ＶＳＳと接続され、出力端ＯＵＴＰＵＴ＜０＞には接地電圧と相応するデータが出力されて検知手段ＳＡ＜０＞によって検知される。

書込み動作が行なわれない場合には、アンチヒューズＡＮＴ＿ＦＳのゲート絶縁膜が破壊されないため、出力端ＯＵＴＰＵＴ＜０＞は伝送ゲートＴＧ＜０＞、アンチヒューズＡＮＴ＿ＦＳ、及び第１スイッチ手段ＳＷを介して接地電圧端ＶＳＳと電気的に接続されない。これによって、電源電圧端ＶＤＤに印加される読出し電圧は、アンチヒューズＡＮＴ＿ＦＳを介して接地電圧端Ｄに放電されず、第３スイッチ手段ＳＷ＿Ｒ＜０＞を介してデータラインＤＬ＜０＞及び出力端ＯＵＴＰＵＴ＜０＞に出力されて電源電圧ＶＤＤと相応するデータが検知手段ＳＡによって検知される。

＜実施形態７＞
図１７は、本発明の実施形態７に係る不揮発性メモリ装置を示す等価回路図である。

図１７に示すように、本発明の実施形態７に係る不揮発性メモリ装置のメモリセルアレイは、実施形態６と同じ構成を有する。ただし、検知手段ＳＡ＜０＞〜ＳＡ＜ｎ＞がインバータから構成されず差動増幅器からなる。このとき、差動増幅器はｐ−チャネルを有するトランジスタＰＭ１及びＰＭ２、ｎ−チャネルを有するトランジスタＮＭ１、ＮＭ２、ＮＭ３からなる。差動増幅器は、バイアス信号ＢＩＡＳにより動作され、該当データラインから出力される該当単位セルのデータと基準電圧ＶＲＥＦとを比較増幅して出力する。

検知手段ＳＡ＜０＞〜ＳＡ＜ｎ＞を除外した残りの構成要素は、実施形態６と同じであるため、それに対する具体的な構成及び動作説明は実施形態６によって記述された内容で代えるものとする。

以上で説明したように、本発明の技術的な思想は好ましい実施形態から具体的に記述したが、前記した実施形態はその説明のためのものであり、その制限のためのものでないことを注意すべきである。また、この技術分野の通常の専門家ならば、本発明の実施形態１ないし実施形態７の組合せを、本発明の技術思想の範囲内で多様な実施形態が可能であることを理解できるであろう。

ＳＷ、ＳＷ＿ＷＲ、ＳＷ＿Ｒ、ＳＷ＿ＷＲ＜０＞〜ＳＷ＿ＷＲ＜ｎ＞、ＳＷ＿Ｒ＜Ｏ＞〜ＳＷ＿Ｒ＜ｎ＞ スイッチ手段
ＡＮＴ＿ＦＳ アンチヒューズ
ＳＡ、ＳＡ＜０＞〜ＳＡ＜ｎ＞ 検知手段
ＴＧ、ＴＧ＜０＞〜ＴＧ＜ｎ＞ 伝送ゲート
ＤＬ＜０＞〜ＤＬ＜ｎ＞ データライン

Claims (25)

1. 入力端と出力端との間に第１端が接続されたアンチヒューズと、
   前記アンチヒューズの第２端と接地電圧端との間に接続された第１スイッチ手段と、
   を備えることを特徴とする不揮発性メモリ装置の単位セル。
2. 前記入力端と前記アンチヒューズの第１端との間に接続された第２スイッチ手段を更に備えることを特徴とする請求項１に記載の不揮発性メモリ装置の単位セル。
3. 前記第２スイッチ手段は、書込み動作時に書込み電圧が、及び読出し動作時に読出し電圧が前記入力端から各々入力され、前記アンチヒューズの第１端に伝達することを特徴とする請求項２に記載の不揮発性メモリ装置の単位セル。
4. 前記アンチヒューズの第１端と前記出力端との間に接続した伝送ゲートを更に備えることを特徴とする請求項２に記載の不揮発性メモリ装置の単位セル。
5. 前記伝送ゲートは、書込み動作時に前記アンチヒューズの第１端と前記出力端との間の接続を遮断し、読出し動作時に前記アンチヒューズの第１端と前記出力端との間を接続することを特徴とする請求項４に記載の不揮発性メモリ装置の単位セル。
6. 電源電圧端と、前記伝送ゲートと前記出力端との間の接続部とを接続する第３スイッチ手段を更に備えることを特徴とする請求項４に記載の不揮発性メモリ装置の単位セル。
7. 前記第３スイッチ手段は、読出し動作時に前記伝送ゲートと前記出力端との間の接続部に電源電圧である読出し電圧を伝達することを特徴とする請求項６に記載の不揮発性メモリ装置の単位セル。
8. 前記第２スイッチ手段は、書込み動作時に前記入力端に入力される書込み電圧を前記アンチヒューズの第１端に伝達し、読出し動作時に前記入力端と前記アンチヒューズの第１端との間の接続を遮断することを特徴とする請求項７に記載の不揮発性メモリ装置の単位セル。
9. 前記伝送ゲートと前記出力端との間に接続した検知手段を更に備えることを特徴とする請求項４または６に記載の不揮発性メモリ装置の単位セル。
10. 前記検知手段は、読出し動作時に前記伝送ゲートを介して出力されるデータを検知することを特徴とする請求項９に記載の不揮発性メモリ装置の単位セル。
11. 前記検知手段は、インバータまたは差動増幅器を備えることを特徴とする請求項９に記載の不揮発性メモリ装置の単位セル。
12. 前記書込み電圧は、前記読出し電圧よりも高い電圧であることを特徴とする請求項８に記載の不揮発性メモリ装置の単位セル。
13. 前記第１スイッチ手段はｎ−チャネルを有するトランジスタからなり、前記第２スイッチ手段及び第３スイッチ手段はｐ−チャネルを有するトランジスタからなることを特徴とする請求項６に記載の不揮発性メモリ装置の単位セル。
14. 前記アンチヒューズは、トランジスタまたはキャパシタからなることを特徴とする請求項１に記載の不揮発性メモリ装置の単位セル。
15. 複数のデータラインと、
    前記データラインに各々並列に接続された複数の単位セルと、
    前記データラインによって各々出力されるデータを検知する複数の検知手段と、を備え、
    各前記単位セルは、
    対応する前記データラインに第１端が接続されたアンチヒューズと、
    前記アンチヒューズの第２端と接地電圧端との間に接続された第１スイッチ手段と、
    を備えることを特徴とする不揮発性メモリ装置。
16. 複数の第２スイッチ手段を更に備え、
    各前記第２スイッチ手段は、対応する前記データラインに接続され、書込み動作時に書込み電圧を、及び読出し動作時に読出し電圧を、それぞれ前記データラインに伝達することを特徴とする請求項１５に記載の不揮発性メモリ装置。
17. 複数の伝送ゲートを更に備え、
    各前記伝送ゲートは、対応する前記データラインと前記検知手段との間に接続されることを特徴とする請求項１６に記載の不揮発性メモリ装置。
18. 前記伝送ゲートは、書込み動作時に前記データラインと前記検知手段との間の接続を遮断し、読出し動作時に前記データラインと前記検知手段との間を接続することを特徴とする請求項１７に記載の不揮発性メモリ装置。
19. 複数の第３スイッチ手段を更に備え、
    各前記第３スイッチ手段は、電源電圧端と、前記伝送ゲートと前記検知手段との間の接続部とを接続することを特徴とする請求項１７に記載の不揮発性メモリ装置。
20. 前記第３スイッチ手段は、読出し動作時、前記伝送ゲートと前記検知手段との間の接続部に電源電圧である読出し電圧を伝達することを特徴とする請求項１９に記載の不揮発性メモリ装置。
21. 複数の第２スイッチ手段を更に備え、
    各前記第２スイッチ手段は、対応する前記データラインに接続され、書込み動作時に書込み電圧を前記データラインに伝達し、読出し動作時に前記データラインとの接続を遮断することを特徴とする請求項１５に記載の不揮発性メモリ装置。
22. 前記検知手段は、インバータまたは差動増幅器を備えることを特徴とする請求項１５に記載の不揮発性メモリ装置。
23. 前記書込み電圧は、前記読出し電圧よりも高い電圧であることを特徴とする請求項１６に記載の不揮発性メモリ装置。
24. 前記第１スイッチ手段はｎ−チャネルを有するトランジスタからなり、前記第２スイッチ手段及び第３スイッチ手段はｐ−チャネルを有するトランジスタからなることを特徴とする請求項１９に記載の不揮発性メモリ装置。
25. 前記アンチヒューズは、トランジスタまたはキャパシタからなることを特徴とする請求項１５に記載の不揮発性メモリ装置。

Images