CN112863583A

CN112863583A - 可编程存储单元、可编程存储阵列及其读写方法

Info

Publication number: CN112863583A
Application number: CN201911193706.3A
Authority: CN
Inventors: 李新; 应战
Original assignee: Changxin Memory Technologies Inc
Current assignee: Changxin Memory Technologies Inc
Priority date: 2019-11-28
Filing date: 2019-11-28
Publication date: 2021-05-28
Also published as: US20220130479A1; EP3933840A4; US11735279B2; EP3933840B1; EP3933840A1; WO2021103606A1

Abstract

本发明涉及存储技术领域，提出一种可编程存储单元、可编程存储阵列及其读写方法，可编程存储单元包括：第一反熔丝，连接于第一电源端和输出端之间；第二反熔丝，连接于第二电源端和所述输出端之间；第三开关单元，连接所述输出端、第三电源端以及位置信号端，用于响应所述位置信号端的信号连通所述第三电源端和所述输出端。该可编程存储单元结构简单且具有较高的读取速度。

Description

可编程存储单元、可编程存储阵列及其读写方法

技术领域

本发明涉及存储技术领域，尤其涉及一种可编程存储单元、可编程存储阵列及其读写方法。

背景技术

由于一次可编程(OTP，One Time Programmable)存储器具有存储状态不受断电影响的特性，能够被应用于各种技术领域中。例如，一次可编程存储单元可以应用于动态随机存取存储器(DRAM)中，以控制冗余存储单元的打开或关断。例如，当有一个字线对应的存储单元区域的存储单元有缺陷时，对应的一次可编程存储单元将被编程(如由逻辑“0”变为逻辑“1”)，DRAM的控制电路将关闭对这个字线对应的存储单元的读写，并将打开冗余区域的存储单元的读写，此时，冗余区域对应的存储单元完全取代了有缺陷的存储区域的存储单元，DRAM的缺陷被修复。

然而，现有技术中的一次可编程存储单元结构复杂、占用面积大，且读取数据速度缓慢、可靠性差。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种可编程存储单元、可编程存储阵列及其读写方法。该可编程存储单元能够解决现有技术中可编程存储单元结构复杂、占用面积大，且读取数据速度缓慢、可靠性差的技术问题。

本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本发明的一个方面，提供一种可编程存储单元，该可编程存储单元包括：第一反熔丝、第二反熔丝、第三开关单元。第一反熔丝连接于第一电源端和输出端之间；第二反熔丝连接于第二电源端和所述输出端之间；第三开关单元连接所述输出端、第三电源端以及位置信号端，用于响应所述位置信号端的信号连通所述第三电源端和所述输出端。

本发明的一种示例性实施例中，该可编程存储单元还包括第一开关单元、第二开关单元。第一开关单元连接所述第一电源端、所述第一反熔丝的第一端、第一控制端，用于响应所述第一控制端的信号连通所述第一电源端和所述第一反熔丝的第一端；第二开关单元连接所述第二电源端、所述第二反熔丝的第一端、第一控制端，用于响应所述第一控制端的信号连通所述第二电源端和所述第二反熔丝的第一端。

本发明的一种示例性实施例中，该可编程存储单元还包括D型触发器，所述D型触发器的数据输入端连接所述输出端，CP端连接时钟信号端。

本发明的一种示例性实施例中，所述第三开关单元包括第三晶体管，第三晶体管的控制端连接所述位置信号端，第一端连接所述输出端，第二端连接所述第三电源端。

本发明的一种示例性实施例中，所述第一开关单元包括第一晶体管，第一晶体管的控制端连接所述第一控制端，第一端连接所述第一电源端，第二端连接所述第一反熔丝的第一端；所述第二开关单元包括第二晶体管，第二晶体管的控制端连接所述第一控制端，第一端连接所述第二电源端，第二端连接所述第二反熔丝的第一端。

根据本发明的一个方面，提供一种可编程存储阵列，该可编程存储阵列包括多个反熔丝组、多个第三开关单元，每个所述反熔丝组对应连接不同的输出端，所述反熔丝组包括第一反熔丝和第二反熔丝，其中，所述第一反熔丝连接于与其对应的所述输出端和第一电源端之间，所述第二反熔丝连接于与其对应的所述输出端和第二电源端之间；所述第三开关单元与所述输出端一一对应设置，且每个所述第三开关单元对应连接不同的所述输出端和不同的位置信号端，其中，所述第三开关单元还连接第三电源端，用于响应与其对应的所述位置信号端的信号以连通所述第三电源端、与其对应的输出端。

本发明的一种示例性实施例中，该可编程存储阵列还包括：第一开关单元、第二开关单元。第一开关单元连接所述第一电源端、第一控制端，第一节点，用于响应所述第一控制端的信号将所述第一电源端的信号传输到所述第一节点，其中，所述第一节点连接多个所述第一反熔丝的第一端；第二开关单元连接第二电源端、第一控制端，第二节点，用于响应所述第一控制端的信号将所述第二电源端的信号传输到所述第二节点，其中，所述第二节点连接多个所述第二反熔丝的第一端。

本发明的一种示例性实施例中，该可编程存储阵列还包括：多个D型触发器，所述D型触发器与所述输出端一一对应设置，且每个所述D型触发器的数据输入端对应连接不同的所述输出端，CP端连接时钟信号端。

本发明的一种示例性实施例中，所述第一开关单元包括第一晶体管，第一晶体管的控制端连接所述第一控制端，第一端连接所述第一电源端，第二端连接所述第一节点。

本发明的一种示例性实施例中，所述第二开关单元包括第二晶体管，第二晶体管的控制端连接所述第一控制端，第一端连接所述第二电源端，第二端连接所述第二节点。

本发明的一种示例性实施例中，所述第三开关单元包括第三晶体管，第三晶体管的控制端连接与其对应的位置信号端，第一端连接与其对应的输出端，第二端连接所述第三电源端。

本发明的一种示例性实施例中，所述第三电源端为接地端。

根据本发明的一个方面，提供一种可编程存储阵列读写方法，该方法包括：

在写入阶段：

第一阶段，向第一电源端输入第一高电平信号，向第二电源端、第三电源端输入低电平信号，向预设的位置信号端输入有效电平以导通第三开关单元，从而击穿相应的第一反熔丝；

第二阶段，向第二电源端输入第一高电平信号，向第一电源端、第三电源端输入低电平信号，向预设的位置信号端输入有效电平以导通第三开关单元，从而击穿相应的第二反熔丝；

在读取阶段：

向第一电源端输入第二高电平信号，向第二电源端、第三电源端输入低电平信号，向位置信号端输入无效电平以关断第三开关单元。

本发明的一种示例性实施例中，在读取阶段还包括：

向每个D型触发器的CP端输入有效电平，以将输出端的信号写入所述D型触发器的第一输出端，以及向所述D型触发器的第二输出端写入与第一输出端逻辑电平相反的信号。

本发明的一种示例性实施例中，所述第一高电平信号电压为6V，所述第二高电平信号电压为1V，所述低电平电压为0V。

本公开提出一种可编程存储单元、可编程存储阵列及其读写方法，该可编程存储单元包括：第一反熔丝，连接于第一电源端和输出端之间；第二反熔丝，连接于第二电源端和所述输出端之间；第三开关单元，连接所述输出端、第三电源端以及位置信号端，用于响应所述位置信号端的信号连通所述第三电源端和所述输出端。该可编程存储单元结构简单、占用面积小，且具有较高的读取速度和较好的稳定性。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中一种可编程存储阵列的电路结构示意图；

图2为本公开可编程存储单元一种示例性实施例的电路结构示意图；

图3为本公开可编程存储单元另一种示例性实施例的电路结构示意图；

图4为本公开可编程存储阵列一种示例性实施例的电路结构示意图；

图5为本公开可编程存储阵列另一种示例性实施例的电路结构示意图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

如图1所示，为相关技术中一种可编程存储阵列的电路结构示意图。该可编程存储阵列包括多个可编程存储单元1。图1以2×2阵列为例进行说明。其中，可编程存储单元1包括有熔丝AF01、开关晶体管T01。其中，反熔丝AF01的第一端连接列控制信号端C0，第二端连接开关晶体管T01的第一端，开关晶体管T01的第二端连接输出端S1，控制端连接行控制信号端R1。输出端S1还需要连接一灵敏放大器的输入端。

然而，一方面，相关技术中，该可编程存储阵列结构复杂、占用面积较大。另一方面，相关技术中，该可编程存储阵列在应用于动态随机存取存储器中，列控制信号端C0的信号是通过位线上信号解码得到，行控制信号端R1的信号是通过字线上信号解码得到。在该可编程存储阵列读取数据时需要通过向字线和位线输入有效电平信号，以使得列控制信号端C0和行控制信号端R1的信号为有效电平。然而，由于字线和位线的长度较长，寄生电容和寄生电阻较大，因此速度较慢，从而导致该可编程存储阵列读取数据的速度较慢。再一方面，相关技术通过比较灵敏放大器两输入端电压的大小，判断在写入数据的逻辑状态。然而，灵敏放大器SA在读取数据时两输入端之间的电压差本身就比较小，该可编程存储阵列在读取数据时容易发生误读现象，因此，该可编程存储阵列的稳定性较差。

基于此，本示例性实施例首先提供一种可编程存储单元，如图2所示，为本公开可编程存储单元一种示例性实施例的电路图，该可编程存储单元包括：第一反熔丝AF1、第二反熔丝AF2、第三开关单元T3。第一反熔丝AF1连接于第一电源端V1和输出端OUT之间；第二反熔丝AF2连接于第二电源端V2和所述输出端OUT之间；第三开关单元T3连接所述输出端OUT、第三电源端V3以及位置信号端PD，用于响应所述位置信号端PD的信号连通所述第三电源端V3和所述输出端OUT。

本示例性实施例中，当可编程存储单元需要写入数据“1”时，向第一电源端V1输入第一高电平信号，向第二电源端V2、第三电源端V3输入低电平信号，位置信号端PD输入有效电平以导通第三开关单元T3，第一反熔丝AF1在第一电源端V1和第三电源端V3之间电压作用下被击穿。当可编程存储单元需要读取数据“1”时，向第一电源端V1输入第二高电平信号，向第二电源端V2、第三电源端输V3入低电平信号，向位置信号端PD输入无效电平以关断第三开关单元T3，此时，由于第一反熔丝AF1的两端导通，第二反熔丝的两端断开，从而使得输出端OUT输出高电平信号“1”。当可编程存储单元需要写入数据“0”时，向第二电源端V2输入第一高电平信号，向第一电源端V1、第三电源端V3输入低电平信号，位置信号端PD输入有效电平以导通第三开关单元T3，第二反熔丝AF2在第二电源端V2和第三电源端V3之间电压作用下被击穿。当可编程存储单元需要读取数据“0”时，向第一电源端V1输入第二高电平信号，向第二电源端V2、第三电源端输V3入低电平信号，向位置信号端PD输入无效电平以关断第三开关单元T3，此时，由于第二反熔丝AF2的两端导通，第一反熔丝AF1的两端断开，从而使得输出端OUT输出低电平信号“0”。其中，第一高电平信号用于击穿反熔丝，因此，第一高电平信号大于第二高电平信号。例如，所述第一高电平信号电压可以为6V，所述第二高电平信号电压可以为1V，所述低电平电压可以为0V。

本示例性实施例中，一方面，该可编程存储单元中不需要设置灵敏放大器，从而简化了可编程存储单元的结构，缩小了可编程存储单元的占用面积。另一方面，本示例性实施例中，位置信号端PD可以通过位线和字线上的信号解码得到，当位线和字线同时为有效电平时，位置信号端PD的电平为有效电平，该设置通过解码器中的“与门”将相关技术中的两个位置信号端合为一个位置信号端，相应的，减小了开关单元的设置数量，从而进一步简化了可编程存储单元的结构。再一方面，由于该可编程存储单元在读取数据阶段，位置信号端PD输出的是无效电平信号，从而避免了字线、位线寄生RC造成的读取速度缓慢的技术问题。再一方面，反熔丝在被击穿和没被击穿状态下的电阻相差至少两个数量级，在读数据“1”和数据“0”时，上述输出端OUT的电压差异比较大，因而该可编程存储单元具有较高的稳定性。

本示例性实施例中，如图3所示，为本公开可编程存储单元另一种示例性实施例的电路图。该可编程存储单元还包括第一开关单元T1、第二开关单元T2。第一开关单元T1连接所述第一电源端V1、所述第一反熔丝AF1的第一端、第一控制端CN1，用于响应所述第一控制端CN1的信号连通所述第一电源端V1和所述第一反熔丝AF1的第一端；第二开关单元T2连接所述第二电源端V2、所述第二反熔丝AF2的第一端、第一控制端CN1，用于响应所述第一控制端CN1的信号连通所述第二电源端V2和所述第二反熔丝AF2的第一端。在该可编程存储单元需要读取或写入数据时，第一控制端CN1输入有效电平以导通第一开关单元T1和第二开关单元T2。在写入数据和读出数据时，可以通过CN1的大小控制流过第一反熔丝AF1和第二反熔丝AF2的电流大小。

本示例性实施例中，如图3所示，该可编程存储单元还可以包括D型触发器TG，所述D型触发器TG的数据输入端D连接所述输出端OUT，CP端连接时钟信号端Clk。在时钟信号端Clk为有效电平时，D型触发器将输出端OUT的信号锁存在D型触发器的Q端以及将输出端的反向逻辑信号锁存在D型触发器的Qb端。

本示例性实施例中，如图2、3所示，所述第三开关单元T3可以包括第三晶体管，第三晶体管的控制端连接所述位置信号端PD，第一端连接所述输出端OUT，第二端连接所述第三电源端V3。

本示例性实施例中，如图3所示，所述第一开关单元T1可以包括第一晶体管，第一晶体管的控制端连接所述第一控制端CN1，第一端连接所述第一电源端V1，第二端连接所述第一反熔丝AF1的第一端；所述第二开关单元T2可以包括第二晶体管，第二晶体管的控制端连接所述第一控制端CN1，第一端连接所述第二电源端V2，第二端连接所述第二反熔丝AF2的第一端。

其中，第一晶体管、第二晶体管、第三晶体管既可以为N型晶体管也可以为P型晶体管。本示例性实施例中，第一晶体管、第二晶体管为P型晶体管，第三晶体管为N型晶体管。

本示例性实施例还提供一种可编程存储阵列，如图4所示，为本公开可编程存储阵列一种示例性实施例的电路结构示意图。该可编程存储阵列包括：多个反熔丝组1……n、多个第三开关单元T31……T3n，每个所述反熔丝组1……n对应连接不同的输出端OUT1……OUTn，所述反熔丝组包括第一反熔丝AF1和第二反熔丝AF2，其中，所述第一反熔丝AF1连接于与其对应的所述输出端和所述第一电源端V1之间，所述第二反熔丝AF2连接于与其对应的所述输出端和所述第二电源端V2之间；所述第三开关单元T31……T3n与所述输出端OUT1……OUTn一一对应设置，且每个所述第三开关单元对应连接不同的所述输出端和不同的位置信号端PD1……PDn，其中，所述第三开关单元还连接第三电源端V3，用于响应与其对应的所述位置信号端的信号以连通所述第三电源端V3和与其对应的输出端。实质上，该可编程存储阵列包括多个上述的可编程存储单元。

本示例性实施例以反熔丝组1为例进行说明，当可编程存储阵列需要向反熔丝组1写入数据“1”时，向第一电源端V1输入第一高电平信号，向第二电源端V2、第三电源端V3输入低电平信号，位置信号端PD1输入有效电平以导通第三开关单元T31，第一反熔丝AF1在第一电源端V1和第三电源端V3之间电压作用下被击穿。当可编程存储阵列需要从反熔丝组读取数据“1”时，向第一电源端V1输入第二高电平信号，向第二电源端V2、第三电源端输V3入低电平信号，向位置信号端PD1输入无效电平以关断第三开关单元T31，此时，由于第一反熔丝AF1的两端导通，第二反熔丝的两端断开，从而使得输出端OUT1输出高电平信号“1”。当可编程存储阵列需要向反熔丝组1写入数据“0”时，向第二电源端V2输入第一高电平信号，向第一电源端V1、第三电源端V3输入低电平信号，位置信号端PD1输入有效电平以导通第三开关单元T31，第二反熔丝AF2在第二电源端V2和第三电源端V3之间电压作用下被击穿。当可编程存储阵列需要从反熔丝组1读取数据“0”时，向第一电源端V1输入第二高电平信号，向第二电源端V2、第三电源端输V3入低电平信号，向位置信号端PD1输入无效电平以关断第三开关单元T31，此时，由于第二反熔丝AF2的两端导通，第一反熔丝AF1的两端断开，从而使得输出端OUT1输出高电平信号“0”。其中，第一高电平信号用于击穿反熔丝，因此，第一高电平信号大于第二高电平信号。例如，所述第一高电平信号电压可以为6V，所述第二高电平信号电压可以为1V，所述低电平电压可以为0V。

本示例性实施例中，一方面，该可编程存储阵列中不需要设置灵敏放大器，从而简化了可编程存储阵列的结构，缩小了可编程存储阵列的占用面积。另一方面，本示例性实施例中，位置信号端PD1……PDn可以通过位线和字线上的信号解码得到，当位线和字线同时为有效电平时，位置信号端PD1……PDn的电平为有效电平，该设置通过解码器中的“与门”将相关技术中的两个位置信号端合为一个位置信号端，相应的，减小了开关单元的设置数量，从而进一步简化了可编程存储阵列的结构。再一方面，由于该可编程存储阵列在读取数据阶段，位置信号端PD1……PDn输出的是无效电平信号，从而避免了字线、位线自身RC压降造成的读取速度缓慢的技术问题。再一方面，反熔丝在被击穿和没被击穿状态下的电阻相差两个数量级，在读数据“1”和数据“0”时，上述输出端OUT1的电压差异比较大，因而该可编程存储阵列具有较高的稳定性。再一方面，由于读取时不需要灵敏放大器且不需要字线位线进行定位，可编程存储阵列中存储信息可以并行读出，显著提高了可编程存储阵列的读取速度。

本示例性实施例中，如图5所示，为本公开可编程存储阵列另一种示例性实施例的电路结构示意图。该可编程存储阵列还可以包括：第一开关单元T1、第二开关单元T2。第一开关单元T1连接第一电源端V1、第一控制端CN1，第一节点N1，用于响应所述第一控制端CN1的信号将所述第一电源端V1的信号传输到所述第一节点N1，其中，所述第一节点N1连接多个所述第一反熔丝AF1的第一端；第二开关单元T2连接第二电源端V2、第一控制端CN1，第二节点N2，用于响应所述第一控制端CN1的信号将所述第二电源端V2的信号传输到所述第二节点N2，其中，所述第二节点N2连接多个所述第二反熔丝AF2的第一端。在该可编程存储阵列需要读取或写入数据时，第一控制端CN1输入有效电平以导通第一开关单元T1和第二开关单元T2。

本示例性实施例中，如图5所示，该可编程存储阵列还可以包括多个D型触发器TG1……TGn，所述D型触发器TG1……TGn与所述输出端OUT1……OUTn一一对应设置，且每个所述D型触发器的数据输入端对应连接不同的所述输出端，CP端连接时钟信号端Clk。在时钟信号端Clk为有效电平时，D型触发器将输出端的信号锁存在D型触发器的Q端以及将输出端的反向逻辑信号锁存在D型触发器的Qb端。

本示例性实施例中，如图5所示，所述第一开关单元可以包括第一晶体管，第一晶体管的控制端连接所述第一控制端，第一端连接所述第一电源端，第二端连接所述第一节点。

本示例性实施例中，如图5所示，所述第二开关单元可以包括第二晶体管，第二晶体管的控制端连接所述第一控制端，第一端连接所述第二电源端，第二端连接所述第二节点。

本示例性实施例中，如图4、5所示，所述第三开关单元可以包括第三晶体管，第三晶体管的控制端连接与其对应的位置信号端，第一端连接与其对应的输出端，第二端连接所述第三电源端。

本示例性实施例中，所述第三电源端V3可以为接地端。

本示例性实施例还提供一种可编程存储阵列读写方法，该方法包括：

在写入阶段：

在读取阶段：

本示例性实施例以该可编程存储阵列包括四个反熔丝组1、2、3、4为例进行说明。当需要向该可编程存储阵列写入数据0000时，需要击穿反熔丝组1、2、3、4中的第二反熔丝。当需要向该可编程存储阵列写入数据0001时，需要击穿反熔丝组1、2、3中的第二反熔丝，反熔丝组4中的第一反熔丝。当需要向该可编程存储阵列写入数据0010时，需要击穿反熔丝组1、2、4中的第二反熔丝，反熔丝组3中的第一反熔丝。当需要向该可编程存储阵列写入数据1111时，需要击穿反熔丝组1、2、3、4中的第一反熔丝。

本示例性实施例中，在读取阶段还可以包括：

本示例性实施例中，所述第一高电平信号电压可以为6V，所述第二高电平信号电压可以为1V，所述低电平电压可以为0V。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims

1.一种可编程存储单元，其特征在于，包括：

第一反熔丝，连接于第一电源端和输出端之间；

第二反熔丝，连接于第二电源端和所述输出端之间；

第三开关单元，连接所述输出端、第三电源端以及位置信号端，用于响应所述位置信号端的信号连通所述第三电源端和所述输出端。

2.根据权利要求1所述的可编程存储单元，其特征在于，还包括：

第一开关单元，连接所述第一电源端、所述第一反熔丝的第一端、第一控制端，用于响应所述第一控制端的信号连通所述第一电源端和所述第一反熔丝的第一端；

第二开关单元，连接所述第二电源端、所述第二反熔丝的第一端、第一控制端，用于响应所述第一控制端的信号连通所述第二电源端和所述第二反熔丝的第一端。

3.根据权利要求1所述的可编程存储单元，其特征在于，还包括：

D型触发器，所述D型触发器的数据输入端连接所述输出端，CP端连接时钟信号端。

4.根据权利要求1所述的可编程存储单元，其特征在于，所述第三开关单元包括：

第三晶体管，控制端连接所述位置信号端，第一端连接所述输出端，第二端连接所述第三电源端。

5.根据权利要求2所述的可编程存储单元，其特征在于，

所述第一开关单元包括：

第一晶体管，控制端连接所述第一控制端，第一端连接所述第一电源端，第二端连接所述第一反熔丝的第一端；

所述第二开关单元包括：

第二晶体管，控制端连接所述第一控制端，第一端连接所述第二电源端，第二端连接所述第二反熔丝的第一端。

6.一种可编程存储阵列，其特征在于，包括：

多个多个反熔丝组，每个所述多个反熔丝组对应连接不同的输出端，所述多个反熔丝组包括第一反熔丝和第二反熔丝，其中，所述第一反熔丝连接于与其对应的所述输出端和第一电源端之间，所述第二反熔丝连接于与其对应的所述输出端和第二电源端之间；

多个第三开关单元，所述第三开关单元与所述输出端一一对应设置，且每个所述第三开关单元对应连接不同的所述输出端和不同的位置信号端，其中，所述第三开关单元还连接第三电源端，用于响应与其对应的所述位置信号端的信号以连通所述第三电源端、与其对应的输出端。

7.根据权利要求6所述的可编程存储阵列，其特征在于，还包括：

第一开关单元，连接所述第一电源端、第一控制端，第一节点，用于响应所述第一控制端的信号将所述第一电源端的信号传输到所述第一节点，其中，所述第一节点连接多个所述第一反熔丝的第一端；

第二开关单元，连接第二电源端、第一控制端，第二节点，用于响应所述第一控制端的信号将所述第二电源端的信号传输到所述第二节点，其中，所述第二节点连接多个所述第二反熔丝的第一端。

8.根据权利要求6所述的可编程存储阵列，其特征在于，还包括：

多个D型触发器，所述D型触发器与所述输出端一一对应设置，且每个所述D型触发器的数据输入端对应连接不同的所述输出端，CP端连接时钟信号端。

9.根据权利要求7所述的可编程存储阵列，其特征在于，所述第一开关单元包括：

第一晶体管，控制端连接所述第一控制端，第一端连接所述第一电源端，第二端连接所述第一节点。

10.根据权利要求7所述的可编程存储阵列，其特征在于，所述第二开关单元包括：

第二晶体管，控制端连接所述第一控制端，第一端连接所述第二电源端，第二端连接所述第二节点。

11.根据权利要求6所述的可编程存储阵列，其特征在于，所述第三开关单元包括：

第三晶体管，控制端连接与其对应的位置信号端，第一端连接与其对应的输出端，第二端连接所述第三电源端。

12.根据权利要求6所述的可编程存储阵列，其特征在于，所述第三电源端为接地端。

13.一种可编程存储阵列读写方法，其特征在于，包括：

在写入阶段：

在读取阶段：

14.根据权利要求13所述的可编程存储阵列读写方法，其特征在于，在读取阶段还包括：

15.根据权利要求13所述的可编程存储阵列读写方法，其特征在于，

所述第一高电平信号电压为6V，所述第二高电平信号电压为1V，所述低电平电压为0V。