CN114708901A - 一种可编程非易失性存储器 - Google Patents

Abstract

本公开涉及集成电路技术领域，公开一种可编程非易失性存储器，该可编程非易失性存储器包括使能信号控制电路，使能信号控制电路接收阵列选择信号和初始使能信号，并基于阵列选择信号和初始使能信号向其中一列反熔丝阵列输出使能控制信号；反熔丝阵列包括读取电路，读取电路连接使能信号控制电路，被配置为根据使能控制信号读取反熔丝阵列存储的数据；多个输出电路，每个输出电路连接一行反熔丝阵列中的读取电路并接收阵列选择信号，被配置为根据阵列选择信号输出读取电路读取的数据。利用阵列选择信号仅向选通的反熔丝存储单元的读取电路输出使能信号，而未被选通的反熔丝存储单元的读取电路则不被使能，从而可节省存储器的功耗。

Description

一种可编程非易失性存储器

技术领域

本公开涉及集成电路领域，具体而言，涉及一种可编程非易失性存储器。

背景技术

一次可编程(OTP，One Time Programmable)存储器具有存储状态不受断电影响的特性，能够被应用于各种技术领域中。OTP存储器的存储单元可分为熔丝型OTP存储单元(fuse OTP memory cell)与反熔丝型OTP存储单元(anti-fuse OTP memory cell)。以反熔丝型OTP存储单元为例，当反熔丝型OTP存储单元未进行编程(program)时，其为高阻抗的储存状态；反之，当反熔丝型OTP存储单元被编程时，其为低阻抗的储存状态。

反熔丝型OTP存储单元的存储信息可通过反熔丝状态读取电路进行识别并输出，相关技术中，OTP存储器中的读取电路电流消耗大，容易造成电源电压不稳定。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本公开的目的在于克服上述现有技术的不足，提供一种可编程非易失性存储器。

本公开提供一种可编程非易失性存储器，包括：多行多列排布的反熔丝阵列；使能信号控制电路，所述使能信号控制电路接收阵列选择信号和初始使能信号，所述使能信号控制电路被配置为基于所述阵列选择信号和所述初始使能信号向至少一列所述反熔丝阵列输出使能控制信号；所述反熔丝阵列包括读取电路，所述读取电路连接所述使能信号控制电路，被配置为根据所述使能控制信号读取所述反熔丝阵列存储的数据；多个输出电路，每个所述输出电路连接一行所述反熔丝阵列中的所述读取电路并接收所述阵列选择信号，被配置为根据所述阵列选择信号输出所述读取电路读取的数据。

在本公开的示例性实施例中，所述使能信号控制电路包括多个使能信号控制子电路，所述阵列选择信号包括多个阵列选择子信号，每一所述使能信号控制子电路分别接收一个所述阵列选择子信号，其中，所述使能信号控制子电路包括：逻辑门电路，所述逻辑门电路用于对所述初始使能信号和所述阵列选择子信号进行与运算。

在本公开的示例性实施例中，所述逻辑门电路包括：与非门电路，一输入端接收所述阵列选择子信号，另一输入端接收所述初始使能信号，所述与非门电路用于根据所述阵列选择子信号和所述初始使能信号输出第一控制信号；非门电路，输入端连接所述第一控制模块的输出端，所述非门电路响应于所述第一控制信号输出所述使能控制信号。

在本公开的示例性实施例中，所述存储器包括M列所述反熔丝阵列；位于第m列的所述反熔丝阵列和位于第(m+1)列的所述反熔丝阵列复用同一路所述阵列选择子信号，且位于第m列的所述反熔丝阵列和位于第(m+2)列的所述反熔丝阵列使用两路不同的阵列选择子信号，同一时刻仅有一路所述阵列选择子信号为有效信号，m为小于M的奇数。

在本公开的示例性实施例中，所述使能控制信号、所述初始使能信号均为高电平信号。

在本公开的示例性实施例中，所述输出电路包括至少一个输出子电路；其中，每一行所述反熔丝阵列中的至少部分所述反熔丝阵列连接至一个所述输出子电路，所述输出子电路用于根据所述阵列选择信号输出与其连接的所述反熔丝阵列的所述读取电路读取的数据。

在本公开的示例性实施例中，所述阵列选择信号包括多个阵列选择子信号；所述输出子电路包括：多个选择电路，每一所述选择电路连接一个所述读取电路，所述选择电路响应于一个所述阵列选择子信号输出所述读取电路读取的数据；传输电路，所述传输电路连接在多个所述选择电路的输出端与数据端口之间，所述传输电路被配置为将所述选择电路输出的数据传输至所述数据端口。

在本公开的示例性实施例中，所述传输电路包括：多个级联的或门电路，每一级所述或门电路连接一所述选择电路，所述或门电路的第一输入端与相对应的所述选择电路的输出端连接；其中，第一级的所述或门电路的第二输入端接地，处于最后一级的所述或门电路的输出端与所述数据端口连接，前一级的所述或门电路的输出端与后一级的所述或门电路的第二输入端连接。

在本公开的示例性实施例中，所述选择电路包括：与门电路，所述与门电路的第一输入端接收一个所述阵列子选择信号，第二输入端接收所述读取电路读取的数据；所述与门电路的输出端输出所述读取电路读取的数据。

在本公开的示例性实施例中，所述输出电路包括2个所述输出子电路，其中，同一行所述反熔丝阵列中的奇数位所述反熔丝阵列连接至一个所述输出子电路，偶数位所述反熔丝阵列连接至另一个所述输出子电路。

在本公开的示例性实施例中，所述存储器包括36列、16行阵列分布的所述反熔丝阵列。

在本公开的示例性实施例中，所述读取电路包括：比较器，所述比较器的反相输入端连接所述反熔丝阵列的数据端口，所述比较器的同相输入端接收参考信号，所述比较器的使能端连接所述使能信号控制电路；反相器，连接于所述比较器的输出端；锁存器，所述锁存器的输入端连接所述比较器的输出端，所述锁存器反相输出端用于输出所述反熔丝阵列存储的数据。

在本公开的示例性实施例中，还包括：多个编程控制电路，与所述反熔丝阵列一一对应设置，所述编程控制电路的第一端连接所述反熔丝阵列的数据端口，第二端接收第一设定电压，控制端接收编程控制信号，所述反熔丝编程控制电路被配置为响应所述编程控制信号将所述第一设定电压传输至所述反熔丝阵列中被选通的反熔丝存储单元。

在本公开的示例性实施例中，还包括：多个预充电电路，与所述反熔丝阵列一一对应设置，所述预充电电路连接于所述比较器的反相输入端，所述预充电电路被配置为在所述比较器被使能前对所述比较器的反相输入端进行预充电。

在本公开的示例性实施例中，所述预充电电路包括第一晶体管，所述编程控制电路包括第二晶体管，所述第一晶体管的导通电平与所述第二晶体管的导通电平极性相反。

本公开提供的可编程非易失性存储器，通过设置使能信号控制电路接收阵列选择信号和初始使能信号，并利用阵列选择信号仅向选通的反熔丝阵列的读取电路输出使能信号，而未被选通的反熔丝阵列的读取电路则不被使能，从而可节省存储器的功耗。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为根据本公开一种实施方式的可编程非易失性存储器的结构示意图；

图2为图1中一个反熔丝阵列的结构示意图；

图3为根据本公开一种实施方式的使能信号控制子电路的结构示意图；

图4为根据本公开一种实施方式的阵列选择子信号的复用示意图；

图5为根据本公开一种实施方式的输出电路的结构示意图；

图6为根据本公开另一种实施方式的输出电路的结构示意图；

图7为根据本公开一种实施方式的输出子电路的结构示意图。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。此外，附图仅为本公开的示意性图解，并非一定是按比例绘制。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“该”、“所述”和“至少一个”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等；用语“第一”、“第二”和“第三”等仅作为标记使用，不是对其对象的数量限制。

图1为根据本公开一种实施方式的可编程非易失性存储器的结构示意图，图2为图1中一个反熔丝阵列的结构示意图，如图1、2所示，本示例性实施例中，该可编程非易失性存储器可以包括反熔丝阵列100、使能信号控制电路200和多个输出电路300，其中，反熔丝阵列100呈多行多列阵列分布，使能信号控制电路200接收阵列选择信号RdSel和初始使能信号i_SA_EN，使能信号控制电路200被配置为基于阵列选择信号RdSel和初始使能信号i_SA_EN向至少一列反熔丝阵列100输出使能控制信号SA_EN；反熔丝阵列100可包括读取电路20输出电路300，读取电路20连接使能信号控制电路200，被配置为根据使能控制信号SA_EN读取反熔丝阵列100存储的数据F_Data；每个输出电路300连接一行反熔丝阵列100中的读取电路20并接收阵列选择信号RdSel，被配置为根据阵列选择信号RdSel输出读取电路20读取的数据F_Data。

本示例性实施例提供的可编程非易失性存储器，通过设置使能信号控制电路200接收阵列选择信号RdSel和初始使能信号i_SA_EN，并利用阵列选择信号RdSel仅向选通的反熔丝阵列100的读取电路20输出使能信号，而未被选通的反熔丝阵列100的读取电路20则不被使能，从而可节省存储器的功耗。

本示例性实施例中，使能控制信号SA_EN可以为高、低电平信号，高电平为使能有效信号，低电平为使能无效信号，即当使能控制信号SA_EN为高电平时，反熔丝阵列100的读取电路20开启，而当使能控制信号SA_EN为低电平时，反熔丝阵列100的读取电路20关闭。当然，在其他示例性实施例中，也可以是低电平的使能控制信号SA_EN为使能有效信号，高电平的使能控制信号SA_EN为使能无效信号。本公开实施例仅以高电平的使能控制信号SA_EN为使能有效信号，低电平的使能控制信号SA_EN为使能无效信号进行示例性说明。

本示例性实施例中，反熔丝阵列100存储的数据F_Data即为反熔丝阵列100中的反熔丝存储单元10的状态数据。反熔丝存储单元10的状态数据包括编程状态和未编程状态，当反熔丝存储单元10已经被编程时，其状态可用数据“1”表示，当反熔丝存储单元10未被编程时，其状态可用数据“0”表示。反熔丝阵列100的读取电路20可读取被选通的反熔丝阵列100中的反熔丝存储单元10的状态数据，再通过输出电路300将读取到的反熔丝存储单元10的状态数据进行输出。

本示例性实施例中，阵列选择信号RdSel包括多个阵列选择子信号RdSel_n，位于同一列的各反熔丝阵列100共用同一阵列选择子信号RdSel_n，使能信号控制电路200根据阵列选择子信号RdSel_n使能被选通的反熔丝阵列100的读取电路20，即在该列反熔丝阵列100被选通时，使能该列反熔丝阵列100的读取电路20，以将该列反熔丝阵列100存储的数据F_Data进行输出，而其他列的反熔丝阵列100的读取电路20则不被选通，由此而降低存储器的功耗。示例性的，阵列选择子信号RdSel_n可以为高、低电平信号，并且当阵列选择子信号RdSel_n为高电平时，该列的反熔丝阵列100被选通，当阵列选择子信号RdSel_n为低电平时，则该列的反熔丝阵列100未被选通。当然，在其他示例性实施例中，也可以为在阵列选择子信号RdSel_n为低电平时，该列反熔丝阵列100被选通，在阵列选择子信号RdSel_n为高电平时，该列反熔丝阵列100未被选通。本公开实施例仅以阵列选择子信号RdSel_n为高电平表示反熔丝阵列100被选通，阵列选择子信号RdSel_n为低电平表示反熔丝阵列100未被选通为例进行示例性说明。

本示例性实施例中，阵列选择信号RdSel可以包括多个阵列选择子信号RdSel_1、RdSel_2、RdSel_3……RdSel_n，使能信号控制电路200可以包括多个使能信号控制子电路210，一个使能信号控制子电路210控制一列反熔丝阵列100，具体而言，每一个阵列选择子信号Rdsel_n分别连接至一个使能信号控制子电路210，每个使能信号控制子电路210根据对应的阵列选择子信号Rdsel_n和初始使能信号i_SA_EN向对应的一列反熔丝阵列100输出使能控制信号SA_EN，从而控制读取电路20读取反熔丝阵列100存储的数据F_Data。可以知道的是，一个使能信号控制子电路210对应接收一个阵列选择子信号RdSel_n，阵列选择子信号RdSel_n依次有效，从而在同一时刻仅有一个使能信号控制子电路210获取到有效的阵列选择子信号，因此同一时刻仅有一个使能控制子信号SA_EN_n为使能有效信号。

本示例性实施例中，使能信号控制子电路210可以包括逻辑门电路，通过逻辑门电路对接收的阵列选择子信号RdSel_n和初始使能信号i_SA_EN进行逻辑运算而输出使能控制子信号SA_EN_n。示例性的，该逻辑门电路可以包括与门电路，与门电路的两个信号输入端分别用于接收初始使能信号i_SA_EN和阵列选择子信号RdSel_n，当阵列选择子信号RdSel_n为高电平且初始使能信号i_SA_EN也为高电平时，与门电路输出高电平的使能控制子信号SA_EN_n，该列反熔丝阵列100的读取电路20被使能而输出所存储的数据F_Data；当阵列选择子信号RdSel_n和初始使能信号i_SA_EN中的一个为低电平时，与门电路则输出低电平的使能控制子信号SA_EN_n，该列反熔丝阵列100的读取电路20被关闭。本示例性实施例中，可将初始使能信号i_SA_EN设置为高电平信号，与门电路根据阵列选择子信号RdSel_n来确定是否开启该列反熔丝阵列100的读取电路20，即当该列反熔丝阵列100对应的阵列选择子信号RdSel_n为高电平时，开启该列反熔丝阵列100的读取电路20，在阵列选择子信号RdSel_n为低电平时，关闭该列反熔丝阵列100的读取电路20。

可以理解的是，本示例性实施例中的逻辑门电路可以具有不同的电路结构。示例性的，图3为根据本公开一种实施方式的使能信号控制子电路的结构示意图，如图3所示，逻辑门电路可以包括一个与非门电路101和一个非门电路102，与非门电路101和非门电路102串联，具体而言，与非门电路101的输出端连接非门电路102的输入端，与非门电路101的两个输入端分别用于获取阵列选择子信号RdSel_n和初始使能信号i_SA_EN，再通过非门电路102的输出端输出逻辑运算后的使能控制子信号SA_EN_n。本示例性实施例中，逻辑门电路由与非门电路101和非门电路102两个电路组成，两个门电路可以起到加强信号的作用，以在一定程度上弥补信号在传输过程中的衰减。应该理解，在其他示例性实施例中，逻辑门电路电路还可以具有其他的电路结构，例如，逻辑门电路可以仅由与门电路组成等。

本示例性实施例中，相邻的反熔丝阵列100可以复用一个阵列选择子信号RdSel_n，即一个阵列选择子信号RdSel_n可以开启多列反熔丝阵列100。示例性的，图4为根据本公开一种实施方式的阵列选择子信号的复用示意图，如图4所示，存储器可以包括M列反熔丝阵列100，位于第m列(Segment_m)的反熔丝阵列100和位于第(m+1)列(Segment_m+1)的反熔丝阵列100复用同一个阵列选择子信号RdSel_n，且位于第m列(Segment_m)的反熔丝阵列100和位于第(m+2)列(Segment_m+2)的反熔丝阵列100使用两个不同的阵列选择子信号RdSel_n和阵列选择子信号RdSel_n+1，同一时刻仅有一路阵列选择子信号RdSel_n为有效信号，m为小于M的奇数。阵列选择子信号RdSel_n为有效信号即阵列选择子信号RdSel_n能够选通一组反熔丝阵列。相当于从首列开始，相邻的两列反熔丝阵列100为一组，同一阵列选择子信号RdSel_n开启一组反熔丝阵列100。例如，存储器包括36列反熔丝阵列100，则第1列(Segment_1)反熔丝阵列100可以和第2列(Segment_2)的反熔丝阵列100复用同一阵列选择子信号RdSel_1，第3列(Segment_3)反熔丝阵列100和第4列(Segment_4)反熔丝阵列100复用同一阵列选择子信号RdSel_2，第5列(Segment_5)反熔丝阵列100可以和第6列(Segment_6)反熔丝阵列100复用同一阵列选择子信号RdSel_3，依次类推，第35列(Segment_35)反熔丝阵列100与第36列(Segment_36)反熔丝阵列100复用同一阵列选择子信号RdSel_18。当然，在其他示例性实施例中，阵列选择子信号RdSel_n还可以具有其他的复用方式，例如，三个反熔丝阵列100为一组复用同一阵列选择子信号RdSel_n，即第1列(Segment_1)、第2列(Segment_2)和第3列(Segment_3)的反熔丝阵列100复用同一阵列选择子信号RdSel_1，第4列(Segment_4)、第5列(Segment_5)和第6列(Segment_6)反熔丝阵列100复用同一阵列选择子信号RdSel_2，依次类推，本公开不以此为限。

如图2所示，本示例性实施例中，反熔丝阵列100中的读取电路20可以包括比较器201、反相器202和锁存器203，比较器201的反相输入端连接反熔丝阵列100的数据端口，比较器201的同相输入端接收参考信号Vref，比较器201的使能端连接使能信号控制电路200；反相器202连接于比较器201的输出端；锁存器203的输入端连接比较器201的输出端，锁存器203反相输出端用于输出反熔丝阵列100存储的数据F_Data。比较器201可根据同相输入端和反相输入端的电压比较结果输出被选通的反熔丝存储单元10的当前状态(包括编程状态和未编程状态)，锁存器203能够存取比较器201的输出数据F_Data。示例性的，若是当前被选取的反熔丝存储单元10已经被编程，则该反熔丝存储单元10为低阻态，此时，比较器201的反相输入端的高电平被迅速拉低而小于同相输入端的参考信号Vref，比较器201输出一个高电平信号，反相器202输出一个低电平信号，锁存器203获取到一个低电平信号并可通过取反端输出一高电平信号表示当前的反熔丝存储单元10被编程；若是当前被选取的反熔丝存储单元10未被编程，则该反熔丝存储单元10为高阻态，此时，比较器201的反相输入端的高电平信号下降速度会很慢而大于同相输入端的参考信号Vref，比较器201输出低电平信号，反相器202输出一个高电平信号，锁存器203存取到一个高电平信号并通过取反端输出一低电平信号表示当前的反熔丝存储单元10未被编程。应该理解的是，在其他示例性实施例中，读取电路20还可以具有其他的电路结构，本公开不以此为限。

可以知道的是，比较器201被使能开启后即存在一定的功耗，通常单个比较器201的功耗约为50μA，若是同时使能反熔丝阵列100中的所有比较器201，则一个36列×16行的反熔丝阵列100所消耗的电流约为50uA×16×36×2＝58mA，这将对电源施加很大的负担，过大的电流会导致电源电压的不稳定，甚至造成整个电路无法正常工作。本公开通过设置使能信号控制电路200，在同一时刻仅使能一个读取电路20，即打开一个比较器201，其功耗仅为50μA，远远小于58mA的功耗，由此可以极大地节省反熔丝阵列100的功耗，大大降低电源的负载，能够保证电源稳定输出供电信号。

本示例性实施例中，一个反熔丝阵列100可以包括多行多列的反熔丝存储单元10。每个反熔丝存储单元10可以输出一位数据F_Data。在DRAM(DynamicRandomAccessMemory，动态随机存取存储器)中，通常使用反熔丝存储单元10来控制冗余存储单元使用。例如，当有一个字线对应的存储单元有缺陷时，对应的反熔丝存储单元10将被编程，DRAM的控制电路将关闭对这个存储单元的读写，打开冗余区域的存储单元的读写，用冗余区域对应的存储单元取代有缺陷的存储单元，修复DRAM缺陷。

如图2所示，本示例性实施例中，反熔丝阵列100还可以包括编程控制电路50和预充电电路40，编程控制电路50可以响应编程控制信号Zadd对选中的反熔丝存储单元10进行编程。示例性的，编程控制电路50可以包括第二晶体管M2，该第二晶体管M2的控制端接收编程控制信号Zadd，第二晶体管M2的第一端连接反熔丝阵列100的数据端口，即比较器201的反相输入端，第二端接收第一设定电压VSS。第二晶体管M2可以为N型晶体管，第一设定电压VSS可以为低电平的电压信号。当编程控制信号Zadd为高电平时，第二晶体管M2导通，第二端的第一设定电压VSS被传输至所选通的反熔丝存储单元10的一端，由Fsbln对反熔丝存储单元10的栅极施加高压，反熔丝存储单元10的栅氧介质被击穿，该反熔丝存储单元10被编程，相应地，该反熔丝存储单元10呈现为低阻态。应该理解的是，在其他示例性实施例中，编程控制电路50还可以具有其他的电路结构，本公开不以此为限。

如图2所示，本示例性实施例中，预充电电路40与反熔丝阵列100一一对应设置，预充电电路40连接于比较器201的反相输入端，预充电电路40可以在比较器201被使能前对比较器201的反相输入端进行预充电，将反相输入端充电至高电平。示例性的，预充电电路40可以包括第一晶体管M1，第一晶体管M1的控制端接收预充电控制信号Pre-charge，第一端连接预充电信号VDD，第二端连接比较器201的反相输入端。该第一晶体管M1可以为P型晶体管，预充电信号VDD可以为高电平信号。当预充电控制信号Pre-charge为低电平信号时，第一晶体管M1打开，将第一端高电平的预充电信号VDD传输至比较器201的反相输入端，将比较器201的反相输入端充电至高电平。可以理解的是，在其他示例性实施例中，预充电电路40还可以具有其他的电路结构，本公开不以此为限。

下面结合附图对输出电路300作进一步说明。本示例性实施例中，一个输出电路300连接一行反熔丝阵列100中的读取电路20，将该行被选通的其中一个反熔丝阵列100读取的数据F_Data进行输出。这样，只有当一个反熔丝阵列100的阵列选择子信号RdSel_n为高电平时，该列反熔丝阵列100读取到的反熔丝存储单元10状态数据才会被输出。输出电路300可以包括一个或多个输出子电路。图5为根据本公开一种实施方式的输出电路的结构示意图，如图5所示，输出电路300包括一个输出子电路301，此时，同一行的各反熔丝阵列100均连接至该输出子电路301，输出子电路301根据阵列选择信号RdSel输出读取电路20读取的数据。

图6为根据本公开另一种实施方式的输出电路的结构示意图，如图6所示，输出电路300可以包括两个输出子电路，两个输出子电路例如可以为第一输出子电路301和第二输出子电路302，此结构相当于奇数列的反熔丝阵列100的读取电路20连接第一输出子电路301，偶数列的反熔丝阵列100的读取电路20连接第二输出子电路302。若是选取的反熔丝存储单元10位于偶数列反熔丝阵列100，则仅通过第二输出子电路302将该反熔丝存储单元10的数据输出，而无需经由第一输出子电路301，同样地，位于奇数列的反熔丝阵列100中的反熔丝存储单元10的数据仅通过第一输出子电路301将数据F_Data输出，而无需经由第二输出子电路302，因此当同时选中一列偶数列反熔丝阵列100和一列奇数列反熔丝阵列100时，奇数列反熔丝阵列100的数据可以通过第一输出子电路301输出，偶数列反熔丝阵列100的数据可以通过第二输出子电路302。显然，该输出电路300可以节省数据F_Data传输的时间，提高数据F_Data传输速度，并且可以减少数据F_Data在传输过程中的衰减。

可以理解的是，当输出电路300仅包括一个输出子电路时，则一个输出电路300一次仅可输出一位数据F_Data，若是输出电路300包括两个输出子电路，则输出电路300一次可输出两位数据F_Data，可以看出，通过设置两个输出子电路，可以提高数据的输出效率。

当然，在其他示例性实施例中，输出电路300还可以包括3个或更多个输出子电路，具体可根据数据F_Data传输速度、数据F_Data存储方式以及数据量进行设置。例如，输出电路300可以包括3个输出子电路，其中的第1列(Segment_1)反熔丝阵列100的读取电路20、第4列(Segment_4)反熔丝阵列100的读取电路20、第7列(Segment_7)反熔丝阵列100的读取电路20……连接第一输出子电路，第2列(Segment_2)反熔丝阵列100的读取电路20、第5列(Segment_5)反熔丝阵列100的读取电路20、第8列反熔丝阵列100的读取电路20……连接第二输出子电路，第3列(Segment_3)反熔丝阵列100的读取电路20、第6列(Segment_6)反熔丝阵列100的读取电路20、第9列反熔丝阵列100的读取电路20……连接第三输出子电路，依次类推。类似地，输出电路包括多个输出子电路，可以提高数据的输出效率。

图7为根据本公开一种实施方式的输出子电路的结构示意图，如图7所示，输出子电路可以包括传输电路3012和多个选择电路3011，每一选择电路3011连接一个读取电路20，每一选择电路3011可响应于一个阵列选择子信号RdSel_n输出读取电路20读取的数据F_Data；传输电路3012连接在多个选择电路3011的输出端与数据端口之间，传输电路3012可以将选择电路3011输出的数据F_Data传输至数据端口。示例性的，选择电路3011可以包括与门电路33，传输电路3012可以包括多个级联的或门电路34，与门电路33的一个输入端连接读取电路20的输出端，另一输入端接收阵列选择子信号RdSel_n，输出端连接或门电路34的另一个输入端。每一级或门电路34的第一输入端与相对应的选择电路3011的输出端连接，第一级或门电路34的第二输入端接地，最后一级的或门电路34的输出端与数据端口连接，前一级的或门电路34的输出端与后一级的或门电路34的第二输入端连接。

示例性的，存储器包括36列×16行反熔丝阵列100，输出电路300具有图4所示的电路结构，以其中一行反熔丝阵列100为例，与第1列(Segment_1)反熔丝阵列100的读取电路20连接的或门电路为第一输出子电路301中的传输电路3012的第一级，与第3列(Segment_3)反熔丝阵列100的读取电路20连接的或门电路为传输电路3012的第二级，依次类推。若是第1列(Segment_1)反熔丝阵列100被选通且存储的数据F_Data为高电平(即所选取的反熔丝存储单元10被编程)，则第一输出子电路301中的第一级选择电路3011输出高电平，其他的选择电路3011均输出低电平，传输电路3012每一级均输出高电平，第一输出子电路301最终输出高电平信号，输出第1列(Segment_1)反熔丝阵列100中被选通的反熔丝存储单元10的编程状态。或者，若是第1列(Segment_1)反熔丝阵列100被选通且存储的数据F_Data为低电平(即所选取的反熔丝存储单元10未被编程)，则第一输出子电路301中的第一级选择电路3011输出低电平，其他的选择电路3011也均输出低电平，传输电路3012的每一级均输出低电平，第一输出子电路301最终输出低电平信号，输出第1列(Segment_1)反熔丝阵列100中被选通的反熔丝存储单元10的未编程状态。又或者，若是第3列(Segment_3)反熔丝阵列100被选通且存储的数据F_Data为高电平(即所选取的反熔丝存储单元10被编程)，则第一输出子电路301中的第二级选择电路3011输出高电平，其他的选择电路3011均输出低电平，传输电路3012的第一级输出低电平，传输电路3012的第二级至最后一级均输出高电平，第一输出子电路301最终输出高电平信号，输出第3列(Segment_3)反熔丝阵列100中被选通的反熔丝存储单元10的编程状态。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性远离并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

Claims (15)

1.一种可编程非易失性存储器，其特征在于，包括：

多行多列排布的反熔丝阵列；

使能信号控制电路，所述使能信号控制电路接收阵列选择信号和初始使能信号，所述使能信号控制电路被配置为基于所述阵列选择信号和所述初始使能信号向至少一列所述反熔丝阵列输出使能控制信号；

所述反熔丝阵列包括读取电路，所述读取电路连接所述使能信号控制电路，被配置为根据所述使能控制信号读取所述反熔丝阵列存储的数据；

多个输出电路，每个所述输出电路连接一行所述反熔丝阵列中的所述读取电路并接收所述阵列选择信号，被配置为根据所述阵列选择信号输出所述读取电路读取的数据。

2.根据权利要求1所述的可编程非易失性存储器，其特征在于，所述使能信号控制电路包括多个使能信号控制子电路，所述阵列选择信号包括多个阵列选择子信号，每一所述使能信号控制子电路分别接收一个所述阵列选择子信号，其中，所述使能信号控制子电路包括：

逻辑门电路，所述逻辑门电路用于对所述初始使能信号和所述阵列选择子信号进行与运算。

3.根据权利要求2所述的可编程非易失性存储器，其特征在于，所述逻辑门电路包括：

与非门电路，一输入端接收所述阵列选择子信号，另一输入端接收所述初始使能信号，所述与非门电路用于根据所述阵列选择子信号和所述初始使能信号输出第一控制信号；

非门电路，输入端连接所述第一控制模块的输出端，所述非门电路响应于所述第一控制信号输出所述使能控制信号。

4.根据权利要求2所述的可编程非易失性存储器，其特征在于，所述存储器包括M列所述反熔丝阵列；

位于第m列的所述反熔丝阵列和位于第(m+1)列的所述反熔丝阵列复用同一个所述阵列选择子信号，且位于第m列的所述反熔丝阵列和位于第(m+2)列的所述反熔丝阵列使用两个不同的阵列选择子信号，同一时刻仅有一个所述阵列选择子信号为有效信号，m为小于M的奇数。

5.根据权利要求2所述的可编程非易失性存储器，其特征在于，所述使能控制信号、所述初始使能信号均为高电平信号。

6.根据权利要求1所述的可编程非易失性存储器，其特征在于，所述输出电路包括至少一个输出子电路；其中，

每一行所述反熔丝阵列中的至少部分所述反熔丝阵列连接至一个所述输出子电路，所述输出子电路用于根据所述阵列选择信号输出与其连接的所述反熔丝阵列的所述读取电路读取的数据。

7.根据权利要求6所述的可编程非易失性存储器，其特征在于，所述阵列选择信号包括多个阵列选择子信号；所述输出子电路包括：

多个选择电路，每一所述选择电路连接一个所述读取电路，所述选择电路响应于一个所述阵列选择子信号输出所述读取电路读取的数据；

传输电路，所述传输电路连接在多个所述选择电路的输出端与数据端口之间，所述传输电路被配置为将所述选择电路输出的数据传输至所述数据端口。

8.根据权利要求7所述的可编程非易失性存储器，其特征在于，所述传输电路包括：

多个级联的或门电路，每一级所述或门电路连接一所述选择电路，所述或门电路的第一输入端与相对应的所述选择电路的输出端连接；

其中，第一级的所述或门电路的第二输入端接地，处于最后一级的所述或门电路的输出端与所述数据端口连接，前一级的所述或门电路的输出端与后一级的所述或门电路的第二输入端连接。

9.根据权利要求7所述的可编程非易失性存储器，其特征在于，所述选择电路包括：

与门电路，所述与门电路的第一输入端接收一个所述阵列子选择信号，第二输入端接收所述读取电路读取的数据；

所述与门电路的输出端输出所述读取电路读取的数据。

10.根据权利要求6-9任一项所述的可编程非易失性存储器，其特征在于，所述输出电路包括2个所述输出子电路，其中，同一行所述反熔丝阵列中的奇数位所述反熔丝阵列连接至一个所述输出子电路，偶数位所述反熔丝阵列连接至另一个所述输出子电路。

11.根据权利要求10所述的可编程非易失性存储器，其特征在于，所述存储器包括36列、16行阵列分布的所述反熔丝阵列。

12.根据权利要求1所述的可编程非易失性存储器，其特征在于，所述读取电路包括：

比较器，所述比较器的反相输入端连接所述反熔丝阵列的数据端口，所述比较器的同相输入端接收参考信号，所述比较器的使能端连接所述使能信号控制电路；

反相器，连接于所述比较器的输出端；

锁存器，所述锁存器的输入端连接所述比较器的输出端，所述锁存器反相输出端用于输出所述反熔丝阵列存储的数据。

13.根据权利要求12所述的可编程非易失性存储器，其特征在于，还包括：

多个编程控制电路，与所述反熔丝阵列一一对应设置，所述编程控制电路的第一端连接所述反熔丝阵列的数据端口，第二端接收第一设定电压，控制端接收编程控制信号，所述反熔丝编程控制电路被配置为响应所述编程控制信号将所述第一设定电压传输至所述反熔丝阵列中被选通的反熔丝存储单元。

14.根据权利要求12所述的可编程非易失性存储器，其特征在于，还包括：

多个预充电电路，与所述反熔丝阵列一一对应设置，所述预充电电路连接于所述比较器的反相输入端，所述预充电电路被配置为在所述比较器被使能前对所述比较器的反相输入端进行预充电。

15.根据权利要求14所述的可编程非易失性存储器，其特征在于，所述预充电电路包括第一晶体管，所述编程控制电路包括第二晶体管，所述第一晶体管的导通电平与所述第二晶体管的导通电平极性相反。

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