JPH03171499A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、例えば画像メモリのように、メモリセルアレ
イからのデータが並列−直列変換されて出力されるメモ
リ装置に関する。

〔発明の｛既要〕

本発明は、メーヒリセルアレイからのデータを並列−直
列変換して出力するメモリ装置において、欠陥データか
ら冗長データへの切り換えを複数個直列接続されたフリ
ップフロンプ回路の最終段の入力部若しくは出力側で行
うこと、さらには、その切り換えの制御を欠陥アドレス
信号と読み出しアドレス信弓を■Ｌ較ずる比較回路から
の信号で行うこと、或いはその比較回路の新規な構或や
比較回１ｌ！８に欠陥アドレス信号を与えるヒュースＲ
ＯＭの新規な構成番こより、欠陥データの冗長データの
置換を簡素な回路構戒で効率良く行うようにしたもので
ある。

〔従来の技｛ホｉ］ 画像メモリのようなメモリ装置として、シリアルな入出
力動作を行うように構威されたメモリ装置が知られる。

このシリアルな入出力を行うメ士り装置は、通常、メモ
リコア部の一行分のメモリセル数又はその何分の１かの
ワー１の規模のシリアルメモリ（シリアルアクセスボー
１・）を有している。

第１５図は、従来のシリアルメモリを有するメモリ装置
の一例である。マトリクス状にメモリセルが配列された
メモリセルアレイ１０１の一部には、欠陥ビッ１・を置
換して歩留りを向上させるためのロウ冗長部１０２とカ
ラム冗長部１０３が設６ノられている。ロウ冗長部１０
２は、ワート線の延長方向に沿って延在され、行デコー
ダ】０４に選択されるワード線ｗ　ｒ．．により行選択
される。

一方、カラム冗長部１０３はビット線の延長方向に沿っ
て延在され、カラム冗長部１０３の行選択には通常のワ
ード線ＷＬが使用される。メモリセルアレイ１０１のデ
ータはビット線を介し”でセンスアンプ１０５によって
増幅され、シリアルメモリ１０６との間で並列に人出力
される。このシリアルメモリ１０６は、データを一時的
に記憶しながら並列一直列や直列−並列の変換を行う機
能を有し、例えばセレクタを間に挟んだ複数段のフリッ
プフロップ回路より構威される。そして、シリアルめも
り１０６は、人出力回路に対して直列にデータを入出力
する。

ところで、このようなシリアルメモリを有するメモリ装
置では、メモリセルアレイ１０１からは並列にデータが
人出力されるため、カラム冗長部１０３からのデータを
どのように置き換えるかが問題とされる。そこで、この
ような問題に対して、本件出願人は、先にカラム冗長部
の冗長ビッ１・と欠陥ヒン１・との置換を図る技術とし
て、特願乎］２，＋７８２８ｉの明細吉及び図面に記載
される技術を提案している。この技術によれば、メモリ
セルアレイとシリアルメモリの間のパラレルデータバス
にそれぞれ切り換え回路を設け、カラム冗長部からの冗
長バスとの切り換えを行う構成とされている。

また、そのバスの切り換えを行う技術においては、切り
換えを制御するために、欠陥アドレスと現アドレスの比
較が必要となり、アドレス比較回路が使用される。その
切り換え信号を発生させるためのアドレス比較回路は、
例えば第１６図に示ず構或とされる。このアドレス比較
回路について簡単に説明すると、レーザー照射により溶
断可能なヒューズ１１１がノード１１０に並列に接続し
て設けられ、それらヒューズ１１１の他端には、接地線
との間に読み出しアドレス信号とその相補アドレス信号
がゲー１・に入力ずるＭｏｓｔ〜ランジスタ１１２が設
けられる。ヒューズ１】１は、アドレス側Ａ。，Ａ１と
その相補側Ａ。，Ａ１のどちらかが各ビット毎に欠陥ア
ドレスに従って溶断される。ノード１１０は、ｐＭＯｓ
ｌ・ランジスタ１１３を介して電源電圧Ｖｃｃに接続さ
れ、制御信号ΦＰによりｐＭＯｓトランジスタ１１３が
オンとされた時に、電源電圧Ｖｃｃにプリチャージされ
る。

このアドレス比較回路では、読み出しアドレス信号とそ
の相補アドレス信号とヒューズ１１１の溶断パターンが
完全に一致した時に、ノード１１０の電位は下がること
なくそのままに保持される。

また、不一致の時には、ノード１１０の電位がヒューズ
１１１及びＭＯＳＩ−ランジスタ１１２を介した放電に
よって下がるために、インバーター１１４の出力レヘル
が高くなる。この信号が冗長バスとパラレルデータハス
の切り換え信号として切り換え回路に供給されて使用さ
れる。

〔発明が解決しようとする課題〕

一般に、メガビント級のＤＲＡＭでは、４カラム程度の
冗長が有効であり、複数の冗長列を切り換える必要があ
る。また、画像メモリでは、多ビソｊ・構或が基本であ
るために、並列−直列変換部が千ソプ１二分散すること
を考えると、パラレルデータバスと冗長バスの切り換え
は必ずしも効率的ではない。

すなわち、パラレルデータバスと冗長バスの切り換えを
行う技術では、その制御のための切り換え信号が必要に
なり、ヒューズを用いたアドレス比較回路が切り換え信
号の発生に必要とされる。

そして、同時に２つ以上の冗長列をハス毎切り換える場
合には、各冗長列に応した切り換え回路をその冗長列の
数だけ直列に接続する必要が生しる。

従って、大幅にその切り換え回路の回路規模が大きくな
り、切り換え信号の発生も複雑化する。さらに多ビット
構或とした時では、その切り換え回路を各並列一直列変
換部毎に設ける必要が生じ、さらに回路規模が増大する
。

また、複数のシリアルメモリを有する画像メモリの各シ
リアルメモリを、非同期に動作させる場合では、欠陥ア
ドレスと読み出しアドレス若しくは書き込みアドレスの
比較も独立に行う必要がある。第１６図に示したような
アドレス比較回路を用いた場合では、ヒューズ１１１と
アドレスが入力するＭＯＳトランジスタ１１２が不可分
であり、各シリアルメモリ毎にア．ドレス比較回路を設
ける必要があり、ヒューズ１１１を溶断する数もシリア
ルメモリの数に応して増大する。

そこで、本発明は上述の技術的な課題に鑑み、シリアル
メモリを備えたメモリ装置において、冗長列の切り換え
を回路規模の大幅な増大を伴わず実現するようなメモリ
装置の提供を目的とし、さらにそのような回路構戒のも
のを制御するのに好適な比較回路やヒューズＲＯＭを有
したメモリ装置の提供を目的とする。

〔課題を解決するための手段］ 上述の目的を達或するために、本願にかかるメモリ装置
は、メモリセルアレイから並列に出力されたデータを、
直列接続された複数個のフリップフロンプ回路を用いて
並列一直列変換を行い、直列にデータを出力し得るメモ
リ装置であって、欠陥データから冗長データへの切り換
えを最終段の１−記フリンプフロンプ回路の入力部又は
その出力側で行うことを特徴とする。また、その欠陥デ
ータから冗長データへの切り換えは、欠陥アドレス信号
と読み出しアドレス信号を比較する比較回路により制御
されるようにすることができる。

ここで、上記複数個のフリップフロップ回路により並列
一直列変換を行う構或としては、例えば各フリップフロ
ップ回路が前段のフリップフロップ回路からのデータか
リードパスからのデータかの一方を選択的にラッチする
構或であれば良い。

上記欠陥データは、欠陥が生しているデータであり、メ
モリセルアレイのメモリセルのデータである。その欠陥
データのアドレスである欠陥アドレス信号は、例えばヒ
ューズＲＯＭ等の記憶手段に記憶される。上記冗長デー
タは、欠陥データと置換されるべき、カラム冗長部に記
憶されたデータである。なお、上記メモリ装置は、書き
込みのために、直列に入力されたデータを直列一並列変
換する機能を有していても良い。欠陥データから冗長デ
ータへの切り換えのための切り換え手段としては、例え
ば、セレクタ等を用いることができるが、冗長データ側
のデータ転送能力を欠陥データ側よりも大きくし、切り
換え時のみに作動させるようにしても良い。

また、本願の他の発明のメモリ装置は、第１の電位と第
２の電位の間にカスケード接続された一対のＭＯＳトラ
ンジスタからなる組がアドレス信号のビット数の倍数組
並列に設けられ、上記各組の一対のＭＯＳトランジスタ
の一方のゲートに欠陥ア下レス信号及び／又はその相補
アドレス信号の各ビッ１へか択一的に入力され、上記各
組の一対のＭＯＳトランジスタの他方のゲートには被比
較アドレス信号及び／又はその相補アドレス信号の各ビ
ットが対応して入力される比較回路を有することを特徴
とする。その比較回路は、欠陥アドレス信号及び／又は
その相補アドレス信号がゲー１・に入力するＭＯＳトラ
ンジスタが各組の第１の電位側に設けられ、その第１の
電位側のノードの電位を検出することでアドレスの比較
が行われ、且つその検出後にプリチャージされる比較回
路であっても良い。

１１ ここで、この発明のメモリ装置は、メモリセルアレイか
らの並列したデータを直列に変換するシリアルメモリを
有した構或とすることができ、特に複数のシリアルメモ
リを備えた構或とすることができる。

また、本願のさらに他の発明のメモリ装置は、比較回路
に欠陥アドレス信号を与えるためのヒューズＲＯＭを有
し、そのヒューズＲＯＭは、第１の電位と第２の電位間
で直列接続された溶断可能なヒューズとＭＯＳトランジ
スタを有し、そのヒューズと該ＭＯＳ　トランジスタの
間の接続点の電位を反転した電位が該ＭＯＳトランジス
タのゲートに与えられる回路からなることを特徴とする
。

〔作用〕

まず、並列−直列変換を行うフリップフロップ回路の最
終段の入力部又はその出力側で欠陥データから冗長デー
タへの切り換えるメモリ装置では、その最終段の入力部
又はその出力側では、データが既に直列に変換されて全
部のハスラインのデー１２ 夕が通過する。従って、■力所でハスライン全部のデー
タの切り換えを行うことができる。

また、このような欠陥データから冗長データへの切り換
えの制御は、欠陥アドレス信号と読み出しアドレス信号
等の被比較アドレス信号の比較を行う比較回路によって
行われる。そして、本願の他の発明では、直列接続され
たＭＯＳトランジスタの一方のゲー１・に、欠陥アドレ
ス信号とその相補アドレス信号が入力される。すなわち
、比較回路自身が欠陥ア］・レス信号を記憶しているの
ではなく、フユーズＲＯＭ等から転送された欠陥アドレ
ス信号を用いることができる。従って、比較回路を各シ
リアルメモリ毎に設けても、ヒューズ溶断作業が重複し
たものとならず、欠陥アドレス信号を各シリアルメモリ
毎の比較回路で共用できることになり、切り換え回路の
回路規模の増大を防くこどができる。

特に、その比較回路において、レヘル検出側のノートを
欠陥アドレス信号側とすることで、欠陥ア１レス信閃は
固定したテータであるために、充放電の電荷量を小さく
抑えることができ、高速なアドレスの比較が可能となる
。

また、上述のような比較回路に欠陥アドレス信号を転送
するためのヒューズＲＯＭを、単に電源電圧は接地電圧
の間に直列接続されたヒューズと抵抗で構威し、その接
続点の電位を検出するようにした時は、その貫通電流が
問題となるが、直列接続される素子をヒューズとＭＯＳ
＋−ランジスクにし、そのＭＯＳトランジスタのゲート
に、接続点の電位を反転して帰還させることで、そのＭ
ＯＳトランジスタをラッチでき、スタンハイ時の貫通電
流等を抑えることができる。

〔実施例〕

本発明の好適な実施例を図面を参照しながら説明する。

メモリ装置の全体的な構或（第１図） 本実施例のメモリ装置は、シリアル出力可能なシリアル
メモリ２をイ１した）１′導体メモリである。

まず、そのメモリセルアレイ１は、マトリクス状に配列
されたメモリセル６からなり、各メモリセル６は、その
図示を省略しているが、例えば１トランジスター１キャ
パシタのＤＲＡＭ型のセルとされている。このメモリセ
ルアレイ１の端部の一部には、ロウ冗長部７とカラム冗
長部８が設けられている。ロウ冗長部７は、メモリセル
アレイ１の欠陥の生したメモリセル６をその行ごと置換
するための回路部であり、ワード線Ｗｌ−の延長方向に
沿って設けられる。カラム冗長部８は、メモリセルアレ
イｌの欠陥の生したメモリセル６をその列ごと置換する
ための回路部であり、ワード線ＷＬと略垂直なビッ１・
線ＢＬ．ＢＩ、の延長方向に沿って形威される。ロウ冗
長部７は、ロウデコーダ９を用いて冗長用ワード線ＷＬ
Ｒにより選択される。カラム冗長部８は、ロウデコーダ
９からの信号によって通常のメモリセル６を選択ずるた
めのワード線ＷＬにより選択される。

このメモリセルアレイ１は、例えば折り返しビッｌ・線
構造とされ、一対のヒ７　ｌ・線Ｂ１、２　Ｂ１，の１
５ 一方が一列分のメモリセル６のデータの読み出し又は書
き込みに用いられ、他方はその参照用に用いられる。メ
モリセルアレイｌの端部には、センスアンプ１０が配設
され、ビット線対ＢＬ，ＢＬの間の電位差を増幅する。

センスアンプ１０で増幅され若しくは増幅されるべきデ
ータは、セレクタ１１との間で転送される。このセレク
タ１１は、リード／ライトの切り換え機能すなわち書き
込みデータと読み出しデータを選択する機能を有し、セ
ンスアンプ１０との間でどちらの場合も並列にデータを
入出力する。

また、このセレクタ１１は、列選択の機能を有し、並列
に転送されるデータの一部がアドレス信号ＡＤに応して
選択される。セレクタ１１からの読み出しデータは、デ
ータハツファ１２に一時的に蓄積される。ここで、カラ
ム冗長部８からのデータは、セレクタ１１を介して冗長
用ハッファ１４に並列に転送される。カラム冗長部８か
らの冗長データは、データハッファ１２には送られない
。そして、冗長データがその冗長用ハッファ１４に一１
６ 時的に蓄積される。なお、書き込みデータについては、
その図示を省略しているが、同様にデータハッファやラ
イトハスが用いられ、入力ハソファ回路とライトハス間
には、直列一並列変換回路が用いられる。また、列選択
機能については、セレクク１１とデータハッファ１２の
双方が行う構戒に限定されず、どちらか一方のみである
構戒も可能とされる。

このデータハッファ１２からは４ラインのりートハス１
３に対して並列にデータがアドレス信号ＡＤに従って順
次読み出されて行く。このリードハス１３は並列一直列
変換回路３に接続される。

この並列一直列変換回路３ば、後述するように、複数個
の直列接続されたフリンプフロップ回路から構威される
。そして、この並列−直列変換回路３で欠陥データと冗
長データの切り換えが行われる。そして、並列−直列変
換回路３で直列に変換され、注つ欠陥データと冗長デー
タの切り換えも行われた十で、出力ハンファ１６に転送
され、さらδこシリアルな出力信”；’Ｉ−　ＤｏｕＬ
として外部に出力される。

並列一直列変換回路３に冗長データを送るための経路は
、冗長用バッファ１４から冗長用セレクク１５を介した
ものとされる。そして、冗長用セレクタ■５から並列一
直列変換回路３に冗長データが転送されるが、その転送
のタイミングが、比較回路４により制御される。この比
較回路４には、読み出しのアドレス信号ＡＤが入力し、
ヒューズＲＯＭ５からの欠陥アドレス信号ＦＡとの比較
が行われる。読み出しのアドレス信号ＡＤと欠陥アドレ
ス信号ＦＡが一致する時、当該比較回路４から冗長用セ
レクタＩ５に、冗長データを選択する信号が送られ、こ
れと連動して比較回路４から並列−直列変換回路３に対
して切り換えを制御する制御信号ΦＲＤが送られる。上
記ヒューズＲＯＭは、メモリセルアレイ】の欠陥アドレ
ス信号ＦＡをヒューズの溶断のパターンで記憶させるた
めの回路である。これら比較回路４とヒューズＲＯＭの
具体的な構或例については後述する。

並列−直列変換回路等の構或例（第２図〜第４図）次に
、第２図を参照しながら、並列−直列変換回路３を中心
にその具体的な回路構或について説明する。

並列一直列変換回路３は、第２図に示すように、４個の
直列接続されたフリップフロップ回路ＦＦ１〜ＦＦ４を
有している。これらフリップフロップ回路ＦＦＩ〜ＦＦ
４は、入力端子をＤ端子とし出力端子をＱ端子とするＤ
フリップフロンプである。各フリソプフロンプ回路ＦＦ
Ｉ〜ＦＦ４には、クロック信号ＣＫが図示しないクロッ
ク発生回路から供給される。各フリンプフロンプ回路Ｆ
ＦＩ〜ＦＦ４は、そのＱ端子と他のフリップフロップ回
路のＤ端子の間に、セレクタ２０，２１．２２が設けら
れる。このセレクタ２０〜２２は、フリップフロップ回
路ＦＦＩ〜ＦＦ３がリードバス１３のデータを取り込む
か否かを選択するためのものであり、特に最終段のフリ
ップフロソブ回路ＦＦ１の入力部に設けられるセレクク
２０は、冗長データとの切り換えを可能とするために、
フリッ１９ プフロップ回路ＦＦ２からのデータと、リードハスから
のデータと、冗長用セレクタ１５からの冗長データの３
つを切り換えて、フリップフロップ回路ＦＦＩのＤ端子
に入力させるように構威されている。

具体的には、初段のフリップフロップ回路ＦＦ４のＤ端
子には、リードバス１３の第４ラインＲＢ４が接続され
る。

この初段のフリップフロップ回路ＦＦ４のＱ端子はセレ
クタ２２のＡ端子に接続される。このセレクタ２２のＢ
端子はリードハス１３の第３ラインＲＢ．が接続される
。セレクタ２２のＳ端子には、選択を制御する信号ΦＬ
　Ｄが供給されている。

信号ΦＬＤが゛Ｈ′レベル（高レヘル）の時、リードハ
ス１３からのデータすなわちＢ端子のデータが当該セレ
クタ２２の出力端子であるＸ端子に現れる。逆に、信号
ΦＬＤが゜“Ｌ“レヘル（低レヘル）の時、フリンプフ
ロップ回路ＦＦ４からのデータすなわちＡ端子のデータ
が当該セレクタ２２の出力端子であるＸ端子に現れる。

このセレク２０ タ２２のＸ端子は、次のフリップフロップ回路ＦＦ３の
Ｄ端子に接続される。

フリップフロップ回路ＦＦ３のＱ端子はセレクタ２１の
Ａ端子に接続される。そのセレクタ２１のＢ端子はリー
ドバス１３の第２ラインＲＢ２に接続される。このセレ
クタ２１もセレクタ２２と同様に機能し、信号ΦＬＤに
よりＡ端子とＢ端子の各入力を切り換えてＸ端子に出力
する。このセレクタ２１のＸ端子は、フリンプフロップ
回路ＦＦ２のＤ端子に接続する。

フリップフロップ回路ＦＦ２のＱ端子は、セレクク２０
のＡ端子に接続される。このセレクタ２０のＢ端子はリ
ートハス１３の第１ラインＲＢに接続される。そして、
このセレクタ２０には、Ａ，Ｂ端子に加えてＣ端子が設
けられており、このＣ端子には、後述する冗長用セレク
タ１５からの冗長データが入力される。このセレクタ２
０の切り換え用には、Ｓ１端子と３２端子にそれぞれ信
号が入力する。Ｓ１端子には、他のセレクタ２１．２２
と同様の信閃（ｌ）　Ｌ　Ｄか入力する。８　２　６ｍ
子には、冗長データへの切り換えを行うための信号ΦＲ
Ｄが入力する。

第３図は上記セレクタ２０の具体的な回路である。Ｓ１
端子は、インバーター４１の入力端子とされ、同時にＮ
ＯＲ回路４２の入力端子とされる。

このＳ１端子には、信号ΦＬＤが供給される。インバー
ター４１の出力端子はＮＯＲ回路４３の一方の入力端子
に接続される。次に、Ｓ２端子は、ＮＯＲ回路４２，４
３，ＮＡＮＤ回路４６の共通の入力端子とされる。ＮＯ
Ｒ回路４２の出力端子はＮＡＮＤ回路４４の一方の入力
端子に接続される。そのＮＡＮＤ回路４４の他方の入力
端子はＡ端子とされる。ＮＯＲ回路４３の出力端子はＮ
ＡＮＤ回路４５の一方の入力端子に接続される。そのＮ
ＡＮｒ）回路４５の他方の入力端子はＢ端子とされる。

Ｓ２端子を一方の入力端子とするＮΔＮＤ回路４６の他
方の入力端子がＣ端子とされる。

ＮＡＮＤ回路４４，４５．４６の各出力端子はＮＡＮＤ
回路４７の各入力端子とされる。そして、そのＮＡＮＤ
回路４７の出力端子がＸ端子とされこのような回路構或
のセレクタ２０は、第４図に示すテーブルに従って作動
ずる。

まず、Ｓ２端子に供給される信号ΦＲＤが″１、“レヘ
ルの時、Ｓ１端子に供給される信号ΦＬＤのレベルによ
って、Ｘ端子に接続する端子をＡ端子とＢ端子の間で切
り換える。

すなわち、Ｓ２端子が”　Ｌ　”レベルであり、且つＳ
１端子が”　ＩＩ　”レヘルである時は、ＮＯＲ回路４
２の出力が“’Ｌ″”レヘルとされ、ＮＯＲ回路４３の
出力が゛ＩＩ　”レヘルとされることから、ＮＡＮＤ回
路４４は不活性状態にされ、ＮＡＮＤ回路４５は活性状
態にされる。また、ＮＡＮＤ回路４６は直接Ｓ２端子と
接続するために、不活性状態とされる。よって、ＮΔＮ
Ｄ回路４５．４７を介してＢ端子がＸ端子去接続される
。

Ｓ２端子が゛Ｌ′”レヘルであり、且つＳ１端子も“”
　Ｌ　”レヘルである時は、ＮＯＲ回路４２の出力が゛
Ｉビレヘルとされ、ＮＯＲ回路４３の出力が“１，”レ
・＼ルとされることから、ＮＡＮＤ回路２３ ４４は活性状態にされ、ＮＡＮＤ回路４５は不活性状態
にされる。また、ＮＡＮＤ回路４６も直接Ｓ２端子と接
続するために不活性状態とされる。

よって、ＮＡＮＤ回路４４．４７を介してＡ端子がＸ端
子と接続される。

次ニ、Ｓ２端子が“Ｈ゛レベルとされた時は、Ｓ１端子
の入力に拘わらず、ＮＯＲ回路４２．４３の出力が゛Ｌ
”レベルとなり、ＮＡＮＤ回路４４，４５は共に不活性
状態となり、Ａ，Ｂ端子のデータは遮断される。そして
、ＮＡＮＤ回路４６のみが活性状態とされて、ＮＡＮＤ
回路４６，４７を介してＣ端子がＸ端子と接続される。

このように３入力のセレクタ２０は、Ｓｌ端子とＳ２端
子に供給される信号ΦＬ　Ｄと信号ΦＲＤによって制御
され、リードパス１３からのデータと、シリアル転送さ
れているデータと、冗長データの３つを切り換えること
ができる。

最終段のフリップフロップ回路ＦＦＩに入力ずるデー夕
を冗長データとする場合には、前述のように、Ｓ２端子
に供給される信号ΦＲＤを“Ｈ゛２４ レヘルとすれば良い。そして、この信号ΦＲＤは比較回
路４で形威され、それは欠陥アドレス信号ＦＡと読み出
しアドレス信号ＡＤの比較結果に基づき形威される。

この比較回路４からは、信号ΦＲＤの発生と共に、冗長
用セレクク１５の選択信号ΦＲＳ，〜ΦＲＳ４が生威さ
れる。ここで、冗長用セレクタ１５の回路構或について
説明すると、４カラム冗長に対応して冗長用ハッファ１
４からの４木の冗長ハスが入力するように構或されてお
り、その冗長ハスの各ラインはＮＡＮＤ回路３２〜３５
の一方の入力端子と接続される。ＮＡＮＤ回路３２の他
方の入力端子には比較回路４から信号ΦＲ　Ｓ　＋が供
給され、ＮＡＮＤ回路３３の他方の入力端子には比較回
路４から信号ΦＲＳ２が｛Ｊ（給され、ＮＡＮＤ回路３
４の他方の入力端子には比較回路４から信号ΦＲＳ，が
供給され、ＮＡＮＤ回路３５の他方の入力端子には比較
回路４から信号ΦＲ　Ｓ　４が伊給され２）。これら信
号ΦＲＳ．〜ΦＲ　Ｓ　ａ　は、ＪＩＩＬ　Ｉｌｉ仝Ｉ
’ｌ１　１′ｌ’各４にお６ＪるＩＬ軽拮果に２Ｌつい
て“′１１゛レベルになり、その゛’　Ｈ　”レベルと
された信号ΦＲＳが入力ずるＮＡＮＤ回路に対応した冗
長バスのラインのみが、ＮＡＮＤ回路３１を介して上記
セレクタ２０のＣ端子に接続される。そして、同時に信
号ΦＲＤが“Ｈ“レヘルとされて、セレクタ２０のＸ端
子に現れる信号はＣ端子の冗長データとされて、欠陥デ
ータと冗長データの切り換えが行われる。

通常の読み出し動作（第５図） 次に、第５図を参照して、通常の読み出し動作すなわち
冗長データの置換が行われない場合の動作について説明
する。

第５図の（ａ）は、各フリップフロップ回路ＦＦＩ〜Ｆ
Ｆ４に供給されるクロンク信−弓ＣＫを示しており、そ
のクロック信号ＣＫの立ち上がりのタイミングで各フリ
ップフロツプ回路ＦＦＩ〜ＦＦ４のＤ端子に入力されて
いるデータがＱ端子に現れる。

第５図の（１））　４Ｊ、リー１ハスの信号をセレクタ
２０〜２２を介して取り込むための信号ΦＬＤである。

この信号ΦＬＤは上記クロック信号ＣＫの４クロック中
の１クロック分だけ周期的に“Ｈ′゛レヘルとなる信号
である。

ここで、上記並列一直列変換回路３の動作について説明
すると、まず、信号ΦＬＤが゛Ｈ′゜レヘルとされて、
その間では第５図の（Ｃ）に示すように、セレクタ２０
〜２２のＸ端子はＢ端子と電気的に接続される。すなわ
ち、リードハスｌ３の第４ラインＲＢ．のデータはフリ
ップフロップ回路ＦＦ４のＤ端子に入力され、リードパ
ス１３の第３ラインＲＢ３のデータはセレクタ２２を介
してフリップフロップ回路ＦＦ３のＤ端子に入力され、
リートバス１３の第２ラインＲ　Ｂ　２のデータはセレ
クク２ｌを介し゛ζフリップフロンプ回路ＦＦ２のＤ端
子に入力され、リードバス１３の第１ラインＲＢ．のデ
ータはセレクタ２０を介してフリップフロンプ回路ＦＦ
ＩのＤ端子に入力される。この信号ΦＬＤが”Ｈ“レヘ
ルとされている間のクロック信冒ＣＫの立ら−１二かり
て、各データが各フリ２７ ップフロップ回路ＦＦＩ〜ＦＦ４でＱ端子に出力され、
第５図の（ｄ）の出力として、゛１゛で示す第１ライン
ＲＢ，のデータが先ず出力バッファに転送される。

続いて、信号ΦＬ　Ｄが“Ｈ゛゜レベルから“Ｌ”レベ
ルに変化し、各セレクタ２０〜２２はＡ端子をＸ端子に
導通させるように制御される。そして、次のクロック信
号ＣＫの立ち上がり時に、第２ラインＲＢ．のデータが
最終段のフリップフロップ回路ＦＦＩのＱ端子に現れる
。第５図の（ｄ）では、その出力を“２′゜として示し
ている。この時、同時にフリップフロップ回路ＦＦ２の
出力は第３ラインＲ　Ｂ　ｚのデータとされ、フリップ
フロップ回路ＦＦ３の出力は第４ラインＲＢ．のデータ
とされる。以下、順次クロック信号ＣＫの立ち上がり時
に再びデータがシフトされて、その出力は第３ラインＲ
Ｂ３，第４ラインＲＢ．のデータとなる。

第５図の（ｄ）では、その第３ラインＲＢ３のデータを
“３”、第４ラインＲＢ４のデータを“′４′゜とそれ
ぞれ示している。

２８ そして、クロック信号ＣＫの４周期分を経たところで、
再び信号ΦＬＤが゛Ｌ′”レヘルから“′Ｈ”レヘルに
立ち上がり、リードハス１３の第１〜第４ラインＲＢＩ
−ＲＢ４のデータが並列一直列変換回路３ヘロードされ
る。そして、同様に並列一直列変換が行われて、出力バ
ッファに対して直列の読み出しデータが転送される。

冗長切り換え時の読み出し動作（第６図）次に、第６図
を参照して、リードハス１３の第３ラインＲＢ３のデー
タが欠陥データであり、冗長データに切り換える場合に
ついて説明する。

第５図の場合と同様に、第６図の（ａ）に示すクロンク
信号ＣＫの或る立ち上がりの前後の半周期ずつをカハー
ずる範囲で、信号ΦＬＤが第６図の（ｂ）に示すように
“Ｈ“レヘルにされる。すると、第６図の（ｄ）に示す
ように、並列−直列変換回路３の各セレクタ２０〜２２
は、それぞれＢ端イからの入力をＸ端子に現し、リード
ハス１３からのデータか各セレクク２０〜２２のＸ端了
に現れる。そして、その信号ΦＬＤが゜“Ｈ”レベルと
されている間のクロック信号ＣＫの立ち−ヒがりて、各
フリップフロップ回路ＦＦＩ〜ＦＦ４のＱ端子までそれ
らのデータが転送される。これで第６図の（ｅ）で示す
出力信号は第１ラインＲＢ．のデータとなり、それを図
中“１”′で示している。

信号ΦＬＤが“Ｌ゛レベルにされた後、その次のクロッ
ク信号ＣＫの立ち上がりで、第２ラインＲＢ２のデータ
が最終段のフリップフロップ回路ＦＦＩから出力される
。この段階で、最終段の前のフリップフロップ回路ＦＦ
２の出力は、第３ラインＲ　Ｂ　３の欠陥データが転送
されてきており、最終段のフリップフロップ回路ＦＦＩ
のＤ端子にもその第３ラインＲＢ３の欠陥データが転送
されている。そして、この欠陥データを切り換えるため
に、さらに次のクロック信号ＣＫの立ち上がりの前に、
第６図の（Ｃ）で示すように、比較回路４からの信号Φ
ＲＤが゛Ｈ”レヘルとなる。すなわち、ヒューズＲＯＭ
５にはその欠陥データに対応した欠陥アＩ・レス信号Ｆ
Ａが記憶されており、比較回路４ではその欠陥アドレス
信号ＦＡとカウンタからのアドレス信号ＡＤの比較が行
われて、一致した時に、信号ΦＲＤを“Ｈ”レベルとさ
せる。同時に比較回路４は、冗長用セレクタ１５の制御
信号ΦＲＳ．〜ＲＳ４を択一的に゛Ｈ”レヘルにさせ、
ＮＡＮＤ回路３２〜３５の１つを選択的に活性化し、Ｎ
ＡＮＤ回路３１から冗長データを出力させる。

信号ΦＲＤが゛Ｈ′レベルとされた時では、セレクタ２
０のＳｌ端子に如何なる信号が供給されても、セレクタ
２０のＣ端子がＸ端子と導通ずる。

従って、ＮＡＮＤ回路３１からの冗長データがセレクタ
２０のＣ　Ｘ端子を通って最終段のプリンプフロップ回
路ＦＦＩのＤ端子に転送される。これで既に転送されて
いた欠陥データが冗長データに置換されたごとになる。

その結果、信号ΦＲＤが゛Ｈ゛レヘルとされた後のクロ
ック信号ＣＫの立ち上がりで、置換された冗長データが
最終段のフリップフロンプ回路ＦＦＩのＱＪａ子に現れ
、これを第６図の（ｅ）で“゜冗長゛゜として示してい
る。以３１ 下、第５図の場合と同様に、クロック信号ＣＫの立ち上
がりで、データが次のフリップフロップ回路に対して転
送され、４クロック周期毎の信号ΦＬＤが“′Ｈ゛レヘ
ルとなる時には、リードバス１３からの並列一直列変換
回路３への読み出しが行われる。

このような回路構或の並列一直列変換回路３では、特に
、何ら回路規模を増大させることなく、同しリードバス
１３上の２ビット〜４ビットの欠陥データを置換するこ
とができる。すなわち、置換すべき欠陥データがセレク
タ２０を通過する時に、その都度、信号ΦＲＤを“”　
Ｈ　’”レヘルにさせる比較回路４からの制御によって
、冗長用セレクタ１５から冗長データをロードすれば良
い。例えばリードバスｌ３の第１ラインＲＢ，　と第３
ラインＲＢ３が同時に欠陥データである時には、信号Φ
ＬＤが“Ｈ゛レヘルになるクロックで同時に信号ΦＲＤ
を゛Ｈ″レベルにさせ、さらにその２クロック後にも再
び信号ΦＲＤを“Ｈ′”レヘルにさせるような制御を行
えば良い。これと連動して信３２ 号ΦＲＳ，〜ΦＲ　Ｓ　４を制御し、ＮＡＮＤ回路３１
から冗長パスの各冗長データをロードすることで、確実
な欠陥データから冗長データへの置換が行われる。

並列〜直列変換回路の変形例 第２図に示した並列一直列変換回路３は、複数の直列接
続されるフリップフロップ回路ＦＦＩ〜ＦＦ４を有し、
その最終段のフリップフロップ回路ＦＦＩの入力部にセ
レクタ２０を設けて、欠陥データと冗長データの切り換
えを行っている。

この冗長データと欠陥データの切り換えは、最終段のフ
リップフロンプ回路ＦＦＩの入力部に限定されず、最終
段のフリンプフロップ回路ＦＦＩの出力側でも可能であ
る。すなわち、セレクタ１０は３入力とせずに、セレク
ク２１．２２と同しものどし、フリップフロンプ回路Ｆ
ＦＩのＱ端子に新たなセレクタを設ける。そのセレクタ
のＳ端子δこ信号ΦＲＤを、Ｂ端子にＮｌ’ＪＤ回路３
Ｉからの冗長データを供給し、Ａ端子をＱ端子に、Ｘ端
子を出力ハッファにそれぞれ接続すれば良い。

このような回路構戒でも十分に欠陥データを冗長データ
に置換することができ、２ビット以上の置換でも回路規
模の増大を伴うことなく冗長データを読み出すことがで
きる。

比較回路の一例（第７図） 比較回路は上述のように、欠陥アドレス信号ＦＡと読み
出しアドレス信号等の被比較アドレス信号ＨＡの比較を
行う回路である。

第７図はその比較回路の一例を示ず。その構或番こつい
て説明すると、電位を検出するノード５ｌと電源電圧Ｖ
ｃｃＯ間にプリチャージ用のｐＭＯｓトランジスタ５３
が設けられ、このｐＭＯｓトランジスタ５３は信号ΦＰ
により制御される。そのノード５１に接続するように、
カスケード接続された一対のＭＯＳトランジスタからな
る組が複数組並列に設けられる。ｎＭＯＳ｝ランジスク
５４とｎＭＯＳトランジスタ５８、ｎＭＯＳＩ−ランジ
スタ５５とｎＭＯＳｈランジスタ５９、ｎ　Ｍ　Ｏ　Ｓ
トランジスタ５６とｎＭＯｓトランジスタ６０、ｎＭＯ
ｓトランジスタ５７とｎＭＯｓトランジスタ６１がそれ
ぞれカスケード接続されて組とされる。この比較回路で
は例えば２ビット分のアドレス信号を比較するために、
一対のＭＯＳＩ−ランジスタからなる組は４組設けられ
る。なお、さらに多《のアドレス信号のビット数を比較
するように、６１．８組，・・・とそのＭＯＳ｝ランジ
スクの絹の数を増加させても良く、実際上は列アドレス
信号のビット数の倍数となる。ｎＭＯＳＩ−ランジスタ
５８〜６１のソースは共通接続され、ｎＭＯＳｌ・ラン
ジスタ６２を介して接地電圧ＧＮＤが供給される。この
ｎＭＯＳｌ”ランジスク６２のゲートにはｐＭＯＳトラ
ンジスタ５３と同様にプリチャージ用の信号ΦＰが与え
られる。また、ノード５１はインハーター５２の入力端
子とされ、インバーター５２の出力が比較回路の比較結
果を示す信号として、−ヒ記信号ΦＲＤのように欠陥デ
ータから冗長データへの切り換えに用いられる。

各ＭＯＳトランシスタのゲートに入力される信３５ 号について説明すると、ｎＭＯｓトランジスタ５４のゲ
ートには、欠陥アドレス信号の第１ビット目のアドレス
信号ＦＡＯが入力する。ｎＭＯｓトランジスタ５８のゲ
ートには、被比較アドレス信号の第１ビット目の相補ア
ドレス信号ＨＡＯが入力する。ｎＭＯｓ｝ランジスク５
５のゲートには、欠陥アドレス信号の第１ビット目の相
補アドレス信号ＦＡＯが入力ずる。ｎＭＯｓ　トランジ
スタ５９のゲートには、被比較アドレス信号の第１ビッ
ト目のアドレス信号ＨＡＯが入力ずる。ｎＭＯｓトラン
ジスタ５６のゲートには、欠陥アドレス信号の第２ビッ
ト目のアドレス信号ＦＡＩが入力する。ｎＭＯｓトラン
ジスタ６０のゲー｝・番こは、被比較アドレス信号の第
２ビッ１・目の相補アドレス信号ＩＡＩが入力する。さ
らにｎＭＯｓＩ−ランジスタ５７のゲートには、欠陥ア
ドレス信号の第２ビット目の相補アドレス信号ＦＡＩが
入力する。

ｎＭＯｓトランジスタ６１のゲー１−には、被比較アド
レス信号の第２ビット目のアドレス信号ＨＡ１が入力ず
る。

３６ 次にこの比較回路の動作について説明すると、上記欠陥
アドレス信号ＦＡＯ，ＦＡＯ，ＦＡＩ，ＦＡＩは、それ
ぞれ後述するような個々の構威を有するヒューズＲＯＭ
５から供給される。被比較る。

この比較回路の動作は、欠陥アドレス信号が例えば゜゛
Ｏｌ′”であるものとすると、欠陥アドレス信号の各ビ
・冫トのうち、ＦＡＯ，ＦＡＩが”　Ｈ　’“レベルと
なり、ＦＡＯ，．ＦＡ］が“Ｌ”レヘルとされる。被比
較アドレス信号ＨＡは、例えば列カウンクの動作によっ
て順に変化して行くが、上記欠陥アドレスのパターンの
時に、同しく被比較アドレス信号ＨＡも“０１”′とな
った時のことを考える。この場合には、被比較アドレス
信号の各ビットのうち、Ｉ−ＩＡＯ，ＨＡＩが゛′Ｈ”
′レヘルとなり、ＨＡＯ，Ｊ｛Ａｌが“’　Ｉ−　”レ
ヘルとなる。すると、それぞれカスケ−１・接続された
ＭＯＳトランジスタの組うらの−・力のＭＯＳトランジ
スタがオフとされ、信号ΦＰにより電源電圧Ｖｃｃにプ
リチャージされたノード５１の電位はそのままに保持さ
れ、ノード５ｌの電荷が放電することはない。

従って、この場合のみインバーター５２の出力レベルが
゜“Ｌ′”レベルとなる。この′゛Ｌ“′レベルが比較
結果で欠陥アドレス信号ＦＡと被比較アドレス信号ＨＡ
が一致したことを示す。

他の場合、例えば被比較アドレス信号が“００゛゜や“
′１０′”等とされる時では、各カスケード接続された
ＭＯＳトランジスタの組のうち必ず両方ともオンになる
組合せが存在し、ノード５１のレベルが下がる。よって
、上記インハーター５２の出力は”　ｆ｛　”レヘルと
なって、不一致であることが判る。

このような構成の比較回路ば、ヒコ，−ズにより溶断ず
る部分がなく、単にヒューズＲＯＭからの信号と被比較
アｌ”レス信号を比較する構戒を有している。従って、
多ボー１〜化を図った場合に、各ボート毎に比較回路を
設け、共通のヒューズＲＯＭからの欠陥ア１−レス信号
を共用できることになる。このため、重複した溶断作業
や回路規模の増大を防止できる。

また、第７図のように、欠陥アドレス信号及びその相補
アドレス信号が入力するＭＯＳトランジスタをカスケー
ト接続のノード５１側に並べることで、被比較アドレス
信号が進行しても、ノード５１に関して充放電する領域
が拡がらない。すなわち、欠陥アドレス信号とその相補
アドレス信号は、固定したデータであるために、被比較
アドレス信号のように変化しない。このため、そのデー
タで固定的に作動するＭＯＳＬランジスタをノー１・５
１側に配することで、ノード５１の電位変化に寄与する
領域を小さく抑えることができ、高速な読み出しや誤動
作の防止を図ることが可能となる。

比較回路の他の一例（第８図） 次に、第８図を参照して、欠陥アドレス信号ＦＡと読み
出しアドレス信号等の被比較アドレス信号１１Ａの比較
を行う比較回路の他の一例を説明す３９ この比較回路は、ノード６３に対して、ｎＭｏＳトラン
ジスタ７０とｎＭＯｓトランジスタ７４がカスケード接
続された組とされ、ｎＭＯｓトランジスタ７ｌとｎＭＯ
ｓトランジスタ７５がカスケード接続された組とされる
。ノード６３には、ｎＭＯｓトランジスタ７０．７１が
接続される。

また、ノード６３はｎＭＯＳＩ−ランジスタ６５を介し
て電源電圧Ｖｃｃに接続される。ｎＭＯＳトランジスタ
６５のゲートには、信号ΦＰが供給され、信号ΦＰが“
Ｈ゜”レベルとなった時にノード６３がプリチャージさ
れる。−ヒ記ｎＭＯｓトランジスタ７４．７５のソース
はｎＭＯｓトランジスタ６８を介して接地電圧ＧＮＤに
接続される。このｎＭＯＳトランジスタ６８のゲートに
も、信号ΦＰが供給される。

さらに、ノード７８に対して、ｐＭＯＳｌ−ランジスタ
７２とｐＭＯＳトランジスタ７６がカスケード接続され
た組とされ、ｐＭＯＳトランジスタ７３とｐＭＯＳトラ
ンジスタ７７がカスケード接４０ 続された組とされる。このノード７Ｂには、ＰＭＯＳト
ランジスタ７６．７７が接続される。このノード７８は
ｎＭＯＳトランジスタ６６を介して接地電圧ＧＮＤが供
給される。そのｎＭＯＳトランジスタ６６のゲーｌ・に
ば、信号ΦＰが供給され、その信号ΦＰが“′Ｈ゛レヘ
ルとされる時に、ｎＭＯＳＩ−ランジスタ６６を介して
ノード７８が接地電圧ＧＮＤにプリチャージされる。な
お、信号ΦＰは信号ΦＰを反転した信号である。ｐＭＯ
Ｓトランジスタ７２とｐＭＯＳトランジスタ７３のソー
スは共にｐＭＯＳトランジスタ６９のドレインに接続さ
れる。このｐＭＯＳＩ−ランジスタ６９のソースは電源
電圧Ｖｃｃに接続される。そして、ＰＭＯＳトランジス
タ６９のゲー１・には、信号ΦＰが供給される。

上記ノード６３は電位が検出されるノードであって、Ｎ
ＡＮＤ回路６４の一方の入力とされる。

また、ノード７８も電位が検出されるノードであって、
インハーター６７を介してＮＡＮＤ回路６４の他方の入
力とされる。そして、ＮＡＮＤ回路６４の出力が比較回
路の比較結果を示す信号とされる。

ｎＭＯｓトランジスタ７０のゲートには、欠陥アドレス
信号の第１ビット目のアドレス信号ＦＡＯが入力する。

ｎＭＯｓトランジスタ７４のゲートには、被比較アドレ
ス信号の第１ビット目の相補アドレス信号ＨＡＯが入力
ずる。ｎＭＯｓトランジスタ７１のゲートには、欠陥ア
ドレス信号の第２ビット目のアドレス信号ＦＡＩが入力
する。

ｎＭＯｓトランジスタ７５のゲートには、被比較アドレ
ス信号の第２ビット目の相補アドレス信号ＩＡＩが入力
する。また、ｐＭＯＳトランジスタ７２のゲートには、
欠陥アドレス信号の第１ビット目のアドレス信号ＦＡＯ
が入力する。ｐＭＯｓトランジスタ７６のゲートには、
被比較アドレス信号の第１ビット目の相補アドレス信号
ＨＡＯが入力する。ｐＭＯｓトランジスタ７３のゲート
には、欠陥アドレス信号の第２ヒッ１・目のアドレス信
号ＦＡＩが入力する。そして、ｐＭＯｓトランジスタ７
７のケートには、被比較アドレス信号の第２ヒント目の
相補アドレス信号ＨＡＩが入力する。

このような構或とされる比較回路は、第７図の比較回路
と同様に、欠陥アドレス信号ＦＡと被比較アドレス信号
Ｔ−Ｔ　Ａが完全に一致した場合に、いずれのカスケー
ト接続されるＭＯＳトランジスタの組においても、電流
路が遮断されるために、ノード６３，７８において充放
電が行われず、プリチャージした電位に保たれる。従っ
て、ＮＡＮＤ回路６４の２入力は、両方とも゛Ｈ゛レヘ
ルとされるために、その出力は゛Ｌ”レヘルとなり、第
７図の回路と同様に、アドレスが一致したことが検出さ
れる。また、欠陥アドレス信号ＦＡと被比較アドレス信
号ＨＡが一致しない場合には、ノー｝６３．７８の電位
変化が生ずるため、ＮＡＮＤ回路６４の出力は“゜Ｈ“
レヘルとされる。

ヒューズＲＯＭの一部（１）（第９図）第９図ばヒ１−
ズＲＯＭを構或ずる回路の一例である。本実施例のメモ
リ装置では、欠陥アドレ４ ３ ス信号を記憶するために溶断されるヒューズが比較回路
外に設けられる。

ヒューズＲＯＭの１ビット分の構戒を第９図に示す。電
源電圧ＶＣＣと接地電圧ＧＮＤの間に直列にヒューズ８
０とｎＭＯＳ｝ランジスク８１が配されている。ｎＭＯ
Ｓトランジスタ８１のソースば接地電圧ＧＮＤとされ、
ヒューズ８０の一端は電源電圧Ｖｃｃが供給される。こ
のヒューズ８０とｎＭＯＳトランジスタ８Ｉの接続点８
４から、インバーター８５を介して出力すなわち欠陥ア
ドレス信号の１ビント分の信号が取り出される。

さらに、その接続点８４は、インハーターを構或するｐ
ＭＯＳトランジスタ８３のゲートとｎＭＯＳトランジス
タ８２のゲートに接続される。ｐＭＯＳトランジスタ８
３のソースは電源電圧■ＣＣとされ、ｎＭＯＳ　トラン
ジスタ８２のソースは接地電圧ＧＮＤとされる。そして
、このインバーターの出力であるＭＯＳトランジスタ８
２．８３のドレインは、ｎＭＯＳ　トランジスタ８１の
ゲー１・に接続される。

４４ ここで、ｐＭＯｓトランジスタ８３のオン抵抗よりヒュ
ーズ８０の抵抗が小さくされる。その一例としては、ｐ
Ｍ’ＯＳＩ−ランジスタ８３のオン抵抗が数十ｋオーム
とされ、ヒューズ８０のオン抵抗が数百オームとされる
。

次に、この回路の動作について説明する。まず、ヒュー
ズ８０が溶断されていない場合では、電源投入時にヒュ
ーズ８０例の接続点８４が“Ｈ”レヘルになる。この゛
Ｈ　”レヘルに速度はインハーター側よりも速いため、
ｐＭＯｓｌランジスタ８３はオフ，ｎＭＯｓトランジス
タ８２はオンの各傾向が進み、ｎＭＯｓｈランジスク８
１はオフとされて、ラッチがかかった状態になる。最終
的には、ｎＭＯｓトランジスタ８１とｐＭＯＳトランジ
スタ８３がオフになり、貫通電流が抑えられてスタンハ
イ電流は零に近いものとなる。また、ｎＭＯＳＩ−ラン
ジスタ８１がオフとされて、接続点８４の電位は“Ｉｌ
’“レヘルとなり、インハークー８５の出力は”ｌ、”
レベルにされる。

次に、ヒ７−ス８０か溶断さオした場合では、電源投入
時に接続点８４の電位は“Ｉ，゛レベルのままとされ、
インハーター側のｐＭＯｓトランジスタ８２とｎＭＯｓ
トランジスタ８１のドレイン電位が゛Ｈ゛レベルとなる
。その結果、ｎＭＯＳＩ−ランジスク８１がオンとなっ
て、接続点８４の電位は接地電圧ＧＮＤにラッチされ、
ｎＭＯＳトランジスタ８２もオフにされる。このように
ｎＭ○Ｓトランジスタ８２がオフされる結果、スタンバ
イ電流は零になる。

上述のヒューズＲＯＭの回路では、ヒューズ８０の溶断
の有無に拘わらず、各ＭＯＳトランジスタ８］，８２．
８３のラソヂによって電源電圧ＶＣＣと接地電圧ＧＮＤ
の間の電流経路が遮断される。

このため、スタンバイ電流を低減させることができる。

ヒューズＲＯＭの一部（２）（第ＩＯ図）第１０図はヒ
ューズＲＯＭを構或する回路の他の一例であり、第９図
の回路の変形例でちる。

第１０図に示すように、この回路は、電（ＦＸ電圧Ｖｃ
ｃと接地電圧ＧＮＤＯ間に直列にヒューズ８６とｎＭＯ
ｓトランジスタ８７が配されている。ｎＭＯＳトランジ
スタ８７のソースは接地電圧ＯＮＤとされ、ヒューズ８
６の一端は電源電圧Ｖｃｃが供給される。このヒューズ
８６とｎＭＯｓトランジスタ８７の接続点９１から、イ
ンハータ−９２を介して出力すなわち欠陥アドレス信号
の１ビット分の信号が取り出される。

さらに、その接続点９１は、インハーターを構或するｐ
ＭＯＳトランジスタ８９のゲートとｎＭＯＳ｝ランシス
ク８８のゲートに接続される。ＰＭＯＳトランジスタ８
９のソースはさらに負荷抵抗としてｍ能するｐＭＯＳト
ランジスタ９０のドレインに接続され、このｐＭＯＳト
ランジスタ９０のソースに電源電圧Ｖｃｃが与えられる
。このＰＭＯＳトランジスタ９０のゲートには接地電圧
ＧＮＤが与えられる。ｎＭＯＳトランジスタ８８のソー
スは接地電圧ＧＮＤとされる。そして、このインハータ
ーの出力であるＭＯＳトランジスタ８９，８８の１レイ
ン＆；ｊ，ｎＭＯＳｈランジスタ８４７４７ ７のゲートに接続される。

このような回路構或では、第９図の回路と比較して、ｐ
ＭＯＳトランジスタ９０がｐＭＯＳトランジスタ８９の
ソース側に付加されていることが判る。このようにゲー
トを接地電圧ＧＮＤとしたｐＭＯＳ＋一ランジスタ９０
を加えることで、ヒエーズが溶断されていない場合に電
源投入を行った時では、確実に接続点９１を゛Ｉ「”レ
ベルにもって行くことができる。すなわち、電源投入時
では、電源電圧ＶｃｃがｐＭＯＳトランジスタの闇値電
圧Ｖｔｈを越えるまでは、ｐＭＯＳ｝ランジスク９０の
ソースの電圧は０■のままに抑えられ、接続点９１例の
確実に速く電位が上昇する。

また、第９図の回路と同様に、ヒューズ８６の溶断の有
無に拘わらず、ラッヂによって、スタンハイ電流を十分
に小さくすることができる。

ヒューズＲＯＭの一部（３）（第１１図）第１１図はヒ
ューズＲＯＭを構或する回路のさらに他の一例であり、
第９図の回路にキャパシタ４８ ９３が付加された構或となっている。なお、図中、第９
図の構或と同し構成については、同し引用符号を用いて
、その説明を省略する。

このキャパシタ９３は、接続点８４と接地電圧線の間に
設けられている。このようにキャパシタ９３を設ムシる
ことで、ヒューズ８０を溶断した時に、接地電圧ＧＮＤ
との容量結合により接続点８４の電位を確実に“″Ｌ”
レヘルにできることになる。

なお、スタンハイ電流は第９図の回路と同様に、低減で
きることば勿論である。

ヒューズＲＯＭの一部（４）（第１２図）第１２図はヒ
ュースＲＯＭを構或する回路のさらに他の一例であり、
第９図の回路にキャパシタ９４が付加された構或となっ
ている。なお、図中、第９図の措或と同し構戒について
は、同し引用符号を用いて、その説明を省略する。

コノキャパシタ９３は、インハータ−　側のＴ）ＭＯＳ
＋−ランシスタ８３とｎＭＯＳトランジスタ８２の接続
点と電源電圧線の間に設けられている。

このようにキャパシタ９４を設けることで、インバータ
ーの出力レヘルは、電源電圧Ｖｃｃ側に引き上げられる
ことになり、接続点８４の電位を確実に゛Ｌ′゛レベル
に導くことができる。

なお、スタンハイ電流は第９図の回路と同様に、低減で
きることは勿論である。

多ポートのメモリ装置の構或（第１３図．第１４図） 上述のように、本実施例のメモリ装置では、欠陥アドレ
ス信号と書き込みアドレスや読メ出しアドレス等の被比
較アドレス信号を比較する比較回路と、欠陥アドレス信
号を記憶するヒューズＲＯＭを別個にされる。そして、
メモリ装置が複数のシリアルメモリを有する構或の場合
には、そのヒューズＲＯＭを共通化するようにすること
ができる。

まず、第１３図は３ボー１・すなわちシリアルメモリが
３つ非同期して制御される場合の比較回路等の構或を示
している。

この構或では、３つのシリアルメモリが独立して制御さ
れるため、３つの列カウンク回路２０１，２０２　　２
０３が独立して設のられ、それぞれ所要のメモリセルア
レイの列選択を行うためのアドレス信号を出力する。そ
して、各シリアルメモリに対応して、３つの比較回路２
０４，２０５，２０６が設けられ、列カウンタ回路２０
１，２０２，２０３からの各被比較アドレス信号が対応
してそれぞれ供給される。一方、上述のようなヒューズ
を有して、その溶断パターンにより記憶された欠陥アド
レス信号を出力するヒューズＲＯＭ２　０　７は、シリ
アルメモリの数には対応せずに、単にメモリセルアレイ
の数に応して１つだｚノ設けられる。

すなわち、欠陥アドレス信号はメモリセルアレイに対応
して決定されるため、このヒューズＲＯＭ２０７から電
気信号の形で各比較回路２０４，２０５，２０６に対し
て出力することで、単一のヒューズＲＯＭで十分に独立
した３つのシリアルメモリにおりる欠陥データと冗長デ
ータの切り換え５１ を行うことができる。

第１４図はブロック分割されたメモリ装置の全体的な構
或図である。この例では、メモリセルアレイが４分割さ
れ、各メモリセルアレイ２］０２１１　　２１２　　２
］．３に対して、それぞれ１つのヒューズＲＯＭ２１４
　　２］５　　２］６．２１７が対応ずる。各ブロック
分割されたメモリセルアレイ２１０　　２］１，２１２
，２１３に対して、それぞれ３つのシリアルメモリが設
ｔＪられており、メモリセルアレイ２１０に対してシリ
アルメモリ２２０Ａ，２２０Ｂ，２２０Ｃが設けられ、
メモリセルアレイ２１１に対してシリアルメモリ２２Ｉ
Ａ，２２１Ｂ，２２ＩＣが設けられ、メモリセルアレイ
２】２に対してシリアルメモリ２２２Ａ，２２２Ｂ，２
２２Ｃが設けられ、さらに、メモリセルアレイ２１３に
対してシリアルメモリ２２３Ａ　　２２３Ｂ，２２３Ｃ
が設けられている。これら各シリアルメモリ２２ＯＡ．
２２０Ｂ，２２０Ｃ〜２２３Ａ，２２３Ｂ，２２３Ｃは
、それぞれ独自の比較回路２３ＯＡ，２３０１３．２３
０Ｃ〜５２ ２３３Ａ　　２３３Ｂ，２３３Ｃを有しており、各比較
回路２３ＯＡ，２３０Ｂ，２３０Ｃ〜２３３Ａ　　２３
３８　　２３３Ｃからの例えば信号ΦＲＤによって欠陥
データと冗長データの切り換えが行われる。

そして、３つの列カウンタ回路のうち、列カウンタ回路
２１８Ａからは、それぞれシリアルメモＵ２２ＯＡ，２
２］Ａ，２２２Ａ，２２３Ａにアドレス信号が送られ、
列カウンタ回路２１８Ｂからは、それぞれシリアルメモ
リ２２０Ｂ，２２１Ｂ　　２２２Ｂ，２２３Ｂにアドレ
ス信号が送られ、列カウンタ回路２１８Ｃからは、それ
ぞれシリアルメモリ２２０Ｃ，２２１Ｃ，２２２Ｃ，２
２３Ｃにアト゛レス信号が送られている。

このようなメモリ装置において、各比較回路２３０Ａ　
　２３０Ｂ，２３０Ｃ〜２３３Ａ，２３３Ｂ　　２３３
Ｃに入力ずる欠陥アドレス信号と被比較ア１・レス信号
の経路について着目すると、比較同１洛２３（ＩＡ，２
３］Ａ，２３２Ａ，２３３Ａには列カウンタ回路２１８
Ａから被比較アドレス信号が供給され、比較回路２３０
Ｂ，２３］．Ｂ，２３２Ｂ，２３’３Ｂには列カウンク
回路２１８Ｂから被比較アドレス信号が供給され、比較
回路２３０Ｃ，２３１Ｃ，２３２Ｃ，２３３Ｃには列カ
ウンタ回路２１８Ｃから被比較アドレス信号が供給され
ている。しかし、比較回路２３０Ａ，２３０Ｂ，２３０
ＣにはヒューズＲＯＭ２　］　４から欠陥アドレス信号
が供給され、比較回路２３］Ａ，２３１Ｂ　　２３１Ｃ
にはヒューズＲＯＭ２１．５から欠陥アドレス信号が供
給され、比較回路２３２Ａ２３２Ｂ　　２３２Ｃにはヒ
ューズＲＯＭ２１．６から欠陥アドレス信号が供給され
、比較回路２３３Ａ　　２３３Ｂ，２３３Ｃにはヒュー
ズＲＯＭ２　１７から欠陥アドレス信号が供給されてい
る。

このように各メモリセルアレイ２１０〜２１３が独立し
た３つのシリアルメモリ２２ＯＡ，２２０Ｂ，２２０Ｃ
〜２２３Ａ，２２３Ｂ，２２３Ｃを有する場合であって
も、ヒューズＲＯＭは単にメモリセルアレイに対応した
数だけ設ければ良い。

従って、上述のような多ボーＩ・構威とされる場合であ
っても、重複したヒューズの溶１＃ｒ作業等は不要であ
り、シリアルメモリを有したメモリ装置において確実な
欠陥データと冗長データの切り換えを行うことができる
。

（発明の効果］ 本発明のメモリ装置は、−１二述のように、直列接続さ
れるマリンプフロップ回路の最終段の入力部或いはその
出力側で欠陥データと冗長データの切り換えが行われる
ために、回路規模を増大させることなく、欠陥データの
置換を行うことができ、特に複数ラインの置換を行う場
合に有利である。

また、本発明のメモリ装置では、比較回路とヒュースＲ
ＯＭが分離される構戒から、複数のシリアルメモリを有
するものに用いても、その重複したヒューズの溶断作業
を防くことができる。

また、本発明のメモリ装置にかかる比較回路では、ヒュ
ーズＲＯＭから欠陥アドレス信号と被比較アドレス信号
の確実な一致を検出することができ、高速化も呵能であ
る。

５５ また、本発明のメモリ装置にかかるヒューズＲＯＭでは
、スタンハイ電流の低減が可能となる。

【図面の簡単な説明】

第１図は本発明のメモリ装置の一例のブロック図、第２
図はその要部の回路図、第３図は上記一例に用いられる
３入力セレクタの一例の回路図、第４図はその３入力セ
レクタの一例の切り換えテーブルを示す図、第５図は上
記一例にかかる並列直列変換回路の通常の読み出し動作
を説明ずるためのタイξングチャー１・、第６図は上記
一例にかかる並列一直列変換回路の冗長切り換え時の読
み出し動作を説明するためのタイ兆ングチャートである
。また、第７図は本発明のメモリ装置の一例に用いられ
る比較回路の一例を示す回路図、第８図は本発明のメモ
リ装置の一例に用いられる比較回路の他の一例を示す回
路図、第９図は本発明のメモリ装置の一例に用いられる
ヒューズＲＯＭの一部の一例を示す回路図、第１０図は
そのヒュズＦ？Ｏ　Ｍの一部の他のー・例を示す回路図
、第１５６ ■図は第９図の一例の変形例を示す回路図、第１２図は
第９図の一例の他の変形例を示す回路図、第１３図は本
発明のメモリ装置の一例に用いられる比較回路等の３ポ
ートの場合の接続関係を示す図、第ｌ４図は本発明のメ
モリ装置の−例を３ボートを有する構成とした時のブロ
ック図、第１５図は一般的な従来のシリアルメモリを有
したメモリ装置のブロンク図、第１６図は従来の比較回
路の回路図である。 １・・・メモリセルアレイ ２・・・シリアルメモリ ３・・・並列一直列変換回路 ４・・・比較回路 ５・・・ヒューズＲＯＭ ６・・・メモリセル ７・・・ロウ冗長部 ８・・・カラム冗長部 １３・・・リードハス １４・・・冗長用ハンファ １５・・・冗長用セレクタ １６・・・出力ハッファ ２０〜２２・・・セレクタ ５４〜６２　　６６．６８ ５　　８１　　８２．８７ スタ ５３　　６５，６９．７２，７３．７６３　　８９　　
９０・・・ｐＭＯＳＩ−ランジスタＦＦＩ〜ＦＦ４・・
・フリップフロップ回路ＲＢ，〜ＲＢ．・・・リードハ
スの各ライン７０　　　７１，７４．７ ８Ｂ・・・ｎＭＯｓｈランジ ７７

Claims (5)

【特許請求の範囲】
1. （１）メモリセルアレイから並列に出力されたデータを
   、直列接続された複数個のフリップフロップ回路を用い
   て並列−直列変換を行い、直列にデータを出力し得るメ
   モリ装置において、 欠陥データから冗長データへの切り換えを最終段の上記
   フリップフロップ回路の入力部又はその出力側で行うこ
   とを特徴とするメモリ装置。
2. （２）欠陥アドレス信号と読み出しアドレス信号を比較
   する比較回路を有し、その比較回路からの信号により欠
   陥データから冗長データへの切り換えが制御されること
   を特徴とする請求項（１）記載のメモリ装置。
3. （３）第１の電位と第２の電位の間にカスケード接続さ
   れた一対のＭＯＳトランジスタからなる組がアドレス信
   号のビット数の倍数組並列に設けられ、上記各組の一対
   のＭＯＳトランジスタの一方のゲートに欠陥アドレス信
   号及び／又はその相補アドレス信号の各ビットが択一的
   に入力され、上記各組の一対のＭＯＳトランジスタの他
   方のゲートには被比較アドレス信号及び／又はその相補
   アドレス信号の各ビットが対応して入力される比較回路
   を有することを特徴とするメモリ装置。
4. （４）請求項（３）記載の比較回路は、欠陥アドレス信
   号及び／又はその相補アドレス信号がゲートに入力する
   ＭＯＳトランジスタが各組の第１の電位側に設けられ、
   その第１の電位側のノードの電位を検出することでアド
   レスの比較が行われ、且つその検出後にプリチャージさ
   れる比較回路であることを特徴とするメモリ装置。
5. （５）比較回路に欠陥アドレス信号を与えるためのヒュ
   ーズＲＯＭを有し、そのヒューズＲＯＭは、第１の電位
   と第２の電位間で直列接続された溶断可能なヒューズと
   ＭＯＳトランジスタを有し、そのヒューズと該ＭＯＳト
   ランジスタの間の接続点の電位を反転した電位が該ＭＯ
   Ｓトランジスタのゲートに与えられる回路からなること
   を特徴とするメモリ装置。