JPH06150687A - 欠陥を迂回する方法及びその回路 - Google Patents

欠陥を迂回する方法及びその回路

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JPH06150687A
JPH06150687A JP3294881A JP29488191A JPH06150687A JP H06150687 A JPH06150687 A JP H06150687A JP 3294881 A JP3294881 A JP 3294881A JP 29488191 A JP29488191 A JP 29488191A JP H06150687 A JPH06150687 A JP H06150687A
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data
switch
switches
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JP3294881A
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John A Reed
ジョン・エイ・リード
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Sun Microsystems Inc
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    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching

Abstract

(57)【要約】 【目的】 メモリ記憶装置で欠陥が検出されたときに並
列メモリデータ構造のアレイをスイッチングする装置及
び方法を開示する。 【構成】 本発明は並列メモリデータ構造における開放
欠陥又は短絡欠陥を修正するために余分の並列アレイを
２つしか使用せず、元来のアレイと比べほぼ一定のアレ
イ長さによってそれを済ます。冗長アレイ並びに元来の
アレイはトグルスイッチに接続する。１つ又は２つ以上
のデータ経路に開放又は短絡が現れると、その開放又は
短絡に結合しているトグルスイッチは「フリップ」し
て、隣接するデータ経路にカスケード方式で接続する。
トグルスイッチは、ＣＭＯＳアレイの中にＮＭＯＳトラ
ンジスタと、ＰＭＯＳトランジスタとを有する操向論理
スイッチとして実現される。操向論理スイッチは、欠陥
領域を論理的に復号するか、又は状態が欠陥に到達した
ときに停止するシフタを実際に実現するかのいずれかの
方法により実現できるポインタレジスタによって制御さ
れる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、集積回路チップにおけ
る欠陥の影響を最小限に抑える方法及び装置に関し、特
に、本発明は高度並列メモリ構造で冗長を実現する。
【０００２】
【従来の技術】高速中央処理装置の場合、メモリ記憶装
置との間でデータを転送し合うために３２ビットバス又
は６４ビットバスなどの並列データ経路を用いることは
きわめて一般的になっている。同様に、多くのメモリ記
憶装置は、超大規模集積（ＶＬＳＩ）回路に行と列から
成る矩形状のアレイとして編成された複数の半導体メモ
リを含む。１つの行と１つの列との交差は「セル」と呼
ばれる記憶素子を形成する。各セルは２進ビットの１つ
のデータを記憶することができる。セルの行又は列にデ
ータを書込むか又はそこからデータを読み取るために、
セルの各行又は各列にアドレスを割り当てる。アドレス
へのアクセスは、書込み動作又は読取り動作のために１
つの行又は列を選択するアドレス復号器への入力として
提示される２進符号化アドレスにより行われる。半導体
メモリが一層高密度になるに従って、所望の経路のいず
れかを通るデータの流れを妨げる又は悪化させるおそれ
のある欠陥がセルのアレイに現れる確率は高くなる。
【０００３】半導体メモリの欠陥は集積回路の製造中、
包装中、そして現場での動作中に起こる。欠陥といわれ
るものの中には、ウェハの欠陥，酸化物の欠陥，メタラ
イズの欠陥，相互接続部の欠陥，汚染による欠陥，意図
しない接続又は接続の欠落，接点の欠落又は余分の接点
の存在などがある。本発明の説明を無用に混乱させるの
を避けるため、１ビット分のデータに対応するデータ経
路に影響を及ぼす欠陥を「開放」欠陥といい、２ビット
以上のデータの経路に影響を及ぼす欠陥を「短絡」欠陥
という。
【０００４】オンチップ冗長は、欠陥による影響を受け
るデータ経路の本来のアドレスを維持しつつ、欠陥のあ
るデータ経路を迂回するための集積回路上の冗長素子の
構成である。冗長は、メモリ記憶装置などのＶＬＳＩ回
路に存在する欠陥を克服する目的でも使用される。さら
に、冗長は感度の高い適用用途（たとえば、スペースシ
ャトルのバックアップコンピュータ）においてコンピュ
ータの信頼性を向上させるため、又はシステムのダウン
時間を短縮するためにも採用される。その結果、オンチ
ップ冗長は歩留まりを向上させるばかりではなく、集積
回路の信頼性をも改善する。
【０００５】従来、オンチップ冗長はデータ経路の各列
又は各行に配置されるラッチ又はレーザーザッピング可
能な（ｌａｓｅｒ ｚａｐｐａｂｌｅ）ヒューズによっ
て実現されていた。ラッチは揮発性であり、欠陥により
影響を受けるセルを識別する情報を半導体メモリの外部
にある記憶装置、たとえば、ディスクに記憶することを
必要とするので、パワーオンの時点で、欠陥の有無につ
いてシステム全体を試験する必要はない。
【０００６】レーザーザッピング可能なヒューズは、物
理的には、ＣＭＯＳ回路で２つの方法のいずれか一方に
よって実現される。ヒューズが「ノーマリクローズ」し
ているならば、選択的レーザーザッピングにより開成で
きるポリシリコンヒューズによりヒューズを形成するの
が普通である。ヒューズが「ノーマリオープン」してい
るのであれば、「ノーマリクローズ」レーザーザッピン
グ可能ヒューズによりゲート電圧が制御されるＮＭＯＳ
トランジスタ又はＰＭＯＳトランジスタによってヒュー
ズを形成するのが普通である。
【０００７】データ経路の列又は行ごとにラッチ又はレ
ーザーザッピング可能なヒューズを使用すると、技術的
な制約が加わる。詳細にいえば、ヒューズが「ザッピン
グ」されるときの周囲の回路の損傷を避けるために、各
ヒューズと他のヒューズ又は他の無関係の回路との間に
相当に広いスペースを設けておかなければならない。ヒ
ューズのために領域を追加しなければならないという状
況は、一般に、メモリアレイで本来要求されるスペース
を狭くしなければならないという条件とは矛盾する。３
２ビット又は６４ビットデータ経路が一般に広く利用さ
れているが、そのような幅の広い語の計算に適用可能で
あることから、いくつかの付加的な問題が起こる。単一
の冗長アレイセットでは、２つの隣接するセットに属す
るアレイの間の短絡欠陥を補償できない。従って、その
ような欠陥を修正するためには少なくとも２つのセット
が必要であろう。さらに、線路の長さが余分に必要であ
り且つより大きな寄生キャパシタンスが形成されるため
に、冗長経路に沿ったデータ伝送の速度はダウンするお
それがある。場合によっては、幅広語計算装置で、入力
データ経路と出力データ経路の長さは３倍になってしま
うこともある。データ経路から生じる可変遅延は、メモ
リアレイ全体の性能を必然的に長さが増した経路の性能
以下にしてしまうため、高性能メモリ記憶装置において
はきわめて望ましくない。その上に、レーザーザッピン
グ可能なヒューズは不可逆性である。すなわち、ヒュー
ズは、一度飛ぶと、変更できない。最後に、欠陥が存在
しているセットを選択的に遮断することができるよう
に、ヒューズを各セットと一体に設置しなければならな
い。（「Ａ ５０ｎｓ １６Ｍｂ ＤＲＡＭ ｗｉｔｈ
１０ｎｓ Ｄａｔａ Ｒａｔｅ」，Ｄｉｇｅｓｔ ｏｆ
ＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ＩＥＥＥ Ｉｎｔ
ｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉ
ｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，１９９０年２
月，２３２〜２３３ページを参照。）
【０００８】
【発明が解決しようとする課題】従って、本発明の目的
は、並列データ構造のアレイ中の開放欠陥及びアレイ間
の短絡欠陥を回避するオンチップ冗長を実現することで
ある。本発明の別の目的は、全ての冗長アレイの長さが
当初のアレイの長さとほぼ等しくなるようにオンチップ
冗長を実現することである。本発明の別の目的は、ヒュ
ーズの数を減少させるために高度並列データ構造におい
てオンチップ冗長を実現することである。本発明の別の
目的は、高度並列メモリデータ構造においてプログラム
可能冗長を実現することである。
【０００９】
【課題を解決するための手段】データ経路又はメモリ記
憶装置で欠陥が検出されたときにメモリデータ構造の並
列データ経路のアレイをスイッチングする装置及び方法
を開示する。従来は、レーザーザッピング可能なヒュー
ズに接続する複製アレイを使用して冗長を実現してい
た。レーザーザッピング可能なヒューズを使用すると、
技術的に限定する制約が課される。詳細にいえば、ヒュ
ーズを「ザッピング」するときの周囲回路の損傷を回避
するために、各ヒューズと他のヒューズ又は他の無関係
な回路との間に相当に広いスペースを設けておかなけれ
ばならない。本発明は並列メモリデータ構造における開
放欠陥又は短絡欠陥を修正するために余分の並列アレイ
を２つしか使用せず、元来のアレイと比べほぼ一定のア
レイ長さによってそれを済ます。冗長アレイ並びに元来
のアレイはトグルスイッチに接続する。１つ又は２つ以
上のデータ経路に開放又は短絡が現れると、その開放又
は短絡により影響を受けるデータ経路に結合するトグル
スイッチは「フリップ」して、隣接するデータ経路をカ
スケード方式で接続する。トグルスイッチはＣＭＯＳア
レイの中でＮＭＯＳトランジスタ又はＰＭＯＳトランジ
スタによって実現される。従って、本発明では、データ
経路の列又は行ごとにラッチ又はレーザーザッピング可
能なヒューズを設ける必要はない。トグルスイッチは、
欠陥領域を論理的に復号するか、又は状態が欠陥に到達
したときに停止するシフタを実際に実現するのかいずれ
かの方法により実現できるポインタレジスタによって制
御される。
【００１０】本発明の方法及び装置の目的，特徴及び利
点は、以下の本発明の詳細な説明から明白になるであろ
う。
【００１１】
【実施例】高度並列データ経路又はデータ構造において
冗長を実現する装置及び方法を開示する。好ましい実施
例では、高度並列メモリデータ構造において冗長を実現
する装置及び方法を開示する。以下の説明中、説明の便
宜上、本発明をさらに十分に理解するために、特定の装
置、信号及びデータ構造を開示するが、そのような特定
の詳細な事項がなくとも本発明を実施しうることは当業
者には明かであろう。また、場合によっては、本発明を
無用にわかりにくくするのを避けるために、周知の回
路、装置及びデータ構造を示さないこともある。
【００１２】図１は、並列メモリ構造１０に接続してい
る１対の４ビット幅データ経路１２及び２１を示す。こ
の場合に４ビットのデータ経路を使用するのは単なる例
示のためである。並列メモリ構造１０との間でデータを
転送し合うために別の幅の語データ経路を使用しても良
いことを理解すべきである。並列メモリ構造１０は、
Ａ，Ｂ，Ｃ及びＤから成る単純な「４列」アレイセット
を示す。この単純な構成は、本発明の原理と動作を示す
ために採用されたものである。さらに、大型のメモリア
レイにも本発明を等しく適用できることは当業者には理
解されるはずである。さらに、並列メモリ構造における
列アレイの利用を同様にあらゆる半導体メモリの行アレ
イに適用できる。
【００１３】並列メモリ構造１０はスイッチ１４，１
６，１８及び２０をそれぞれ介して入力データ経路１２
に接続している。並列メモリ構造１０はスイッチ２２，
２４，２６及び２８をそれぞれ介して出力データ経路２
１にさらに接続している。図示する通り、入力データ経
路１２の信号線３０はスイッチ１４と、スイッチ２２と
をそれぞれ介して出力データ経路２１の信号線３８に接
続している。入力データ経路１２の信号線３２はスイッ
チ１６と、スイッチ２４とを介して出力データ経路２１
の信号線４０に接続するように示されている。同様に、
入力データ経路１２の信号線３４はスイッチ１８及び２
６を介して出力データ経路２１の信号線４２に接続する
ように示されている。最後に、入力データ経路１２の信
号線３６はスイッチ２０及び２８を介して出力データ経
路２１の信号線４４に接続している。以上の接続によっ
て、入力データ経路１２により並列メモリ構造１０にデ
ータを書込むと共に、出力データ経路２１により並列メ
モリ構造１０からデータを読取ることが可能になる。
【００１４】図２は、スイッチ５０，５２，５４及び５
６をそれぞれ介して入力データ経路４８に接続する並列
メモリ構造４６の部分図を示す。尚、並列メモリ構造４
６と、データ経路４８と、スイッチ５０，５２，５４及
び５６は図１の上方の部分と同等である。開放欠陥６４
は並列メモリ構造４６のアレイ５８に遮断を生じさせて
いることがわかる。開放欠陥とは、半導体メモリの１つ
のアレイに影響を及ぼす欠陥である。図示するように、
短絡欠陥６６はアレイ６０と、アレイ６２の破断を生じ
させている。短絡欠陥とは、半導体メモリの２つの以上
のアレイに影響を及ぼす欠陥である。入力データ経路４
８からアレイ５８にデータをチャネリングしようとする
と、いずれも、開放欠陥によって装置が故障する結果と
なる。同様に、データ経路４８からアレイ６０又はアレ
イ６２のいずれかへデータを転送する試みは、短絡欠陥
６６によって誤りに終わる。
【００１５】図３は、高度並列メモリ構造で実現された
従来の冗長方法を示す。図示するように、並列メモリ構
造６８はスイッチ７２，７４，７６及び７８を介して入
力データ経路７０に接続している。並列メモリ構造６８
は同様にスイッチ８２，８４，８６及び８８を介して出
力データ経路８０に接続している。信号線９０は開放欠
陥９１を伴うものとして図示されており、また、並列メ
モリアレイの信号線９２及び９４は図中符号９５で示す
ように短絡欠陥を伴うものとして図示されている。尚、
図３の並列メモリ構造と、入力データ経路及び出力デー
タ経路は図２の概念ブロック線図と同一である。従来の
技術では、冗長並列アレイセット９６が並列メモリ構造
６８と共に備えられている。冗長アレイセットは予備ア
レイ１０６，１０８，１１０及び１１２から構成されて
いる。冗長アレイセットはスイッチ９８と、スイッチ１
００とを介して入力データ経路７０に接続している。同
様に、冗長アレイセット９６はスイッチ１０２及び１０
４を介して出力データ経路８０に接続している。並列メ
モリ構造６８が欠陥を含まない場合、全てのデータは入
力データ経路７０から並列メモリ構造６８と、出力デー
タ経路８０とを通過し、冗長アレイセット９６はアイド
ル状態である。当該技術では知られている試験方法によ
って開放欠陥９１と短絡欠陥９５が見出されたときに
は、スイッチ７２及び８２を遮断し、データを冗長アレ
イセット９６へ転向することにより９１の箇所の開放欠
陥を修理するが、その際、短絡部分の上方と下方の点線
のスイッチにより示すように、対応するスイッチ９８，
１００，１０２及び１０４はデータを再び出力データ経
路８０へ正しく送り出す。並列メモリ構造６８の信号線
９２及び９４に影響を及ぼす短絡欠陥９５を迂回するた
めに、再び冗長アレイセット９６を使用して、そこで発
見された短絡欠陥を迂回する。すなわち、データはスイ
ッチ９８及び１００を介して冗長アレイに入力し、同様
にスイッチ１０２及び１０４を介して出力データ経路８
０を通り出力する。
【００１６】図３のスイッチ７２，７４，７６，７８，
８２，８４，８６，８８，９８及び１０２は、その性質
に応じて、次の２つの方法のいずれかによりＣＭＯＳ回
路として物理的に実現される。すなわち、（１）スイッ
チがノーマリクローズしているならば、選択的レーザー
ザッピングにより「開成」させることができるポリシリ
コンヒューズによってスイッチを形成するのが普通であ
り、（２）スイッチがノーマリオープンしているなら
ば、ノーマリクローズのレーザーザッピング可能ヒュー
ズによりゲート電圧が制御されるＮＭＯＳトランジスタ
又はＰＭＯＳトランジスタによってスイッチを形成する
のが普通である。レーザーザッピング可能ヒューズは高
度並列メモリ構造の設計と実現に技術的な制約を課す。
詳細にいえば、ヒューズがザッピングされるときの周囲
の回路の損傷をさけるために、それぞれのヒューズと他
のヒューズ又は他の関係のない回路との間に相当に広い
スペースを設けておかなければならない。図３の並列メ
モリ構造の場合、各列に１つのヒューズを含めることに
より冗長を追加することは可能であろうが、ヒューズに
ついて必要とされる付加的領域は、一般に、メモリ列に
本来要求される狭いスペース条件とは相容れないと考え
られる。
【００１７】図３に示す冗長アレイセットは、図示した
４列アレイのように相対的に狭いデータ経路を有する高
度並列メモリアレイを修理するのには妥当な方法であ
る。冗長アレイセットを使用すると、どのセットにどの
ような組み合わせの欠陥があっても、単純な置き換えに
よってそれを受け入れることができる。ところが、広く
使用されるようになってきている３２ビットや６４ビッ
トのアレイなどの大きな幅の広い語のアレイでは、いく
つかの問題が生じる。２つの隣接するセットに属する線
の短絡の場合、１つの冗長アレイセットでそれを補償す
るのは不可能である。従って、２つのセットによりその
ような欠陥を修正しなければならないであろう。線路が
４本のセットについては、８本の冗長線路が必要になる
と考えられる。さらに、線路が余分に長くなると共に、
さらに大きな寄生キャパシタンスの影響により冗長経路
に沿ったデータ伝送はスピードダウンするおそれがあ
る。冗長セットの典型的な経路長は幅広語装置の場合の
３倍になるであろう。高性能メモリ素子では、アレイ全
体の性能を必然的に長さが拡張された経路の性能以下に
落としてしまうデータ経路の可変遅延はきわめて望まし
くない。最後に、欠陥が存在しているセットを選択的に
遮断することができるように、セットごとにヒューズを
一体に設けなければならない。
【００１８】図４は、本発明の好ましい実施例を示す概
念ブロック線図である。並列メモリ構造１１４が２つの
余分のアレイ１３６及び１４２と共に示されている。メ
モリ構造１１４の個々のメモリアレイは１本の線路とし
て示されているが、当該技術では良く知られているよう
に、１つのメモリアレイを２本以上の線路から構成して
も良い。１本ずつの線路は、本発明の理解を簡単にする
ために採用したにすぎない。並列メモリ構造１１４はス
イッチ１１８，１２０，１２２及び１２４をそれぞれ介
して入力データ経路１１６に接続している。並列メモリ
構造１１４はトグルスイッチ１２８，１３０，１３２，
及び１３４をそれぞれ介して出力データ経路１２６にも
接続している。並列メモリ構造１１４の各アレイは、余
分のアレイ１３６及び１４２を含めて、両端で複数対の
冗長スイッチ１２５から１２５nとさらに接続してい
る。
【００１９】再び図４を参照すると、開放欠陥１３８は
アレイ１４０に存在するものとして示されている。本発
明の好ましい実施例は、アレイ１４０から始めて、点線
のスイッチにより示すように欠陥の右側にある全てのス
イッチを冗長スイッチ１２５〜１２５n 及び１３５〜１
３５n でフリップすることにより、開放欠陥１３８を修
理する。尚、冗長スイッチは２つのアレイを「飛越す」
ようにセットされる。これは図４の場合のように１列の
欠陥を修正するときには不要であるが、図５に示すよう
に、２つの隣接する列に影響を及ぼす欠陥を修正するた
めには必要である。
【００２０】図５は、本発明の好ましい実施例の概念ブ
ロック線図である。並列メモリ構造１４４が２つの予備
アレイ１６６及び１７２と共に示されている。並列メモ
リ構造１４４はトグルスイッチ１４８，１５０，１５２
及び１５４をそれぞれ介して入力データ経路１４６に接
続している。並列メモリ構造１４４はトグルスイッチ１
５８，１６０，１６２及び１６４をそれぞれ介して出力
データ経路１５６にさらに接続している。並列メモリ構
造１４４の各アレイは、予備アレイ１６６及び１７２を
含めて、複数対の冗長スイッチ１５５〜１５５n 及び１
６５〜１６５nとさらに接続している。図４において、
並列メモリ構造１１４のメモリアレイがそれぞれ２本以
上の線路から構成されているならば、入力データ経路１
１６の線路の本数，スイッチセット１２５〜１２５n 及
び１３５〜１３５n のスイッチの数及び出力データ経路
１２６の線路の本数は相応して増えることになるであろ
う。
【００２１】再び図５を参照すると、短絡欠陥１７８は
アレイ１７０及び１７１に影響を及ぼすものとして示さ
れている。本発明の好ましい実施例では、アレイ１７０
に接続するスイッチから始めて、冗長スイッチ１５５〜
１５５n及び１６５〜１６５nをフリップすることによ
り、短絡欠陥１７８を迂回する。点線のスイッチにより
示すように、アレイ１７０の右側にある全てのトグルス
イッチをフリップするのである。尚、冗長スイッチは２
つのアレイを「飛越す」ようにセットされる。これは短
絡欠陥１７８を迂回するためには必要である。
【００２２】好ましい実施例 ハードウェア 図６は、本発明の好ましい実施例を示す冗長回路であ
る。図６に示す冗長回路１７６は、メモリ構造のアレイ
に存在する短絡欠陥又は開放欠陥を迂回するための複数
の半導体スイッチに入力側で結合する制御線及びデータ
線を有する。本発明の好ましい実施例では、冗長回路１
７６は出力端子の側ではＳＰＡＲＣTMプロセッサ（ＳＰ
ＡＲＣはＳｕｎ Ｍｉｃｒｏｓｙｓｔｅｍｓ，Ｉｎｃ．
の商標である）の命令キャッシュに結合している。命令
キャッシュのアレイ（図６には図示せず）はスタティッ
クＲＡＭであり、６つの二重レール列から成るブロック
として構成されている。尚、冗長回路１７６に結合する
メモリアレイの型，区分及び大きさは単に設計上の選択
の問題であって、本発明を限定するものではないことは
当業者には理解されるであろう。
【００２３】再び図６を参照すると、冗長回路１７６は
６つの同一のステアリング論理スイッチを含む。それら
のスイッチのうち２つを１９７，３０７の図中符号によ
り示す。本発明の好ましい実施例では、冗長回路は複数
のフィールドを有する命令キャッシュに結合しており、
各フィールドの中には１２８のメモリ列，すなわちアレ
イがある。そのため、本発明の冗長方式を実現するには
１２８個のステアリング論理スイッチが必要である。ス
テアリング論理スイッチ１９７は、状態スイッチ１９８
と、対応する１対の接地スイッチ２３４及び２３６に結
合する１対のアドレススイッチ２１０及び２１２と、２
対のデータスイッチ２５８，２６０，２８２及び２８４
と、伝播スイッチ３１４とをさらに含む。状態スイッチ
は１対の反転インバータであり、アドレススイッチは１
対のＰＭＯＳトランジスタであり、接地スイッチ１対の
ＮＭＯＳトランジスタであり、データスイッチは２対の
ＮＭＯＳトランジスタであり、伝播スイッチはＮＭＯＳ
トランジスタであるのが好ましい。６つのステアリング
論理スイッチは、状態スイッチ及び伝播スイッチを有す
る部分でカスケード接続されている。言い換えれば、伝
播スイッチ３１４は状態スイッチ２００に結合し、その
状態スイッチは伝播スイッチ３１６に結合し、伝播スイ
ッチ３１６は状態スイッチ２０２に結合する等々となっ
ているのである。６つの操向論理スイッチは、さらに、
データスイッチを有する部分でインターレース接続して
いる。言い換えれば、冗長アレイの数をＭ，本実施例で
は、Ｍ＝２である，とするとき、ステアリング論理スイ
ッチのデータスイッチは他に各アレイＭ列のものに一つ
おきに接続している。ステアリング論理スイッチをいか
に接続するかがどれほど重要であるかについては、本発
明の好ましい実施例の動作を説明する章で述べる。
【００２４】図６においては、冗長回路１７６はその入
力端子で６本の書込み制御線１８０〜１９０と、プロセ
ッサからアドレスとデータをそれぞれ受信するデータ線
１９２とに結合している。線路１８０〜１９２は図４の
入力データ経路１１６及び図５の入力データ経路１４６
に相当する。本発明の好ましい実施例では、線路１８０
〜１９２はＳＰＡＲＣプロセッサの実行装置に結合し
て、そこから命令，データ及びアドレスを受信する。６
本の書込み制御線１８０〜１９０は、それぞれ、６つの
ステアリング論理スイッチの中の１つの１対のアドレス
スイッチと並列に結合している。リセットを目的とし
て、第７の書込み制御線１７８は全てのステアリング論
理スイッチの接地スイッチ２３４〜２５６に共通して結
合している。同時に、データ入力線１９２は２つの相補
データ入力信号１９５及び１９５′を２つのインバータ
１９４及び１９６を介して冗長回路１７６に供給する。
データ情報を冗長回路１７６に結合するアレイへ転送す
るために、データ入力信号はデータスイッチ２５８〜２
８０及び２８２〜３０４にさらに結合する。
【００２５】冗長回路１７６は、その入力端子で、ステ
アリングモード線３０６と、クロック線３１０及び３１
２にも結合し、それらの線路から複数の制御信号を受信
する。本発明の好ましい実施例では、ステアリングモー
ド線３０６とクロック線３１０及び３１２は、冗長回路
に結合する欠陥のある列、すなわちアレイの場所を登録
する制御装置（図７に示す）に結合している。ステアリ
ングモード線３０６と、クロック線３１０及び３１２
は、状態スイッチ及び伝播スイッチを有するステアリン
グ論理スイッチの入力端子に結合する。再び図６を参照
すると、ステアリングモード線３０６は状態スイッチ１
９８の入力端子に結合し、状態スイッチ１９８は伝播ス
イッチ３１４に結合している。先に述べた通り、ステア
リング論理スイッチの状態スイッチと伝播スイッチはカ
スケード接続している。そのため、伝播スイッチ３２４
の出力端子はステアリングモード線３０８を隣接する冗
長回路（図６には図示せず）の状態スイッチの入力端子
に結合させることになる。クロック線３１０及び３１２
は伝播スイッチ３１４〜３２４とインタレース接続し
て、波情報又はコード情報を１つのステアリング論理ス
イッチから次のステアリング論理スイッチへとシフトさ
せる。尚、ステアリングモード線３０６及び３０８と、
クロック線３１０及び３１２と、状態スイッチ１９８〜
２００及び伝播スイッチ３１４〜３２４と、制御装置３
３０（図７に示す）とがアドレススイッチ２１０〜２３
２及びデータスイッチ２５８〜３０４と共に冗長を実現
するためのポインタレジスタを構成することは当業者に
は理解されるであろう。ポインタレジスタの特徴につい
ては、冗長回路１７６の動作に関する章と関連して説明
する。本発明のポインタレジスタは、たとえば、アドレ
ス復号器によって実現されても良い。
【００２６】ステアリング論理スイッチ１９７に関して
いうと、書込み制御線１８０はアドレススイッチ２１０
及び２１２のソースに結合して、プロセッサがステアリ
ング論理スイッチに結合しているアレイと同じアドレス
を有するアレイにデータを書込める状態になったとき
に、書込み制御信号を印加する。それぞれのアドレスス
イッチ２１０，２１２のドレインは２つの接地スイッチ
２３４，２３６のドレインに結合し、接地スイッチのゲ
ートは書込み制御線１７８と共通して結合している。ま
た、アドレススイッチ２１０及び２１２のドレインは２
対のデータスイッチ２５８，２６０，２８２及び２８４
のゲートに結合している。先の節で述べた通り、データ
スイッチ２５８及び２６０はデータスイッチ２６６及び
２６８並びに１つおきのステアリング論理スイッチの対
応する対のデータスイッチとインタレース接続してい
る。尚、アドレススイッチ２１０〜２３２とデータスイ
ッチ２５８〜３０４が図４のトグルスイッチ１２５〜１
２５n 又は１３５〜１３５n と、図５のトグルスイッチ
１５５〜１５５n 又は１６５〜１６５n に対応すること
は当業者には理解されるであろう。再び図６を参照する
と、アドレススイッチ２１０及び２１２のゲートは状態
スイッチ１９８に結合している。状態スイッチ１９８の
入力端子はステアリングモード線３０６に結合してい
る。さらに、状態スイッチ１９８の出力端子は伝播スイ
ッチ３１４に結合している。
【００２７】図６において、冗長回路１７６は、その出
力端子で、出力線２８３〜２９７及び２８３′〜２９
７′（奇数番号）を介してメモリ構造のアレイにさらに
結合している。冗長回路１７６に結合するアレイは６つ
の二重レールデータ列（線路２８５〜２９５，２８５′
〜２９５′に接続する）を有するが、冗長回路１７６か
らの出力対の総数は１０である。余分の４つの出力端子
はさらに大きなメモリ構造の隣接するアレイブロックを
接続するためのものである。本発明の好ましい実施例で
は、出力線２８３〜２９７及び２８３′〜２９７′はア
レイ中のいずれかの場所に位置していれば良いので、特
定の出力線を冗長アレイとして指定してはいない。たと
えば、冗長アレイはメモリ構造の両側にあっても良く、
中央にあっても良い。冗長アレイの数が設計上の選択の
問題であることは当業者にはわかるはずである。従っ
て、メモリ構造の中の３つの隣接するアレイの中で欠陥
が起こりそうであるユーザーが判定した場合には、本発
明の範囲から外れずに３つの冗長アレイを簡単に実現す
ることができる。冗長回路１７６は、隣接するアレイブ
ロックの冗長回路を相互に接続するための操向モード出
力線３０８を有する。
【００２８】動 作 半導体技術の分野では、データをメモリシステムとの間
で転送し合う前に、メモリアレイの欠陥の検査を含めた
多様な試験を実行するのが一般的である。従来の方法の
１つによれば、コンピュータはパワーアップシーケンス
ごとにメモリを自己試験する。欠陥のあるメモアレイが
検出されると、パワーオンシーケンスにあるソフトウェ
アは、欠陥のあるアレイを冗長方式のパラメータの範囲
内で迂回又は修理できるか否かを判定する。欠陥のある
アレイを修理又は迂回できるとすれば、メモリシステム
との間のデータの転送を欠陥のないメモリアレイへ転向
するように、別のルートをレジスタに記憶する。この従
来の方法は、パワーオンシーケンスの冗長試験方式は、
コンピュータがパワーオンシーケンスに入るたびに繰り
返される。
【００２９】高度並列メモリ構造において冗長を実現す
る別の方法は、メモリがウェハから離れるときにメモリ
アレイの保全性を試験するというものである。当該技術
で知られている試験用機器は個々のメモリアレイをアル
ゴリズムに従って試験し、その故障パターンから、特定
の冗長方式を欠陥のあるメモリアレイを迂回するために
適用できるか否かを判定する。故障パターンが冗長方式
のパラメータの範囲内に入っているとすれば、続いて、
いくつかのヒューズを実際にとばすことにより、欠陥の
あるメモリアレイの場所をメーカーのダイに取り付け
る。本発明の好ましい実施例では、オンチップキャッシ
ュを有する高速マイクロプロセッサチップを製造すると
きの歩留まりを向上させるために、この第２の冗長実現
方法を採用している。
【００３０】図７は、ウェアの製造試験中に検出された
欠陥のあるメモリアレイの場所を登録するために本発明
の好ましい実施例で使用する制御ブロックの回路図であ
る。制御装置ブロック３３０はクロック発生器３３２
と、制御装置３３６と、少なくとも１つのポリシリコン
ヒューズ３３８と、少なくとも１つの比較器３４０と、
ＯＲゲート３４２と、ＮＯＴ−ＡＮＤゲート３４４とを
含む。クロック発生器３３２の出力端子はＯＲゲート３
４２に結合し、ＯＲゲートの出力端子はＮＯＴ−ＡＮＤ
ゲート３４４に結合しており、ＮＯＴ−ＡＮＤゲート３
４４の出力端子は冗長レジスタクロック３１０及び３１
２にそれぞれ結合している。システムクロックは、クロ
ック発生器３３２に対して基準周波数を供給するほか
に、制御装置３３６に結合して、制御装置がシステムと
同期するように保証すると共に、８段２進カウンタ３３
４にも結合している。比較器３４０は２進カウンタ３３
４の現在カウントをヒューズ３３８のプログラム状態と
比較するように配置されている。この比較が有効になる
たびに、ＮＯＴ−ＡＮＤゲート３４４の反転（ＮＯＴ）
入力端子に結合する共通比較器出力線３４６は、阻止し
なければ発生されてしまうであろう後続するクロックパ
ルスを阻止する。
【００３１】以下の説明は、ブロック指向メモリ構造に
ある１３２のアレイ素子のいずれか１つの欠陥アレイ状
況を修理するために制御装置ブロック３３０がどのよう
に使用されるかについての１例を表している。アレイ素
子は１３２あるので、２進カウンタ３３４及びヒューズ
ブロック３３８が要求する段の数は８つである。当該技
術で知られているように、カウンタ／ヒューズ段の数Ｎ
は、１３２の素子のセットから修理すべきアレイ素子の
あらゆる可能な組み合わせを含むのに十分な状態を十分
な状態に包含しうる数でなければならない。
【００３２】この方法によって修理しうる可能性をもつ
各メモリアレイを製造するときには、まず、そのような
修理が適切であるか否か、すなわち、故障があるか否か
及びその故障が１つのアレイに限定されるか又は２つの
隣接するアレイの短絡に限定されるかを判定するため
に、そのような各アレイを試験する。
【００３３】故障が適切に修理できると判定されたなら
ば（そうでない場合には、故障を修理できないアレイを
放棄する），故障を含むアレイの場所はわかっているこ
とになり、故障の場所に対応する２進数を適切なヒュー
ズを飛ばす、すなわちザッピングすることによりヒュー
ズ３３８にプログラムする。
【００３４】図８ａは、さらに複雑な図６のごく一部で
はあるが、それを代表する部分を示し、図８ｂは、典型
的な故障を修理するために図７の制御装置ブロック３３
０により発生されると考えられる代表的なタイミング波
形を示す。
【００３５】手順を図示するために選択したこの例で
は、故障箇所は図８ａのスイッチ２０２にある。
【００３６】アレイ群の中の３番目のアレイであるスイ
ッチ２０２の故障箇所を適正にマークし且つ指示するた
めに、２進状態「００００００１０」（１０進数「２」
と同等の２進数をヒューズ３３８にザッピングする（カ
ウンタの数式の右側の最下位ビット）。
【００３７】当初、全てのレジスタ素子１９８，２０
０，２０２，２４０・・・はレジスタ入力線３０６の動
作によって強制的に既知の状態となっている。このよう
な状態の下で、クロッ線は論理値１の状態になる（ＯＲ
ゲート３４２があるため）と同時に、同じ条件がレジス
タ入力線３０６に供給される。制御装置３３６により制
御されるレジスタ入力線３０６が図８ｂのタイミング図
の線３０６の立下がり端によって指示されるように正規
の論理値０の状態に降下した後、冗長レジスタクロック
信号３１０及び３１２も同様に降下する。
【００３８】レジスタ入力線３０６の降下に続いて、シ
ステムクロックのサイクルごとに１つずつ、２つのイン
タリーブするクロックを発生するように設計されている
クロック発生器３３２は出力をＯＲゲート３４２へ発生
し続け、ＡＮＤゲート３４４に結合しているＯＲゲート
３４２の出力は信号線３１０及び３１２の冗長レジスタ
クロックとなる。
【００３９】その間に、制御装置は２進カウンタ３３４
にシステムクロックの各サイクルをカウントさせる。２
進カウンタ３３４とヒューズ３３８とが整合（比較器３
４０により確定される）に達する前に、出力線３４６は
ＡＮＤゲート３４４に冗長レジスタクロック３１０及び
３１２を通過させる。
【００４０】しかしながら、２進カウンタ３３４がこの
例について選択した前記の２進状態「００００００１
０」に達すると、出力線３４６は状態を変えて、ＮＯＴ
−ＡＮＤゲート３４４の動作によってそれ以降の冗長レ
ジスタクロック３１０及び３１２を禁止する状態とな
る。
【００４１】図８ｂは、以上のクロック動作シーケンス
に応答して生じるアドレススイッチ１９８，２００，２
０２及び２０４の状態を示す。詳細にいえば、クロック
３１２及び３１０のパルスごとに、これらの段はリップ
ル方式で連続的に状態を変える。カウンタ３３４がヒュ
ーズブロック３３８と整合する状態に到達すると、冗長
レジスタクロック３１２及び３１０は停止し、その後、
冗長レジスタスイッチ１９８，２００，２０２，２０４
他は装置に電力が供給されなくなるまでこの状態を保
つ。
【００４２】ここまで説明した動作は、始めは、全ての
トグルスイッチ（図４のスイッチ１２５〜１２５n 及び
１３５〜１３５n など）が「右」を指す、すなわち、レ
ジスタへの入力から外れるように切り換えられるような
方式を示す。この実施例では、故障が見出されない場合
には、最も左側の２つのアレイ（第１のレジスタ段に最
も近いアレイ）が遮断されるであろう。何らかの故障が
検出され、前述のようにレジスタプログラミングによっ
てその故障が修正されれば、その結果、それらのアレイ
が使用されるようになる。
【００４３】このように、本発明は、高度並列メモリ構
造のメモリ列で検出された欠陥を、各メモリ列、すなわ
ちアレイに結合するラッチ又はレーザーザッピング可能
なヒューズに頼る必要なく迂回することにより冗長方式
を実現する。図６及び図８ａに示すような状態スイッチ
（反転対であることもある）を利用すると、チップ面積
が維持されるばかりでなく、高度並列メモリ構造に対す
るアクセス時間は短縮される。従って、本発明は、設計
を益々複雑にすると共に半導体デバイスを小型化するこ
とが要求される環境の中で、高度並列メモリ構造の歩留
まりを向上させる。
【００４４】本発明を図１〜図８を参照しながら、いく
つかのメモリ構造に重きをおいて特定して説明したが、
図は単に例示を目的としているにすぎず、本発明を限定
するものと解釈されるべきでないことを理解しなければ
ならない。さらに、本発明の方法及び装置がメモリ構造
における冗長を望むどのような用途でも有用であること
は明白である。以上開示したような本発明の趣旨から逸
脱せずに当業者は数多くの代替構成，変形，変更及び利
用をなしうるものと考えられる。
【図面の簡単な説明】
【図１】４ビット幅のデータ経路と、「４列」セットア
レイメモリ構造への接続とを示す概念ブロック線図。
【図２】開放欠陥及び、短絡欠陥を伴う並列メモリ構造
の部分図。
【図３】高度並列メモリ構造で実現される従来の冗長方
法を示す図。
【図４】開放欠陥を伴う本発明の好ましい実施例を示す
概念ブロック線図。
【図５】短絡欠陥を伴う本発明の好ましい実施例を示す
概念ブロック線図。
【図６】本発明の好ましい実施例を採用する冗長回路。
【図７】本発明の冗長回路と関連して使用される制御装
置を示す図。
【図８ａ】欠陥のあるメモリ列の場所を示す冗長回路の
部分図。
【図８ｂ】本発明の好ましい実施例の冗長回路により実
現されるステアリング論理のタイミング図。
【符号の説明】
１１４ 並列メモリ構造 １１６ 入力データ経路 １１８，１２０，１２２，１２４ スイッチ １２６ 出力データ経路 １２５〜１２５n 冗長スイッチ １２８，１３０，１３２，１３４ トグルスイッチ １３５〜１３５n 冗長スイッチ １３６ 余分のアレイ １３８ 開放欠陥 １４０ アレイ １４２ 余分のアレイ １４４ 並列メモリ構造 １４６ 入力データ経路 １４８，１５０，１５２，１５４ トグルスイッチ １５５〜１５５n 冗長スイッチ １５６ 出力データ経路 １５８，１６０，１６２，１６４ トグルスイッチ １６５〜１６５n 冗長スイッチ １７０，１７１ アレイ １７６ 冗長回路 １７８ 短絡欠陥 １８０，１８２，１８４，１８６，１８８，１９０ 書
込み制御線 １９２ データ線 １９７ ステアリング論理スイッチ １９８ 状態スイッチ ２１０，２１２ アドレススイッチ ２３４，２３６ 接地スイッチ ２５８，２６０，２８２，２８４ データスイッチ ２８３〜２９７，２８３′〜２９７′ 出力線 ３０６ 操向モード線 ３０７ 操向論理スイッチ ３１０，３１２ クロック線 ３１４ 伝播スイッチ ３３０ 制御装置
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年１２月３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【請求項７】 複数のメモリのアレイと、メモリ構造ア
ドレス制御信号に従って前記メモリ構造にデータを書込
むと共に、前記メモリ構造からデータを読取るためにメ
モリ構造に接続したデータ経路とを具備するメモリ構造
にあって、制御装置により前記メモリ構造の前記アレイ
に存在すると検出された欠陥を迂回する回路において，
前記メモリ構造に追加されるべきＭ列の予備アレイと；
アドレス制御信号及びデータ経路に接続し、アドレス制
御信号により識別されるアレイへデータを導くと共に、
そのアレイからデータを取出すアドレススイッチと；ア
ドレススイッチに接続し、アレイＭ列と離間して位置す
る１つのアレイと、それに代わるアレイに選択的に接続
できるように互いにインタリーブしているデータスイッ
チと；各データスイッチに接続し、アレイに欠陥がある
か否かを指示し、第１の状態切換え手段が制御装置に接
続されている状態切換え手段と；第１の状態切換え手段
が受信した信号を残りの状態切換え手段へ伝搬する状態
切換え手段相互の間に接続された伝搬手段とを具備し、
１つのアレイの欠陥が検出された場合、制御装置により
第１の状態切換え手段へ、その欠陥を含むアレイを識別
する信号が出力され、その信号は伝搬手段を介して状態
切換え手段を通して伝搬し、欠陥のあるアレイと予備ア
レイとを含めてそれらのアレイの間にあるアレイを接続
するデータスイッチの状態が代用アレイを接続するよう
に変化し、それにより、データを欠陥のあるアレイを迂
回するように転向させることを特徴とする欠陥を迂回す
る回路。 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１月６日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】４ビット幅のデータ経路と、「４列」セットア
レイメモリ構造への接続とを示す概念ブロック線図。
【図２】開放欠陥及び、短絡欠陥を伴う並列メモリ構造
の部分図。
【図３】高度並列メモリ構造で実現される従来の冗長方
法を示す図。
【図４】開放欠陥を伴う本発明の好ましい実施例を示す
概念ブロック線図。
【図５】短絡欠陥を伴う本発明の好ましい実施例を示す
概念ブロック線図。
【図６】本発明の好ましい実施例を採用する冗長回路。
【図７】本発明の冗長回路と関連して使用される制御装
置を示す図。
【図８】欠陥のあるメモリ列の場所を示す冗長回路の部
分図（ａ）と本発明の好ましい実施例の冗長回路により
実現されるステアリング論理のタイミング図（ｂ）。
【符号の説明】 １１４ 並列メモリ構造 １１６ 入力データ経路 １１８，１２０，１２２，１２４ スイッチ １２６ 出力データ経路 １２５〜１２５ｎ 冗長スイッチ １２８，１３０，１３２，１３４ トグルスイッチ １３５〜１３５ｎ 冗長スイッチ １３６ 余分のアレイ １３８ 開放欠陥 １４０ アレイ １４２ 余分のアレイ １４４ 並列メモリ構造 １４６ 入力データ経路 １４８，１５０，１５２，１５４ トグルスイッチ １５５〜１５５ｎ 冗長スイッチ １５６ 出力データ経路 １５８，１６０，１６２，１６４ トグルスイッチ １６５〜１６５ｎ 冗長スイッチ １７０，１７１ アレイ １７６ 冗長回路 １７８ 短絡欠陥 １８０，１８２，１８４，１８６，１８８，１９０ 書
込み制御線 １９２ データ線 １９７ ステアリング論理スイッチ １９８ 状態スイッチ ２１０，２１２ アドレススイッチ ２３４，２３６ 接地スイッチ ２５８，２６０，２８２，２８４ データスイッチ ２８３〜２９７，２８３′〜２９７′ 出力線 ３０６ 操向モード線 ３０７ 操向論理スイッチ ３１０，３１２ クロック線 ３１４ 伝播スイッチ ３３０ 制御装置

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 複数のアレイと、データ構造アドレス制
    御信号に従ってデータ構造へデータを転送すると共に、
    データ構造からデータを転送するためにデータ構造に接
    続したデータ経路とを具備するデータ構造にあって、前
    記データ構造のアレイ中に存在すると検出された欠陥を
    迂回する方法において，前記データ構造にＭ列の予備ア
    レイを追加する過程と；アドレス制御信号により識別さ
    れるアレイへデータを導くと共に、そのアレイからデー
    タを取出すアドレススイッチにアドレス制御信号及びデ
    ータ経路を接続する過程と；アレイＭ列だけ互いに離間
    して位置する１つのアレイとそれに代わるアレイとを指
    示することができるように互いにインタリーブしている
    データスイッチにアドレススイッチを接続する過程と；
    １つのアレイで欠陥が検出された場合、欠陥のあるアレ
    イと、予備アレイとを含めてそれらのアレイの間にある
    アレイを指示するデータスイッチの状態を変化させて、
    代用アレイを指示することにより、データを欠陥のある
    アレイを迂回するように転向させ、データ構造における
    データ経路の保全性を維持する過程とを有することを特
    徴とする欠陥を迂回する方法。
  2. 【請求項２】 複数のアレイと、メモリ構造アドレス制
    御信号に従って前記メモリ構造にデータを書込むと共
    に、前記メモリ構造からデータを読取るためにメモリ構
    造に接続したデータ経路とを具備するメモリ構造にあっ
    て、前記メモリ構造のアレイ中に存在すると検出された
    欠陥を迂回する方法において，前記メモリ構造にＭ列の
    予備アレイを追加する過程と；アドレス制御信号により
    識別されるアレイへデータを導くと共に、そのアレイか
    らデータを取出すアドレススイッチにアドレス制御信号
    及びデータ経路を接続する過程と；アレイＭ列だけ互い
    に離間して位置する１つのアレイとそれに代わるアレイ
    とを指示することができるように互いにインタリーブし
    ているデータスイッチにアドレススイッチを接続する過
    程と；１つのアレイで欠陥が検出された場合、欠陥のあ
    るアレイと、予備アレイとを含めてそれらのアレイの間
    にあるアレイを指示するデータスイッチの状態を変化さ
    せて、代用アレイを指示することにより、データを欠陥
    のあるアレイを迂回するように転向させ、メモリ構造に
    おけるデータ経路の保全性を維持する過程とを有するこ
    とを特徴とする欠陥を迂回する方法。
  3. 【請求項３】 複数のアレイと、データ構造アドレス制
    御信号に従って前記データ構造へデータを転送すると共
    に、前記データ構造からデータを転送するためにデータ
    構造に接続したデータ経路とを具備するデータ構造にあ
    って、制御装置により前記データ構造のアレイ中に存在
    すると検出された欠陥を迂回する方法において，アドレ
    ス制御信号により識別されるアレイへデータを導くと共
    に、そのアレイからデータを取出すアドレススイッチに
    アドレス制御信号及びデータ経路を接続する過程と；ア
    レイＭ列だけ互いに離間して位置する１つのアレイとそ
    れに代わるアレイとを指示することができるように互い
    にインタリーブしているデータスイッチにアドレススイ
    ッチを接続する過程と；各データスイッチに接続し、ア
    レイに欠陥があるか否かを指示する状態切換え手段を設
    ける過程と；制御装置を第１の状態切換え手段に接続す
    る過程と；第１の状態切換え手段により受信した信号を
    残りの状態切換え手段へ伝搬するように、状態切換え手
    段を伝搬手段を介して接続する過程と；制御装置により
    １つのアレイの欠陥が検出された場合，前記制御装置
    は、欠陥のあるアレイの場所を表す信号を第１の状態切
    換え手段へ送信し，その信号を伝搬手段を介して残りの
    状態切換え手段へ伝搬し，欠陥のあるアレイと、予備ア
    レイとを含めて、それらのアレイの間にあるアレイを指
    示するデータスイッチの状態を変化させて、代用アレイ
    を指示することにより、データを欠陥のあるアレイを迂
    回するように転向させ、データ構造におけるデータ経路
    の保全性を維持する過程とを有することを特徴とする欠
    陥を迂回する方法。
  4. 【請求項４】 複数のアレイと、データ構造アドレス制
    御信号に従って前記データ構造へデータを転送すると共
    に、前記データ構造からデータを転送するためにデータ
    構造に接続したデータ経路とを具備するデータ構造にあ
    って、前記データ構造の前記アレイに存在すると検出さ
    れた欠陥を迂回する回路において，前記データ構造に追
    加されるべきＭ列の予備アレイと；アドレス制御信号及
    びデータ経路に接続し、アドレス制御信号により識別さ
    れるアレイへデータを導くと共に、そのアレイからデー
    タを取出すアドレススイッチと；アドレススイッチに接
    続し、アレイＭ列だけ離間して位置する１つのアレイと
    それに代わるアレイとを指示することができるように互
    いにインタリーブされていて，１つのアレイの欠陥が検
    出された場合、欠陥のあるアレイと、予備アレイとを含
    めてそれらのアレイの間にあるアレイを指示するデータ
    スイッチの状態が変化して、代用アレイを指示すること
    により、データを欠陥のあるアレイを迂回するように転
    向させ、データ構造におけるデータ経路の保全性を維持
    するデータスイッチとを有することを特徴とする欠陥を
    迂回する回路。
  5. 【請求項５】 複数のメモリアレイと、メモリ構造アド
    レス制御信号に従って前記メモリ構造にデータを書込む
    と共に、前記メモリ構造からデータを読取るためにメモ
    リ構造に接続したデータ経路とを具備するメモリ構造に
    あって、前記メモリ構造の前記アレイに存在すると検出
    された欠陥を迂回する回路において，前記メモリ構造に
    追加されるべきＭ列の予備アレイと；アドレス制御信号
    及びデータ経路に接続し、アドレス制御信号により識別
    されるアレイへデータを導くと共に、そのアレイからデ
    ータを取出すアドレススイッチと；アドレススイッチに
    接続し、アレイＭ列だけ離間して位置する１つのアレイ
    とそれに代わるアレイを指示することができるように互
    いにインタリーブされていて、１つのアレイの欠陥が検
    出された場合、欠陥のあるアレイと、予備アレイとを含
    めてそれらのアレイの間にあるアレイを指示するデータ
    スイッチの状態が変化して、代用アレイを指示すること
    により、データを欠陥のあるアレイを迂回するように転
    向させ、メモリ構造におけるデータ経路の保全性を維持
    するデータスイッチとを有することを特徴とする欠陥を
    迂回する回路。
  6. 【請求項６】 複数のアレイと、データ構造アドレス制
    御信号に従って前記データ構造へデータを転送すると共
    に、前記データ構造からデータを転送するためにデータ
    構造に接続したデータ経路とを具備するデータ構造にあ
    って、制御装置により前記データ構造の前記アレイに存
    在すると検出された欠陥を迂回する回路において，前記
    データ構造に追加されるべきＭ列の予備アレイと；アド
    レス制御信号及びデータ経路に接続し、アドレス制御信
    号により識別されるアレイへデータを導くと共に、その
    アレイからデータを取出すアドレススイッチと；アドレ
    ススイッチに接続し、アレイＭ列だけ離間して位置する
    １つのアレイとそれに代わるアレイとを指示することが
    できるように互いにインタリーブしているデータスイッ
    チと；各データスイッチに接続し、アレイに欠陥がある
    か否かを指示し、第１の状態切換え手段が制御装置に接
    続されている状態切換え手段と；第１の状態切換え手段
    が受信した信号を残りの状態切換え手段へ伝搬する状態
    切換え手段相互の間に接続された伝搬手段とを具備し、
    １つのアレイの欠陥が検出された場合、制御装置により
    第１の状態切換え手段へその欠陥を含むアレイを識別す
    る信号が出力され、その信号は伝搬手段を介して状態切
    換え手段を通して伝搬し、欠陥のあるアレイと、予備ア
    レイとを含めてそれらのアレイの間にあるアレイを指示
    するデータスイッチの状態が代用アレイを指示するよう
    に変化し、それにより、データを欠陥のあるアレイを迂
    回するように転向させて、データ構造におけるデータ経
    路の保全性を維持することを特徴とする欠陥を迂回する
    回路。
  7. 【請求項７】 複数のメモリのアレイと、メモリ構造ア
    ドレス制御信号に従って前記メモリ構造にデータを書込
    むと共に、前記メモリ構造からデータを読取るためにメ
    モリ構造に接続したデータ経路とを具備するメモリ構造
    にあって、制御装置により前記メモリ構造の前記アレイ
    に存在すると検出された欠陥を迂回する回路において，
    前記メモリ構造に追加されるべきＭ列の予備アレイと；
    アドレス制御信号及びデータ経路に接続し、アドレス制
    御信号により識別されるアレイへデータを導くと共に、
    そのアレイからデータを取出すアドレススイッチと；ア
    ドレススイッチに接続し、アレイＭ列だけ離間して位置
    する１つのアレイと、それに代わるアレイを指示するこ
    とができるように互いにインタリーブしているデータス
    イッチと；各データスイッチに接続し、アレイに欠陥が
    あるか否かを指示し、第１の状態切換え手段が制御装置
    に接続されている状態切換え手段と；第１の状態切換え
    手段が受信した信号を残りの状態切換え手段へ伝搬する
    状態切換え手段相互の間に接続された伝搬手段とを具備
    し、１つのアレイの欠陥が検出された場合、制御装置に
    より第１の状態切換え手段へ、その欠陥を含むアレイを
    識別する信号が出力され、その信号は伝搬手段を介して
    状態切換え手段を通して伝搬し、欠陥のあるアレイと予
    備アレイとを含めてそれらのアレイの間にあるアレイを
    指示するデータスイッチの状態が代用アレイを指示する
    ように変化し、それにより、データを欠陥のあるアレイ
    を迂回するように転向させて、データ構造におけるデー
    タ経路の保全性を維持することを特徴とする欠陥を迂回
    する回路。
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