JP3178430B2 - 半導体記憶装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
- G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
-
- G—PHYSICS
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- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
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Description
【０００１】
【発明の属する技術分野】この発明は、ＳＲＡＭやＤＲ
ＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の半導体
記憶装置に係り、詳しくは、列方向にも冗長メモリセル
が配置された半導体記憶装置に関する。
ＡＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等の半導体
記憶装置に係り、詳しくは、列方向にも冗長メモリセル
が配置された半導体記憶装置に関する。
【０００２】
【従来の技術】半導体記憶装置は、年々記憶容量が増大
する傾向にあり、それに伴ってチップ面積が増大すると
共に、パターンの微細化が進んでいるため、１個の半導
体記憶装置内でデータの書き込み・読み出しが正常に行
えない不良メモリセルの発生を皆無にすることは困難に
なってきている。このため、従来では、半導体記憶装置
内に必要な記憶容量よりも余分にメモリセル（冗長メモ
リセル）を設けてそれを不良メモリセルに置き替えて使
用することにより、半導体記憶装置の製品としての歩留
まりの向上を図っている。半導体記憶装置が有する入出
力のビット数が４〜１６ビットであった段階では、半導
体記憶装置の行方向に冗長メモリセルを配置して、ワー
ド線単位で冗長メモリセルを不良メモリセルに置き替え
て使用することが主流であった。
する傾向にあり、それに伴ってチップ面積が増大すると
共に、パターンの微細化が進んでいるため、１個の半導
体記憶装置内でデータの書き込み・読み出しが正常に行
えない不良メモリセルの発生を皆無にすることは困難に
なってきている。このため、従来では、半導体記憶装置
内に必要な記憶容量よりも余分にメモリセル（冗長メモ
リセル）を設けてそれを不良メモリセルに置き替えて使
用することにより、半導体記憶装置の製品としての歩留
まりの向上を図っている。半導体記憶装置が有する入出
力のビット数が４〜１６ビットであった段階では、半導
体記憶装置の行方向に冗長メモリセルを配置して、ワー
ド線単位で冗長メモリセルを不良メモリセルに置き替え
て使用することが主流であった。
【０００３】ところが、近年、半導体記憶装置が有する
入出力のビット数は、３２〜６４ビットと増加する傾向
にあり、加えて、この種の半導体記憶装置を内蔵したゲ
ートアレイやシステムオンチップの入出力のビット数は
２５６ビットに及ぶものもある。このように、半導体記
憶装置やゲートアレイ等の入出力のビット数が増大して
きたため、半導体記憶装置の列方向に配置されたメモリ
セル、あるいはセンスアンプ、リード／ライトバッファ
などにおける不良発生率も大きくなってきている。した
がって、従来のように行方向だけに冗長メモリセルを配
置するだけでは半導体記憶装置の製品としての歩留まり
の低下に対処できない状況になってきている。
入出力のビット数は、３２〜６４ビットと増加する傾向
にあり、加えて、この種の半導体記憶装置を内蔵したゲ
ートアレイやシステムオンチップの入出力のビット数は
２５６ビットに及ぶものもある。このように、半導体記
憶装置やゲートアレイ等の入出力のビット数が増大して
きたため、半導体記憶装置の列方向に配置されたメモリ
セル、あるいはセンスアンプ、リード／ライトバッファ
などにおける不良発生率も大きくなってきている。した
がって、従来のように行方向だけに冗長メモリセルを配
置するだけでは半導体記憶装置の製品としての歩留まり
の低下に対処できない状況になってきている。
【０００４】そこで、最近では、列方向にも冗長メモリ
セルを配置した半導体記憶装置が開発されており、その
技術は、例えば、特開平７−１２２０９６号公報に開示
されている。図６は、上記公報に開示された従来の半導
体記憶装置の要部の電気的構成例を示す概念図である。
この半導体記憶装置は、図６に示すように、列方向にｎ
個のメモリセル列（複数個のメモリセルからなる）１１
〜１ｎを有しており、このうち、メモリセル列１ｎが冗
長メモリセル列であり、各メモリセル列１１〜１ｎは対
応するビットラインを介して入出力ノード２１〜２ｎに
接続されている。また、隣接する入出力ノード２の間に
は、（ｎ−１）個のスイッチ３１〜３ｎ −１が設けられ
ており、各スイッチ３はそれぞれ、端子Ｔａが図中左側
の入出力ノード２に接続され、端子Ｔｂが図中右側の入
出力ノード２に接続され、端子Ｔ ｃが対応する入出力ラ
イン４１〜４ｎ−１に接続されている。なお、図示して
いないが、各メモリセル列１１〜１ｎは行方向に複数の
ワード線で接続されており、ワード線の１つが活性化さ
れることにより所望のメモリセルが選択されて、読み書
きされる。また、メモリセル列１１〜１ｎと入出力ノー
ド２１〜２ｎとの間には、センスアンプや列選択回路、
リード／ライトバッファなどメモリセルを読み書きする
動作に必要な回路が含まれている。図７は、スイッチ３
の電気的構成例を示す回路図である。スイッチ３は、ト
ランスファＮＭＯＳトランジスタ（以下、トランジスタ
を省略する）１１及び１２と、トランスファＰＭＯＳト
ランジスタ（以下、トランジスタを省略する）１３及び
１４と、インバータ１５とから構成されている。スイッ
チ３において、端子Ｔｄに"Ｈ"レベルの制御電圧が供給
されると、トランスファＮＭＯＳ１１がオンし、トラン
スファＰＭＯＳ１４がオフすると共に、インバータ１５
の出力電圧が"Ｌ"レベルとなるので、トランスファＮＭ
ＯＳ１２がオフし、トランスファＰＭＯＳ１３がオンす
る。これにより、端子Ｔｃが端子Ｔａと接続される。一
方、端子Ｔｄに"Ｌ"レベルの制御電圧が供給されると、
トランスファＮＭＯＳ１１がオフし、トランスファＰＭ
ＯＳ１４がオンすると共に、インバータ１５の出力電圧
が"Ｈ"レベルとなるので、トランスファＮＭＯＳ１２が
オンし、トランスファＰＭＯＳ１３がオフする。これに
より、端子Ｔｃが端子Ｔｂと接続される。以上により、
スイッチ３は、選択されたいずれか一方の入出力ノード
２と対応する入出力ライン４とを接続する。
セルを配置した半導体記憶装置が開発されており、その
技術は、例えば、特開平７−１２２０９６号公報に開示
されている。図６は、上記公報に開示された従来の半導
体記憶装置の要部の電気的構成例を示す概念図である。
この半導体記憶装置は、図６に示すように、列方向にｎ
個のメモリセル列（複数個のメモリセルからなる）１１
〜１ｎを有しており、このうち、メモリセル列１ｎが冗
長メモリセル列であり、各メモリセル列１１〜１ｎは対
応するビットラインを介して入出力ノード２１〜２ｎに
接続されている。また、隣接する入出力ノード２の間に
は、（ｎ−１）個のスイッチ３１〜３ｎ −１が設けられ
ており、各スイッチ３はそれぞれ、端子Ｔａが図中左側
の入出力ノード２に接続され、端子Ｔｂが図中右側の入
出力ノード２に接続され、端子Ｔ ｃが対応する入出力ラ
イン４１〜４ｎ−１に接続されている。なお、図示して
いないが、各メモリセル列１１〜１ｎは行方向に複数の
ワード線で接続されており、ワード線の１つが活性化さ
れることにより所望のメモリセルが選択されて、読み書
きされる。また、メモリセル列１１〜１ｎと入出力ノー
ド２１〜２ｎとの間には、センスアンプや列選択回路、
リード／ライトバッファなどメモリセルを読み書きする
動作に必要な回路が含まれている。図７は、スイッチ３
の電気的構成例を示す回路図である。スイッチ３は、ト
ランスファＮＭＯＳトランジスタ（以下、トランジスタ
を省略する）１１及び１２と、トランスファＰＭＯＳト
ランジスタ（以下、トランジスタを省略する）１３及び
１４と、インバータ１５とから構成されている。スイッ
チ３において、端子Ｔｄに"Ｈ"レベルの制御電圧が供給
されると、トランスファＮＭＯＳ１１がオンし、トラン
スファＰＭＯＳ１４がオフすると共に、インバータ１５
の出力電圧が"Ｌ"レベルとなるので、トランスファＮＭ
ＯＳ１２がオフし、トランスファＰＭＯＳ１３がオンす
る。これにより、端子Ｔｃが端子Ｔａと接続される。一
方、端子Ｔｄに"Ｌ"レベルの制御電圧が供給されると、
トランスファＮＭＯＳ１１がオフし、トランスファＰＭ
ＯＳ１４がオンすると共に、インバータ１５の出力電圧
が"Ｈ"レベルとなるので、トランスファＮＭＯＳ１２が
オンし、トランスファＰＭＯＳ１３がオフする。これに
より、端子Ｔｃが端子Ｔｂと接続される。以上により、
スイッチ３は、選択されたいずれか一方の入出力ノード
２と対応する入出力ライン４とを接続する。
【０００５】図６において、メモリセル列１４を構成す
るいずれかのメモリセルが不良メモリセルである（この
メモリセル列を不良メモリセル列と呼ぶ）と仮定する
と、ヒューズ５４が切断され、メモリセル列１４の左側
にある全てのスイッチ３１〜３ ３の端子Ｔｃが端子Ｔａ
に接続されてそれらの左側にある入出力ノード２１〜２
３に接続されるように切り替えられていると共に、メモ
リセル列１４の右側にある全てのスイッチ３４〜３
ｎ−１の端子Ｔｃが端子Ｔｂに接続されてそれらの右側
にある入出力ノード２４〜２ｎ−１に接続されるように
切り替えられている。このスイッチ３の切替方向を設定
するため、図５においては、ｎ個のヒューズ５１〜５ｎ
が直列に接続され、その一端に電源電圧Ｖｃｃが印加さ
れ、他端が抵抗６を介してグランドＧＮＤに接地されて
いると共に、隣接するヒューズ５同士の接続点が各スイ
ッチ３の端子Ｔｄに接続されており、隣接するヒューズ
５同士の接続点の電圧が制御電圧として対応するスイッ
チ３に供給されている。そして、半導体記憶装置の製品
としての良否が検査される際に、不良メモリセル列１
（図５の例ではメモリセル列１４）の位置に応じてヒュ
ーズ５のいずれか（図５の例ではヒューズ５４）がレー
ザ装置などで物理的に切断されることにより、切断され
たヒューズ５より電源電圧Ｖｃｃ側の接続点の電圧が"
Ｈ"レベルに、グランドＧＮＤ側の接続点の電圧が"Ｌ"
レベルに設定されて、スイッチ３の切替方向が固定的に
設定されている。
るいずれかのメモリセルが不良メモリセルである（この
メモリセル列を不良メモリセル列と呼ぶ）と仮定する
と、ヒューズ５４が切断され、メモリセル列１４の左側
にある全てのスイッチ３１〜３ ３の端子Ｔｃが端子Ｔａ
に接続されてそれらの左側にある入出力ノード２１〜２
３に接続されるように切り替えられていると共に、メモ
リセル列１４の右側にある全てのスイッチ３４〜３
ｎ−１の端子Ｔｃが端子Ｔｂに接続されてそれらの右側
にある入出力ノード２４〜２ｎ−１に接続されるように
切り替えられている。このスイッチ３の切替方向を設定
するため、図５においては、ｎ個のヒューズ５１〜５ｎ
が直列に接続され、その一端に電源電圧Ｖｃｃが印加さ
れ、他端が抵抗６を介してグランドＧＮＤに接地されて
いると共に、隣接するヒューズ５同士の接続点が各スイ
ッチ３の端子Ｔｄに接続されており、隣接するヒューズ
５同士の接続点の電圧が制御電圧として対応するスイッ
チ３に供給されている。そして、半導体記憶装置の製品
としての良否が検査される際に、不良メモリセル列１
（図５の例ではメモリセル列１４）の位置に応じてヒュ
ーズ５のいずれか（図５の例ではヒューズ５４）がレー
ザ装置などで物理的に切断されることにより、切断され
たヒューズ５より電源電圧Ｖｃｃ側の接続点の電圧が"
Ｈ"レベルに、グランドＧＮＤ側の接続点の電圧が"Ｌ"
レベルに設定されて、スイッチ３の切替方向が固定的に
設定されている。
【０００６】
【発明が解決しようとする課題】ところで、上記した従
来の半導体記憶装置において、例えば、メモリセル列１
１が不良メモリセル列であるためにヒューズ５４ではな
くヒューズ５１（図５参照）が切断された場合、制御電
圧はすべて"Ｌ"レベルとなるため、すべてのスイッチ３
１〜３ｎ−１において、トランスファＮＭＯＳ１２及び
トランスファＰＭＯＳ１４がオンすると共に、トランス
ファＮＭＯＳ１１及びトランスファＰＭＯＳ１３がオフ
して（図６参照）、端子Ｔｃが端子Ｔｂと接続される。
この場合、グランドＧＮＤに近いスイッチ３（例えば、
スイッチ３ｎ−１やスイッチ３ｎ− ２）の端子Ｔｄの電
位は、グランド電位に固定されやすいが、グランドＧＮ
Ｄから遠いスイッチ３（例えば、スイッチ３１）の端子
Ｔｄの電位は、グランドＧＮＤとの間にヒューズ５２〜
５ｎやそれらを互いに接続するための配線が接続されて
いるため、これらヒューズ５２〜５ｎの抵抗及び配線の
抵抗や容量の影響により、グランド電位に固定されず、
周囲で発生するノイズを拾いやすい状態にある。このよ
うな状態で、例えば、メモリセル列１２にデータを書き
込むために入出力ライン４１に供給されたデータが"Ｌ"
レベルから"Ｈ"レベルに反転したとすると、トランスフ
ァＮＭＯＳ１１及び１２のゲートとドレインとの間の浮
遊容量Ｃ ＮＧＤ（図７参照）により、トランスファＮＭ
ＯＳ１１及び１２それぞれのゲートとドレインとがカッ
プリングすると共に、トランスファＰＭＯＳ１３及び１
４のゲートとソースとの間の浮遊容量ＣＰＧＳ（図７参
照）により、トランスファＰＭＯＳ１３及び１４それぞ
れのゲートとソースとがカップリングして、それぞれの
ゲート電圧が"Ｌ"レベルから"Ｈ"レベルに向かって一瞬
変化してしまう場合がある（これをカップリングノイズ
と呼ぶ）。これにより、本来オン状態であるはずのトラ
ンスファＮＭＯＳ１２及びトランスファＰＭＯＳ１４が
オフ状態となると共に、本来オフ状態であるはずのトラ
ンスファＮＭＯＳ１１及びトランスファＰＭＯＳ１３が
オン状態となる場合がある。そして、この誤動作により
スイッチ３１の端子Ｔｃが端子Ｔａと接続されてしまう
と、本来書き込むべきでない不良メモリセル列１１にデ
ータが書き込まれてしまう。
来の半導体記憶装置において、例えば、メモリセル列１
１が不良メモリセル列であるためにヒューズ５４ではな
くヒューズ５１（図５参照）が切断された場合、制御電
圧はすべて"Ｌ"レベルとなるため、すべてのスイッチ３
１〜３ｎ−１において、トランスファＮＭＯＳ１２及び
トランスファＰＭＯＳ１４がオンすると共に、トランス
ファＮＭＯＳ１１及びトランスファＰＭＯＳ１３がオフ
して（図６参照）、端子Ｔｃが端子Ｔｂと接続される。
この場合、グランドＧＮＤに近いスイッチ３（例えば、
スイッチ３ｎ−１やスイッチ３ｎ− ２）の端子Ｔｄの電
位は、グランド電位に固定されやすいが、グランドＧＮ
Ｄから遠いスイッチ３（例えば、スイッチ３１）の端子
Ｔｄの電位は、グランドＧＮＤとの間にヒューズ５２〜
５ｎやそれらを互いに接続するための配線が接続されて
いるため、これらヒューズ５２〜５ｎの抵抗及び配線の
抵抗や容量の影響により、グランド電位に固定されず、
周囲で発生するノイズを拾いやすい状態にある。このよ
うな状態で、例えば、メモリセル列１２にデータを書き
込むために入出力ライン４１に供給されたデータが"Ｌ"
レベルから"Ｈ"レベルに反転したとすると、トランスフ
ァＮＭＯＳ１１及び１２のゲートとドレインとの間の浮
遊容量Ｃ ＮＧＤ（図７参照）により、トランスファＮＭ
ＯＳ１１及び１２それぞれのゲートとドレインとがカッ
プリングすると共に、トランスファＰＭＯＳ１３及び１
４のゲートとソースとの間の浮遊容量ＣＰＧＳ（図７参
照）により、トランスファＰＭＯＳ１３及び１４それぞ
れのゲートとソースとがカップリングして、それぞれの
ゲート電圧が"Ｌ"レベルから"Ｈ"レベルに向かって一瞬
変化してしまう場合がある（これをカップリングノイズ
と呼ぶ）。これにより、本来オン状態であるはずのトラ
ンスファＮＭＯＳ１２及びトランスファＰＭＯＳ１４が
オフ状態となると共に、本来オフ状態であるはずのトラ
ンスファＮＭＯＳ１１及びトランスファＰＭＯＳ１３が
オン状態となる場合がある。そして、この誤動作により
スイッチ３１の端子Ｔｃが端子Ｔａと接続されてしまう
と、本来書き込むべきでない不良メモリセル列１１にデ
ータが書き込まれてしまう。
【０００７】一方、例えば、メモリセル列１１〜１
ｎ−１が正常で、メモリセル列１ｎが不良メモリセル列
であるためにヒューズ５４ではなくヒューズ５ｎ（図５
参照）が切断された場合、制御電圧はすべて"Ｈ"レベル
となるため、すべてのスイッチ３ １〜３ｎ−１におい
て、トランスファＮＭＯＳ１１及びトランスファＰＭＯ
Ｓ１３がオンすると共に、トランスファＮＭＯＳ１２及
びトランスファＰＭＯＳ１４がオフして（図６参照）、
端子Ｔｃが端子Ｔａと接続される。この場合、電源電圧
Ｖｃｃに近いスイッチ３（例えば、スイッチ３１やスイ
ッチ３２）の端子Ｔｄの電位は、電源電圧Ｖｃｃに固定
されやすいが、電源電圧Ｖｃｃから遠いスイッチ３（例
えば、スイッチ３ｎ−１）の端子Ｔｄの電位は、電源電
圧Ｖｃｃとの間にヒューズ５１〜５ｎやそれらを互いに
接続するための配線が接続されているため、これらヒュ
ーズ５１〜５ｎの抵抗及び配線の抵抗や容量の影響によ
り、電源電圧Ｖｃｃに固定されず、周囲で発生するノイ
ズを拾いやすい状態にある。このような状態で、例え
ば、メモリセル列１ｎ−１にデータを書き込むために入
出力ライン４ｎ−１に供給されたデータが"Ｈ"レベルか
ら"Ｌ"レベルに反転したとすると、浮遊容量Ｃ
ＮＧＤ（図７参照）により、トランスファＮＭＯＳ１１
及び１２それぞれのゲートとドレインとがカップリング
すると共に、浮遊容量Ｃ ＰＧＳ（図７参照）により、ト
ランスファＰＭＯＳ１３及び１４それぞれのゲートとソ
ースとがカップリングして、カップリングノイズが発生
し、それぞれのゲート電圧が"Ｈ"レベルから"Ｌ"レベル
に向かって一瞬変化してしまう場合がある。これによ
り、本来オフ状態であるはずのトランスファＮＭＯＳ１
２及びトランスファＰＭＯＳ１４がオン状態となると共
に、本来オン状態であるはずのトランスファＮＭＯＳ１
１及びトランスファＰＭＯＳ１３がオフ状態となる場合
がある。そして、この誤動作によりスイッチ３ｎ−１の
端子Ｔｃが端子Ｔｂと接続されてしまうと、本来書き込
むべきでない不良メモリセル列１ｎにデータが書き込ま
れてしまう。このような誤動作により、この半導体記憶
装置に記憶されたデータは当初の値と異なった値で記憶
され、この半導体記憶装置を用いた装置の誤動作の原因
となる。
ｎ−１が正常で、メモリセル列１ｎが不良メモリセル列
であるためにヒューズ５４ではなくヒューズ５ｎ（図５
参照）が切断された場合、制御電圧はすべて"Ｈ"レベル
となるため、すべてのスイッチ３ １〜３ｎ−１におい
て、トランスファＮＭＯＳ１１及びトランスファＰＭＯ
Ｓ１３がオンすると共に、トランスファＮＭＯＳ１２及
びトランスファＰＭＯＳ１４がオフして（図６参照）、
端子Ｔｃが端子Ｔａと接続される。この場合、電源電圧
Ｖｃｃに近いスイッチ３（例えば、スイッチ３１やスイ
ッチ３２）の端子Ｔｄの電位は、電源電圧Ｖｃｃに固定
されやすいが、電源電圧Ｖｃｃから遠いスイッチ３（例
えば、スイッチ３ｎ−１）の端子Ｔｄの電位は、電源電
圧Ｖｃｃとの間にヒューズ５１〜５ｎやそれらを互いに
接続するための配線が接続されているため、これらヒュ
ーズ５１〜５ｎの抵抗及び配線の抵抗や容量の影響によ
り、電源電圧Ｖｃｃに固定されず、周囲で発生するノイ
ズを拾いやすい状態にある。このような状態で、例え
ば、メモリセル列１ｎ−１にデータを書き込むために入
出力ライン４ｎ−１に供給されたデータが"Ｈ"レベルか
ら"Ｌ"レベルに反転したとすると、浮遊容量Ｃ
ＮＧＤ（図７参照）により、トランスファＮＭＯＳ１１
及び１２それぞれのゲートとドレインとがカップリング
すると共に、浮遊容量Ｃ ＰＧＳ（図７参照）により、ト
ランスファＰＭＯＳ１３及び１４それぞれのゲートとソ
ースとがカップリングして、カップリングノイズが発生
し、それぞれのゲート電圧が"Ｈ"レベルから"Ｌ"レベル
に向かって一瞬変化してしまう場合がある。これによ
り、本来オフ状態であるはずのトランスファＮＭＯＳ１
２及びトランスファＰＭＯＳ１４がオン状態となると共
に、本来オン状態であるはずのトランスファＮＭＯＳ１
１及びトランスファＰＭＯＳ１３がオフ状態となる場合
がある。そして、この誤動作によりスイッチ３ｎ−１の
端子Ｔｃが端子Ｔｂと接続されてしまうと、本来書き込
むべきでない不良メモリセル列１ｎにデータが書き込ま
れてしまう。このような誤動作により、この半導体記憶
装置に記憶されたデータは当初の値と異なった値で記憶
され、この半導体記憶装置を用いた装置の誤動作の原因
となる。
【０００８】以上説明した誤動作はデータの読み出し時
においても同様に発生し得る。すなわち、当該メモリセ
ル１から読み出されたデータが対応するスイッチ３を通
過する際に、"Ｌ"レベルから"Ｈ"レベルに反転した
り、"Ｈ"レベルから"Ｌ"レベルに反転することにより、
今度は、トランスファＮＭＯＳ１１及び１２のゲートと
ソースとの間の浮遊容量ＣＮＧＳやトランスファＰＭＯ
Ｓ１３及び１４のゲートとドレインとの間の浮遊容量Ｃ
ＰＧＤ（図７参照）により、トランスファＮＭＯＳ１１
及び１２並びにトランスファＰＭＯＳ１３及び１４それ
ぞれのゲート電圧が"Ｌ"レベルから"Ｈ"レベル、あるい
は"Ｈ"レベルから"Ｌ"レベルに一瞬変化することによ
り、当該スイッチ３の端子Ｔｃが本来接続されるべきで
ない端子と接続されてしまうのである。これにより、読
み出されたデータの値は１ビットシフトした値となり、
この半導体記憶装置を用いた装置の誤動作の原因とな
る。しかも、データの書き込み時においても上記誤動作
は発生していた場合には、読み出されたデータの値は、
もはや当初記憶されるべきであった値とは全く異なる値
となっている可能性があり、装置の誤動作は必至であ
る。
においても同様に発生し得る。すなわち、当該メモリセ
ル１から読み出されたデータが対応するスイッチ３を通
過する際に、"Ｌ"レベルから"Ｈ"レベルに反転した
り、"Ｈ"レベルから"Ｌ"レベルに反転することにより、
今度は、トランスファＮＭＯＳ１１及び１２のゲートと
ソースとの間の浮遊容量ＣＮＧＳやトランスファＰＭＯ
Ｓ１３及び１４のゲートとドレインとの間の浮遊容量Ｃ
ＰＧＤ（図７参照）により、トランスファＮＭＯＳ１１
及び１２並びにトランスファＰＭＯＳ１３及び１４それ
ぞれのゲート電圧が"Ｌ"レベルから"Ｈ"レベル、あるい
は"Ｈ"レベルから"Ｌ"レベルに一瞬変化することによ
り、当該スイッチ３の端子Ｔｃが本来接続されるべきで
ない端子と接続されてしまうのである。これにより、読
み出されたデータの値は１ビットシフトした値となり、
この半導体記憶装置を用いた装置の誤動作の原因とな
る。しかも、データの書き込み時においても上記誤動作
は発生していた場合には、読み出されたデータの値は、
もはや当初記憶されるべきであった値とは全く異なる値
となっている可能性があり、装置の誤動作は必至であ
る。
【０００９】この発明は、上述の事情に鑑みてなされた
もので、入出力のビット数が多くても誤動作しない半導
体記憶装置を提供することを目的としている。
もので、入出力のビット数が多くても誤動作しない半導
体記憶装置を提供することを目的としている。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る半導体記憶装置は、複数
個のメモリセルからなる複数個のメモリセル列と、該メ
モリセル列の個数より少ない本数設けられた入出力ライ
ンと、該入出力ラインに対応して設けられ、制御電圧に
応じて隣接するメモリセル列のいずれか一方と対応する
入出力ラインとを接続する複数個のスイッチと、直列接
続された一端の電位が"Ｈ"レベルに固定され、他端の電
位が"Ｈ"レベル又は"Ｌ"レベルに固定され、互いの接続
点の電圧が上記制御電圧として上記複数個のスイッチに
それぞれ供給される複数個の不良位置設定手段と、上記
複数個のスイッチの制御電圧を"Ｈ"レベル又は"Ｌ"レベ
ルに固定する少なくとも１個の制御電圧固定回路とを備
えてなることを特徴としている。
に、請求項１記載の発明に係る半導体記憶装置は、複数
個のメモリセルからなる複数個のメモリセル列と、該メ
モリセル列の個数より少ない本数設けられた入出力ライ
ンと、該入出力ラインに対応して設けられ、制御電圧に
応じて隣接するメモリセル列のいずれか一方と対応する
入出力ラインとを接続する複数個のスイッチと、直列接
続された一端の電位が"Ｈ"レベルに固定され、他端の電
位が"Ｈ"レベル又は"Ｌ"レベルに固定され、互いの接続
点の電圧が上記制御電圧として上記複数個のスイッチに
それぞれ供給される複数個の不良位置設定手段と、上記
複数個のスイッチの制御電圧を"Ｈ"レベル又は"Ｌ"レベ
ルに固定する少なくとも１個の制御電圧固定回路とを備
えてなることを特徴としている。
【００１１】請求項２記載の発明に係る半導体記憶装置
は、複数のメモリセルからなる複数個のメモリセル列を
有する複数のメモリセル列群と、列アドレス信号に応じ
て該メモリセル列群のいずれか一つを選択する列選択回
路と、該列選択回路の個数より少ない本数設けられた入
出力ラインと、該入出力ラインに対応して設けられ、制
御電圧に応じて隣接する列選択回路のいずれか一方と対
応する入出力ラインとを接続する複数個のスイッチと、
直列接続された一端の電位が"Ｈ"レベルに固定され、他
端の電位が"Ｌ"レベルに固定され、互いの接続点の電圧
が上記制御電圧として上記複数個のスイッチにそれぞれ
供給される複数個の不良位置設定手段と、上記複数個の
不良位置設定手段のいずれか一つを遮断し、残りの不良
位置設定手段を導通させる設定信号を複数記憶し、上記
列アドレス信号によっていずれか一つの設定信号を選択
出力する複数のレジスタ列と、上記複数個のスイッチの
制御電圧を"Ｈ"レベル又は"Ｌ"レベルに固定する少なく
とも１個の制御電圧固定回路とを備えてなることを特徴
としている。
は、複数のメモリセルからなる複数個のメモリセル列を
有する複数のメモリセル列群と、列アドレス信号に応じ
て該メモリセル列群のいずれか一つを選択する列選択回
路と、該列選択回路の個数より少ない本数設けられた入
出力ラインと、該入出力ラインに対応して設けられ、制
御電圧に応じて隣接する列選択回路のいずれか一方と対
応する入出力ラインとを接続する複数個のスイッチと、
直列接続された一端の電位が"Ｈ"レベルに固定され、他
端の電位が"Ｌ"レベルに固定され、互いの接続点の電圧
が上記制御電圧として上記複数個のスイッチにそれぞれ
供給される複数個の不良位置設定手段と、上記複数個の
不良位置設定手段のいずれか一つを遮断し、残りの不良
位置設定手段を導通させる設定信号を複数記憶し、上記
列アドレス信号によっていずれか一つの設定信号を選択
出力する複数のレジスタ列と、上記複数個のスイッチの
制御電圧を"Ｈ"レベル又は"Ｌ"レベルに固定する少なく
とも１個の制御電圧固定回路とを備えてなることを特徴
としている。
【００１２】請求項３記載の発明は、請求項１又は２記
載の半導体記憶装置に係り、上記制御電圧固定回路は、
近傍の不良位置設定手段の遮断状態に応じて上記スイッ
チの制御電圧を"Ｈ"レベル又は"Ｌ"レベルのいずれか一
方に固定する第１の制御電圧固定回路からなり、上記接
続点のうち、連続的に、１個おきに、あるいは所定個数
おきに対応して設けられていることを特徴としている。
載の半導体記憶装置に係り、上記制御電圧固定回路は、
近傍の不良位置設定手段の遮断状態に応じて上記スイッ
チの制御電圧を"Ｈ"レベル又は"Ｌ"レベルのいずれか一
方に固定する第１の制御電圧固定回路からなり、上記接
続点のうち、連続的に、１個おきに、あるいは所定個数
おきに対応して設けられていることを特徴としている。
【００１３】請求項４記載の発明は、請求項１又は２記
載の半導体記憶装置に係り、上記制御電圧固定回路は、
上記スイッチの制御電圧を"Ｈ"レベルに固定する第２の
制御電圧固定回路と、上記スイッチの制御電圧を"Ｌ"レ
ベルに固定する第３の制御電圧固定回路とからなり、上
記第２の制御電圧固定回路は、上記接続点のうち、上記
一端から略中央まで連続的に、１個おきに、所定個数お
きに、あるいは上記一端から全体の１／３個目付近に対
応して設けられ、かつ、上記第３の制御電圧固定回路
は、上記接続点のうち、上記他端から略中央まで連続的
に、１個おきに、所定個数おきに、あるいは上記他端か
ら全体の１／３個目付近に対応して設けられていること
を特徴としている。
載の半導体記憶装置に係り、上記制御電圧固定回路は、
上記スイッチの制御電圧を"Ｈ"レベルに固定する第２の
制御電圧固定回路と、上記スイッチの制御電圧を"Ｌ"レ
ベルに固定する第３の制御電圧固定回路とからなり、上
記第２の制御電圧固定回路は、上記接続点のうち、上記
一端から略中央まで連続的に、１個おきに、所定個数お
きに、あるいは上記一端から全体の１／３個目付近に対
応して設けられ、かつ、上記第３の制御電圧固定回路
は、上記接続点のうち、上記他端から略中央まで連続的
に、１個おきに、所定個数おきに、あるいは上記他端か
ら全体の１／３個目付近に対応して設けられていること
を特徴としている。
【００１４】また、請求項５記載の発明は、請求項４記
載の半導体記憶装置に係り、上記第１の制御電圧固定回
路が上記略中央に対応して設けられていることを特徴と
している。
載の半導体記憶装置に係り、上記第１の制御電圧固定回
路が上記略中央に対応して設けられていることを特徴と
している。
【００１５】また、請求項６記載の発明は、請求項３又
は５記載の半導体記憶装置に係り、上記第１の制御電圧
固定回路は、出力端が対応する接続点に接続された第１
のインバータと、入力端が上記第１のインバータの出力
端に接続され、出力端が上記第１のインバータの入力端
に接続された第２のインバータとからなることを特徴と
している。
は５記載の半導体記憶装置に係り、上記第１の制御電圧
固定回路は、出力端が対応する接続点に接続された第１
のインバータと、入力端が上記第１のインバータの出力
端に接続され、出力端が上記第１のインバータの入力端
に接続された第２のインバータとからなることを特徴と
している。
【００１６】請求項７記載の発明は、請求項４又は５記
載の半導体記憶装置に係り、上記第２の制御電圧固定回
路は、ドレインが対応する接続点に接続され、ソースの
電位が"Ｌ"レベルに固定されたＮチャネルのＭＯＳトラ
ンジスタと、入力端が上記ドレインに接続され、出力端
が上記ＮチャネルのＭＯＳトランジスタのゲートに接続
されたインバータとからなることを特徴としている。
載の半導体記憶装置に係り、上記第２の制御電圧固定回
路は、ドレインが対応する接続点に接続され、ソースの
電位が"Ｌ"レベルに固定されたＮチャネルのＭＯＳトラ
ンジスタと、入力端が上記ドレインに接続され、出力端
が上記ＮチャネルのＭＯＳトランジスタのゲートに接続
されたインバータとからなることを特徴としている。
【００１７】請求項８記載の発明は、請求項４又は５記
載の半導体記憶装置に係り、上記第３の制御電圧固定回
路は、ドレインが対応する接続点に接続され、ソースの
電位が"Ｈ"レベルに固定されたＰチャネルのＭＯＳトラ
ンジスタと、入力端が上記ドレインに接続され、出力端
が上記ＰチャネルのＭＯＳトランジスタのゲートに接続
されたインバータとからなることを特徴としている。
載の半導体記憶装置に係り、上記第３の制御電圧固定回
路は、ドレインが対応する接続点に接続され、ソースの
電位が"Ｈ"レベルに固定されたＰチャネルのＭＯＳトラ
ンジスタと、入力端が上記ドレインに接続され、出力端
が上記ＰチャネルのＭＯＳトランジスタのゲートに接続
されたインバータとからなることを特徴としている。
【００１８】請求項９記載の発明は、請求項１又は３乃
至８のいずれか１に記載の半導体記憶装置に係り、上記
不良位置設定手段がヒューズで構成されていることを特
徴としている。
至８のいずれか１に記載の半導体記憶装置に係り、上記
不良位置設定手段がヒューズで構成されていることを特
徴としている。
【００１９】請求項１０記載の発明は、請求項１乃至９
のいずれか１に記載の半導体記憶装置に係り、上記不良
位置設定手段がトランジスタまたはトランスファゲート
で構成されていることを特徴としている。
のいずれか１に記載の半導体記憶装置に係り、上記不良
位置設定手段がトランジスタまたはトランスファゲート
で構成されていることを特徴としている。
【００２０】請求項１１記載の発明は、請求項１又は３
乃至１０のいずれか１に記載の半導体記憶装置に係り、
一端の電位が"Ｈ"レベルに固定されたヒューズと、一端
が上記ヒューズに接続され、他端の電位が"Ｌ"レベルに
固定された抵抗と、少なくともＮチャネルのＭＯＳトラ
ンジスタからなり、入力端が上記ヒューズと上記抵抗と
の接続点に接続され、出力端が上記直列接続された複数
個の不良位置設定手段の他端に接続されたバッファとか
らなる電圧固定回路を備え、上記直列接続された複数個
の不良位置設定手段の他端の電位は、上記電圧固定回路
により"Ｈ"レベル又は"Ｌ"レベルに固定されることを特
徴としている。
乃至１０のいずれか１に記載の半導体記憶装置に係り、
一端の電位が"Ｈ"レベルに固定されたヒューズと、一端
が上記ヒューズに接続され、他端の電位が"Ｌ"レベルに
固定された抵抗と、少なくともＮチャネルのＭＯＳトラ
ンジスタからなり、入力端が上記ヒューズと上記抵抗と
の接続点に接続され、出力端が上記直列接続された複数
個の不良位置設定手段の他端に接続されたバッファとか
らなる電圧固定回路を備え、上記直列接続された複数個
の不良位置設定手段の他端の電位は、上記電圧固定回路
により"Ｈ"レベル又は"Ｌ"レベルに固定されることを特
徴としている。
【００２１】また、請求項１２記載の発明は、請求項１
１記載の半導体記憶装置に係り、上記電圧固定回路は、
上記バッファに代えて、少なくとも２個のインバータか
らなるフリップフロップを有することを特徴としてい
る。
１記載の半導体記憶装置に係り、上記電圧固定回路は、
上記バッファに代えて、少なくとも２個のインバータか
らなるフリップフロップを有することを特徴としてい
る。
【００２２】さらにまた、請求項１３記載の発明は、請
求項１１又は１２記載の半導体記憶装置に係り、上記イ
ンバータは、ＮチャネルのＭＯＳトランジスタとＰチャ
ネルのＭＯＳトランジスタとからなり、上記バッファを
構成するＮチャネルのＭＯＳトランジスタ又は上記フリ
ップフロップのインバータを構成するＮチャネルのＭＯ
ＳトランジスタのサイズをＳＮとし、上記第１の制御電
圧固定回路の第１のインバータを構成するＰチャネルの
ＭＯＳトランジスタや上記第３の制御電圧固定回路を構
成するＰチャネルのＭＯＳトランジスタのサイズをＳＰ
とし、上記第１又は第３の制御電圧固定回路の設置個数
をｋとした場合、式（３）を満足することを特徴として
いる。
求項１１又は１２記載の半導体記憶装置に係り、上記イ
ンバータは、ＮチャネルのＭＯＳトランジスタとＰチャ
ネルのＭＯＳトランジスタとからなり、上記バッファを
構成するＮチャネルのＭＯＳトランジスタ又は上記フリ
ップフロップのインバータを構成するＮチャネルのＭＯ
ＳトランジスタのサイズをＳＮとし、上記第１の制御電
圧固定回路の第１のインバータを構成するＰチャネルの
ＭＯＳトランジスタや上記第３の制御電圧固定回路を構
成するＰチャネルのＭＯＳトランジスタのサイズをＳＰ
とし、上記第１又は第３の制御電圧固定回路の設置個数
をｋとした場合、式（３）を満足することを特徴として
いる。
【００２３】
【数２】２・ＳＮ≧ｋ・ＳＰ ……（２）
【００２４】
【作用】この発明の構成によれば、入出力のビット数が
多い場合でも、正しい値のデータの書き込み及び読み出
しが行われ、誤動作しない。
多い場合でも、正しい値のデータの書き込み及び読み出
しが行われ、誤動作しない。
【００２５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 Ａ．第１の実施例 図１はこの発明の第１の実施例である半導体記憶装置の
要部の電気的構成を示すブロック図である。この半導体
記憶装置は、列方向にｎ個のメモリセル列（複数個のメ
モリセルからなる）２１１〜２１ｎを有しており、この
うち、メモリセル列２１ｎが冗長メモリセル列であり、
各メモリセル列２１１〜２１ｎはビットラインを介して
対応する入出力ノード２２１〜２２ｎに接続されてい
る。また、（ｎ−１）個のスイッチ２３１〜２３ｎ−１
が設けられており、各スイッチ２３はそれぞれ、端子Ｔ
ａが図中上側の入出力ノード２２に接続され、端子Ｔｂ
が図中右側の入出力ノード２２に接続され、端子Ｔｃが
対応する入出力ライン２４１〜２４ｎ−１に接続されて
いる。なお、スイッチ２３の電気的構成及びその動作に
ついては、図６に示すスイッチ３のそれと同様であるの
で、その説明を省略する。
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 Ａ．第１の実施例 図１はこの発明の第１の実施例である半導体記憶装置の
要部の電気的構成を示すブロック図である。この半導体
記憶装置は、列方向にｎ個のメモリセル列（複数個のメ
モリセルからなる）２１１〜２１ｎを有しており、この
うち、メモリセル列２１ｎが冗長メモリセル列であり、
各メモリセル列２１１〜２１ｎはビットラインを介して
対応する入出力ノード２２１〜２２ｎに接続されてい
る。また、（ｎ−１）個のスイッチ２３１〜２３ｎ−１
が設けられており、各スイッチ２３はそれぞれ、端子Ｔ
ａが図中上側の入出力ノード２２に接続され、端子Ｔｂ
が図中右側の入出力ノード２２に接続され、端子Ｔｃが
対応する入出力ライン２４１〜２４ｎ−１に接続されて
いる。なお、スイッチ２３の電気的構成及びその動作に
ついては、図６に示すスイッチ３のそれと同様であるの
で、その説明を省略する。
【００２６】また、（ｎ−１）個のヒューズ２５１〜２
５ｎ−１が直列に接続され、その一端に電源電圧Ｖｃｃ
が印加され、他端が電圧固定回路２６に接続されている
と共に、隣接するヒューズ２５同士の接続点が各スイッ
チ２３の端子Ｔｄに接続されており、隣接するヒューズ
２５同士の接続点の電圧が制御電圧として対応するスイ
ッチ２３に供給されている。電圧固定回路２６は、ヒュ
ーズ２５ｎ−１の他端側の電圧を電源電圧Ｖｃｃ又はグ
ランドＧＮＤに固定する回路であり、ヒューズ２７と、
バッファ２８と、抵抗２９とから構成されている。ヒュ
ーズ２７は、その一端に電源電圧Ｖｃｃに印加され、そ
の他端は抵抗２９を介してグランドＧＮＤに接地されて
いる。バッファ２８は、その入力端がヒューズ２７と抵
抗２９の接続点に接続され、その出力端がヒューズ２５
ｎ−１の他端に接続されている。この電圧固定回路２６
は、ヒューズ２７が切断されないままの状態で、ヒュー
ズ２５ｎ−１の他端側の電圧を電源電圧Ｖｃｃに固定
し、ヒューズ２７が切断された状態で、ヒューズ２５
ｎ−１の他端側の電圧をグランドＧＮＤに固定する。バ
ッファ２８は、すべてのヒューズ２５１〜２５ｎ−１及
び２７が切断されていない状態で、半導体記憶装置に電
源が投入された際に、所定の電源電圧Ｖｃｃに到達する
時間の長短にかかわらず、ヒューズ２５ｎ−１の他端側
の電圧を"Ｈ"レベルに固定するため及び、不良メモリセ
ルを検出する際にテストモードに設定するために設けら
れている。
５ｎ−１が直列に接続され、その一端に電源電圧Ｖｃｃ
が印加され、他端が電圧固定回路２６に接続されている
と共に、隣接するヒューズ２５同士の接続点が各スイッ
チ２３の端子Ｔｄに接続されており、隣接するヒューズ
２５同士の接続点の電圧が制御電圧として対応するスイ
ッチ２３に供給されている。電圧固定回路２６は、ヒュ
ーズ２５ｎ−１の他端側の電圧を電源電圧Ｖｃｃ又はグ
ランドＧＮＤに固定する回路であり、ヒューズ２７と、
バッファ２８と、抵抗２９とから構成されている。ヒュ
ーズ２７は、その一端に電源電圧Ｖｃｃに印加され、そ
の他端は抵抗２９を介してグランドＧＮＤに接地されて
いる。バッファ２８は、その入力端がヒューズ２７と抵
抗２９の接続点に接続され、その出力端がヒューズ２５
ｎ−１の他端に接続されている。この電圧固定回路２６
は、ヒューズ２７が切断されないままの状態で、ヒュー
ズ２５ｎ−１の他端側の電圧を電源電圧Ｖｃｃに固定
し、ヒューズ２７が切断された状態で、ヒューズ２５
ｎ−１の他端側の電圧をグランドＧＮＤに固定する。バ
ッファ２８は、すべてのヒューズ２５１〜２５ｎ−１及
び２７が切断されていない状態で、半導体記憶装置に電
源が投入された際に、所定の電源電圧Ｖｃｃに到達する
時間の長短にかかわらず、ヒューズ２５ｎ−１の他端側
の電圧を"Ｈ"レベルに固定するため及び、不良メモリセ
ルを検出する際にテストモードに設定するために設けら
れている。
【００２７】さらに、スイッチ２３１〜２３ｎ−１のう
ち、図中左端から（ｎ−３）／２個目までの各端子Ｔｄ
には、それぞれ制御電圧固定回路３０１〜３０
（ｎ−３）／ ２が接続され、（ｎ−１）／２個目から
（ｎ−１）個目までの各端子Ｔｄには、それぞれ制御電
圧固定回路３１（ｎ−１）／２〜３１（ｎ−１）が接続
されている。図２は、制御電圧固定回路３０の電気的構
成を示す回路図である。この制御電圧固定回路３０は、
インバータ４１と、ＮＭＯＳ４２とから構成されてい
る。インバータ４１の入力端とＮＭＯＳ４２のドレイン
とが接続され、この接続点が対応するスイッチ４３の端
子Ｔｄに接続されている。また、インバータ４１の出力
端はＮＭＯＳ４２のゲートと接続され、ＮＭＯＳ４２の
ソースは接地されている。また、図３は、制御電圧固定
回路３１の電気的構成を示す回路図である。この制御電
圧固定回路３１は、インバータ５１と、ＰＭＯＳ５２と
から構成されている。インバータ５１の入力端とＰＭＯ
Ｓ５２のドレインとが接続され、この接続点が対応する
スイッチ２３の端子Ｔｄに接続されている。また、イン
バータ５１の出力端はＰＭＯＳ５２のゲートと接続さ
れ、ＰＭＯＳ５２のソースには電源電圧Ｖｃｃが印加さ
れている。そして、半導体記憶装置の製品としての良否
が検査される際に、不良メモリセル列２１の位置に応じ
てヒューズ２５のいずれかがレーザ装置などで物理的に
切断されることにより、切断されたヒューズ２５より電
源電圧Ｖｃｃ側の接続点の電圧が"Ｈ"レベルに、グラン
ドＧＮＤ側の接続点の電圧が"Ｌ"レベルに設定されて、
スイッチ２３の切替方向が固定的に設定される。
ち、図中左端から（ｎ−３）／２個目までの各端子Ｔｄ
には、それぞれ制御電圧固定回路３０１〜３０
（ｎ−３）／ ２が接続され、（ｎ−１）／２個目から
（ｎ−１）個目までの各端子Ｔｄには、それぞれ制御電
圧固定回路３１（ｎ−１）／２〜３１（ｎ−１）が接続
されている。図２は、制御電圧固定回路３０の電気的構
成を示す回路図である。この制御電圧固定回路３０は、
インバータ４１と、ＮＭＯＳ４２とから構成されてい
る。インバータ４１の入力端とＮＭＯＳ４２のドレイン
とが接続され、この接続点が対応するスイッチ４３の端
子Ｔｄに接続されている。また、インバータ４１の出力
端はＮＭＯＳ４２のゲートと接続され、ＮＭＯＳ４２の
ソースは接地されている。また、図３は、制御電圧固定
回路３１の電気的構成を示す回路図である。この制御電
圧固定回路３１は、インバータ５１と、ＰＭＯＳ５２と
から構成されている。インバータ５１の入力端とＰＭＯ
Ｓ５２のドレインとが接続され、この接続点が対応する
スイッチ２３の端子Ｔｄに接続されている。また、イン
バータ５１の出力端はＰＭＯＳ５２のゲートと接続さ
れ、ＰＭＯＳ５２のソースには電源電圧Ｖｃｃが印加さ
れている。そして、半導体記憶装置の製品としての良否
が検査される際に、不良メモリセル列２１の位置に応じ
てヒューズ２５のいずれかがレーザ装置などで物理的に
切断されることにより、切断されたヒューズ２５より電
源電圧Ｖｃｃ側の接続点の電圧が"Ｈ"レベルに、グラン
ドＧＮＤ側の接続点の電圧が"Ｌ"レベルに設定されて、
スイッチ２３の切替方向が固定的に設定される。
【００２８】次に、上記構成の半導体記憶装置の動作に
ついて説明する。まず、メモリセル列２１１が不良メモ
リセル列であるためにヒューズ２５１及び２７が切断さ
れた場合、制御電圧はすべて"Ｌ"レベルとなるため、す
べてのスイッチ２３１〜２３ ｎ−１において、トランス
ファＮＭＯＳ１２及びトランスファＰＭＯＳ１４がオン
すると共に、トランスファＮＭＯＳ１１及びトランスフ
ァＰＭＯＳ１３がオフして（図６参照）、端子Ｔｃが端
子Ｔｂと接続される。この場合、グランドＧＮＤから遠
いスイッチ２３（例えば、スイッチ２３１）であって
も、制御電圧固定回路３０が設けられているため、"Ｌ"
レベルの制御電圧によりインバータ４１の出力電圧が"
Ｈ"レベルとなって、ＮＭＯＳ４２がオンする（図２参
照）。これにより、制御電圧、すなわち、スイッチ２３
１の端子Ｔ ｄの電位がグランド電位に固定される。した
がって、スイッチ２３１の端子Ｔｄとバッファ２８の出
力端との間にヒューズ２５２〜２５ｎ−１やそれらを互
いに接続するための配線が接続されていて、これらヒュ
ーズ２５２〜２５ｎ−１の抵抗及び配線の抵抗があって
も、入出力ライン２４の電位変化等によるノイズの影響
を受けにくい。
ついて説明する。まず、メモリセル列２１１が不良メモ
リセル列であるためにヒューズ２５１及び２７が切断さ
れた場合、制御電圧はすべて"Ｌ"レベルとなるため、す
べてのスイッチ２３１〜２３ ｎ−１において、トランス
ファＮＭＯＳ１２及びトランスファＰＭＯＳ１４がオン
すると共に、トランスファＮＭＯＳ１１及びトランスフ
ァＰＭＯＳ１３がオフして（図６参照）、端子Ｔｃが端
子Ｔｂと接続される。この場合、グランドＧＮＤから遠
いスイッチ２３（例えば、スイッチ２３１）であって
も、制御電圧固定回路３０が設けられているため、"Ｌ"
レベルの制御電圧によりインバータ４１の出力電圧が"
Ｈ"レベルとなって、ＮＭＯＳ４２がオンする（図２参
照）。これにより、制御電圧、すなわち、スイッチ２３
１の端子Ｔ ｄの電位がグランド電位に固定される。した
がって、スイッチ２３１の端子Ｔｄとバッファ２８の出
力端との間にヒューズ２５２〜２５ｎ−１やそれらを互
いに接続するための配線が接続されていて、これらヒュ
ーズ２５２〜２５ｎ−１の抵抗及び配線の抵抗があって
も、入出力ライン２４の電位変化等によるノイズの影響
を受けにくい。
【００２９】このような状態で、例えば、メモリセル列
２１２にデータを書き込むために入出力ライン２４１に
供給されたデータが"Ｌ"レベルから"Ｈ"レベルに反転し
た場合、トランスファＮＭＯＳ１１及び１２の浮遊容量
ＣＮＧＤ（図７参照）により、トランスファＮＭＯＳ１
１及び１２それぞれのゲートとドレインとがカップリン
グすると共に、トランスファＰＭＯＳ１３及び１４の浮
遊容量ＣＰＧＳ（図７参照）により、トランスファＰＭ
ＯＳ１３及び１４それぞれのゲートとソースとがカップ
リングして、データの"Ｌ"レベルから"Ｈ"レベルへの反
転に応じたカップリングノイズが発生しようとするが、
制御電圧固定回路３０が設けられているため、スイッチ
２３１の端子Ｔｄの電位がグランド電位に固定されてお
り、カップリングノイズが低減される。これにより、ト
ランスファＮＭＯＳ１１及び１２並びにトランスファＰ
ＭＯＳ１３及び１４のオン／オフ状態が変化することは
ない。したがって、メモリセル列２１２にデータが正し
く書き込まれ、この半導体記憶装置に記憶されるべきデ
ータが正しい値で記憶される。
２１２にデータを書き込むために入出力ライン２４１に
供給されたデータが"Ｌ"レベルから"Ｈ"レベルに反転し
た場合、トランスファＮＭＯＳ１１及び１２の浮遊容量
ＣＮＧＤ（図７参照）により、トランスファＮＭＯＳ１
１及び１２それぞれのゲートとドレインとがカップリン
グすると共に、トランスファＰＭＯＳ１３及び１４の浮
遊容量ＣＰＧＳ（図７参照）により、トランスファＰＭ
ＯＳ１３及び１４それぞれのゲートとソースとがカップ
リングして、データの"Ｌ"レベルから"Ｈ"レベルへの反
転に応じたカップリングノイズが発生しようとするが、
制御電圧固定回路３０が設けられているため、スイッチ
２３１の端子Ｔｄの電位がグランド電位に固定されてお
り、カップリングノイズが低減される。これにより、ト
ランスファＮＭＯＳ１１及び１２並びにトランスファＰ
ＭＯＳ１３及び１４のオン／オフ状態が変化することは
ない。したがって、メモリセル列２１２にデータが正し
く書き込まれ、この半導体記憶装置に記憶されるべきデ
ータが正しい値で記憶される。
【００３０】これに対し、例えば、メモリセル列２１２
に既に書き込まれているデータを読み出すために入出力
ノード２２１にまで到達したデータが"Ｌ"レベルから"
Ｈ"レベルに反転した場合、トランスファＮＭＯＳ１１
及び１２の浮遊容量ＣＮＧＳ（図７参照）により、トラ
ンスファＮＭＯＳ１１及び１２それぞれのゲートとソー
スとがカップリングすると共に、トランスファＰＭＯＳ
１３及び１４の間の浮遊容量ＣＰＧＤ（図７参照）によ
り、トランスファＰＭＯＳ１３及び１４それぞれのゲー
トとドレインとがカップリングして、データの"Ｌ"レベ
ルから"Ｈ"レベルへの反転に応じたカップリングノイズ
が発生しようとするが、制御電圧固定回路３０が設けら
れているため、スイッチ２３１の端子Ｔｄの電位がグラ
ンド電位に固定されており、カップリングノイズが低減
される。これにより、トランスファＮＭＯＳ１１及び１
２並びにトランスファＰＭＯＳ１３及び１４のオン／オ
フ状態が変化することはない。したがって、メモリセル
列２１２からデータが正しく読み出され、この半導体記
憶装置に記憶されていたデータが正しい値で読み出され
る。
に既に書き込まれているデータを読み出すために入出力
ノード２２１にまで到達したデータが"Ｌ"レベルから"
Ｈ"レベルに反転した場合、トランスファＮＭＯＳ１１
及び１２の浮遊容量ＣＮＧＳ（図７参照）により、トラ
ンスファＮＭＯＳ１１及び１２それぞれのゲートとソー
スとがカップリングすると共に、トランスファＰＭＯＳ
１３及び１４の間の浮遊容量ＣＰＧＤ（図７参照）によ
り、トランスファＰＭＯＳ１３及び１４それぞれのゲー
トとドレインとがカップリングして、データの"Ｌ"レベ
ルから"Ｈ"レベルへの反転に応じたカップリングノイズ
が発生しようとするが、制御電圧固定回路３０が設けら
れているため、スイッチ２３１の端子Ｔｄの電位がグラ
ンド電位に固定されており、カップリングノイズが低減
される。これにより、トランスファＮＭＯＳ１１及び１
２並びにトランスファＰＭＯＳ１３及び１４のオン／オ
フ状態が変化することはない。したがって、メモリセル
列２１２からデータが正しく読み出され、この半導体記
憶装置に記憶されていたデータが正しい値で読み出され
る。
【００３１】次に、メモリセル列２１ｎ−１が不良メモ
リセル列であるためにヒューズ２５ ｎ−１及び２７が切
断された場合、制御電圧はスイッチ２３ｎ−１の端子Ｔ
ｄに印加されるもの以外はすべて"Ｈ"レベルとなるた
め、スイッチ２３１〜２３ｎ− ２において、トランスフ
ァＮＭＯＳ１１及びトランスファＰＭＯＳ１３がオンす
ると共に、トランスファＮＭＯＳ１２及びトランスファ
ＰＭＯＳ１４がオフして（図６参照）、端子Ｔｃが端子
Ｔａと接続される。一方、スイッチ２３ｎ−１において
は、制御電圧が"Ｌ"レベルとなるため、トランスファＮ
ＭＯＳ１２及びトランスファＰＭＯＳ１４がオンすると
共に、トランスファＮＭＯＳ１１及びトランスファＰＭ
ＯＳ１３がオフして（図６参照）、端子Ｔｃが端子Ｔｂ
と接続される。この場合、電源電圧Ｖｃｃから遠いスイ
ッチ２３（例えば、スイッチ２３ｎ− ２）であっても、
制御電圧固定回路３１が設けられているため、"Ｈ"レベ
ルの制御電圧によりインバータ５１の出力電圧が"Ｌ"レ
ベルとなって、ＰＭＯＳ５２がオンする（図３参照）。
これにより、スイッチ２３ｎ−２の端子Ｔｄに印加され
る制御電圧が電源電圧Ｖｃｃに固定される。したがっ
て、スイッチ２３ｎ−２の端子Ｔｄと電源電圧Ｖｃｃと
の間にヒューズ２５１〜２５ｎ−２やそれらを互いに接
続するための配線が接続されていて、これらヒューズ２
５１〜２５ｎ−２の抵抗及び配線の抵抗があっても、入
出力ライン２４の電位変化等によるノイズの影響を受け
にくい。
リセル列であるためにヒューズ２５ ｎ−１及び２７が切
断された場合、制御電圧はスイッチ２３ｎ−１の端子Ｔ
ｄに印加されるもの以外はすべて"Ｈ"レベルとなるた
め、スイッチ２３１〜２３ｎ− ２において、トランスフ
ァＮＭＯＳ１１及びトランスファＰＭＯＳ１３がオンす
ると共に、トランスファＮＭＯＳ１２及びトランスファ
ＰＭＯＳ１４がオフして（図６参照）、端子Ｔｃが端子
Ｔａと接続される。一方、スイッチ２３ｎ−１において
は、制御電圧が"Ｌ"レベルとなるため、トランスファＮ
ＭＯＳ１２及びトランスファＰＭＯＳ１４がオンすると
共に、トランスファＮＭＯＳ１１及びトランスファＰＭ
ＯＳ１３がオフして（図６参照）、端子Ｔｃが端子Ｔｂ
と接続される。この場合、電源電圧Ｖｃｃから遠いスイ
ッチ２３（例えば、スイッチ２３ｎ− ２）であっても、
制御電圧固定回路３１が設けられているため、"Ｈ"レベ
ルの制御電圧によりインバータ５１の出力電圧が"Ｌ"レ
ベルとなって、ＰＭＯＳ５２がオンする（図３参照）。
これにより、スイッチ２３ｎ−２の端子Ｔｄに印加され
る制御電圧が電源電圧Ｖｃｃに固定される。したがっ
て、スイッチ２３ｎ−２の端子Ｔｄと電源電圧Ｖｃｃと
の間にヒューズ２５１〜２５ｎ−２やそれらを互いに接
続するための配線が接続されていて、これらヒューズ２
５１〜２５ｎ−２の抵抗及び配線の抵抗があっても、入
出力ライン２４の電位変化等によるノイズの影響を受け
にくい。
【００３２】このような状態で、例えば、メモリセル列
２１ｎ−２にデータを書き込むために入出力ライン２４
ｎ−２に供給されたデータが"Ｈ"レベルから"Ｌ"レベル
に反転した場合、トランスファＮＭＯＳ１１及び１２の
浮遊容量ＣＮＧＤ（図７参照）により、トランスファＮ
ＭＯＳ１１及び１２それぞれのゲートとドレインとがカ
ップリングすると共に、トランスファＰＭＯＳ１３及び
１４の浮遊容量ＣＰＧ Ｓ（図７参照）により、トランス
ファＰＭＯＳ１３及び１４それぞれのゲートとソースと
がカップリングして、データの"Ｈ"レベルから"Ｌ"レベ
ルへの反転に応じたカップリングノイズが発生しようと
するが、制御電圧固定回路３１が設けられているため、
スイッチ２３ｎ−２の端子Ｔｄの電位が電源電圧Ｖｃｃ
に固定されており、カップリングノイズが低減される。
これにより、トランスファＮＭＯＳ１１及び１２並びに
トランスファＰＭＯＳ１３及び１４のオン／オフ状態が
変化することはない。したがって、メモリセル列２１
ｎ−２にデータが正しく書き込まれ、この半導体記憶装
置に記憶されるべきデータが正しい値で記憶される。
２１ｎ−２にデータを書き込むために入出力ライン２４
ｎ−２に供給されたデータが"Ｈ"レベルから"Ｌ"レベル
に反転した場合、トランスファＮＭＯＳ１１及び１２の
浮遊容量ＣＮＧＤ（図７参照）により、トランスファＮ
ＭＯＳ１１及び１２それぞれのゲートとドレインとがカ
ップリングすると共に、トランスファＰＭＯＳ１３及び
１４の浮遊容量ＣＰＧ Ｓ（図７参照）により、トランス
ファＰＭＯＳ１３及び１４それぞれのゲートとソースと
がカップリングして、データの"Ｈ"レベルから"Ｌ"レベ
ルへの反転に応じたカップリングノイズが発生しようと
するが、制御電圧固定回路３１が設けられているため、
スイッチ２３ｎ−２の端子Ｔｄの電位が電源電圧Ｖｃｃ
に固定されており、カップリングノイズが低減される。
これにより、トランスファＮＭＯＳ１１及び１２並びに
トランスファＰＭＯＳ１３及び１４のオン／オフ状態が
変化することはない。したがって、メモリセル列２１
ｎ−２にデータが正しく書き込まれ、この半導体記憶装
置に記憶されるべきデータが正しい値で記憶される。
【００３３】これに対し、例えば、メモリセル列２１
ｎ−２に既に書き込まれているデータを読み出すために
入出力ノード２２ｎ−２にまで到達したデータが"Ｈ"レ
ベルから"Ｌ"レベルに反転した場合、トランスファＮＭ
ＯＳ１１及び１２の浮遊容量Ｃ ＮＧＳ（図７参照）によ
り、トランスファＮＭＯＳ１１及び１２それぞれのゲー
トとソースとがカップリングすると共に、トランスファ
ＰＭＯＳ１３及び１４の間の浮遊容量ＣＰＧＤ（図７参
照）により、トランスファＰＭＯＳ１３及び１４それぞ
れのゲートとドレインとがカップリングして、データ
の"Ｈ"レベルから"Ｌ"レベルへの反転に応じたカップリ
ングノイズが発生しようとするが、制御電圧固定回路３
１が設けられているため、スイッチ２３ｎ−２の端子Ｔ
ｄの電位が電源電圧Ｖｃｃに固定されており、カップリ
ングノイズが低減される。これにより、トランスファＮ
ＭＯＳ１１及び１２並びにトランスファＰＭＯＳ１３及
び１４のオン／オフ状態が変化することはない。したが
って、メモリセル列２１ｎ− ２からデータが正しく読み
出され、この半導体記憶装置に記憶されていたデータが
正しい値で読み出される。
ｎ−２に既に書き込まれているデータを読み出すために
入出力ノード２２ｎ−２にまで到達したデータが"Ｈ"レ
ベルから"Ｌ"レベルに反転した場合、トランスファＮＭ
ＯＳ１１及び１２の浮遊容量Ｃ ＮＧＳ（図７参照）によ
り、トランスファＮＭＯＳ１１及び１２それぞれのゲー
トとソースとがカップリングすると共に、トランスファ
ＰＭＯＳ１３及び１４の間の浮遊容量ＣＰＧＤ（図７参
照）により、トランスファＰＭＯＳ１３及び１４それぞ
れのゲートとドレインとがカップリングして、データ
の"Ｈ"レベルから"Ｌ"レベルへの反転に応じたカップリ
ングノイズが発生しようとするが、制御電圧固定回路３
１が設けられているため、スイッチ２３ｎ−２の端子Ｔ
ｄの電位が電源電圧Ｖｃｃに固定されており、カップリ
ングノイズが低減される。これにより、トランスファＮ
ＭＯＳ１１及び１２並びにトランスファＰＭＯＳ１３及
び１４のオン／オフ状態が変化することはない。したが
って、メモリセル列２１ｎ− ２からデータが正しく読み
出され、この半導体記憶装置に記憶されていたデータが
正しい値で読み出される。
【００３４】このように、この例の構成によれば、スイ
ッチ２３１〜２３（ｎ−１）／２の各端子Ｔｄに、その
電位をグランド電位に固定する制御電圧固定回路３０を
設けたので、電源電圧Ｖｃｃに近い側のヒューズ２５を
切断した場合、グランドＧＮＤから遠いスイッチ２３に
接続されたメモリセル列２１へのデータの書き込み／読
み出しの際のカップリングノイズを低減できる。これに
より、データの書き込み／読み出しの際の誤動作を防止
できる。また、この例の構成によれば、スイッチ２３
（ｎ＋１）／２〜２３ｎ−１の各端子Ｔｄに、その電位
を電源電圧Ｖｃｃに固定する制御電圧固定回路３１を設
けたので、グランドＧＮＤに近い側のヒューズ２５を切
断した場合、電源電圧Ｖｃ ｃから遠いスイッチ２３に接
続されたメモリセル列２１へのデータの書き込み／読み
出しの際のカップリングノイズを低減できる。これによ
り、データの書き込み／読み出しの際の誤動作を防止で
きる。半導体記憶装置のビット数が多ければ多いほど、
直列接続されたヒューズの個数が増大し、切断されたヒ
ューズ近傍のスイッチ２３とグランドＧＮＤや電源電圧
Ｖｃｃとの距離が遠くなるので、この実施例によるカッ
プリングノイズ低減の効果は増大する。
ッチ２３１〜２３（ｎ−１）／２の各端子Ｔｄに、その
電位をグランド電位に固定する制御電圧固定回路３０を
設けたので、電源電圧Ｖｃｃに近い側のヒューズ２５を
切断した場合、グランドＧＮＤから遠いスイッチ２３に
接続されたメモリセル列２１へのデータの書き込み／読
み出しの際のカップリングノイズを低減できる。これに
より、データの書き込み／読み出しの際の誤動作を防止
できる。また、この例の構成によれば、スイッチ２３
（ｎ＋１）／２〜２３ｎ−１の各端子Ｔｄに、その電位
を電源電圧Ｖｃｃに固定する制御電圧固定回路３１を設
けたので、グランドＧＮＤに近い側のヒューズ２５を切
断した場合、電源電圧Ｖｃ ｃから遠いスイッチ２３に接
続されたメモリセル列２１へのデータの書き込み／読み
出しの際のカップリングノイズを低減できる。これによ
り、データの書き込み／読み出しの際の誤動作を防止で
きる。半導体記憶装置のビット数が多ければ多いほど、
直列接続されたヒューズの個数が増大し、切断されたヒ
ューズ近傍のスイッチ２３とグランドＧＮＤや電源電圧
Ｖｃｃとの距離が遠くなるので、この実施例によるカッ
プリングノイズ低減の効果は増大する。
【００３５】Ｂ．第２の実施例 次に、第２の実施例について説明する。図４は、この発
明の第２の実施例である半導体記憶装置を構成する制御
電圧固定回路６１の電気的構成を示す回路図である。こ
の第２の実施例においては、図１に示す半導体記憶装置
の要部の構成のうち、制御電圧固定回路３０１〜３０（
ｎ−１）／２及び制御電圧固定回路３１１〜３１
（ｎ−１）／２に代えて、制御電圧固定回路６１１〜６
１ｎ−１を設ける以外の構成は、同一であるので、その
説明を省略する。制御電圧固定回路６１は、図４に示す
ように、２個のインバータ６２及び６３から構成されて
いる。インバータ６２の出力端とインバータ６３の入力
端とが接続され、この接続点が対応するスイッチ２３の
端子Ｔｄに接続されている。また、インバータ６２の入
力端はインバータ６３の出力端と接続されている。
明の第２の実施例である半導体記憶装置を構成する制御
電圧固定回路６１の電気的構成を示す回路図である。こ
の第２の実施例においては、図１に示す半導体記憶装置
の要部の構成のうち、制御電圧固定回路３０１〜３０（
ｎ−１）／２及び制御電圧固定回路３１１〜３１
（ｎ−１）／２に代えて、制御電圧固定回路６１１〜６
１ｎ−１を設ける以外の構成は、同一であるので、その
説明を省略する。制御電圧固定回路６１は、図４に示す
ように、２個のインバータ６２及び６３から構成されて
いる。インバータ６２の出力端とインバータ６３の入力
端とが接続され、この接続点が対応するスイッチ２３の
端子Ｔｄに接続されている。また、インバータ６２の入
力端はインバータ６３の出力端と接続されている。
【００３６】次に、上記構成の半導体記憶装置の動作に
ついて説明する。まず、メモリセル列２１１が不良メモ
リセル列であるためにヒューズ２５１及び２７が切断さ
れた場合、制御電圧はすべて"Ｌ"レベルとなるため、す
べてのスイッチ２３１〜２３ ｎ−１において、トランス
ファＮＭＯＳ１２及びトランスファＰＭＯＳ１４がオン
すると共に、トランスファＮＭＯＳ１１及びトランスフ
ァＰＭＯＳ１３がオフして（図６参照）、端子Ｔｃが端
子Ｔｂと接続される。この場合、グランドＧＮＤから遠
いスイッチ２３（例えば、スイッチ２３１）であって
も、制御電圧固定回路６１が設けられているため、"Ｌ"
レベルの制御電圧によりインバータ６３の出力電圧が"
Ｈ"レベルとなって、インバータ６２の出力電圧が"Ｌ"
レベルとなる（図４参照）。これにより、制御電圧、す
なわち、スイッチ２３１の端子Ｔｄの電位がグランド電
位に固定される。したがって、スイッチ２３１の端子Ｔ
ｄとバッファ２８の出力端との間にヒューズ２５２〜２
５ｎ −１やそれらを互いに接続するための配線が接続さ
れていて、これらヒューズ２５２〜２５ｎ−１の抵抗及
び配線の抵抗があっても、入出力ライン２４の電位変化
等によるノイズの影響を受けにくい。
ついて説明する。まず、メモリセル列２１１が不良メモ
リセル列であるためにヒューズ２５１及び２７が切断さ
れた場合、制御電圧はすべて"Ｌ"レベルとなるため、す
べてのスイッチ２３１〜２３ ｎ−１において、トランス
ファＮＭＯＳ１２及びトランスファＰＭＯＳ１４がオン
すると共に、トランスファＮＭＯＳ１１及びトランスフ
ァＰＭＯＳ１３がオフして（図６参照）、端子Ｔｃが端
子Ｔｂと接続される。この場合、グランドＧＮＤから遠
いスイッチ２３（例えば、スイッチ２３１）であって
も、制御電圧固定回路６１が設けられているため、"Ｌ"
レベルの制御電圧によりインバータ６３の出力電圧が"
Ｈ"レベルとなって、インバータ６２の出力電圧が"Ｌ"
レベルとなる（図４参照）。これにより、制御電圧、す
なわち、スイッチ２３１の端子Ｔｄの電位がグランド電
位に固定される。したがって、スイッチ２３１の端子Ｔ
ｄとバッファ２８の出力端との間にヒューズ２５２〜２
５ｎ −１やそれらを互いに接続するための配線が接続さ
れていて、これらヒューズ２５２〜２５ｎ−１の抵抗及
び配線の抵抗があっても、入出力ライン２４の電位変化
等によるノイズの影響を受けにくい。
【００３７】このような状態で、例えば、メモリセル列
２１２にデータを書き込むために入出力ライン２４１に
供給されたデータが"Ｌ"レベルから"Ｈ"レベルに反転し
た場合、トランスファＮＭＯＳ１１及び１２の浮遊容量
ＣＮＧＤ（図７参照）により、トランスファＮＭＯＳ１
１及び１２それぞれのゲートとドレインとがカップリン
グすると共に、トランスファＰＭＯＳ１３及び１４の浮
遊容量ＣＰＧＳ（図７参照）により、トランスファＰＭ
ＯＳ１３及び１４それぞれのゲートとソースとがカップ
リングして、データの"Ｌ"レベルから"Ｈ"レベルへの反
転に応じたカップリングノイズが発生しようとするが、
制御電圧固定回路６１が設けられているため、スイッチ
２３１の端子Ｔｄの電位がグランド電位に固定されてお
り、カップリングノイズが低減される。これにより、ト
ランスファＮＭＯＳ１１及び１２並びにトランスファＰ
ＭＯＳ１３及び１４のオン／オフ状態が変化することは
ない。したがって、メモリセル列２１２にデータが正し
く書き込まれ、この半導体記憶装置に記憶されるべきデ
ータが正しい値で記憶される。
２１２にデータを書き込むために入出力ライン２４１に
供給されたデータが"Ｌ"レベルから"Ｈ"レベルに反転し
た場合、トランスファＮＭＯＳ１１及び１２の浮遊容量
ＣＮＧＤ（図７参照）により、トランスファＮＭＯＳ１
１及び１２それぞれのゲートとドレインとがカップリン
グすると共に、トランスファＰＭＯＳ１３及び１４の浮
遊容量ＣＰＧＳ（図７参照）により、トランスファＰＭ
ＯＳ１３及び１４それぞれのゲートとソースとがカップ
リングして、データの"Ｌ"レベルから"Ｈ"レベルへの反
転に応じたカップリングノイズが発生しようとするが、
制御電圧固定回路６１が設けられているため、スイッチ
２３１の端子Ｔｄの電位がグランド電位に固定されてお
り、カップリングノイズが低減される。これにより、ト
ランスファＮＭＯＳ１１及び１２並びにトランスファＰ
ＭＯＳ１３及び１４のオン／オフ状態が変化することは
ない。したがって、メモリセル列２１２にデータが正し
く書き込まれ、この半導体記憶装置に記憶されるべきデ
ータが正しい値で記憶される。
【００３８】これに対し、例えば、メモリセル列２１２
に既に書き込まれているデータを読み出すために入出力
ノード２２１にまで到達したデータが"Ｌ"レベルから"
Ｈ"レベルに反転した場合、トランスファＮＭＯＳ１１
及び１２の浮遊容量ＣＮＧＳ（図７参照）により、トラ
ンスファＮＭＯＳ１１及び１２それぞれのゲートとソー
スとがカップリングすると共に、トランスファＰＭＯＳ
１３及び１４の間の浮遊容量ＣＰＧＤ（図７参照）によ
り、トランスファＰＭＯＳ１３及び１４それぞれのゲー
トとドレインとがカップリングして、データの"Ｌ"レベ
ルから"Ｈ"レベルへの反転に応じたカップリングノイズ
が発生しようとするが、制御電圧固定回路６１が設けら
れているため、スイッチ２３１の端子Ｔｄの電位がグラ
ンド電位に固定されており、カップリングノイズが低減
される。これにより、トランスファＮＭＯＳ１１及び１
２並びにトランスファＰＭＯＳ１３及び１４のオン／オ
フ状態が変化することはない。したがって、メモリセル
列２１２からデータが正しく読み出され、この半導体記
憶装置に記憶されていたデータが正しい値で読み出され
る。
に既に書き込まれているデータを読み出すために入出力
ノード２２１にまで到達したデータが"Ｌ"レベルから"
Ｈ"レベルに反転した場合、トランスファＮＭＯＳ１１
及び１２の浮遊容量ＣＮＧＳ（図７参照）により、トラ
ンスファＮＭＯＳ１１及び１２それぞれのゲートとソー
スとがカップリングすると共に、トランスファＰＭＯＳ
１３及び１４の間の浮遊容量ＣＰＧＤ（図７参照）によ
り、トランスファＰＭＯＳ１３及び１４それぞれのゲー
トとドレインとがカップリングして、データの"Ｌ"レベ
ルから"Ｈ"レベルへの反転に応じたカップリングノイズ
が発生しようとするが、制御電圧固定回路６１が設けら
れているため、スイッチ２３１の端子Ｔｄの電位がグラ
ンド電位に固定されており、カップリングノイズが低減
される。これにより、トランスファＮＭＯＳ１１及び１
２並びにトランスファＰＭＯＳ１３及び１４のオン／オ
フ状態が変化することはない。したがって、メモリセル
列２１２からデータが正しく読み出され、この半導体記
憶装置に記憶されていたデータが正しい値で読み出され
る。
【００３９】また、メモリセル列２１ｎ−１が不良メモ
リセル列であるためにヒューズ２５ ｎ−１及び２７が切
断された場合、制御電圧はスイッチ２３ｎ−１の端子Ｔ
ｄに印加されるもの以外はすべて"Ｈ"レベルとなるた
め、スイッチ２３１〜２３ｎ− ２において、トランスフ
ァＮＭＯＳ１１及びトランスファＰＭＯＳ１３がオンす
ると共に、トランスファＮＭＯＳ１２及びトランスファ
ＰＭＯＳ１４がオフして（図６参照）、端子Ｔｃが端子
Ｔａと接続される。一方、スイッチ２３ｎ−１において
は、制御電圧が"Ｌ"レベルとなるため、トランスファＮ
ＭＯＳ１２及びトランスファＰＭＯＳ１４がオンすると
共に、トランスファＮＭＯＳ１１及びトランスファＰＭ
ＯＳ１３がオフして（図６参照）、端子Ｔｃが端子Ｔｂ
と接続される。この場合、電源電圧Ｖｃｃから遠いスイ
ッチ２３（例えば、スイッチ２３ｎ− ２）であっても、
制御電圧固定回路６１が設けられているため、"Ｈ"レベ
ルの制御電圧によりインバータ６３の出力電圧が"Ｌ"レ
ベルとなって、インバータ６２の出力電圧が"Ｈ"レベル
となる（図４参照）。これにより、スイッチ２３ｎ−２
の端子Ｔｄに印加される制御電圧が電源電圧Ｖｃｃに固
定される。したがって、スイッチ２３ｎ−２の端子Ｔｄ
と電源電圧Ｖｃｃとの間にヒューズ２５１〜２５ ｎ−２
やそれらを互いに接続するための配線が接続されてい
て、これらヒューズ２５１〜２５ｎ−２の抵抗及び配線
の抵抗があっても、入出力ライン２４の電位変化等によ
るノイズの影響を受けにくい。
リセル列であるためにヒューズ２５ ｎ−１及び２７が切
断された場合、制御電圧はスイッチ２３ｎ−１の端子Ｔ
ｄに印加されるもの以外はすべて"Ｈ"レベルとなるた
め、スイッチ２３１〜２３ｎ− ２において、トランスフ
ァＮＭＯＳ１１及びトランスファＰＭＯＳ１３がオンす
ると共に、トランスファＮＭＯＳ１２及びトランスファ
ＰＭＯＳ１４がオフして（図６参照）、端子Ｔｃが端子
Ｔａと接続される。一方、スイッチ２３ｎ−１において
は、制御電圧が"Ｌ"レベルとなるため、トランスファＮ
ＭＯＳ１２及びトランスファＰＭＯＳ１４がオンすると
共に、トランスファＮＭＯＳ１１及びトランスファＰＭ
ＯＳ１３がオフして（図６参照）、端子Ｔｃが端子Ｔｂ
と接続される。この場合、電源電圧Ｖｃｃから遠いスイ
ッチ２３（例えば、スイッチ２３ｎ− ２）であっても、
制御電圧固定回路６１が設けられているため、"Ｈ"レベ
ルの制御電圧によりインバータ６３の出力電圧が"Ｌ"レ
ベルとなって、インバータ６２の出力電圧が"Ｈ"レベル
となる（図４参照）。これにより、スイッチ２３ｎ−２
の端子Ｔｄに印加される制御電圧が電源電圧Ｖｃｃに固
定される。したがって、スイッチ２３ｎ−２の端子Ｔｄ
と電源電圧Ｖｃｃとの間にヒューズ２５１〜２５ ｎ−２
やそれらを互いに接続するための配線が接続されてい
て、これらヒューズ２５１〜２５ｎ−２の抵抗及び配線
の抵抗があっても、入出力ライン２４の電位変化等によ
るノイズの影響を受けにくい。
【００４０】このような状態で、例えば、メモリセル列
２１ｎ−２にデータを書き込むために入出力ライン２４
ｎ−２に供給されたデータが"Ｈ"レベルから"Ｌ"レベル
に反転した場合、トランスファＮＭＯＳ１１及び１２の
浮遊容量ＣＮＧＤ（図７参照）により、トランスファＮ
ＭＯＳ１１及び１２それぞれのゲートとドレインとがカ
ップリングすると共に、トランスファＰＭＯＳ１３及び
１４の浮遊容量ＣＰＧ Ｓ（図７参照）により、トランス
ファＰＭＯＳ１３及び１４それぞれのゲートとソースと
がカップリングして、データの"Ｈ"レベルから"Ｌ"レベ
ルへの反転に応じたカップリングノイズが発生しようと
するが、制御電圧固定回路６１が設けられているため、
スイッチ２３ｎ−２の端子Ｔｄの電位が電源電圧Ｖｃｃ
に固定されており、カップリングノイズが低減される。
これにより、トランスファＮＭＯＳ１１及び１２並びに
トランスファＰＭＯＳ１３及び１４のオン／オフ状態が
変化することはない。したがって、メモリセル列２１
ｎ−２にデータが正しく書き込まれ、この半導体記憶装
置に記憶されるべきデータが正しい値で記憶される。
２１ｎ−２にデータを書き込むために入出力ライン２４
ｎ−２に供給されたデータが"Ｈ"レベルから"Ｌ"レベル
に反転した場合、トランスファＮＭＯＳ１１及び１２の
浮遊容量ＣＮＧＤ（図７参照）により、トランスファＮ
ＭＯＳ１１及び１２それぞれのゲートとドレインとがカ
ップリングすると共に、トランスファＰＭＯＳ１３及び
１４の浮遊容量ＣＰＧ Ｓ（図７参照）により、トランス
ファＰＭＯＳ１３及び１４それぞれのゲートとソースと
がカップリングして、データの"Ｈ"レベルから"Ｌ"レベ
ルへの反転に応じたカップリングノイズが発生しようと
するが、制御電圧固定回路６１が設けられているため、
スイッチ２３ｎ−２の端子Ｔｄの電位が電源電圧Ｖｃｃ
に固定されており、カップリングノイズが低減される。
これにより、トランスファＮＭＯＳ１１及び１２並びに
トランスファＰＭＯＳ１３及び１４のオン／オフ状態が
変化することはない。したがって、メモリセル列２１
ｎ−２にデータが正しく書き込まれ、この半導体記憶装
置に記憶されるべきデータが正しい値で記憶される。
【００４１】これに対し、例えば、メモリセル列２１
ｎ−２に既に書き込まれているデータを読み出すために
入出力ノード２２ｎ−２にまで到達したデータが"Ｈ"レ
ベルから"Ｌ"レベルに反転した場合、トランスファＮＭ
ＯＳ１１及び１２の浮遊容量Ｃ ＮＧＳ（図７参照）によ
り、トランスファＮＭＯＳ１１及び１２それぞれのゲー
トとソースとがカップリングすると共に、トランスファ
ＰＭＯＳ１３及び１４の間の浮遊容量ＣＰＧＤ（図７参
照）により、トランスファＰＭＯＳ１３及び１４それぞ
れのゲートとドレインとがカップリングして、データ
の"Ｈ"レベルから"Ｌ"レベルへの反転に応じたカップリ
ングノイズが発生しようとするが、制御電圧固定回路６
１が設けられているため、スイッチ２３ｎ−２の端子Ｔ
ｄの電位が電源電圧Ｖｃｃに固定されており、カップリ
ングノイズが低減される。これにより、トランスファＮ
ＭＯＳ１１及び１２並びにトランスファＰＭＯＳ１３及
び１４のオン／オフ状態が変化することはない。したが
って、メモリセル列２１ｎ− ２からデータが正しく読み
出され、この半導体記憶装置に記憶されていたデータが
正しい値で読み出される。
ｎ−２に既に書き込まれているデータを読み出すために
入出力ノード２２ｎ−２にまで到達したデータが"Ｈ"レ
ベルから"Ｌ"レベルに反転した場合、トランスファＮＭ
ＯＳ１１及び１２の浮遊容量Ｃ ＮＧＳ（図７参照）によ
り、トランスファＮＭＯＳ１１及び１２それぞれのゲー
トとソースとがカップリングすると共に、トランスファ
ＰＭＯＳ１３及び１４の間の浮遊容量ＣＰＧＤ（図７参
照）により、トランスファＰＭＯＳ１３及び１４それぞ
れのゲートとドレインとがカップリングして、データ
の"Ｈ"レベルから"Ｌ"レベルへの反転に応じたカップリ
ングノイズが発生しようとするが、制御電圧固定回路６
１が設けられているため、スイッチ２３ｎ−２の端子Ｔ
ｄの電位が電源電圧Ｖｃｃに固定されており、カップリ
ングノイズが低減される。これにより、トランスファＮ
ＭＯＳ１１及び１２並びにトランスファＰＭＯＳ１３及
び１４のオン／オフ状態が変化することはない。したが
って、メモリセル列２１ｎ− ２からデータが正しく読み
出され、この半導体記憶装置に記憶されていたデータが
正しい値で読み出される。
【００４２】このように、この例の構成によれば、各ス
イッチ２３の端子Ｔｄにその電位をグランド電位又は電
源電圧Ｖｃｃに固定する制御電圧固定回路６１を設けた
ので、電源電圧Ｖｃｃに近い側のヒューズ２５を切断し
た場合、グランドＧＮＤから遠いスイッチ２３に接続さ
れたメモリセル列２１へのデータの書き込み／読み出し
の際のカップリングノイズを低減できると共に、グラン
ドＧＮＤに近い側のヒューズ２５を切断した場合、電源
電圧Ｖｃｃから遠いスイッチ２３に接続されたメモリセ
ル列２１へのデータの書き込み／読み出しの際のカップ
リングノイズを低減できる。これにより、データの書き
込み／読み出しの際の誤動作を防止できる。半導体記憶
装置のビット数が多ければ多いほど、直列接続されたヒ
ューズの個数が増大し、切断されたヒューズ近傍のスイ
ッチ２３とグランドＧＮＤや電源電圧Ｖｃｃとの距離が
遠くなるので、この実施例によるカップリングノイズ低
減の効果は増大する。
イッチ２３の端子Ｔｄにその電位をグランド電位又は電
源電圧Ｖｃｃに固定する制御電圧固定回路６１を設けた
ので、電源電圧Ｖｃｃに近い側のヒューズ２５を切断し
た場合、グランドＧＮＤから遠いスイッチ２３に接続さ
れたメモリセル列２１へのデータの書き込み／読み出し
の際のカップリングノイズを低減できると共に、グラン
ドＧＮＤに近い側のヒューズ２５を切断した場合、電源
電圧Ｖｃｃから遠いスイッチ２３に接続されたメモリセ
ル列２１へのデータの書き込み／読み出しの際のカップ
リングノイズを低減できる。これにより、データの書き
込み／読み出しの際の誤動作を防止できる。半導体記憶
装置のビット数が多ければ多いほど、直列接続されたヒ
ューズの個数が増大し、切断されたヒューズ近傍のスイ
ッチ２３とグランドＧＮＤや電源電圧Ｖｃｃとの距離が
遠くなるので、この実施例によるカップリングノイズ低
減の効果は増大する。
【００４３】Ｃ．第３の実施例 次に、第３の実施例について説明する。図５は、この発
明の第３の実施例である半導体記憶装置の要部の電気的
構成を示すブロック図である。図５において、図１の各
部に対応した部分には同一の符号を付け、その説明を省
略する。この第３の実施例においては、図１に示す半導
体記憶装置の要部の構成のうち、不良位置設定手段とし
てヒューズ２５１〜２５ ｎ−１に代えてＮＭＯＳトラン
ジスタ３３１〜３３ｎを設けている。各ＮＭＯＳトラン
ジスタ３３１〜３３ｎ−１のソースは、それぞれ隣接す
るトランジスタ３３２〜３３ｎのドレインと直列に接続
され、トランジスタ３３１のドレインは電源Ｖｃｃに接
続され、トランジスタ３３ｎのソースはグランドＧＮＤ
と接続されている。また、トランジスタ３３１〜３３ｎ
の各ゲートはレジスタ３４に接続されている。
明の第３の実施例である半導体記憶装置の要部の電気的
構成を示すブロック図である。図５において、図１の各
部に対応した部分には同一の符号を付け、その説明を省
略する。この第３の実施例においては、図１に示す半導
体記憶装置の要部の構成のうち、不良位置設定手段とし
てヒューズ２５１〜２５ ｎ−１に代えてＮＭＯＳトラン
ジスタ３３１〜３３ｎを設けている。各ＮＭＯＳトラン
ジスタ３３１〜３３ｎ−１のソースは、それぞれ隣接す
るトランジスタ３３２〜３３ｎのドレインと直列に接続
され、トランジスタ３３１のドレインは電源Ｖｃｃに接
続され、トランジスタ３３ｎのソースはグランドＧＮＤ
と接続されている。また、トランジスタ３３１〜３３ｎ
の各ゲートはレジスタ３４に接続されている。
【００４４】また、入出力ノード２２１〜２２ｎに列選
択回路３２１〜３２ｎが接続され、この列選択回路３２
１〜３２ｎに複数のメモリセル列群２０１〜２０ｎ、２
１１〜２１ｎが接続されている。列選択回路３２１〜３
２ｎは、列アドレス信号に応じて、メモリセル列群２０
１〜２０ｎ、２１１〜２１ｎのいずれか一方を選択し
て、入出力ノード２２１〜２２ｎにつなぐ。
択回路３２１〜３２ｎが接続され、この列選択回路３２
１〜３２ｎに複数のメモリセル列群２０１〜２０ｎ、２
１１〜２１ｎが接続されている。列選択回路３２１〜３
２ｎは、列アドレス信号に応じて、メモリセル列群２０
１〜２０ｎ、２１１〜２１ｎのいずれか一方を選択し
て、入出力ノード２２１〜２２ｎにつなぐ。
【００４５】レジスタ３４は、トランジスタ３３１〜３
３ｎのうち、いずれか１つのトランジスタをＯＦＦさ
せ、その他のトランジスタをＯＮさせる設定信号ｒ１〜
ｒｎを予め記憶している。この設定信号ｒ１〜ｒｎは、
メモリセル列群の数に相当する数のレジスタ列を有して
おり、レジスタ３４は列アドレス信号によってレジスタ
列の１つを選択して設定信号を出力する。この実施例で
は、メモリセル列群は２つであるので、２つのレジスタ
列を有し、１本の列アドレス信号で切り換えることがで
きる。また、メモリセル列群を１入出力ライン当たり４
列とした場合には、４つのレジスタ列を設け、２本の列
アドレス信号で切り換えるようにすればよい。
３ｎのうち、いずれか１つのトランジスタをＯＦＦさ
せ、その他のトランジスタをＯＮさせる設定信号ｒ１〜
ｒｎを予め記憶している。この設定信号ｒ１〜ｒｎは、
メモリセル列群の数に相当する数のレジスタ列を有して
おり、レジスタ３４は列アドレス信号によってレジスタ
列の１つを選択して設定信号を出力する。この実施例で
は、メモリセル列群は２つであるので、２つのレジスタ
列を有し、１本の列アドレス信号で切り換えることがで
きる。また、メモリセル列群を１入出力ライン当たり４
列とした場合には、４つのレジスタ列を設け、２本の列
アドレス信号で切り換えるようにすればよい。
【００４６】次に、上記構成の半導体記憶装置の動作に
ついて説明する。まず、第１のメモリセル列群２０１に
不良メモリセル列があり、第２のメモリセル列群２１ｎ
に不良メモリセル列があるとする。この場合、第１のレ
ジスタ列ｒ11〜ｒn1には、"０１１…１１"が記憶されて
おり、第２のレジスタ列ｒ12〜ｒn2には、"１１１…１
０"が記憶されている。いま、列アドレス信号が"Ｌ"レ
ベルであり、第１のメモリセル列群２０１〜２０ｎが選
択されると、レジスタ３４は、設定信号として第１のレ
ジスタ列ｒ11〜ｒn1から"０１１…１１"を読み出して、
トランジスタ３３１〜３３ｎのゲートにそれぞれ供給す
る。この結果、トランジスタ３３１がオフし、トランジ
スタ３３ ２〜３３ｎはオンするので、制御電圧は全て"
Ｌ"レベルになる。この後の動作については、第１の実
施例と同様であるので、その説明を省略する。次に、列
アドレス信号が"Ｈ"レベルであり、第２のメモリセル列
群２１１〜２１ｎが選択されると、レジスタ３４は、設
定信号として第２のレジスタ列ｒ12〜ｒn2から"１１１
…１０"を読み出して、トランジスタ３３１〜３３ｎの
ゲートにそれぞれ供給する。この結果、トランジスタ３
３ｎがオフし、トランジスタ３３ １〜３３ｎ−１はオン
するので、制御電圧は全て"Ｈ"レベルになる。この後の
動作については、第１の実施例と同様であるので、その
説明を省略する。
ついて説明する。まず、第１のメモリセル列群２０１に
不良メモリセル列があり、第２のメモリセル列群２１ｎ
に不良メモリセル列があるとする。この場合、第１のレ
ジスタ列ｒ11〜ｒn1には、"０１１…１１"が記憶されて
おり、第２のレジスタ列ｒ12〜ｒn2には、"１１１…１
０"が記憶されている。いま、列アドレス信号が"Ｌ"レ
ベルであり、第１のメモリセル列群２０１〜２０ｎが選
択されると、レジスタ３４は、設定信号として第１のレ
ジスタ列ｒ11〜ｒn1から"０１１…１１"を読み出して、
トランジスタ３３１〜３３ｎのゲートにそれぞれ供給す
る。この結果、トランジスタ３３１がオフし、トランジ
スタ３３ ２〜３３ｎはオンするので、制御電圧は全て"
Ｌ"レベルになる。この後の動作については、第１の実
施例と同様であるので、その説明を省略する。次に、列
アドレス信号が"Ｈ"レベルであり、第２のメモリセル列
群２１１〜２１ｎが選択されると、レジスタ３４は、設
定信号として第２のレジスタ列ｒ12〜ｒn2から"１１１
…１０"を読み出して、トランジスタ３３１〜３３ｎの
ゲートにそれぞれ供給する。この結果、トランジスタ３
３ｎがオフし、トランジスタ３３ １〜３３ｎ−１はオン
するので、制御電圧は全て"Ｈ"レベルになる。この後の
動作については、第１の実施例と同様であるので、その
説明を省略する。
【００４７】このように、不良位置設定手段として第１
の実施例に示すヒューズに代えてトランジスタで設定で
きるようにしても、第１の実施例と略同様な効果を得る
ことができる。さらに、フレキシブルにスイッチの切り
換え方向を設定することができるので、複数のメモリセ
ル列群に対して１つのスイッチ２３１〜２３ｎ−１で冗
長回路を構成できるので、半導体記憶装置のチップ面積
を低減できるとともに、メモリセル列の救済率を向上さ
せることができる。さらに、第１の実施例と同様、電圧
固定回路３０、３１を所定の位置に配したので、制御電
圧に外来ノイズが重畳しても、スイッチ２３が設定され
た方向から切り替わることがなくなり、記憶データを誤
書き込みしたり、誤読み出しすることがなくなる。この
ため、読み書きデータの信頼性を向上した半導体記憶装
置を実現することができる。この実施例では、トランジ
スタ３３１〜３３ｎとしてＮＭＯＳトランジスタを例に
説明したが、ゲートに供給する論理レベルを適宜設定す
ることでＰＭＯＳトランジスタ、またはトランスファゲ
ートに置き替えてもよい。また、第２の実施例と同様
に、スイッチの接地位置や種類は、適宜最適なタイプの
電圧固定回路３０、３１を配置できる。
の実施例に示すヒューズに代えてトランジスタで設定で
きるようにしても、第１の実施例と略同様な効果を得る
ことができる。さらに、フレキシブルにスイッチの切り
換え方向を設定することができるので、複数のメモリセ
ル列群に対して１つのスイッチ２３１〜２３ｎ−１で冗
長回路を構成できるので、半導体記憶装置のチップ面積
を低減できるとともに、メモリセル列の救済率を向上さ
せることができる。さらに、第１の実施例と同様、電圧
固定回路３０、３１を所定の位置に配したので、制御電
圧に外来ノイズが重畳しても、スイッチ２３が設定され
た方向から切り替わることがなくなり、記憶データを誤
書き込みしたり、誤読み出しすることがなくなる。この
ため、読み書きデータの信頼性を向上した半導体記憶装
置を実現することができる。この実施例では、トランジ
スタ３３１〜３３ｎとしてＮＭＯＳトランジスタを例に
説明したが、ゲートに供給する論理レベルを適宜設定す
ることでＰＭＯＳトランジスタ、またはトランスファゲ
ートに置き替えてもよい。また、第２の実施例と同様
に、スイッチの接地位置や種類は、適宜最適なタイプの
電圧固定回路３０、３１を配置できる。
【００４８】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の各実施例においては、制御電圧固定回路を各スイッチ
２３毎に設けた例を示したが、これに限定されず、１個
おきや所定個数おきに設けても良い。あるいは、（ｎ−
１）個のスイッチ２３１〜２３ｎ−１のうち、電源電圧
Ｖ ｃｃ側と中央との間、例えば、電源電圧Ｖｃｃ側から
数えて、全体の１／３個目付近のスイッチ２３の端子Ｔ
ｄに制御電圧固定回路３０又は制御電圧固定回路６１を
接続したり、電圧固定回路２６側と中央との間、例え
ば、電圧固定回路２６から数えて全体の１／３個目付近
のスイッチ２３の端子Ｔｄに制御電圧固定回路３１又は
制御電圧固定回路６１を接続したり、あるいはこれら両
方を設けるように構成しても良い。上記構成に加えて、
略中央のスイッチ２３の端子Ｔｄに制御電圧固定回路６
１を接続するように構成しても良い。このような構成に
よれば、より効率的に誤動作を防止できる。
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の各実施例においては、制御電圧固定回路を各スイッチ
２３毎に設けた例を示したが、これに限定されず、１個
おきや所定個数おきに設けても良い。あるいは、（ｎ−
１）個のスイッチ２３１〜２３ｎ−１のうち、電源電圧
Ｖ ｃｃ側と中央との間、例えば、電源電圧Ｖｃｃ側から
数えて、全体の１／３個目付近のスイッチ２３の端子Ｔ
ｄに制御電圧固定回路３０又は制御電圧固定回路６１を
接続したり、電圧固定回路２６側と中央との間、例え
ば、電圧固定回路２６から数えて全体の１／３個目付近
のスイッチ２３の端子Ｔｄに制御電圧固定回路３１又は
制御電圧固定回路６１を接続したり、あるいはこれら両
方を設けるように構成しても良い。上記構成に加えて、
略中央のスイッチ２３の端子Ｔｄに制御電圧固定回路６
１を接続するように構成しても良い。このような構成に
よれば、より効率的に誤動作を防止できる。
【００４９】また、上述の各実施例においては、この発
明は、１ビットのデータに対して単一の入出力ラインを
有する半導体記憶装置に適用する例を示したが、これに
限定されず、この発明は、例えば、ＣＭＯＳ技術で製造
されるＤＲＡＭやＳＲＡＭにおける相補的な入出力ライ
ンのように、１ビットのデータに対して相補的な入出力
ラインを有する半導体記憶装置にも適用可能である。さ
らに、この発明は、複数のメモリセル列と冗長メモリセ
ル列とからなる複数個のメモリブロックから構成される
半導体記憶装置にももちろん適用可能である。さらに、
上述の各実施例においては、電圧固定回路２６をヒュー
ズ２７と、バッファ２８と、抵抗２９とから構成する例
を示したが、これに限定されず、バッファ２８は設けな
くても良いし、バッファ２８に代えて、２個のインバー
タ等から構成されるフリップフロップを設けても良い。
後者の場合には、電源投入時の効果がより良く得られ
る。また、電圧固定回路２６において、抵抗２９の一端
に電源電圧Ｖｃｃを印加し、抵抗の他端にヒューズ２７
の一端を接続し、ヒューズ２７の他端を接地しても良
い。
明は、１ビットのデータに対して単一の入出力ラインを
有する半導体記憶装置に適用する例を示したが、これに
限定されず、この発明は、例えば、ＣＭＯＳ技術で製造
されるＤＲＡＭやＳＲＡＭにおける相補的な入出力ライ
ンのように、１ビットのデータに対して相補的な入出力
ラインを有する半導体記憶装置にも適用可能である。さ
らに、この発明は、複数のメモリセル列と冗長メモリセ
ル列とからなる複数個のメモリブロックから構成される
半導体記憶装置にももちろん適用可能である。さらに、
上述の各実施例においては、電圧固定回路２６をヒュー
ズ２７と、バッファ２８と、抵抗２９とから構成する例
を示したが、これに限定されず、バッファ２８は設けな
くても良いし、バッファ２８に代えて、２個のインバー
タ等から構成されるフリップフロップを設けても良い。
後者の場合には、電源投入時の効果がより良く得られ
る。また、電圧固定回路２６において、抵抗２９の一端
に電源電圧Ｖｃｃを印加し、抵抗の他端にヒューズ２７
の一端を接続し、ヒューズ２７の他端を接地しても良
い。
【００５０】なお、制御電圧固定回路３１及び６１を設
ける場合、ＰＭＯＳ５２やインバータ６２を構成するＰ
ＭＯＳのサイズが大きいと、電源を投入した際などに、
電圧固定回路２６内部のバッファ２８を構成するＮＭＯ
Ｓやフリップフロップを構成するＮＭＯＳとが釣り合
い、制御電圧が中間電位となり、スイッチ２３の切り替
えが定まらない危険性がある。そこで、バッファ２８を
構成するＮＭＯＳのサイズをＳＮとし、ＰＭＯＳ５２や
インバータ６２を構成するＰＭＯＳのサイズをＳ Ｐと
し、制御電圧固定回路３１及び６１の設置個数をｋとし
た場合、式（３）を満足する必要がある。
ける場合、ＰＭＯＳ５２やインバータ６２を構成するＰ
ＭＯＳのサイズが大きいと、電源を投入した際などに、
電圧固定回路２６内部のバッファ２８を構成するＮＭＯ
Ｓやフリップフロップを構成するＮＭＯＳとが釣り合
い、制御電圧が中間電位となり、スイッチ２３の切り替
えが定まらない危険性がある。そこで、バッファ２８を
構成するＮＭＯＳのサイズをＳＮとし、ＰＭＯＳ５２や
インバータ６２を構成するＰＭＯＳのサイズをＳ Ｐと
し、制御電圧固定回路３１及び６１の設置個数をｋとし
た場合、式（３）を満足する必要がある。
【００５１】
【数３】２・ＳＮ≧ｋ・ＳＰ ……（３）
【００５２】また、上述の各実施例においては、図１に
示すように、直列接続されたヒューズ２５１〜２５
ｎ−１の図中左端に電源電圧Ｖｃｃを印加し、図中右端
に電圧固定回路２６を接続した例を示したが、これに限
定されず、図中左端に電圧固定回路２６を接続し、図中
右端に電源電圧Ｖｃｃを印加しても良い。さらに、直列
接続されたヒューズ２５１〜２５ｎ−１の両端に印加さ
れる電圧や電圧固定回路２６に印加される電圧は、電源
電圧ＶｃｃやグランドＧＮＤである必要はなく、要する
に、スイッチ２３の端子Ｔｃを端子Ｔａ又は端子Ｔｂに
接続できればよいから、単に、"Ｈ"レベルや"Ｌ"レベル
でも良い。
示すように、直列接続されたヒューズ２５１〜２５
ｎ−１の図中左端に電源電圧Ｖｃｃを印加し、図中右端
に電圧固定回路２６を接続した例を示したが、これに限
定されず、図中左端に電圧固定回路２６を接続し、図中
右端に電源電圧Ｖｃｃを印加しても良い。さらに、直列
接続されたヒューズ２５１〜２５ｎ−１の両端に印加さ
れる電圧や電圧固定回路２６に印加される電圧は、電源
電圧ＶｃｃやグランドＧＮＤである必要はなく、要する
に、スイッチ２３の端子Ｔｃを端子Ｔａ又は端子Ｔｂに
接続できればよいから、単に、"Ｈ"レベルや"Ｌ"レベル
でも良い。
【００５３】
【発明の効果】以上説明したように、この発明の構成に
よれば、入出力のビット数が多い場合でも、正しい値の
データの書き込み及び読み出しが行われ、誤動作しない
という効果がある。
よれば、入出力のビット数が多い場合でも、正しい値の
データの書き込み及び読み出しが行われ、誤動作しない
という効果がある。
【図１】この発明の第１の実施例である半導体記憶装置
の要部の電気的構成を示すブロック図である。
の要部の電気的構成を示すブロック図である。
【図２】同装置を構成する制御電圧固定回路の電気的構
成を示す回路図である。
成を示す回路図である。
【図３】同装置を構成する制御電圧固定回路の電気的構
成を示す回路図である。
成を示す回路図である。
【図４】この発明の第２の実施例である半導体記憶装置
を構成する制御電圧固定回路の電気的構成を示す回路図
である。
を構成する制御電圧固定回路の電気的構成を示す回路図
である。
【図５】この発明の第３の実施例である半導体記憶装置
の要部の電気的構成を示すブロック図である。
の要部の電気的構成を示すブロック図である。
【図６】従来の半導体記憶装置の要部の電気的構成例を
示す概念図である。
示す概念図である。
【図７】従来の半導体記憶装置を構成するスイッチの回
路図である。
路図である。
【図８】従来の半導体記憶装置の不都合点を説明するた
めの回路図である。
めの回路図である。
１１，１２ トランスファＮＭＯＳ １３，１４ トランスファＰＭＯＳ １５，４１，５１，６２，６３ インバータ ２０１〜２０ｎ，２１１〜２１ｎ−１ メモリセル列 ２１ｎ 冗長メモリセル列 ２２１〜２２ｎ 入出力ノード ２３１〜２３ｎ−１ スイッチ ２４１〜２４ｎ−１ 入出力ライン ２５１〜２５ｎ−１ ヒューズ（不良位置設定手段） ２６ 電圧固定回路 ２８ バッファ ２９ 抵抗 ３０１〜３０（ｎ−３）／２，３１（ｎ−１）／２〜３
１（ｎ−１），６１制御電圧固定回路 ３２１〜３２ｎ 列選択回路 ３３１〜３３ｎ トランジスタ（不良位置設定手段） ３４ レジスタ ４２ ＮＭＯＳ（ＮチャネルのＭＯＳトラン
ジスタ） ５２ ＰＭＯＳ（ＰチャネルのＭＯＳトラン
ジスタ）
１（ｎ−１），６１制御電圧固定回路 ３２１〜３２ｎ 列選択回路 ３３１〜３３ｎ トランジスタ（不良位置設定手段） ３４ レジスタ ４２ ＮＭＯＳ（ＮチャネルのＭＯＳトラン
ジスタ） ５２ ＰＭＯＳ（ＰチャネルのＭＯＳトラン
ジスタ）
Claims (13)
- 【請求項１】 複数個のメモリセルからなる複数個のメ
モリセル列と、 該メモリセル列の個数より少ない本数設けられた入出力
ラインと、 該入出力ラインに対応して設けられ、制御電圧に応じて
隣接するメモリセル列のいずれか一方と対応する入出力
ラインとを接続する複数個のスイッチと、 直列接続された一端の電位が"Ｈ"レベルに固定され、他
端の電位が"Ｈ"レベル又は"Ｌ"レベルに固定され、互い
の接続点の電圧が前記制御電圧として前記複数個のスイ
ッチにそれぞれ供給される複数個の不良位置設定手段
と、 前記複数個のスイッチの制御電圧を"Ｈ"レベル又は"Ｌ"
レベルに固定する少なくとも１個の制御電圧固定回路と
を備えてなることを特徴とする半導体記憶装置。 - 【請求項２】 複数のメモリセルからなる複数個のメモ
リセル列を有する複数のメモリセル列群と、 列アドレス信号に応じて該メモリセル列群のいずれか一
つを選択する列選択回路と、 該列選択回路の個数より少ない本数設けられた入出力ラ
インと、 該入出力ラインに対応して設けられ、制御電圧に応じて
隣接する列選択回路のいずれか一方と対応する入出力ラ
インとを接続する複数個のスイッチと、 直列接続された一端の電位が"Ｈ"レベルに固定され、他
端の電位が"Ｌ"レベルに固定され、互いの接続点の電圧
が前記制御電圧として前記複数個のスイッチにそれぞれ
供給される複数個の不良位置設定手段と、 前記複数個の不良位置設定手段のいずれか一つを遮断
し、残りの不良位置設定手段を導通させる設定信号を複
数記憶し、前記列アドレス信号によっていずれか一つの
設定信号を選択出力する複数のレジスタ列と、 前記複数個のスイッチの制御電圧を"Ｈ"レベル又は"Ｌ"
レベルに固定する少なくとも１個の制御電圧固定回路と
を備えてなることを特徴とする半導体記憶装置。 - 【請求項３】 前記制御電圧固定回路は、近傍の不良位
置設定手段の遮断状態に応じて前記スイッチの制御電圧
を"Ｈ"レベル又は"Ｌ"レベルのいずれか一方に固定する
第１の制御電圧固定回路からなり、前記接続点のうち、
連続的に、１個おきに、あるいは所定個数おきに対応し
て設けられていることを特徴とする請求項１又は２記載
の半導体記憶装置。 - 【請求項４】 前記制御電圧固定回路は、前記スイッチ
の制御電圧を"Ｈ"レベルに固定する第２の制御電圧固定
回路と、前記スイッチの制御電圧を"Ｌ"レベルに固定す
る第３の制御電圧固定回路とからなり、 前記第２の制御電圧固定回路は、前記接続点のうち、前
記一端から略中央まで連続的に、１個おきに、所定個数
おきに、あるいは前記一端から全体の１／３個目付近に
対応して設けられ、かつ、 前記第３の制御電圧固定回路は、前記接続点のうち、前
記他端から略中央まで連続的に、１個おきに、所定個数
おきに、あるいは前記他端から全体の１／３個目付近に
対応して設けられていることを特徴とする請求項１又は
２記載の半導体記憶装置。 - 【請求項５】 前記第１の制御電圧固定回路が前記略中
央に対応して設けられていることを特徴とする請求項４
記載の半導体記憶装置。 - 【請求項６】 前記第１の制御電圧固定回路は、出力端
が対応する接続点に接続された第１のインバータと、入
力端が前記第１のインバータの出力端に接続され、出力
端が前記第１のインバータの入力端に接続された第２の
インバータとからなることを特徴とする請求項３又は５
記載の半導体記憶装置。 - 【請求項７】 前記第２の制御電圧固定回路は、ドレイ
ンが対応する接続点に接続され、ソースの電位が"Ｌ"レ
ベルに固定されたＮチャネルのＭＯＳトランジスタと、
入力端が前記ドレインに接続され、出力端が前記Ｎチャ
ネルのＭＯＳトランジスタのゲートに接続されたインバ
ータとからなることを特徴とする請求項４又は５記載の
半導体記憶装置。 - 【請求項８】 前記第３の制御電圧固定回路は、ドレイ
ンが対応する接続点に接続され、ソースの電位が"Ｈ"レ
ベルに固定されたＰチャネルのＭＯＳトランジスタと、
入力端が前記ドレインに接続され、出力端が前記Ｐチャ
ネルのＭＯＳトランジスタのゲートに接続されたインバ
ータとからなることを特徴とする請求項４又は５記載の
半導体記憶装置。 - 【請求項９】 前記不良位置設定手段がヒューズで構成
されていることを特徴とする請求項１又は３乃至８のい
ずれか１に記載の半導体記憶装置。 - 【請求項１０】 前記不良位置設定手段がトランジスタ
またはトランスファゲートで構成されていることを特徴
とする請求項１乃至９のいずれか１に記載の半導体記憶
装置。 - 【請求項１１】 一端の電位が"Ｈ"レベルに固定された
ヒューズと、一端が前記ヒューズに接続され、他端の電
位が"Ｌ"レベルに固定された抵抗と、少なくともＮチャ
ネルのＭＯＳトランジスタからなり、入力端が前記ヒュ
ーズと前記抵抗との接続点に接続され、出力端が前記直
列接続された複数個の不良位置設定手段の他端に接続さ
れたバッファとからなる電圧固定回路を備え、前記直列
接続された複数個の不良位置設定手段の他端の電位は、
前記電圧固定回路により"Ｈ"レベル又は"Ｌ"レベルに固
定されることを特徴とする請求項１又は３乃至１０のい
ずれか１に記載の半導体記憶装置。 - 【請求項１２】 前記電圧固定回路は、前記バッファに
代えて、少なくとも２個のインバータからなるフリップ
フロップを有することを特徴とする請求項１１記載の半
導体記憶装置。 - 【請求項１３】 前記インバータは、ＮチャネルのＭＯ
ＳトランジスタとＰチャネルのＭＯＳトランジスタとか
らなり、前記バッファを構成するＮチャネルのＭＯＳト
ランジスタ又は前記フリップフロップのインバータを構
成するＮチャネルのＭＯＳトランジスタのサイズをＳＮ
とし、前記第１の制御電圧固定回路の第１のインバータ
を構成するＰチャネルのＭＯＳトランジスタや前記第３
の制御電圧固定回路を構成するＰチャネルのＭＯＳトラ
ンジスタのサイズをＳＰとし、前記第１又は第３の制御
電圧固定回路の設置個数をｋとした場合、式（１）を満
足することを特徴とする請求項１１又は１２記載の半導
体記憶装置。 【数１】２・ＳＮ≧ｋ・ＳＰ ……（１）
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