TW440856B - Semiconductor memory device - Google Patents

Description

44〇8〇6 五、發明說明（1) 【發明之背景】

本發明係關於一種使用作為—SRAM ，二咖咖等等之…記憶裝置」=，二有 。又置於仃方向之冗餘記憶體單元的半導體記憶裝置/、有 術之描诚 此，己憶裝置之記憶體容量有逐年成長的傾向。因 所以H ，同時，亦更進-步地縮小。 常寫入ΐί體記憶裝置中’難以完全抑制無法正確或正 題^藉i = f料之缺陷記憶體單元的發生。為解決此問 文 提供比所需還多的額外記憶體容量的過度 體；即，冗餘記憶體單元）’並以這些冗餘記憶 置換缺陷圮憶體單元，傳統上可改善半導體記憶裝 良率。當用以在半導體記憶體單元中作輸入/輸出的、 立凡數僅為4至1 6時，為求改善良率，沿半導體記憶裝置 之歹丨方向女裝冗餘記憶體單元，用以在同一字元線上以這 些冗餘記憶體單元置換缺陷記憶體單元而使用已成為主 流。 然而’近年來’位元數有增加的傾向，並變成如32至 6 4 —樣大。此外’某些以這種内建的半導體記憶裝置之閘 極陣列與晶片上的系統（system-on-chip)，係被使用以輸 入/輪出256位元數而運作。由於在半導體記憶體單元、閘 極陣列等等中’用以輸入/輸出的位元數目增加，故在配

第5頁 440856 五、發明說明（2) 置於列方向之記憶體單元、感測放大器、讀取/寫入緩衝 器等的缺陷率會變大。因此，僅藉由在列方向安裝冗餘記 憶體單元，難以避免半導體記憶體單元之良率的降低。 為解決此問題，近來已經發展一種具有安裝於行方向 之冗餘記憶體單元的半導體記憶裝置，舉例而言，如揭露 於曰本特開平7 - 1 2 2 0 9 6號公報中。圖6顯示揭露於上述申 請案之習用半導體記憶裝置之重要特徵的電性構造之概 念。如圖6所示，此種半導體記憶裝置設有” η"段記憶體單 元行L至1„，各個記憶體單元行1,至ln具有兩個或兩個以上 的記憶體單元。在這些記憶體單元行中，行ln係為一冗餘 記憶體單元行。每一個記憶體單元行I至ln係經由每一相 對應的位元線，連接至輸入/輸出節點2!至2η。在彼此鄰接 之輸入/輸出節點25至2„之間，設置（η-1)個切換開關3:至 。每一切換開關至3„_]之端子Ta係連接至每一輸入/輸 出節點2之左側，如附圊所示。每個切換開關3之端子Tb係 連接至每一輸入/輸出節點至2„之右側，且切換開關3之 端子Tc係連接至每一個相對應的輸入/輸出線t至^」。雖 未顯示，一條以上的字元線係安裝於列方向，以連接每一 個記憶體單元行1,至1 n。當其中一條字元線被啟動時，會 選擇一期望的記憶體單元，以允許讀取與（或）寫入。此 外，在記憶體單元行I至1„與輸入/輸出節點至2„之間設 置有電路，包含一感測放大器、行選擇電路、讀取/寫入 缓衝器等等，這些都是供記憶體單元讀取或寫入資料所需 要的。

440 856 五、發明說明（4) 5l至5n係串聯連接β 一電源電壓Vcc施加至這些熔絲之一 Gl’之而位這晉些=之另一端係經由一電阻6，連接至接地線 連接至各彳連 鄰接彼此之'溶絲5之間的每-個點，係 ϊίΓΐ:切換開關3之端子Td，且於該連接點之電壓 i 母—個相對應的切換開關3 ,以作為—控制電 中，ί 2:f體記憶裝置之品質以瞭解其是否有缺陷 體+凡行14)之位置的㈣5之卜個（舉例^，中圖^己之隐 ;二）：破一雷射等斷開時’對於任何斷開的熔絲5，在 =c::之連接點的電麼，係被設定成升高，且對於斷 而女哞r搞，在接地端GNI)位置側之連接點的電壓降低，從 5刀奐開關3之切換方向以固定的方式被設定。 扞1 A 4k κΓ習用半導體5己憶裝置中，假如因為記憶體單元 二\ t广二隐體單元行，炼絲5]，而非熔絲&斷開(參見 3至3 Φ有的控制電壓降低，而且，在所有的切換開關 輸關〇^11’/輸觀〇512與傳輸1^0814皆導通，同時’傳 了I。傳輸PM〇S 1 3斷開，使得端子Tc被連接至端子 關3(例如Μ:關3配置J近接地端⑽之位置的切換開 φ供開關1^或U之端子Td，係可容易地雉持於 門捫1位。然而’遠離配置於接地端GND之位置的切換 二，p日I如切換開關31)之端子Td，报難雉持於接地電 此乃由動為易於接收產生於周圍環境之雜訊的狀態， ;、接於切換開關與接地端G ND之位置間的熔絲52

r 440856 五、發明說明（5) ----- 至5n ’與被安裝以連接這些熔絲的配線之電阻與電容所造 成。 、 於此情況下，如果被提供至輸入/輸出線4ι的資料之 電位的位準從低逆轉為高，以使資料被寫入至一記憶體單 元行12，則由於在傳輸NM0S丨丨與”之閘極與汲極°間的浮 動電容cNGD ’使得傳輪NM0S丨】之閘極與汲極分別連接至傳 輸龍0S 12之閘極與汲極（參見圖7)，而由於在傳輸pM〇s 13與14之問極與源極間的浮動電容CpGs.，使得傳輸pM〇s i3 之閘極與源極=別連接至傳輸pM〇s 14之閘極與源極（參見 f )，因此：·個電晶體之閘極電壓可能立即從低改變為 咼（此乃被稱為”耦合雜訊”）。因此，存在有下列某些狀 況：即使傳輸NM0S 12與傳輸PM0S 14原本是處於導^狀 態，其亦會變成斷開狀態；而即使傳輸NM〇s 围原本是處於斷開狀態，其亦會 ^輸缺 如果切換開關3l之端子Tc 一旦連接至端子。/;資料 二被錯誤地寫入原本不應寫入資料的缺陷記憶體單元 練《另—^ Φ ’如果因為記憶體單元行1Π有缺陷，且記憶 為正f ’使得熔絲5η ’而非炼絲&斷開， 偟 工，壓升尚’因此，在所有切換開關3丨至3〗中， 傳輸NM0S 11與傳耠ρΜΓ)ς彳Q报.3 1 n'] Τ 傳PPMfK 導通，同時，傳輸NM0S 12與 = M0S 斷開，導致端子Tc被連接至端子^。於此情 3 W Π之靠近電源VCC之切換開關3(例如切換開關或 2)之端子Td ’可容易地維持為電源電壓Vcc '然而，配置

440856 五、發明說明（6) 遠離電源Vcc的切換開關3 (例杯+ n 、 難維持於電源電壓Vcc，關3:〇之端⑽ 環境之雜訊的狀態，此乃由上動垃為易於接收產生於周圍 的溶絲5ι至5π ’與被安裝以連接這些炼絲的配 於屮二容所造成。於此情況下，如果被提供至輪入 勒V. η—1的貧料之電位的位準從低逆轉為高，以使資料 寫入至-記憶體單元行L，則由於ϋ斗 浮動電容CpGS，使得傳輸_ 13 =極與源極分別連接至傳輸_ 14之問極與源極（參見 圖7) ’因此，在某些情況下，耦合雜訊發生，使每個 PM0S與傳輸肫05之閘極電壓立即從低改變為高。因此，存 下列某些狀況：即使傳輸NM〇s 12與傳輸pM〇s Μ原本

疋處於斷開狀態，其亦會變成導通狀態；而即使傳輸NM0S 傳：PM0S 13原本是處於導通狀態，其亦會變成斷開 月L。…、、後，如果切換開關3^之端子Tc —旦連接至端子

Ta丄則資料會被錯誤地寫入原本不應寫入資料的缺陷記憶 體早70行ln。 料 憶 即 時 由於上述缺點，藉由此種半導體記愫裝置所儲存的資 ，可能與原本儲存的資料不同，導致採用此種半導體記 裝置之設備故障。 ° $上所述之類似故障，亦玎能在讀出資料時發生。亦 ，當從記憶體單元讀出之資料通過相對應的切換開關3 如果資料之電位位準從低逆轉為尚，反之亦然，由於 440856 五、發明說明¢7) 在傳輸NM0S 11與1 2之閘極與源極間之浮動電容cNGS，與在 傳輸PM0S 13與1 4之閘極與汲極間的浮動電容CPGD(參見圖 7) ’使得傳輪NM0S II與12和傳輸PM0S 13與14之閘極電壓 立即從南改變至低’反之亦然，從而使切換開關3之端子

Tc被連接至原本不應連接之端子。因此，讀出資料可能包 含被移位一位元之數值，導致採用此種半導體記憶裝置所 造成之設備故障。此外，如果上述故障係於寫入資料時發 生’則讀取資料之數值可能與初始儲存的資料完全不同， 且使用此種半導體記憶裝置所造成之設備故障是不可避免 的。 【發明概要】 因此，本發明之一個目的係提供一種半導體記憶裝 置’其能在即使用以輸入與輸出之位元數太大的狀況下， 正確地寫入與讀取資料之正確數值。 依據本發明之第一實施樣態，係提供了 一種半導體記 憶裝置’包含：多重的記憶體單元行，各該記憶體單元行 具有兩個或兩個以上的記憶體單元；複數之輸入/輪出 線’其數目小於該等記憶體單元行之數目；複數之切換開 關’被安裝俾能對應至該等輸入/輸出線，並將彼此鄰接 之該等記憶體單元行之任一個連接至相對應的該等輸入/ 輸出線’以因應一控制電壓；超過一個之缺陷位置設定裝 置，其乃串聯連接’其一端子係維持於一高位準電位，且 其另一個端子係維持於一高或低位準電位，其中，在該等

4 40 85 6 五、發明說明（8) 裝置間之一連接點之電壓，係被提供至該複數之切換開 關’以作為該控制電壓；以及至少一控制電壓固定電路， 將被提供至該複數之切換開關的控制電壓固定於一高或低 位準。 依據本發明之第二實施樣態，係提供了 一種半導體記 憶裝置’包含：兩個或兩個以上的記憶體單元行群組，各 該記憶體單元行群組具有一個以上的記憶體單元行，該記 憶體單元行係由兩個或兩個以上的記憶體單元所組成；複 數之行選擇電路’因應一行位址信號，以選擇該等記憶體 單元行群組之任一個；複數之輸入/輸出線，其數目小於 該等行選擇電路之數目；兩個或兩個以上的切換開關，被 安裝俾能對應至該等輸入/輸出線，並將彼此鄰接之該等 行選擇電路之任一個連接至相對應的該等輸入/輸出線， 以因應一控制電壓；超過一個之缺陷位置設定裝置，其乃 串聯連接’其—端子係維持於一高位準電位，且其另—個 端子係維持於一低位準電位，其中，在該等裝置間之—連 接點之電壓，係被提供至該複數之切換開關，以作為該控 帝）電壓；兩個或兩個以上的暫存行，用以將該兩個或兩個 以上的缺陷位置設定裝置之任一個斷開’藉以將一個以上 的設定信號儲存，以使剩下的另一該缺陷位置設定裝置導 通’並選擇且輸出任一種設定信號’以因應該行位址信 號；以及至少一控制電壓固定電路，將被提供至該兩個或 兩個以上的切換開關的控制電壓固定於一高或低位準。 在上述兩個實施樣態中’較佳模式是其中之控制電愿

第12頁 440 85 6 五、發明說明（9) 固定電路包含一第一控制電壓固定電路，其乃依據配置於 該控制電壓固定電路附近的該缺陷位置設定裝置之斷開狀 態’將被提供至該切換開關之控制電壓固定為一高或低位 準；且其中，該控制電壓固定電路係對應於各該等連接點 中之每一個、或每隔一個該連接點、或每隔預定個數之該 連接點而設置。 又’在上述兩個實施樣態中’較佳模式是其中之控制 電壓固定電路包含一第二控制電壓固定電路’用以將被提 供至該切換開關的控制電壓固定於一高位準；與一第三控 制電壓固定電路’用以將被提供至該切換開關的控制電壓 固疋於一低位準，且於其中，該第二控制電壓固定電路係 自連接於該連接點之線的一端到接近該線之中心位置，對 . 應於該等連接點之每一個、或每隔一個該連接點、或每隔-預疋個數之该連接點而設置，或對應於從連接於該連接點 之該線的該一端起算，構成全部連接點的1/3之其中最後 個連接點附近設置；且於其中，該第三控制電壓固定電 路係自連接於該連接點之該線的另一端到接近該線之中心 位置，對應於該等連接點之每一個、或每隔一個該連接 、或母隔預定個數之該連接點而設置’或對應於從連接 於該連接點之該線的該另一端起算，構成全部連接點的 1/3之其中最後一個連接點附近設置。 又’較佳模式是其中之第一控制電壓固定電路包含： —第一反相器’其輸出端子係連接至相對應的連接點；與 第一反相器，其輸入端子係連接至該第一反相器之輸出

第13頁 4 4 0 8 5 6 五、發明說明（ίο) 端子，且其輸出端子係連接至該第一反相器之輸入端子。 又，較佳模式是其中之第二控制電麼固定電路包含， 一N通道M0S電晶體，其汲極係連接至相對應的連接點，且 其源極電壓係維持為低值；與一反相器，其輸入端子係連 接至s亥汲極’且其輸出端子係連接至該n通道M0S電晶體之 閘極。 又’較佳模式是其中之第三控制電歷固定電路包含： 一P通道M0S電晶體，其汲極係連接至相對應的連接點，且 其源極電壓係維持為高值；與一反相器，其輸入端子係連 接至該汲極，且其輸出端子係連接至該p通道肋5電晶體之 閘極。 對於缺陷位置設定裝置而言，其係由複數溶絲所構成 ， 為較佳方式。 又，對於缺陷位置設定裝置而言’其係由電晶體或傳 輸閘所構成為較佳方式。 一較佳模式是其中之半導體記憶裝置包含：一溶絲， 其 端子係維持於·一南位準電.位，一電阻’其一端子传連 接至β玄溶絲，且其另一端子係維持於_低位準電位.及_ __ 電壓固定電路，由至少一Ν通道MOS電晶體與一緩衝器所構 成’該緩衝器之輸入端子係連接至在該熔絲與該電阻間之 —連接點’且其另/端子係連接至串聯連接之兩個或兩個’ 以上的缺陷位置設定裝置之另一端子，其中，串聯連接之， 兩個或兩個以上的缺陷位置設定裝置之另一個端子之電 位’係藉由該電壓固定電路而維持於高值或低值。

440856 五、發明說明（π) 又，較佳模式是其中之電壓固定電路具有一正反器， 以取代該缓衝器’該正反器係由至少兩個反相器所構成。 再者，較佳模式是其中之反相器包含：一Ν通道MOS電 晶體與Ρ通道MOS電晶體，且當SN表示構成該緩衝器的該ν 通道MOS電晶體，或構成該正反器之反相器的Ν通道m〇S電 晶體之尺寸，Sp表示構成該第一控制電壓固定電路之一第 ~反相器，或構成該第三控制電壓固定電路之一P通道M0S 之尺寸，而k表示該第一與第三控制電壓固定電路之數目 時’滿足下述的公式（1): 2 · SN ^ k · Sp …（1) 【圖式之簡單說明】 本發明之上述與其他目的、優點與特徵，將從以下配 合附圖的詳細說明而更顯清楚，其中： 圖1顯示依本發明第一實施例之半導體記憶裝置的重 要特徵之電性構造的方塊圖； 圖2顯示構成半導體記憶裝置之控制電壓固定電路的 電性構造的電路圖； 圖3亦顯示構成半導體記憶裝置之控制電壓固定電路 的電性構造的電路圖； 圖4顯示構成依本發明第二實施例的半導體記憶裝置 之控制電壓固定電路的電性構造的電路圖； 圖b顯 依本發明第三實施例之半 要特徵之電性構造的方塊圖； 吻取且

五、發明說明（12) 圖6顯示一種習用半導體記憶裝置之重要特徵之電性 構造的概念圖； 圖7顯示構成習用半導體記憶裝置之切換開關的電路 圖；及 圖8係為說明習知記憶體裝置之缺點的電路圖。 【符號之說明】 rll-rnl〜第一暫存行 rl2~rn2 ~ 第二暫存行 rl-rn〜設定信號

Ta、Tb、Tc、Td 〜端子 3〜切換開關 11、12 ~傳輸，08電晶體 13、14 ~傳輸PMOS電晶體 2 0、2 1〜記憶體單元行 22〜輸入/輸出節點 2 3〜切換開關 24〜輸入/輸出線 2 5、2 7〜熔絲 26〜電壓固定電路 28 ~ 緩衝器 29〜電阻 30、31、61〜控制電壓固定電路 32〜行選擇電路

第16頁 4 4 0 85 6 五、發明說明（13) 33、42〜NMOS電晶體 34 暫存器 41、51、62、63〜反相器 52〜PMOS電晶體 【較佳實施例之說明】 實現本發明之最佳模式，以下將利用各種不同的實施 例，並參考附圖而更詳細地說明。 1.第一實施你丨 圖1顯示依本發明第一實施例之半導體記憶裝置的重 要特徵之電性構造的方塊圖。 一如圖1所示，於此半導體記憶裝置中設有11段記憶體單 元行21 ]至2 ln，每段具有兩個或兩個以上的記憶體單元， 且經由位元線連接至每一個相對應的輸入/輸出節點22ι至 22n ;記憶體單元行2ln係為一冗餘記憶體單元行。於此半 導體記憶裝置中亦設有（n-1 )段切換開關231至23“，這些 切換開關23之各個端子Ta，係連接至配置於如圖1所示之 端子上的輸入/輸出節點22 ;這些切換開關的每個端子 Tb ’係連接至如圖1所示的每一個輸入/輪出節點22之右 側，而這些切換開關2 3之每個端子T c ’係連接至每一個相 對應的輸入/輸出線2匙至24n-1。這些切換開關23之電性構 造和運作’係與圖6之切換開關3相同’因此省略其說明。 此外’於此半導體記憶裝置中設有（n _ 1 )段溶絲2 5!至 25“ ’所有嫁絲25]至25η皆串聯連接》其中之一端子係被

第17頁 4 40 85 6 五、發明說明（〗4) 施加電源電壓Vcc ’且其中之另一端子係連接至一電壓固 定電路26。在彼此鄰接的這些熔絲2 5間之連接點，係連接 至切換開關23之每個端子Td ’且在彼此鄰接的這些溶絲25 間的連接點之電壓’係被施加至相對應的切換開關2 3，以 作為一控制電壓。電壓固定電路2 6係用以將熔絲2 5n_】之另 一個端子維持於電源電壓VCC或一接地電位gnd，且其乃由 一熔絲27 ' —緩衝器28、與一電阻29所構成。一電源電壓 V c c被施加至溶絲2 7之一端子’而炫絲之另一個端子係經 由電阻29，連接至接地端GND之位置。緩衝器28之一輸入 端子係連接至在熔絲27與電阻29間之連接點，而緩衝器28 之一輸出端子係連接至熔絲25n_〗之另一個端子。電壓固定 電路26係如此地運作’俾能在熔絲維持於導通狀態時，將 熔絲25^之另一個端子維持於電源電壓以(；，且當熔絲處 於斷開狀態時，維持於接地電位GND »當電力被施加至半 導體記憶裝置時’緩衝器28係用以將熔絲25n」之另一個端 子的電壓維持於一高位準，而無論使電力達到一預先決定 的電壓所需要的時間長度為何’所有熔絲2 5!至2 5n-1與炫絲 2 7皆處於導通狀態’且當偵測到任何缺陷記憶體單元時厂 缓衝器2 8係用以使半導體記憶裝置變成測試模式。 、’ 此外，切換開關2 3〗至2 3(n—川2之每一個端子Td係分別遠 接至每一個控制電壓固定電路3(^至30心3)/2，而切換開關連 23(n-l)/2至23(^”之每一個端子Td係分別連接至每一個柃 壓固定電路31(n—1)/2至〗、」）。 1電 圖2顯示控制電壓固定電路30之電性構造的電路圖

第18頁 440856 玉'發明說明（15) 一 控制電壓固定電路30係由一反相器41與一NM0S 42所構 成°反相器41之一輸入端子係連接至NMOS 42，而在反相 器41之輸入端子與NMOS 42間的這個連接點，係連接至相 對應的切換開關23之端子Td。又，反相器41之一輸出端子 係連接至NM0S 4 2，而NMOS之源極係為接地。 再者圖3顯示控制電壓固定電路31之電性構造的電 路圖。控制電髮固定電路31係由一反相器51與一 PM0S 52 所組成。反相器51之一輸入端子係連接至pM〇s之汲極，而 在反相器51之輪入端子與PM〇s 52間之連接點，係連接至 相對應的切換開關23之端子Td。反相器5丨之一輪出端子係 連接至PM0S 52之閘極’而電源電壓Vcc係施加至pM〇s之源 極。 在檢驗半導體記憶裝置之品質以瞭解其是否有缺陷， 當對應至任何缺陷記憶體單元行21之位置的任一熔絲25被 雷射等等斷開時，對於任何斷開的熔絲2 5， 側之連接點的電磨升高，且對於斷開的溶絲25=接C: 端GND位置側之連接點的電壓降低，從而允許切換開關23 之切換方向以一固定方式設定。 具有上述構造之半導體記憶裝置的運作係說明於下。 如果熔絲25】與27係由於一缺陷記憶體單元行21而斷開， 因為所有控制電壓變低，故在所有切換開關231至23“之 内，傳輸NMOS 12與傳輪PM0S 14兩者皆導通，而在所有切 換開關23丨至23㈠之内，傳輸NMOS 11與傳輪PM〇s丨3斷開， 導致端子Tc被連接至Td(參見圖7與8)。於此情況下，即使

第19頁 440856 五、發明說明（16) -- 在配置遠離接地端GND之位置的切換開關23 (例如切換開關 21)，由於被設置於其中之控制電壓固定電路3〇饋入'二低 位準控制電璧’使得反相器之輸出電壓升高，從而使關⑽ 42導通（參見圖2)。這亦導致被施加至切換開關之端子 Td的控制電壓維持於一接地電位(;仰。 1 即使熔絲25z至25n_i係連接於切換開關231之端子Td與 緩衝器28間’或安裝配線以將這些熔絲彼此連接，因而使 熔絲25z至25“或配線之電阻存在，此半導體記憶裝置亦可 抵抗由輸入/輸出線24之電位改變所導致的雜訊。 於此情況下，如果被施加至輸入/輸出線24ι之資料的 電位位準從低逆轉為高’以使資料被寫入至記憶體單元行 212，由於傳輸NM0S 11與12之浮動電容Cngd，使得傳輸隨〇s 11之閘極與没極分別連接至傳輸NM0S 12之閘極與;;及極（彖 見圖7) ’而由於浮動電容Cpcs，使得傳輸pM〇s 13之閘極與 源極分別連接至傳輸PM0S 14之閘極與源極（參見圖7)。於 此時’雖然為響應資料之電位從低逆轉為高，使得耦合雜 訊易於產生，但因為控制電壓固定電路3〇係以將切換開關 2之端子Td固定於接地電位gND的理由被設置，故可減小 搞合雜訊。這並未使傳輪關〇S II與12和pjiOS 13與14之導 通/斷開狀態改變。因此，正確資料被寫入記憶體單元行 2 I? ’且資料之正確數值係儲存於半導體記憶裝置中。 另一方面，如果已到達輸入/輸出節點之資料之電 位位準從低逆轉為高，以讀出已被寫入記憶體單元行2 h 中的資料’由於傳輸NM0S 11與12之浮動電容Cngs，使得傳

IH HI 第20頁 ^40856

輸^MOS 11之閘極與源極連接至傳輸NM〇s 12之閘極盥源極 ( >見圖8)，而由於浮動電容，使得傳輸pM〇s 13之閘 至傳輸PM〇S,14之沒極（參見圖8)。於此時’雖然為 w =貝料電位從低逆轉為高，使得耦合雜訊易於產生，但 因$控制電壓固定電路30係以以將切換開關23ι之端子Td — 口 =於接地電位的理由被設置，故可減少耦合雜訊。這亦 使傳輸NM0S 11與12和PM0S 13與14之導通/斷開狀態 、史換。因此，正確資料係從記憶體單元行2込讀出，且資 料之正確數值係從半導體記憶裝置讀出。 如果由於缺陷記憶體單元行21“，使得熔絲251)1與27 開’因為除被施加至切換開關23η ΐ之端子Td的控η制電壓 之外的所有控制電壓會升高’故在所有切換開關23ι至23[^ 之内的傳輸NM0S 1 1與傳輸PM0S 13兩者會導通，而於其内 的傳輪NM0S 12與傳輸PM0S 14會斷開，導致端子^被^接 = Ta(參見圖6)。另一方面，在切換開關23nM中，因為控 J電壓降低，故傳輸NM0S 12與傳輸PM0S 14導通，且傳輸

Tf〇S 11與傳輸PM0S 13斷開，導致端子Tc被連接至端子

Tb(參見圖6)。 於此情况下，即使在配置遠離電源V c c的切換開關 固（―例如切換開關2 )中，由於被設置於其中之控制電壓 疋電路3 1饋入的高位準控制電壓，使得反相器之輸 壓升古 ^ (灸巧’從而使反相器51之輪出電壓降低，並使PM0S導通 見圖3)。這亦導致施加至切換開關23“之端子Td的控 制電壓維持於電源電壓Vcc。

第21頁 440856 五、發明說明（18) 即使溶絲25!至25„_2連接於切換開關&1之端子Td 源Vcc之間，或安裝配線以使這些炼絲彼此連接，因此、， 您絲251至25„_2或配線之電阻會存在，丨導體記憶裝置 抗由輸入/輸出線2 4的電位改變所導致的雜訊。 - 於此/f況下b果被施加至輸入/輸出線資 之電位位準從高逆轉為低，以使資料被寫入至記憶體單元 仃2；U ,由於傳輸NM0S ^與^之浮動電容c卿，使得傳 M0S 1 1之閘極與汲極分別連接至傳輸NM〇s 1 2之閘極與及 參見圖8) ’而由於浮動電容‘，使得傳輸刪。之 閉極與源：分別連接至傳輸_ 14之閘極與 8)。於此時’雖然為響應資料之電位從低逆轉為高，^ =合雜訊易於產生’但因為控制電麼固定電路31係以將切 、開關23n—5之端子Td固定於電源電壓Vcc的理由被設置， 故可減小輕合雜訊。這亦並未使傳輸NM〇s ^與^糾嶋 導通;斷開狀態改變。因此，正轉資料會被寫人

心早兀仃Π-2，且資料之正確數值係儲存於半導體 憶裝置中。 Τ π M U 另一方面，如果已到達輪入/輸出節點22η_ζ之資料之 電位位，仉回逆轉為低，以讀出已經寫入至記憶體單元行 ln_2之貝料，由於傳輸隨05 u與12之浮動電容，使得 傳輸NM0S 11之閘極與源極分別連接至傳輸NM〇s 12之閘極 1源極（參見圖8) ’而由於浮動電容^，使得傳輸麗 1 3之問極與汲極分別連接至傳輸pM〇s丨4之閘極與汲極（參 見圖8)。於此時’雖然為響應資料之電位從低逆轉為高， 第22頁 ^40856

使得搞合雜訊易於產生，但因為控制電壓固定電路Μ係被 設置以將切換開關23d之端子Td固定於接地電位，故可、減 小麵合雜訊。這亦並未使傳輸NM0S 11與12和PM〇s丨3與14 之導通/斷開狀態改變。因此’正確資料會從記憶體單元 行2 被讀出’且資料之正確數值會從半導體記憶裳置被 讀出。 因此，依據第一實施例 U為控制電壓固定電路3 〇係 被設置以將切換開關23l至23(„_1)/2之每個端子Td的電壓固定 於接地電位’當配置靠近電源電壓Vcc之位置的熔絲Μ 開時，可減少耦合雜訊，而資料係被寫入至連接到配 離接地端GND之位置的切換開關2 3的記憶體單元行2丨^」 此’當寫入/讀取資料時’可避免故障的發生。 ” 又，依據第一實施例，因為控制電壓固定電路3 1 設置以將切換開關23(η+υ至23(n_n之每個端子Td的電壓固 於接地電位’故當配置靠近接地端GND之位置的溶絲25 $ 開時’可減少耦合雜訊’而資料係被寫入至連接至配 離電源Vcc之切換開關23的記憶體單元行21。藉此，當@ 入/讀取資料時，可避免故障的發生。 因為使用於半導體記憶裝置的位元數越大，所需串聯 連接的熔絲數目越多’且從置於斷開的熔絲附近的切換^ 關23至接地端GND或電源電壓Vcc的位置之距離會變得越汗 大’依據本實施例之減少耦合雜訊之優點因而增加。 2.第二實施j 圖4顯示構成依本發明第二實施例之半導體記憶艘置

第23頁 44085 6 五、發明說明（20) 的控制電壓固定電路61之電性構造的電路圖。於第二實施 例中’因為除了設有控制電壓固定電路611至6 inl以取代控 制電壓固定電路3(^至3 〇(nU/2以外，此種半導體記憶裝置之 重要特徵係與圖1相同，故省略其詳細說明。如圖4所示’ 控制電壓固定電路61係由兩個反相器62與63所構成^反相 器62之輸出端子係連接至反相器63之輸入端子，而在這些 反相器間之連接點’係連接至切換開關23之端子Td。此 外’反相器62之輸入端子係連接至反相器63之輸出端。 具有上述構造之半導體記憶裝置之運作係說明於下。 如果由於一缺陷記憶體單元行21i，而使熔絲251與27斷 開’因為所有控制電壓降低，故在所有切換開關23ί至2\ ^ 内之傳輸NMOS 1 2與傳輸pm〇S 14兩者導通，而在所有切換 開關23]至2311_1内之傳輸nm〇S 1 1與傳輸PM0S 13斷開，使得 端子Tc被連接至Tb(參見圖6)。 於此情況下’即使在配置遠離接地端⑶^之位置的切 換開關2 3 (例如切換開關2 )中，由於被設置於其中之控 制電壓固定電路61饋入之低位準控制電壓，使得反相器63 之輸出電壓升高，從而導致反相器62之輸出電壓降低（參 見圖4)。這亦導致被施加至切換開關23】之端子^的控制 電壓維持於一接地電位。 即使熔絲2%至25η]被連接於切換開關23!之端子Td與 緩衝器2 8之間，或安裝配線以將這些熔絲彼此連接，因而 存在有熔絲2 5a至2 或配線之電阻，半導體記憶裝置亦不 易受到輸入/輸出線24之電位改變所導致的雜訊之影響。

第24頁 -40856 五、發明說明（21) 於此情況下，如果被施加至輸入/輸出線2七的資料之電位 位準從低逆轉為高’以使資料寫入至一記憶體單元行 2!2 ’則由於傳輸NM〇S 11與1 2之浮動電容CNGD，使得傳輸 NM0S 1 1之閘極與汲極分別連接至傳輸腿⑽η之閘極與涑 極（參見圖7) ’而由於浮動電eCpGs ’使得傳輸PM〇s u之 閘極與源極分別連接至傳輸PM〇s j 4之閘極與源極（參見圈 8)丄於此時，雖然為響應資料之電位從低逆轉為高，使得 雜合雜訊易於產生，但因為控制電壓固定電路6〗係被設置 以將切換開關23]之端子Td固定於接地電位，故可減小耦 合雜訊。這並未使傳輸NM〇s〗丨與12 *pM〇s 13與14之導通 /斷開狀f改變。因此，正確資料被寫入記憶體單元行 212，且資料之正確數值係儲存於半導體記憶裝置中。 另一方面，如果已到達輸入/輪出節點之資料之電 位位準攸低逆轉為高，以讀出已被寫入記憶體單元行2 ^ 由於傳輸龍03 11與12之浮動電容Cngs，使得傳輸 1之開極與源極連接至傳輸NM〇s 12之閘極與源極 (參見圖8)，而由於浮動電容〇咐，使得傳輸pM〇s 13之閘 極與汲極連接至傳輸PM〇s 14之閘極與汲極（參見圖8)。於 =丄雖然為響應資料電位從低逆轉為高，使得搞合雜訊 ^生，但因為控制電壓固定電路30係被設置以將切換 之端子Td固定於接地電位，故可減少叙合雜訊。. ί鏺播使傳輸NM〇S 1 1與12 *PM〇S 13與14之導通/斷開狀、 Z. 2, 因此，正確資料係從記憶體單元行2 12讀出，且 資料之正確數值係從半導體記憶裝置讀出。 440856 五、發明說明（22) 如果由於缺陷記憶體單元行21“，使得熔絲25〆與27 斷開’因為除被施加至切換開關2 3ηΜ之端子Td的控制電壓 之外的所有控制電壓會升高，故在所有切換開關至23^ 之内的傳輸NM0S 1 1與傳輸PM0S 13兩者會導通，而於其内 的傳輸NM0S 12與傳輪PM0S 14會斷開，導致端子Tc被連接 至Ta(參見圖6)。另一方面，在切換開關23㈠中，因為控 制電壓降低，故傳輸NM0S 12與傳輸pM〇s 14導通，且傳輸 NM0S 11與傳輸PM0S 13斷開’導致端子。被連接至端子

Tb(參見圖6)。 於此情況下’即使在配置遠離電源v c c的切換開關 2 3 (例如切換開關2 3n-1)中，由於被設置於其中之控制電壓 固定，路31饋入的高位準控制電壓，使得反相器之輸出電 壓升问，從而使反相器51之輸出電壓降低，並使pM〇s導通 (參見圖3 )。這亦導致施加至切換開關2 之端子Td的控 制電壓維持於電源電壓VCC。 即使熔絲25!至25„_2連接於切換開關23n l之端子Td與電 源Vcc之間，或安裝配線以使這些熔絲彼此連接，因而存 在有熔絲251至25“或配線之電阻，半導體記憶裝置亦5不 易受到由輸入/輸出線24的電位改變所導致的雜訊之影 響。 於此情況下，如果被施加至輸入/輸出線24w的資料 ^電位位準從高逆轉為低，以使資料被寫入至記憶體單元 仃21n_2，由於傳輸NM0S π與12之浮動電容^⑶，使得傳輸 NM0S 1 1之閘極與汲極分別連接至傳輪M〇s 12之閘極與汲

/? 40 856 五、發明說明（23) =(參見圖7)，而由於浮動電容^，使得傳輸ρ_ 13之 閣極與源極分別連接至傳輸PM0S丨4之閘極與源極（參見圖 。於此時，雖然為響應資料之電位從高逆轉為低，使得 耦合雜訊易於產生，但因為控制電壓固定電路31置 以將切換開關23n]之端子Td固定於電源電壓，故可減小耦 合雜訊。這亦並未改變傳輸NM0S u #12*pM〇s〗3與14之 導通/斷開狀態。因此，正確資料會被寫入記箪元 2 I"，且資料之正確數值係儲存於半導體記憶^置中。 另一方面，如果已到達輸入/輸出節點22〗之資料之電 位位準從高逆轉為低，以讀出已經寫入至記憶體單元行 2込之資料，則由於傳輸NM0S 11與12之浮動電容& ，使得 傳輪NM0S 11之閘極與源極分別連接至傳輸NM〇s =之閘極 與源極（參見’而由於浮動電容^ ’使得傳輸剛δ 1 3之閘極與汲極分別連接至傳輸PM0S 14之閘極盥汲極（參 見圖8)。於此時，雖然為響應資料之電位 逆轉 使得耗合雜產生’但因為控制電壓固定被 設置以將切換開關23〗之端子Td固定於接地電位，故可減 小耦合雜訊。這亦並未改變傳輸隨os u與12*pM〇s 13與 14之導通/斷開狀態。因此，正確資料會從記憶體單元行 2U被讀出，且貪料之正確數值會從半導體記憶裝置被讀 如果由=憶體單元行l，使得“ 與27 斷開，則因為除被％加至切換開關23n i之端子Td 壓之外的所有控制電壓會升高’故在所有切換開關2工 440856 五、發明說明（24) 2 3^之内的傳輸NM0S 11與傳輸PM0S 13兩者會導通，而於 其内的傳輸NM0S 12與傳輸pm〇S 14會斷開，導致端子tc被 連接至Ta(參見圖6)。另一方面，在切換開關23“中，因 為控制電壓降低’故傳輸NM〇s 12與傳輸PM0S 14導通，且 傳輸NM0S 11與傳輸pm〇s 13斷開，導致端子Tc被連接至端 子Tb(參見圖6 )。 於此h況下’即使在配置遠離電源V c c的切換開關 2 3 (例如切換開關2 3n_2)中，由於被設置於其中之控制電壓 固定電路61饋入的高位準控制電壓’使得反相器之輸出電 壓升高’從而使反相器63之輸出電壓降低，並使反相器62 之輸出升高（參見圖4)。這亦導致施加至切換開關2 之 端子Td的控制電壓維持於電源電壓Vcc。 即使炫絲2 5!至2 5n_2連接於切換開關2 3n_2之端子Td與電 源Vcc之間，或安裝配線以使這些熔絲彼此連接，因而存 在有熔絲2 ^至2 5n—2或配線之電阻，半導體記憶裝置亦不易 受到輸入/輸出線2 4的電位改變所導致的雜訊之影響。 於此情況下’如果被施加至輸入/輸出線2七—2的資料 之電位位準從高逆轉為低，以使資料被寫入至記憶體單元 行2ln_2，則由於傳輪NM0S 1 1與12之浮動電容cNGD ’使得傳 輸NM0S 11之閘極與汲極分別連接至傳輸NM〇s丨2之閘極與 汲極（參見圖8)，而由於浮動電gCpGs ’使得傳輪pM〇s 13 之閘極與源極分別連接至傳輪PM〇s丨4之閘極與源極（參見 ，8)。於此時，雖然為響應資料之電位從高逆轉為低，使 得耦合雜訊易於產生，但因為控制電壓固定電路6丨係被設

Μ Ο 8 5 6

五、發明說明（25) 置以將切換開關23w之端子Td固定於電源電svcc，故可 減小耗合雜訊°這並未改變傳輸NM0S U與12和_3 13與 Η之導通/斷=態。因此’正確資料會被寫入記憶體單 元行2ln_2，真貧料之正確數值係儲存於半導體記憶裝置 中。 另一方面，如果已到達輸入/輸出節點22“之資料之 電位位準從高逆轉為低，以讀出已經寫入至記憶體單元行 21n—2之資料，則由於傳輸NMOS 11與12.之浮動電容Cngs，使 得傳輸NMOS丨1之閘極與源極分別連接至傳輸NM〇s 12之閘 極與源極（參見圖8) ’而由於浮動電容cpGD，使得傳輸 1 3之閘極與浪極分別連接至傳輸PM0S 1 4之閘極與汲極（參 見圖8)。於此時’雖然為響應資料之電位從高逆轉為低， 使得耦合雜訊易於產生，但因為控制電壓固定電路6丨係被 設置以將切換開關23n_2之端子Td固定於電源電壓vcc，故 可減小耦合雜訊。這亦並未改變傳輸NMOS 11與12和PMOS 1 3與1 4之導通/斷開狀態。因此，正確資料會從記憶體單 元行21 n_2被讀出，且資料之正確數值會從半導體記憶裝置 被讀出。 因此，依據第二實施例，因為控制電壓固定電路6 1係 被設置以將切換開關23之每個端子Td的電壓固定於接地電 位或電源電壓Vcc，當配置靠近電源電壓Vcc之位置的熔絲 2 5斷開時，可減少耦合雜訊，而資料係被寫入至連接到配 置遠離接地端GND之位置的切換開關23的記憶體單元行 21 ;且當配置靠近接地端GND之位置的熔絲25斷開時，可

第29頁 440856

五、發明說明（26) 減少耦合雜訊，而資料係被寫入至連接到配置遠離電源 Vcc之位置的切換開關23的記憶體單元行21。藉此，當寫 入/讀取資料時’可避免故障的發生。因為使用於半導體 δ己憶裝置的位元數越大’所需串聯連接的炼絲數目越多， 且從置於斷開的熔絲附近的切換開關23至接地端㈣^或電 源電壓V c c的位置之距離會變得越大，依據本實施例之減 少耦合雜訊之優點因而增加。 3.第三實施例 圖5係為顯示依本發明第三實施例之半導體記憶裝置 的重要特徵之電性構造的方塊圖。在圖5中，與對應至圖1 相同的部分係以相同的參考數字表示，而省略其說明。依 據第三實施例’設置ΝΜ0S電晶體3至33η作為缺陷位置設 定裝置’以取代使用於圖1之熔絲25丨至25„_1。NM0S電晶體 3 3]至3 3“之每個源極係串聯連接至彼此鄰接配置的nm〇S電 晶體之每個汲極。NM0S電晶體3之汲極係連接至電源 Vcc。NM0S電晶體33n之源極、係連接至一接地線GND。NM0S 電晶體33!至3 3n之每個閘極係接至一暫存器34。 此外’行選擇電路3 1至3 2n係連接至輸入/輸出節點 22!至22„。多重的記憶體單元行群組20!至20[1與21,至21„係 連接至行選擇電路32】至3 2n。為響應一行位址信號，行選 擇電路3 2!至3 2n係用以選擇記憶體單元行群組2 至2 0n或記 憶體單元行群組21至2^，並用以將選擇的記憶體單元行 群組連接至輸入/輸出節點22}至22[1。

第30頁 4 40 856 五、發明說明（27) 暫存器3 4預先儲存設定信號ri至rn ’以使任電^ 33,至33n斷開，並導通剩下的另一個電晶體。設定信號Γι 至rn係以相當於記憶體單元行群組之數目對應至暫存行。 暫存器3 4選擇其中一個暫存行，以因應行位址信號’ 輸 出設定信號。 於本實施例中’因為已設置兩個記憶體單元行群組’ 故安裝兩個暫存行，並可藉由一行位址信號執行切換。如 果每一條輸入/輸出線設置四個記憶體單元行群組，則可 安裝四個暫存行，並亦可藉由兩個行位址信號執行切換。 具有上述構造之半導體記憶裝置的運作係說明於下。 首先，假設在第一記憶體單元行群組2 〇 1至2 〇 n中有一缺陷 記憶體單元行20]，且在第二記憶體單元行群組2 至2ln中 具有一缺陷記憶體單元行21n。於此情況下，信號 "011..1Γ係儲存於第一暫存行，且信號 111. .10係儲存於第二暫存行。 一 如果行位址信號之位準為低值，並選擇第一記憶體單 凡打群組2〇1至20n，則暫存器34讀出信號，1 Oil· . 1 Γ，以作 為來自第一暫存行r 11至rnl的設定信號，並將其餽入至每 曰個電晶體33i至33„的閘極。這會使電晶體33ι斷開，且電 曰曰體33z至33n導通，因此，所有控制電壓降低。因為其後 的運作係與第一實施例相同，故省略其詳細說明。 一一如果行位址信號之位準為高值，並選擇第二記憶體單 兀仃群組211至2 L，則暫存器34讀出信號11 111…10”，以作 為來自第一暫存行r 12至的設定信號，並將其餽入至每

第31頁 440856 五、發明說明（28) 一個電晶體33!至33„的閘極。這會使電晶體33n導適’並使 電晶體至33„_1斷開，因此，所有控制電壓升高。因為其 後的運作係與第一實施例相同，故省略其詳細説明。 因此’藉由設置電晶體作為缺陷位置設定裝置，以取 代在第一實施例中所採用的熔絲，可獲得與第一實施例相 同的效應。此外，因可靈活設定切換開關之切換方向，故 可藉由僅使用一組切換開關23丨至23„_1以覆蓋兩個或兩個以 上的記憶體單元行群組，而建構一冗餘電路，以縮小半導 體記憶裝置之晶片面積並減少缺陷率’亦即，使用除產生 於半導體記憶裝置中之缺陷記憶體單元行以外的最大合格 δ己憶體單元行。再者，因為電壓固定電路Μ與Μ係以與第 一實施例相同的方式’安裝於預先決定的位置，故即使外 部雜訊重疊於控制電壓上，切換開關23亦不會從設定方向 被切換’從而避免待儲存資料之錯誤寫入，或儲存資料之 錯誤讀取。就寫入與讀取資料而論，這可實現具有改可 靠度的半導體記憶裝置， 八 〈 於本實施例中，NM0S電晶體係被使用作為電晶體3 3 至33η，然而，PM〇s電晶體可能藉由適當地設定待^供』 =之電位的邏輯位準而被使用’或傳輪閘可能同樣地被 $用。又’如於第二實施例中，可適當改變切換 =端仇置或型式與電壓固定電路61，“使其成為最適當 在不背離本 皆屬於本發 顯然地，本發明並未受限於上述實施例， 發明之範疇與精神下，所作之種種改變與變化

第32頁 4 40 85 6 五'發明說明（29) - 明之範圍。舉例而言，在上述每一個實施例中，控制電壓 固定電路係逐一切換開關23設置。然而，其可能每隔一個 切換開關設置，或為每隔預定個數之切換開關設置。或 者，控制電壓固定電路3 〇或β 1可能連接到至2 等 (η-1.)個切換開關當中之配置於電源電壓Vcc的位置與一水 平線上之中心位置間’例如從電源Vcc側起算位在整體之 1 / 3切換開關數目的最後一個切換開關附近之切換開關2 3 之端子Td。又’控制電壓固定電路31或61或電路31與61兩 者，可能連接到電壓固定電路2 6與水平線上之中心位置 間’例如從電壓固定電路26側起算位在整體之丨/3切換開 關數目的最後一個切換開關附近之切換開關23之端子Td。 此外’控制電壓固定電路61可能連接至被置於接近水平線 中心之切換開關23之端子Td。藉此’可更有效地避免半導 體記憶裝置之故障。 此外，在上述實施例中，對1位元的資料而言，半導 體記憶裝置設有單一輸入/輸出線，然而，本發明並未受 限於此。舉例而言，對於1位元的資料而言，可如在以產 生互補式輸入/輸出線的CMOS技術製造的DRAM或SRAM的情 況下，設有一互補式輸入輸出°再者，本發明可應用於由 一個以上的記憶體資料區塊所構成的半導體記憶裝置中， 而該記憶體資料區塊係由兩個或兩個以上的記憶體單元行 與冗餘記憶體單元行所組成。 此外，在上述實施例中，電壓固定電路2 6係由熔絲 27、緩衝器28與電阻29所構成。然而’在不使用緩衝器28

第33頁 440856 五、發明說明（30) 的情況下，亦可構成電壓固定電路26 ’亦可使用由兩，反 相器所組成的正反器以取代該缓衝器而構成之。正反器之 使用可使電壓固定電路於通電時得到有效的效果。電壓固 定電路26可能依據下列方式形成：施加電源電壓Vcc至 電阻之一端子，在電阻之另一端子連接一熔絲之一端子， 並將熔絲之另一個端子接地。 在設有控制電壓固定電路31與61之半導體記憶裝置 中’存在有以下風險：如果構成PM0S 52或反相器6 2之 PM0S的尺寸大，則構成内建於電壓固定電路2 6中之缓衝器 28的NMOS之電位，或構成正反器之NM0S的電位可達平衡， 因此，控制電壓係維持於其中間位準，使切換開關2 3之切 換變成不穩定。為避免此種現象’必須滿足下述公式 (2)： 2 . SN g k，Sp ……（2) 其中，SN表示構成緩衝器28的NM0S之尺寸，Sp表示構 成PM0S 52或反相器62的PM0S之尺寸，而k表示安|於於其 中之控制電壓固定電路31與61之數目。 此外，於上述實施例中，如圖1所示，電源電壓V c c係 從附圖中的最左邊位置施加至串聯連接的熔絲2\至2， 而電壓固定電路26係連接至設置於最右邊位置的熔絲^然 而’電壓固定電路26可能連接至設置於附圖中之最左邊位 置的熔絲，而電源電壓Vcc可能從最右邊位置被施加至溶 絲。電源電壓Vcc或接地端GND並不需要作為待施加至串聯 連接的熔絲或電壓固定電路26的電位’而如果僅有施加的

440856 五、發明說明C31) 電壓可用以將切換開關23之端子Tc連接至端子Ta或Tb，則 只能使用高或低電壓。 依據本發明的半導體記憶裝置之構造，即使用以輸入 與輸出之位元數大，資料之正確數值可被正確地寫入與讀

第35頁

Claims (2)

1. 六、申請專利範圍 1. 一種半導體記憶裝置，包含： 多重的記憶體單元行，各該記憶體單元行具有兩個或 兩個以上的記憶體單元； 複數之輸入/輸出線，其數目小於該等記憶體單元行 之數目； 複數之切換開關，被安裝俾能對應至該等輸入/輸出 線，並將彼此鄰接之該等記憶體單元行之任一個連接至相 對應的該等輸入/輸出線，以因應一控制電壓； 超過一個之缺陷位置設定裝置，其乃串聯連接，其一 端子係維持於一高位準電位，且其另一個端子係維持於一 高或低位準電位，其中，在該等裝置間之一連接點之電 壓，係被提供至該複數之切換開關，以作為該控制電壓； 以及 至少一控制電壓固定電路，將被提供至該複數之切換 開關的控制電壓固定於一高或低位準。 2. —種半導體記憶裝置，包含： 兩個或兩個以上的記憶體單元行群組，各該記憶體單 元行群組具有一個以上的記憶體單元行，該記憶體單元行 係由兩個或兩個以上的記憶體單元所組成； 複數之行選擇電路，因應一行位址信號，以選擇該等 記憶體單元行群組之任一個； 複數之輸入/輸出線，其數目小於該等行選擇電路之 數目；

   第36頁

   440856 六、申請專利範圍 兩個或兩個以上的切換開關，被安裝成使其能對應至 該等輸入/輸出線，並將彼此鄰接之該等行選擇電路之任 一個連接至相對應的該等輸入/輪出線，以因應—控制電 壓； 超過一個之缺陷位置設疋裝置’其乃串聯連接，其一 端子係維持於一高位準電位’且其另一個端子係維持於一 低位準電位，其中，在該等裝置間之一連接點之電壓，係 被施加於該複數之切換開關’以作為該控制電壓； 兩個或兩個以上的暫存行’用以將該兩個或兩個以上 的缺陷位置設定裝置之任一個斷開’藉以將一個以上的設 定信號儲存，以使剩下的另一該缺陷位置設定裝置導通， 並選擇且輸出任一種設定信號’以因應該行位址信號；以 及 至少一控制電壓固定電路’將被提供至該兩個或兩個 以上的切換開關的控制電塵固定於一高或低位準。 3.如申請專利範圍第丨或2項之半導體記憶裝置’其中，該 控制電壓固定電路係由第一控制電壓固定電路所構成， 該第一控制電壓固定電路係依據配置於該控制電塵固定電 路附近的該缺陷位置設定装置之斷開狀態，將被供應至該 切換開關之控制電壓固定於/高或低位準；且其中，該控 制電壓固定電路係對應於各該等連接點中之每一個、或每 隔一個該連接點、或每隔預定個數之該連接點而設置。

   4 4 0 8 5 6 六、申請專利範園 4.如申請專利範圍第1或2項之半導體記憶裝置， 其中，該控制電壓固定電路包含：一第二控制電壓固 定電路，用以將被提供至該切換開關的控制電壓固定於一 高位準；與—第二控制電壓固定電路，用以將被提供至該 切換開關的控制電壓固定於一低位準； 且於其中’該第二控制電壓固定電路係自連接於該連 接點之線的一端到接近該線之中心位置，對應於該等連接 點之每一個、或每隔一個該連接點、或每隔預定個數之該 連接點而設置’或對應於從連接於該連接點之該線的該一 端起算，構成全部連接點的：! /3之其中最後一個連接點附 近設置， 且於其中，該第三控制電壓固定電路係自連接於該連 接點之該線的另一端到接近該線之中心位置，對應於該等 連接點之每一個、或每隔一個該連接點、或每隔預定^數 之該連接點=設置，或對應於從連接於該連接點之該線的 該另一端起算，構成全部連接點的丨/3之其中最後一個 接點附近設置。 5_如申請專利範圍第4項之半導體記憶裝置，其中，該第 一控制電壓固定電路係配置於連接該連接點之該線的中 〇 6.如申請專利範圍第3項之半導體記憶裝置，其中，該第 一控制電壓固定電路包含：

   第38頁 440856

   其輸出端子係連接至相對應的連接 六、申請專利範圍 一第一反相器 點；與 一第二反相器’其輸入端子係連接至該第一反相器之 輸出端子’且其輸出端子係連接至該第一反相器之輸入端 子。 ' 7·如申請專利範圍第4項之半導體記憶裝置，其中，該第 二控制電壓固定電路包含： Λ 一Ν通道M0S電晶體’其汲極係連接至相對應的連接 點，且其源極電壓係維持為低值；與 一反相器，其輸入端子係連接至該汲極’且其輸出端 子係連接至該Ν通道M0S電晶體之閘極。 8 ·如申請專利範圍第4項之半導體記憶裝置，其中， 三控制電壓固定電路包含： 一Ρ通道M0S電晶體，其汲極係連接至相對應的連接 點，且其源極電壓係維持為高值；與 —反相器’其輸入端子係連接至該汲極，且其輸出端 子係連接至該Ρ通道M0S電晶體之閘極 9.如申請專利範圍第丨項之半導體記憶裝置，其中，該缺 位置设定裝置係由複數之熔絲所構成。

   第39頁 ^^ 0 8 5 6 六、申請專利嚴圍 陷位置設定裝置係由複數之熔絲所構成。 11.如申請專利範圍第1或2項之半導體記憶裝置，其中， 該缺陷位置設定裝置係由複數之電晶體或傳輸閘所構成。 1 2.如申請專利範圍第1項之半導體記憶裝置，包含： 一熔絲，其一端子係維持於一高位準電位； 一電阻，其一端子係連接至該熔絲，且其另一端子係 維持於一低位準電位；及 一電壓固定電路，由至少一N通道M0S電晶體與一緩衝 器所構成，該缓衝器之輸入端子係連接至在該熔絲與該電 阻間之一連接點，且其另一端子係連接至串聯連接之兩個 或兩個以上的缺陷位置設定裝置之另一端子，其中，串聯 連接之兩個或兩個以上的缺陷位置設定裝置之另一個端子 之電位，係藉由該電壓固定電路而維持於高值或低值。 1 3.如申請專利範圍第3項之半導體記憶裝置，包含： 一熔絲，其一端子係維持於一高位準電位； —電阻，其一端子係連接至該熔絲，且其另一個端子 係維持於一低位準電位；及 一電壓固定電路，由至少一N通道M0S電晶體與一緩衝 器所構成，該緩衝器之輸入端子係連接至在該熔絲與該電 阻間之一連接點，且其另一個端子係連接至串聯連接之兩 個或兩個以上的缺陷位置設定裝置的另一個端子，其中， I 11 11 1 1 __圓 第40頁

   $之另一個 高值或低 六、申請專利範圍 串聯連接之兩個或兩個以上的缺陷位置設定裳 端子之電位’係藉由該電壓固定電路而雉持於 值。 1 4.如申請專利範圍第丨2項之半導體記憶裝置，其 電壓固定電路具有一正反器，以取代該緩衝器/該’該 係由至少兩個反相器所構成a 〜正反器 1 5.如申請專利範圍第1 3項之半導體記憶裝置，其中： 電壓固定電路具有一正反器’以取代該緩衝器，該 該 係由至少兩個反相器所構成。 μ正反器 1 6 _如申請專利範圍第丨2項之半導體記憶裝置，其中 反相器包含一 Ν通道MOS電晶體與Ρ通道MOS電晶神' ’該 表示構成該緩衝器的該Ν通道MOS電晶體，或構 备Μ 之反相器的N通道MOS電晶體之尺寸，Sp表示構成該第 制電壓固定電路之一第一反相器，或構成該第三控Λ制電| 固定電路之一 Ρ通道M0S之尺寸’而k表示該第—與第三控 制電壓固定電路之數目時，滿足下述的公式（3)一二 2 * SN · Sp --(3) 1 7.如申請專利範圍第丨4項之半導體記憶裝置，其中，該 反相器包含一N通道MOS電晶體與P通道M〇S電晶體、，立當SN 表示構成該緩衝器的該N通道MOS電晶體，或構成該正反器

   440856 六、申請專利範圍 之一反相器的N通道M0S電晶體之尺寸，Sp表示構成該第一 控制電壓固定電路之一第一反相器，或構成該第三控制電 壓固定電路的P通道M0S之尺寸，而k表示該第一與第三控 制電壓固定電路之數目時，滿足下述的公式（4):
2. 2 . SN 2k · Sp …⑷

   第42頁