JPH09204795A - 冗長制御 - Google Patents
冗長制御Info
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- JPH09204795A JPH09204795A JP8349643A JP34964396A JPH09204795A JP H09204795 A JPH09204795 A JP H09204795A JP 8349643 A JP8349643 A JP 8349643A JP 34964396 A JP34964396 A JP 34964396A JP H09204795 A JPH09204795 A JP H09204795A
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- Japan
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- redundant
- output
- input
- circuit
- bit line
- Prior art date
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 イネーブルされた冗長列から切断された冗長
入力／出力選択回路が読取バス及び書込バスと干渉する
ことを防止する。 【解決手段】 本発明によれば冗長入力／出力選択回路
（ＲＩ／Ｏ）が提供され、それは１個又はそれ以上の冗
長入力／出力回路（８０）を有している。各冗長入力／
出力回路（８０）は、読取バス−真（ＲＢＴ）から冗長
入力／出力回路を切断するための第一の永久的にプログ
ラム可能な選択要素（２２４）と、読取バス−補元（Ｒ
ＢＣ）から冗長入力／出力回路を切断するための第二の
永久的にプログラム可能な選択要素（２２３）と、冗長
入力／出力回路をプレチャージするための平衡／プレチ
ャージ回路（７６）とを有している。
入力／出力選択回路が読取バス及び書込バスと干渉する
ことを防止する。 【解決手段】 本発明によれば冗長入力／出力選択回路
（ＲＩ／Ｏ）が提供され、それは１個又はそれ以上の冗
長入力／出力回路（８０）を有している。各冗長入力／
出力回路（８０）は、読取バス−真（ＲＢＴ）から冗長
入力／出力回路を切断するための第一の永久的にプログ
ラム可能な選択要素（２２４）と、読取バス−補元（Ｒ
ＢＣ）から冗長入力／出力回路を切断するための第二の
永久的にプログラム可能な選択要素（２２３）と、冗長
入力／出力回路をプレチャージするための平衡／プレチ
ャージ回路（７６）とを有している。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリアレイを具
備する電子装置の分野に関するものであって、更に詳細
には、こうような装置における冗長技術に関するもので
ある。
備する電子装置の分野に関するものであって、更に詳細
には、こうような装置における冗長技術に関するもので
ある。
【０００２】
【従来の技術】冗長列はメモリ装置の欠陥性又は機能障
害のあるメモリ列を置換することの可能な複数個のメモ
リセルからなる列である。１個のメモリセルにおける致
命的な欠陥は該セルを動作不能なものとさせる。該セル
が置換されない場合には、メモリ装置全体が機能障害と
なる場合がある。そのメモリセルのうちの１つが欠陥性
である列を冗長列と置換させることは、そうでない場合
には使用不可能であったメモリ装置を使用可能なものと
させ、従って、メモリ装置の歩留まりを著しく改善させ
る。
害のあるメモリ列を置換することの可能な複数個のメモ
リセルからなる列である。１個のメモリセルにおける致
命的な欠陥は該セルを動作不能なものとさせる。該セル
が置換されない場合には、メモリ装置全体が機能障害と
なる場合がある。そのメモリセルのうちの１つが欠陥性
である列を冗長列と置換させることは、そうでない場合
には使用不可能であったメモリ装置を使用可能なものと
させ、従って、メモリ装置の歩留まりを著しく改善させ
る。
【０００３】半導体装置の単位面積当たりのコンポーネ
ント密度の増加傾向が継続するに従い、故障を発生させ
ることのある欠陥の寸法も収縮する。更に、メモリ装置
内のコンポーネントの寸法及び総数が継続して増加する
と、各メモリ装置のコストも増加し、従って、各使用不
可能なメモリ装置のコストも増加する。孤立した欠陥が
装置全体を破壊することから防止するために、メモリ装
置においては、しばしば、冗長列が使用される。
ント密度の増加傾向が継続するに従い、故障を発生させ
ることのある欠陥の寸法も収縮する。更に、メモリ装置
内のコンポーネントの寸法及び総数が継続して増加する
と、各メモリ装置のコストも増加し、従って、各使用不
可能なメモリ装置のコストも増加する。孤立した欠陥が
装置全体を破壊することから防止するために、メモリ装
置においては、しばしば、冗長列が使用される。
【０００４】メモリセルは、通常、行及び列の形態で配
列され、且つ入力／出力グループに配列された列から構
成されるブロックへグループ化される。メモリセルのア
ドレスはその行と列との交差点である。
列され、且つ入力／出力グループに配列された列から構
成されるブロックへグループ化される。メモリセルのア
ドレスはその行と列との交差点である。
【０００５】メモリセルにおける欠陥は初期テストにお
いて発見され、且つ冗長列が欠陥セルを含む列を置換さ
せる。メモリセル内に欠陥が発見された場合には、従
来、欠陥列のアドレスがその欠陥セルを含む列のアドレ
スへマップされる。従って、不良な列への読取又は書込
アクセスがアドレスされる場合には、冗長制御論理がそ
の読取又は書込動作をそらさせ、従ってそのデータは冗
長列内の適宜の位置から読み取られるか又はその中へ書
込まれ、その冗長列は欠陥性の列を置換させるために選
択されたものである。従って、外側のシステムは冗長論
理によって行なわれる再マッピングを見ることはない。
いて発見され、且つ冗長列が欠陥セルを含む列を置換さ
せる。メモリセル内に欠陥が発見された場合には、従
来、欠陥列のアドレスがその欠陥セルを含む列のアドレ
スへマップされる。従って、不良な列への読取又は書込
アクセスがアドレスされる場合には、冗長制御論理がそ
の読取又は書込動作をそらさせ、従ってそのデータは冗
長列内の適宜の位置から読み取られるか又はその中へ書
込まれ、その冗長列は欠陥性の列を置換させるために選
択されたものである。従って、外側のシステムは冗長論
理によって行なわれる再マッピングを見ることはない。
【０００６】図１に示したようなメモリ装置１０におい
て、メモリ内の各ブロックは、各々が図２に示したよう
なそれと関連する入力／出力マルチプレクサ回路Ｉ／Ｏ
０，．．．Ｉ／Ｏ７ を具備する複数個の入力／出力グ
ループを有している。入力／出力マルチプレクサ回路Ｉ
／Ｏ０ ，．．．Ｉ／Ｏ７ の各々はそれと結合されて
いる冗長入力／出力選択回路ＲＩ／Ｏ０ ，．．．ＲＩ
／Ｏ７ を有している。
て、メモリ内の各ブロックは、各々が図２に示したよう
なそれと関連する入力／出力マルチプレクサ回路Ｉ／Ｏ
０，．．．Ｉ／Ｏ７ を具備する複数個の入力／出力グ
ループを有している。入力／出力マルチプレクサ回路Ｉ
／Ｏ０ ，．．．Ｉ／Ｏ７ の各々はそれと結合されて
いる冗長入力／出力選択回路ＲＩ／Ｏ０ ，．．．ＲＩ
／Ｏ７ を有している。
【０００７】メモリセル内の欠陥が発見されると、図３
に示してありビット線−真１２２及びビット線−補元１
２４を入力／出力マルチプレクサ回路の残部へ接続させ
ているヒューズ１２６，１２８が焼切されてそれらを一
次的メモリ列から切断させる。冗長デコーダをイネーブ
ルすなわち動作可能状態とさせ且つ欠陥を持った一次的
列を含む入力／出力グループと関連する冗長入力／出力
選択回路ＲＩ／Ｏ０を除いて、他の全ての冗長入力／出
力選択回路ＲＩ／Ｏ１ ，ＲＩ／Ｏ２ ，ＲＩ／Ｏ
３ ，ＲＩ／Ｏ４ ，ＲＩ／Ｏ５ ，ＲＩ／Ｏ６ ，Ｒ
Ｉ／Ｏ７ を該冗長列をヒューズ２１９，２２０（図５
に示してある）を焼切することにより該イネーブルされ
た助長メモリ列から切断させることによって、この一次
的列を置換させるために１個の冗長列がイネーブルされ
る。
に示してありビット線−真１２２及びビット線−補元１
２４を入力／出力マルチプレクサ回路の残部へ接続させ
ているヒューズ１２６，１２８が焼切されてそれらを一
次的メモリ列から切断させる。冗長デコーダをイネーブ
ルすなわち動作可能状態とさせ且つ欠陥を持った一次的
列を含む入力／出力グループと関連する冗長入力／出力
選択回路ＲＩ／Ｏ０を除いて、他の全ての冗長入力／出
力選択回路ＲＩ／Ｏ１ ，ＲＩ／Ｏ２ ，ＲＩ／Ｏ
３ ，ＲＩ／Ｏ４ ，ＲＩ／Ｏ５ ，ＲＩ／Ｏ６ ，Ｒ
Ｉ／Ｏ７ を該冗長列をヒューズ２１９，２２０（図５
に示してある）を焼切することにより該イネーブルされ
た助長メモリ列から切断させることによって、この一次
的列を置換させるために１個の冗長列がイネーブルされ
る。
【０００８】図６を参照して説明すると、本発明者によ
って知得されたことであるが、そのようにして切断され
る冗長入力／出力選択回路ＲＩ／Ｏ１ ，ＲＩ／Ｏ
２ ，ＲＩ／Ｏ３ ，ＲＩ／Ｏ４ ，ＲＩ／Ｏ５ ，Ｒ
Ｉ／Ｏ６ ，ＲＩ／Ｏ７ は、更に、平衡／プレチャー
ジ回路７６からも切断される。従って、ノードＮ１又は
Ｎ２における論理状態は切断された冗長入力／出力選択
回路上にトラップされる場合がある。何故ならば、それ
らは平衡／プレチャージ回路７６によって再度充電され
ることはないからである。本発明者によって発見された
ことであるが、読取バス（真及び補元ＲＢＴ
０ ，．．．ＲＢＴ７ ，ＲＢＣ０ ，．．．ＲＢ
Ｃ７）及び書込バス（真及び補元ＷＢＴ０ ，．．．Ｗ
ＢＴ７ ，ＷＢＣ０ ，．．．ＷＢＴ７ ）は、いまだ
に、平衡／プレチャージ回路へ接続されていない冗長入
力／出力選択回路ＲＩ／Ｏ１ ，ＲＩ／Ｏ２ ，ＲＩ／
Ｏ３ ，ＲＩ／Ｏ４，ＲＩ／Ｏ５ ，ＲＩ／Ｏ６ ，Ｒ
Ｉ／Ｏ７ へ接続されている。これらの冗長入力／出力
選択回路上にトラップされた論理状態は、これらの冗長
入力／出力選択回路と関連している入力／出力グループ
Ｉ／Ｏ１ ，Ｉ／Ｏ２ ，Ｉ／Ｏ３，Ｉ／Ｏ４ ，Ｉ／
Ｏ５ Ｉ／Ｏ６ ，Ｉ／Ｏ７ 内の一次的列からアク
セスされるデータと干渉する場合があり、且つデータを
アクセスする場合に遅延が発生するか、又は誤ったデー
タを得る場合がある。
って知得されたことであるが、そのようにして切断され
る冗長入力／出力選択回路ＲＩ／Ｏ１ ，ＲＩ／Ｏ
２ ，ＲＩ／Ｏ３ ，ＲＩ／Ｏ４ ，ＲＩ／Ｏ５ ，Ｒ
Ｉ／Ｏ６ ，ＲＩ／Ｏ７ は、更に、平衡／プレチャー
ジ回路７６からも切断される。従って、ノードＮ１又は
Ｎ２における論理状態は切断された冗長入力／出力選択
回路上にトラップされる場合がある。何故ならば、それ
らは平衡／プレチャージ回路７６によって再度充電され
ることはないからである。本発明者によって発見された
ことであるが、読取バス（真及び補元ＲＢＴ
０ ，．．．ＲＢＴ７ ，ＲＢＣ０ ，．．．ＲＢ
Ｃ７）及び書込バス（真及び補元ＷＢＴ０ ，．．．Ｗ
ＢＴ７ ，ＷＢＣ０ ，．．．ＷＢＴ７ ）は、いまだ
に、平衡／プレチャージ回路へ接続されていない冗長入
力／出力選択回路ＲＩ／Ｏ１ ，ＲＩ／Ｏ２ ，ＲＩ／
Ｏ３ ，ＲＩ／Ｏ４，ＲＩ／Ｏ５ ，ＲＩ／Ｏ６ ，Ｒ
Ｉ／Ｏ７ へ接続されている。これらの冗長入力／出力
選択回路上にトラップされた論理状態は、これらの冗長
入力／出力選択回路と関連している入力／出力グループ
Ｉ／Ｏ１ ，Ｉ／Ｏ２ ，Ｉ／Ｏ３，Ｉ／Ｏ４ ，Ｉ／
Ｏ５ Ｉ／Ｏ６ ，Ｉ／Ｏ７ 内の一次的列からアク
セスされるデータと干渉する場合があり、且つデータを
アクセスする場合に遅延が発生するか、又は誤ったデー
タを得る場合がある。
【０００９】例えば、冗長列が書き込まれている場合に
は、書込バスのうちの１つ、例えばＷＢＴ０ は低状態
である。このことは入力／出力グループＩ／Ｏ１ ，Ｉ
／Ｏ２ ，Ｉ／Ｏ３ ，Ｉ／Ｏ４ ，Ｉ／Ｏ５ ，Ｉ／
Ｏ６ ，Ｉ／Ｏ７ と関連している回路９００ （以
後、切断された回路９００ と言う）の各々に於けるノ
ードＮ１を低状態とさせる。読取バス−真及び補元ＲＢ
Ｔ０ ，ＲＢＣ０ ，．．．ＲＢＴ７ ，ＲＢＣ７ は
サイクルの終にＢｃｃへプレチャージされる。入力／出
力グループＩ／Ｏ０ と関連している９００ 内のノー
ドＮ１及びＮ２も平衡／プレチャージ回路７６によって
Ｖｃｃへプレチャージされる。然しながら、切断された
回路９００ においては、ヒューズ２１９及び２２０が
焼切されているのでノードＮ１は平衡／プレチャージ回
路７６によってプレチャージされることはない。ノード
Ｎ１は、冗長列が充分に長い間低状態に留まる場合に
は、トランジスタ２０１及び読取バス−真ＲＢＴ０ に
よってプレチャージされる場合がある。然しながら、ノ
ードＮ１がプレチャージされる前に冗長列が読み取られ
る場合には、その低状態が切断された回路９００ の全
てのものの読取バス−真ＲＢＴ１ ，ＲＢＴ２ ，ＲＢ
Ｔ３ ，ＲＢＴ４ ，ＲＢＴ５ ，ＲＢＴ６ ，ＲＢＴ
７ へ転送される。冗長選択回路ＲＩ／Ｏ０ ，．．．
ＲＩ／Ｏ７ が入力／出力マルチプレクサ回路Ｉ／Ｏ０
，．．．Ｉ／Ｏ７ と同じ読取バスへ接続されている
ので、これらの読取バスＲＢＴ１ ，ＲＢＴ２ ，ＲＢ
Ｔ３ ，ＲＢＴ４ ，ＲＢＴ５ ，ＲＢＴ６ ，ＲＢＴ
７ の１つへ接続されている入力／出力グループのうち
の１つにおける一次的列の次の読取において、読取られ
るメモリセル内のデータが「１」である場合には、該読
取バス上にトラップされた低状態が、図７に示したよう
に、このデータを遅延させるか又は崩壊させる場合があ
る。
は、書込バスのうちの１つ、例えばＷＢＴ０ は低状態
である。このことは入力／出力グループＩ／Ｏ１ ，Ｉ
／Ｏ２ ，Ｉ／Ｏ３ ，Ｉ／Ｏ４ ，Ｉ／Ｏ５ ，Ｉ／
Ｏ６ ，Ｉ／Ｏ７ と関連している回路９００ （以
後、切断された回路９００ と言う）の各々に於けるノ
ードＮ１を低状態とさせる。読取バス−真及び補元ＲＢ
Ｔ０ ，ＲＢＣ０ ，．．．ＲＢＴ７ ，ＲＢＣ７ は
サイクルの終にＢｃｃへプレチャージされる。入力／出
力グループＩ／Ｏ０ と関連している９００ 内のノー
ドＮ１及びＮ２も平衡／プレチャージ回路７６によって
Ｖｃｃへプレチャージされる。然しながら、切断された
回路９００ においては、ヒューズ２１９及び２２０が
焼切されているのでノードＮ１は平衡／プレチャージ回
路７６によってプレチャージされることはない。ノード
Ｎ１は、冗長列が充分に長い間低状態に留まる場合に
は、トランジスタ２０１及び読取バス−真ＲＢＴ０ に
よってプレチャージされる場合がある。然しながら、ノ
ードＮ１がプレチャージされる前に冗長列が読み取られ
る場合には、その低状態が切断された回路９００ の全
てのものの読取バス−真ＲＢＴ１ ，ＲＢＴ２ ，ＲＢ
Ｔ３ ，ＲＢＴ４ ，ＲＢＴ５ ，ＲＢＴ６ ，ＲＢＴ
７ へ転送される。冗長選択回路ＲＩ／Ｏ０ ，．．．
ＲＩ／Ｏ７ が入力／出力マルチプレクサ回路Ｉ／Ｏ０
，．．．Ｉ／Ｏ７ と同じ読取バスへ接続されている
ので、これらの読取バスＲＢＴ１ ，ＲＢＴ２ ，ＲＢ
Ｔ３ ，ＲＢＴ４ ，ＲＢＴ５ ，ＲＢＴ６ ，ＲＢＴ
７ の１つへ接続されている入力／出力グループのうち
の１つにおける一次的列の次の読取において、読取られ
るメモリセル内のデータが「１」である場合には、該読
取バス上にトラップされた低状態が、図７に示したよう
に、このデータを遅延させるか又は崩壊させる場合があ
る。
【００１０】メモリ及び列冗長性に関する更なる技術的
背景は、Ｐｒｉｎｃｅ，Ｂｅｔｔｙ，「半導体メモリ、
設計、製造及び応用のハンドブック（ＳＥＭＩＣＯＮＤ
ＵＣＴＯＲ ＭＥＭＯＲＩＥＳ， Ａ ＨＡＮＤＢＯＯ
Ｋ ＯＦ ＤＥＳＩＧＮ，ＭＡＮＵＦＡＣＴＵＲＥ，
ＡＮＤ ＡＰＰＬＩＣＡＴＩＯＮ）」、第二版、ジョン
・ワイリィ・アンド・サンズ出版社、１９９１年、１９
７５年から現在までのＩＳＳＣＣプロシーディングズに
記載されており、それらは全ては引用により本明細書に
取込む。
背景は、Ｐｒｉｎｃｅ，Ｂｅｔｔｙ，「半導体メモリ、
設計、製造及び応用のハンドブック（ＳＥＭＩＣＯＮＤ
ＵＣＴＯＲ ＭＥＭＯＲＩＥＳ， Ａ ＨＡＮＤＢＯＯ
Ｋ ＯＦ ＤＥＳＩＧＮ，ＭＡＮＵＦＡＣＴＵＲＥ，
ＡＮＤ ＡＰＰＬＩＣＡＴＩＯＮ）」、第二版、ジョン
・ワイリィ・アンド・サンズ出版社、１９９１年、１９
７５年から現在までのＩＳＳＣＣプロシーディングズに
記載されており、それらは全ては引用により本明細書に
取込む。
【００１１】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、冗長メモリ列を選択するために使用されて
いない冗長入力／出力回路が冗長入力／出力回路が関連
している入力／出力グループ内の一次的メモリ列から得
られたデータを遅延させることのない技術を提供するこ
とを目的とする。本発明の更に別の目的とするところ
は、読取バス及び書込バスを冗長入力／出力選択回路か
ら切断させることの可能な永久的にプログラム可能な選
択要素を介して読取バス及び書込バスが冗長入力／出力
選択回路へ選択されている集積回路メモリを提供するこ
とである。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、冗長メモリ列を選択するために使用されて
いない冗長入力／出力回路が冗長入力／出力回路が関連
している入力／出力グループ内の一次的メモリ列から得
られたデータを遅延させることのない技術を提供するこ
とを目的とする。本発明の更に別の目的とするところ
は、読取バス及び書込バスを冗長入力／出力選択回路か
ら切断させることの可能な永久的にプログラム可能な選
択要素を介して読取バス及び書込バスが冗長入力／出力
選択回路へ選択されている集積回路メモリを提供するこ
とである。
【００１２】
【課題を解決するための手段】本発明によれば、イネー
ブルされた冗長列から切断された冗長入力／出力選択回
路からの読取バス及び書込バス上での干渉が発生するこ
とのない集積回路メモリ構成体（装置）が提供される。
このことは、読取バス及び書込バス及び冗長入力／出力
選択回路の接続部にヒューズを配置させ且つ冗長列がイ
ネーブルされた場合に適宜のヒューズを焼切させること
によって達成される。
ブルされた冗長列から切断された冗長入力／出力選択回
路からの読取バス及び書込バス上での干渉が発生するこ
とのない集積回路メモリ構成体（装置）が提供される。
このことは、読取バス及び書込バス及び冗長入力／出力
選択回路の接続部にヒューズを配置させ且つ冗長列がイ
ネーブルされた場合に適宜のヒューズを焼切させること
によって達成される。
【００１３】本メモリ装置は、複数個の冗長入力／出力
選択回路を有しており、各冗長入力／出力選択回路は、
ブロック内の全ての冗長列に対し冗長入力／出力回路を
有しており、１個の冗長入力／出力回路が１個の冗長列
へ接続されている。冗長列がイネーブル即ち動作可能状
態とされると、冗長デコーダがイネーブルされる。欠陥
性の一次的列を含む入力／出力グループと関連する冗長
入力／出力選択回路におけるものを除いて、全ての冗長
入力／出力回路がイネーブルされた冗長列から切断され
る。読取バス及び書込バス（真及び補元）も、これらの
バスと冗長入力／出力回路との間に配置されたヒューズ
を焼切させることによって、これらの切断された冗長入
力／出力回路の全てのものから切断される。
選択回路を有しており、各冗長入力／出力選択回路は、
ブロック内の全ての冗長列に対し冗長入力／出力回路を
有しており、１個の冗長入力／出力回路が１個の冗長列
へ接続されている。冗長列がイネーブル即ち動作可能状
態とされると、冗長デコーダがイネーブルされる。欠陥
性の一次的列を含む入力／出力グループと関連する冗長
入力／出力選択回路におけるものを除いて、全ての冗長
入力／出力回路がイネーブルされた冗長列から切断され
る。読取バス及び書込バス（真及び補元）も、これらの
バスと冗長入力／出力回路との間に配置されたヒューズ
を焼切させることによって、これらの切断された冗長入
力／出力回路の全てのものから切断される。
【００１４】本発明の利点の１つは、冗長メモリ列を選
択するために使用されていない冗長入力／出力回路が、
該冗長入力／出力回路と関連している入力／出力グルー
プ内の一次的メモリ列から得られたデータを遅延させる
ことがないということである。
択するために使用されていない冗長入力／出力回路が、
該冗長入力／出力回路と関連している入力／出力グルー
プ内の一次的メモリ列から得られたデータを遅延させる
ことがないということである。
【００１５】本発明の別の利点は、切断された冗長入力
／出力回路が、これらの切断された冗長入力／出力回路
と関連する入力／出力グループ内の一次的メモリ列から
得られたデータを崩壊させることがないということであ
る。
／出力回路が、これらの切断された冗長入力／出力回路
と関連する入力／出力グループ内の一次的メモリ列から
得られたデータを崩壊させることがないということであ
る。
【００１６】本発明の別の利点とするところは、冗長入
力／出力選択回路が一次的入力／出力選択回路と類似し
ているということである。
力／出力選択回路が一次的入力／出力選択回路と類似し
ているということである。
【００１７】
【発明の実施の形態】図１を参照すると、本発明の好適
実施例を組込むことの可能なメモリ装置１０が示されて
いる。この例においては、メモリ装置１０は３２Ｋ×３
２バーストスタティックランダムアクセスメモリ（バー
ストＳＲＡＭ）である。該メモリ装置は、そのメモリセ
ルを単一のブロック内又は複数個のブロック内に有する
ことが可能である。本発明の好適実施例においては、メ
モリ装置１０は、偶数個のブロックを有している。本例
においては、３２個のブロックＢ0 ，．．．Ｂ31が示さ
れている。
実施例を組込むことの可能なメモリ装置１０が示されて
いる。この例においては、メモリ装置１０は３２Ｋ×３
２バーストスタティックランダムアクセスメモリ（バー
ストＳＲＡＭ）である。該メモリ装置は、そのメモリセ
ルを単一のブロック内又は複数個のブロック内に有する
ことが可能である。本発明の好適実施例においては、メ
モリ装置１０は、偶数個のブロックを有している。本例
においては、３２個のブロックＢ0 ，．．．Ｂ31が示さ
れている。
【００１８】ブロックＢ0 ，．．．Ｂ31は各々が８個の
ブロックからなる４つの象限Ｑ0 ，Ｑ1 ，Ｑ2 ，Ｑ3 へ
分割されている。マスターワード線デコーダ１２がメモ
リ装置１０の中心を貫通して走行している。マスターワ
ード線ＭＷＬ0 ，ＭＷＬ1 ，ＭＷＬ2 ，ＭＷＬ3 は各象
限を貫通して走行している。ローカルワード線デコーダ
ＬＷＤ0 ，．．．ＬＷＤ15は各対のブロックの間に位置
されている。
ブロックからなる４つの象限Ｑ0 ，Ｑ1 ，Ｑ2 ，Ｑ3 へ
分割されている。マスターワード線デコーダ１２がメモ
リ装置１０の中心を貫通して走行している。マスターワ
ード線ＭＷＬ0 ，ＭＷＬ1 ，ＭＷＬ2 ，ＭＷＬ3 は各象
限を貫通して走行している。ローカルワード線デコーダ
ＬＷＤ0 ，．．．ＬＷＤ15は各対のブロックの間に位置
されている。
【００１９】メモリ装置１０内のメモリセルは行及び列
の形態にグループ化されている。この例においては、従
来技術における如く、行は複数個のメモリセルがワード
線によって選択されるアレイ方向のことを意味してい
る。列は選択された行内のメモリセルが読取又は書込の
ために選択されるアレイ方向のことを意味している。
の形態にグループ化されている。この例においては、従
来技術における如く、行は複数個のメモリセルがワード
線によって選択されるアレイ方向のことを意味してい
る。列は選択された行内のメモリセルが読取又は書込の
ために選択されるアレイ方向のことを意味している。
【００２０】図２は単一のメモリブロックＢ0 を示して
いる。各ブロックは８個の入力／出力グループを有して
おり、各グループはそれと関連する入力／出力マルチプ
レクサ回路Ｉ／Ｏ0 ，．．．Ｉ／Ｏ7 を有している。好
適実施例においては、各入力／出力グループは複数個の
メモリセルからなる１６個の隣接する一次的列を有して
いる。従って、本例における如く、３２個のブロックを
具備するメモリ装置は２５６個の入力／出力グループ及
び４，０９６個の列を有している。
いる。各ブロックは８個の入力／出力グループを有して
おり、各グループはそれと関連する入力／出力マルチプ
レクサ回路Ｉ／Ｏ0 ，．．．Ｉ／Ｏ7 を有している。好
適実施例においては、各入力／出力グループは複数個の
メモリセルからなる１６個の隣接する一次的列を有して
いる。従って、本例における如く、３２個のブロックを
具備するメモリ装置は２５６個の入力／出力グループ及
び４，０９６個の列を有している。
【００２１】各入力／出力マルチプレクサ回路Ｉ／Ｏ
0 ，．．．Ｉ／Ｏ7 は１個の読取バス（真及び補元ＲＢ
Ｔ0 ，ＲＢＣ0 ，．．．ＲＢＴ7 ，ＲＢＣ7 ）及び１個
の書込バス（真及び補元ＷＢＴ0 ，ＷＢＣ0 ，．．．Ｗ
ＢＴ7 ，ＷＢＣ7 ）と夫々関連している。読取バスはセ
ンスアンプへ接続している。書込バスは書込ドライバへ
接続している。
0 ，．．．Ｉ／Ｏ7 は１個の読取バス（真及び補元ＲＢ
Ｔ0 ，ＲＢＣ0 ，．．．ＲＢＴ7 ，ＲＢＣ7 ）及び１個
の書込バス（真及び補元ＷＢＴ0 ，ＷＢＣ0 ，．．．Ｗ
ＢＴ7 ，ＷＢＣ7 ）と夫々関連している。読取バスはセ
ンスアンプへ接続している。書込バスは書込ドライバへ
接続している。
【００２２】入力／出力マルチプレクサ回路は、そうで
なければその列へ接続されているビット線−真及びビッ
ト線−補元から、それと関連する一次的列の切断を可能
とさせる任意の従来の入力／出力マルチプレクサ回路と
することが可能である。本発明の好適実施例に基づく入
力／出力マルチプレクサ回路Ｉ／Ｏ0 を図３に示してあ
る。列選択信号２２がＰチャンネルトランジスタ１１
４，１１８を駆動する。インバータ１１２を介して反転
された列選択信号２２がＮチャンネルトランジスタ２０
３，１２０を駆動する。１６個の列選択信号２２、トラ
ンジスタ１１４，２０３，１１８，１２０，インバータ
１１２，及び各々が夫々１６個のヒューズ１２６，１２
８の１つと接続されている１６個のビット線−真１２２
及びビット線−補元１２４が設けられている。これらの
１６個の各々において、トランジスタ１１４の導通経路
はそれと関連するヒューズ１２６を介してビット線−真
１２２と読取バス−真ＲＢＴ0 との間に接続されてい
る。トランジスタ２０３の導通経路は、それと関連する
ヒューズ１２６を介して、ビット線−真１２２と書込バ
ス−真ＷＢＴ0 との間に接続されている。トランジスタ
１１８の導通経路は、それと関連するヒューズ１２８を
介して、ビット線−補元１２４と読取バス−補元ＲＢＣ
0 との間に接続している。トランジスタ１２０の導通経
路は、それと関連するヒューズ１２８を介して、ビット
線−補元１２４と書込バス−補元ＷＰＣ0との間に接続
している。入力／出力マルチプレクサ回路Ｉ／Ｏ0 にお
いて、読取バス−真ＲＢＴ0 、補元ＲＢＣ0 、及び書込
バス−真ＲＢＴ0 及び補元ＷＢＣ0は夫々１個設けられ
ているに過ぎない。
なければその列へ接続されているビット線−真及びビッ
ト線−補元から、それと関連する一次的列の切断を可能
とさせる任意の従来の入力／出力マルチプレクサ回路と
することが可能である。本発明の好適実施例に基づく入
力／出力マルチプレクサ回路Ｉ／Ｏ0 を図３に示してあ
る。列選択信号２２がＰチャンネルトランジスタ１１
４，１１８を駆動する。インバータ１１２を介して反転
された列選択信号２２がＮチャンネルトランジスタ２０
３，１２０を駆動する。１６個の列選択信号２２、トラ
ンジスタ１１４，２０３，１１８，１２０，インバータ
１１２，及び各々が夫々１６個のヒューズ１２６，１２
８の１つと接続されている１６個のビット線−真１２２
及びビット線−補元１２４が設けられている。これらの
１６個の各々において、トランジスタ１１４の導通経路
はそれと関連するヒューズ１２６を介してビット線−真
１２２と読取バス−真ＲＢＴ0 との間に接続されてい
る。トランジスタ２０３の導通経路は、それと関連する
ヒューズ１２６を介して、ビット線−真１２２と書込バ
ス−真ＷＢＴ0 との間に接続されている。トランジスタ
１１８の導通経路は、それと関連するヒューズ１２８を
介して、ビット線−補元１２４と読取バス−補元ＲＢＣ
0 との間に接続している。トランジスタ１２０の導通経
路は、それと関連するヒューズ１２８を介して、ビット
線−補元１２４と書込バス−補元ＷＰＣ0との間に接続
している。入力／出力マルチプレクサ回路Ｉ／Ｏ0 にお
いて、読取バス−真ＲＢＴ0 、補元ＲＢＣ0 、及び書込
バス−真ＲＢＴ0 及び補元ＷＢＣ0は夫々１個設けられ
ているに過ぎない。
【００２３】メモリセル内に欠陥が発見された場合に
は、ビット線−真１２２及びビット線−補元１２４を入
力／出力マルチプレクサ回路の残部へ接続しているヒュ
ーズ１２６，１２８を焼切させてそれらを一次的メモリ
列から切断させる。それにより、冗長列がイネーブル即
ち動作可能状態とされてこの一次的列を置換させる。
は、ビット線−真１２２及びビット線−補元１２４を入
力／出力マルチプレクサ回路の残部へ接続しているヒュ
ーズ１２６，１２８を焼切させてそれらを一次的メモリ
列から切断させる。それにより、冗長列がイネーブル即
ち動作可能状態とされてこの一次的列を置換させる。
【００２４】各ブロックは少なくとも１個の冗長メモリ
列を有している。冗長メモリ列の数は、欠陥性のメモリ
セルを有する列の蓋然的な数と各付加的な冗長列のコス
ト及び付加的なダイ空間とのバランスに基づいている。
本実施例においては、各ブロックに対して２つの冗長列
が付加されている。各ブロック内に冗長列が存在してい
るので、冗長ブロック選択回路は必要ではない。このこ
とは冗長アーキテクチュアのプログラミングオーバーヘ
ッドを減少させている。各ブロックへ冗長列を付加する
ことは、更に、一次的列と同一のローカルワード線デコ
ーダＬＷＤ0 から来るローカルワード線ドライバを使用
することを可能としており、そのことは、更に、プログ
ラミングオーバーヘッドを減少させている。
列を有している。冗長メモリ列の数は、欠陥性のメモリ
セルを有する列の蓋然的な数と各付加的な冗長列のコス
ト及び付加的なダイ空間とのバランスに基づいている。
本実施例においては、各ブロックに対して２つの冗長列
が付加されている。各ブロック内に冗長列が存在してい
るので、冗長ブロック選択回路は必要ではない。このこ
とは冗長アーキテクチュアのプログラミングオーバーヘ
ッドを減少させている。各ブロックへ冗長列を付加する
ことは、更に、一次的列と同一のローカルワード線デコ
ーダＬＷＤ0 から来るローカルワード線ドライバを使用
することを可能としており、そのことは、更に、プログ
ラミングオーバーヘッドを減少させている。
【００２５】冗長デコーダ及び冗長入力／出力選択回路
は、冗長列を選択し且つそれらを適宜の読取及び書込バ
スへ接続させるために使用される。冗長デコーダ及び冗
長入力／出力選択回路は、冗長列がブロックＢ0 内のい
ずれかを置換させることを可能とする。図１において理
解されるように、冗長デコーダＲＤ0 ，．．．ＲＤ15は
２つのブロック置きの間に配置されている。再度図２を
参照すると、各ブロックは８個の冗長入力／出力選択回
路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 を有している。各入力
／出力グループは、それと関連しており且つ入力／出力
マルチプレクサ回路Ｉ／Ｏ0 ，．．．Ｉ／Ｏ7 と同じ読
取バス（真及び補元ＲＢＴ0 ，ＲＢＣ0，．．．ＲＢＴ7
，ＲＢＣ7 ）及び書込バス（真及び補元ＲＢＴ0 ，Ｒ
ＢＣ0 ，．．．ＲＢＴ7 ，ＲＢＣ7 ）へ接続されている
冗長入力／出力選択回路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7
を有している。ブロックＢ0 内の冗長入力／出力選択回
路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 の各々は、それと関連
する冗長デコーダＲＤ0 を介して、ブロクＢ0 内の冗長
列の各々へ接続している。ブロックＢ0 と関連している
冗長デコーダＲＤ0 はブロックＢ0 と関連している８個
の冗長入力／出力選択回路の全てを回路を駆動する。
は、冗長列を選択し且つそれらを適宜の読取及び書込バ
スへ接続させるために使用される。冗長デコーダ及び冗
長入力／出力選択回路は、冗長列がブロックＢ0 内のい
ずれかを置換させることを可能とする。図１において理
解されるように、冗長デコーダＲＤ0 ，．．．ＲＤ15は
２つのブロック置きの間に配置されている。再度図２を
参照すると、各ブロックは８個の冗長入力／出力選択回
路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 を有している。各入力
／出力グループは、それと関連しており且つ入力／出力
マルチプレクサ回路Ｉ／Ｏ0 ，．．．Ｉ／Ｏ7 と同じ読
取バス（真及び補元ＲＢＴ0 ，ＲＢＣ0，．．．ＲＢＴ7
，ＲＢＣ7 ）及び書込バス（真及び補元ＲＢＴ0 ，Ｒ
ＢＣ0 ，．．．ＲＢＴ7 ，ＲＢＣ7 ）へ接続されている
冗長入力／出力選択回路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7
を有している。ブロックＢ0 内の冗長入力／出力選択回
路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 の各々は、それと関連
する冗長デコーダＲＤ0 を介して、ブロクＢ0 内の冗長
列の各々へ接続している。ブロックＢ0 と関連している
冗長デコーダＲＤ0 はブロックＢ0 と関連している８個
の冗長入力／出力選択回路の全てを回路を駆動する。
【００２６】アクセスされた場合に、冗長列を選択する
ために図５に示した冗長入力／出力選択回路の入力端２
８において適宜の論理状態を発生させる任意の冗長デコ
ーダを使用することが可能である（この例においては、
冗長列がアクセスされた場合に低論理状態が使用されて
おり、且つそれがアクセスされないか又は冗長選択回路
がイネーブルされない場合には高論理状態である）。本
願出願の基礎となっている米国特許出願と同日付で出願
されており本願出願人に譲渡されている米国特許出願
（代理人ドケット番号９５−Ｃ−１３６）はこのような
冗長デコーダの好適実施例を記載しており、それを図４
ａに示してある。
ために図５に示した冗長入力／出力選択回路の入力端２
８において適宜の論理状態を発生させる任意の冗長デコ
ーダを使用することが可能である（この例においては、
冗長列がアクセスされた場合に低論理状態が使用されて
おり、且つそれがアクセスされないか又は冗長選択回路
がイネーブルされない場合には高論理状態である）。本
願出願の基礎となっている米国特許出願と同日付で出願
されており本願出願人に譲渡されている米国特許出願
（代理人ドケット番号９５−Ｃ−１３６）はこのような
冗長デコーダの好適実施例を記載しており、それを図４
ａに示してある。
【００２７】図４ａを参照して、冗長デコーダＲＤ0 の
１つの配置について説明する。冗長デコーダＲＤ0 はそ
れが関連する各ブロックの各冗長列に対して１個の冗長
選択回路を有している。本実施例においては、冗長レコ
ーダＲＤ0 は２つのブロックＢ0 及びＢ1 と関連してお
り、その各ブロックは２個の冗長列を有している。従っ
て、冗長デコーダＲＤ0 は４個の冗長選択回路ＲＳＣ
0 ，ＲＳＣ1 ，ＲＳＣ2，ＲＳＣ3 を有している。２個
の冗長選択回路ＲＳＣ0 ，ＲＳＣ1 は、夫々、冗長デコ
ーダＲＤ0 の左側のブロックＢ0 の冗長列Ｃ0 ，Ｃ1 と
関連しており、且つ２個の冗長選択回路ＲＳＣ0 ，ＲＳ
Ｃ1 は、夫々、冗長デコーダＲＤ0 の右側のブロックＢ
1 の冗長列Ｃ0 ，Ｃ1 と関連している。
１つの配置について説明する。冗長デコーダＲＤ0 はそ
れが関連する各ブロックの各冗長列に対して１個の冗長
選択回路を有している。本実施例においては、冗長レコ
ーダＲＤ0 は２つのブロックＢ0 及びＢ1 と関連してお
り、その各ブロックは２個の冗長列を有している。従っ
て、冗長デコーダＲＤ0 は４個の冗長選択回路ＲＳＣ
0 ，ＲＳＣ1 ，ＲＳＣ2，ＲＳＣ3 を有している。２個
の冗長選択回路ＲＳＣ0 ，ＲＳＣ1 は、夫々、冗長デコ
ーダＲＤ0 の左側のブロックＢ0 の冗長列Ｃ0 ，Ｃ1 と
関連しており、且つ２個の冗長選択回路ＲＳＣ0 ，ＲＳ
Ｃ1 は、夫々、冗長デコーダＲＤ0 の右側のブロックＢ
1 の冗長列Ｃ0 ，Ｃ1 と関連している。
【００２８】冗長デコーダＲＤ0 はテスト制御信号２
０、パワーンオンリセット信号２４、列選択信号２２を
受取り、それらの信号の各々は冗長選択回路ＲＳＣ0 へ
の入力として作用する。図４ｂを参照して、説明の便宜
上、冗長選択回路ＲＳＣ0 の１つの配置を参照する。記
号「＜０：１５＞」によって示されるように、冗長デコ
ーダＲＤ0 内には列選択信号２２が１６個配置されてい
る。冗長選択回路はイネーブル回路３０、テスト制御回
路４０、パス要素４２４、ヒューズ４２７、分離回路５
０から構成されている。本発明の好適実施例において
は、パス要素４２４は導通経路を並列接続した相補的ト
ランジスタからなるパスゲートであるが、例えば単一ト
ランジスタ等の信号を通過させるためのコンポーネント
の組合わせ又は任意のその他の従来のコンポーネントを
使用することも可能である。各列選択信号に対して１個
のパス要素４２４（以後、パスゲート４２４とも言う）
及びヒューズ４２７が設けられている。各パスゲート４
２４は１個のヒューズ４２７と直列接続されており、且
つ１個のヒューズ４２７と直列な１個のパスゲート４２
４の１６個の組合わせの各々は他の１５個のものと並列
に接続されている。
０、パワーンオンリセット信号２４、列選択信号２２を
受取り、それらの信号の各々は冗長選択回路ＲＳＣ0 へ
の入力として作用する。図４ｂを参照して、説明の便宜
上、冗長選択回路ＲＳＣ0 の１つの配置を参照する。記
号「＜０：１５＞」によって示されるように、冗長デコ
ーダＲＤ0 内には列選択信号２２が１６個配置されてい
る。冗長選択回路はイネーブル回路３０、テスト制御回
路４０、パス要素４２４、ヒューズ４２７、分離回路５
０から構成されている。本発明の好適実施例において
は、パス要素４２４は導通経路を並列接続した相補的ト
ランジスタからなるパスゲートであるが、例えば単一ト
ランジスタ等の信号を通過させるためのコンポーネント
の組合わせ又は任意のその他の従来のコンポーネントを
使用することも可能である。各列選択信号に対して１個
のパス要素４２４（以後、パスゲート４２４とも言う）
及びヒューズ４２７が設けられている。各パスゲート４
２４は１個のヒューズ４２７と直列接続されており、且
つ１個のヒューズ４２７と直列な１個のパスゲート４２
４の１６個の組合わせの各々は他の１５個のものと並列
に接続されている。
【００２９】１個の冗長列が欠陥を有する１個の一次的
（主要な）列を置換させる場合には、イネーブル回路に
おいてヒューズが焼切される。イネーブル回路３０は冗
長選択回路をイネーブル即ち動作可能な状態とさせ且つ
パスゲート４２４を駆動する。ヒューズが焼切される
と、イネーブル回路はパスゲート４２４を駆動して列選
択信号２２がパスゲート４２４を介して通過することを
可能とする。１６個のヒューズ４２７のうちの１５個が
焼切され、従って単に１個の列選択信号が冗長列及び冗
長入力／出力選択回路へ接続され、且つ単に１個の選択
信号２２が冗長入力／出力選択回路へ接続される。
（主要な）列を置換させる場合には、イネーブル回路に
おいてヒューズが焼切される。イネーブル回路３０は冗
長選択回路をイネーブル即ち動作可能な状態とさせ且つ
パスゲート４２４を駆動する。ヒューズが焼切される
と、イネーブル回路はパスゲート４２４を駆動して列選
択信号２２がパスゲート４２４を介して通過することを
可能とする。１６個のヒューズ４２７のうちの１５個が
焼切され、従って単に１個の列選択信号が冗長列及び冗
長入力／出力選択回路へ接続され、且つ単に１個の選択
信号２２が冗長入力／出力選択回路へ接続される。
【００３０】図４ｂを参照して、冗長選択回路の詳細な
実施例について説明する。イネーブル回路３０は、ヒュ
ーズ４２６、トランジスタ４２９、トランジスタ４２８
とインバータ４４５とから構成されている半ラッチ、及
びテスト制御回路４０の一部でもある論理要素４５１を
有している。ヒューズ４２６はＶccとノードＮ１との間
に接続されている。２つのトランジスタ４２８及び４２
９の導通経路はノードＮ１と接地との間に接続されてい
る。トランジスタ４２９はパワーオンリセット信号によ
って駆動される。インバータ４４５の入力端はノードＮ
１へ接続している。インバータ４４５の出力端はトラン
ジスタ４２８を駆動し且つ論理要素４５１の入力端のう
ちの１つへ接続している。
実施例について説明する。イネーブル回路３０は、ヒュ
ーズ４２６、トランジスタ４２９、トランジスタ４２８
とインバータ４４５とから構成されている半ラッチ、及
びテスト制御回路４０の一部でもある論理要素４５１を
有している。ヒューズ４２６はＶccとノードＮ１との間
に接続されている。２つのトランジスタ４２８及び４２
９の導通経路はノードＮ１と接地との間に接続されてい
る。トランジスタ４２９はパワーオンリセット信号によ
って駆動される。インバータ４４５の入力端はノードＮ
１へ接続している。インバータ４４５の出力端はトラン
ジスタ４２８を駆動し且つ論理要素４５１の入力端のう
ちの１つへ接続している。
【００３１】各パスゲート４２４は２個の相補的トラン
ジスタから構成されている。インバータ４４５の出力端
はパスゲートＮチャンネルトランジスタ６４を駆動す
る。論理要素４５１の出力端はパスゲートＰチャンネル
トランジスタ６２を駆動する。各列選択信号２２は１個
のパスゲート４２４への入力である。各ヒューズ４２７
は１個のパスゲート４２４の出力端とノードＮ２との間
に接続している。１個のヒューズ４２７と直列している
１個のパスゲート４２４の１６個の組合わせの各々は他
の１５個のものと並列に接続している。
ジスタから構成されている。インバータ４４５の出力端
はパスゲートＮチャンネルトランジスタ６４を駆動す
る。論理要素４５１の出力端はパスゲートＰチャンネル
トランジスタ６２を駆動する。各列選択信号２２は１個
のパスゲート４２４への入力である。各ヒューズ４２７
は１個のパスゲート４２４の出力端とノードＮ２との間
に接続している。１個のヒューズ４２７と直列している
１個のパスゲート４２４の１６個の組合わせの各々は他
の１５個のものと並列に接続している。
【００３２】テスト制御回路４０はテスト制御回路トラ
ンジスタ４３０及び論理要素４５１から構成されてい
る。上述したように、インバータ４４５の出力端は論理
要素４５１の入力端のうちの１つへ接続している。テス
ト制御信号は論理要素４５１への他の入力である。パス
ゲートＰチャンネルトランジスタ６２を駆動することに
加えて、論理要素４５１の出力端は、更に、テスト制御
回路トランジスタ４３０も駆動する。論理要素４５１は
以下の事項を確保する任意のゲートとすることが可能で
ある。即ち、（１）テスト制御回路トランジスタ４３０
は、列が選択されている場合に、列選択信号の状態と反
対の論理状態へノードＮ２の論理状態を駆動することは
なく、且つ（２）パスゲート４２４は、冗長選択回路が
イネーブルされる場合に（これは、イネーブル回路のヒ
ューズの出力状態に基づく）、それへ供給される入力を
導通させる。
ンジスタ４３０及び論理要素４５１から構成されてい
る。上述したように、インバータ４４５の出力端は論理
要素４５１の入力端のうちの１つへ接続している。テス
ト制御信号は論理要素４５１への他の入力である。パス
ゲートＰチャンネルトランジスタ６２を駆動することに
加えて、論理要素４５１の出力端は、更に、テスト制御
回路トランジスタ４３０も駆動する。論理要素４５１は
以下の事項を確保する任意のゲートとすることが可能で
ある。即ち、（１）テスト制御回路トランジスタ４３０
は、列が選択されている場合に、列選択信号の状態と反
対の論理状態へノードＮ２の論理状態を駆動することは
なく、且つ（２）パスゲート４２４は、冗長選択回路が
イネーブルされる場合に（これは、イネーブル回路のヒ
ューズの出力状態に基づく）、それへ供給される入力を
導通させる。
【００３３】本発明の好適実施例に置いては、論理要素
４５１はＮＯＲゲートであり且つテスト制御回路トラン
ジスタ３４０はＮチャンネルである。
４５１はＮＯＲゲートであり且つテスト制御回路トラン
ジスタ３４０はＮチャンネルである。
【００３４】分離回路は２入力ＮＡＮＤゲート４３３で
ある。ＮＡＮＤゲート４３３の第一入力端はノードＮ２
である。ＮＡＮＤゲート４３３の第二入力は分離信号２
６0である。
ある。ＮＡＮＤゲート４３３の第一入力端はノードＮ２
である。ＮＡＮＤゲート４３３の第二入力は分離信号２
６0である。
【００３５】冗長選択回路の出力は、冗長列がアクセス
される場合に、低論理状態にあり、且つそれがアクセス
されることがないか又は冗長選択回路がイネーブルされ
ない場合には高論理状態にある。冗長列が一次的（主要
な）列を置換しない場合には、イネーブル回路３０内の
ヒューズ４２５は不変のままであり且つＶccをノードＮ
１へ接続させそれを高状態とさせる。これはインバータ
４４５によって反転されてインバータ４４５の出力を低
状態とさせ、それはパスゲートＮチャンネルトランジス
タ６４をターンオフさせる。該インバータの出力はＮＯ
Ｒゲート４５１の入力である。テスト制御信号２０は、
本回路がストレステストモードにない限り低状態であ
る。本回路がストレステストモードにない場合には、Ｎ
ＯＲゲート４５１の両方の入力の論理状態は低状態であ
る。このことはパスゲートＰチャンネルトランジスタ６
２をターンオフさせ、且つパスゲートＮチャンネルトラ
ンジスタ６４もオフであるので、パスゲート４２４はオ
フである。それは、更に、テスト制御回路Ｎチャンネル
トランジスタ４３０をターンオンさせ、ノードＮ２を低
状態とさせる。ノードＮ２はＮＡＮＤゲート４３３の１
入力である。それは低状態であるので、冗長選択回路の
出力２８でもある分離回路の出力２８は高状態である。
このことは冗長入力／出力選択回路をターンオフさせ
る。
される場合に、低論理状態にあり、且つそれがアクセス
されることがないか又は冗長選択回路がイネーブルされ
ない場合には高論理状態にある。冗長列が一次的（主要
な）列を置換しない場合には、イネーブル回路３０内の
ヒューズ４２５は不変のままであり且つＶccをノードＮ
１へ接続させそれを高状態とさせる。これはインバータ
４４５によって反転されてインバータ４４５の出力を低
状態とさせ、それはパスゲートＮチャンネルトランジス
タ６４をターンオフさせる。該インバータの出力はＮＯ
Ｒゲート４５１の入力である。テスト制御信号２０は、
本回路がストレステストモードにない限り低状態であ
る。本回路がストレステストモードにない場合には、Ｎ
ＯＲゲート４５１の両方の入力の論理状態は低状態であ
る。このことはパスゲートＰチャンネルトランジスタ６
２をターンオフさせ、且つパスゲートＮチャンネルトラ
ンジスタ６４もオフであるので、パスゲート４２４はオ
フである。それは、更に、テスト制御回路Ｎチャンネル
トランジスタ４３０をターンオンさせ、ノードＮ２を低
状態とさせる。ノードＮ２はＮＡＮＤゲート４３３の１
入力である。それは低状態であるので、冗長選択回路の
出力２８でもある分離回路の出力２８は高状態である。
このことは冗長入力／出力選択回路をターンオフさせ
る。
【００３６】冗長列が一次的（主要な）列を置換する場
合には、ヒューズ４２６が焼切され、且つノードＮ１が
低状態である。パワーオンリセット信号及びトランジス
タ４２９は、半ラッチ３２が適切な状態でパワーアップ
することを確保する。半ラッチ３２はノードＮ１の状態
を低状態にラッチさせる。このことは、テスト制御信号
２０の状態に拘らず、インバータ４４５の出力を高状態
とさせる。インバータ４４５の出力がパスゲートＮチャ
ンネルトランジスタ６４をターンオンさせる。インバー
タ４４５の出力端における高状態はＮＯＲゲート４５１
の出力端において低状態を発生し、そのことはパスゲー
トＰチャンネルトランジスタ６２をターンオンさせる。
パスゲートトランジスタ６２，６４の両方がオンしてい
るので、パスゲート４２４は列選択信号２２を導通させ
る。１６個のヒューズ４２７のうちの１５個が焼切さ
れ、従って１個の列選択信号のみが冗長列へ接続され
る。ＮＯＲゲート４５１の出力もテスト制御回路トラン
ジスタ４３０をターンオフさせ、ノードＮ２が列選択信
号２２の状態となることを可能とする。ノードＮ２及び
分離信号２６0 はＮＡＮＤゲート４３３の入力である。
分離信号２６0 は、センスアンプがクロック動作される
場合に低状態であり、且つそうでない場合には高状態で
ある。冗長選択回路の出力でもある分離回路５０の出力
は、センスアンプがクロック動作される場合には高状態
であり、そのことは冗長入力／出力選択回路をターンオ
フさせる。分離増幅器がクロック動作されない場合に
は、即ち分離信号が高状態である場合には、ＮＡＮＤゲ
ート４３３の出力はノードＮ２の状態の反転したもので
ある。ノードＮ２の状態はそれと関連するヒューズが焼
切されていない１個の列選択信号２２の状態である。従
って、分離信号２６0 が高状態である場合には、（１）
列選択信号２２が高状態であり、その列がアクセスされ
ていることを表わし、冗長選択回路ＲＳＣ0 の出力２８
が低状態であって、冗長入力／出力選択回路ＲＩ／Ｏ0
をターンオンさせ、且つ（２）列選択信号２２が低状態
であって、即ちその列がアクセスされておらず、冗長選
択回路ＲＳＣ0 の出力２８は高状態であって、冗長入力
／出力選択回路ＲＩ／Ｏ0 をターンオフさせる。
合には、ヒューズ４２６が焼切され、且つノードＮ１が
低状態である。パワーオンリセット信号及びトランジス
タ４２９は、半ラッチ３２が適切な状態でパワーアップ
することを確保する。半ラッチ３２はノードＮ１の状態
を低状態にラッチさせる。このことは、テスト制御信号
２０の状態に拘らず、インバータ４４５の出力を高状態
とさせる。インバータ４４５の出力がパスゲートＮチャ
ンネルトランジスタ６４をターンオンさせる。インバー
タ４４５の出力端における高状態はＮＯＲゲート４５１
の出力端において低状態を発生し、そのことはパスゲー
トＰチャンネルトランジスタ６２をターンオンさせる。
パスゲートトランジスタ６２，６４の両方がオンしてい
るので、パスゲート４２４は列選択信号２２を導通させ
る。１６個のヒューズ４２７のうちの１５個が焼切さ
れ、従って１個の列選択信号のみが冗長列へ接続され
る。ＮＯＲゲート４５１の出力もテスト制御回路トラン
ジスタ４３０をターンオフさせ、ノードＮ２が列選択信
号２２の状態となることを可能とする。ノードＮ２及び
分離信号２６0 はＮＡＮＤゲート４３３の入力である。
分離信号２６0 は、センスアンプがクロック動作される
場合に低状態であり、且つそうでない場合には高状態で
ある。冗長選択回路の出力でもある分離回路５０の出力
は、センスアンプがクロック動作される場合には高状態
であり、そのことは冗長入力／出力選択回路をターンオ
フさせる。分離増幅器がクロック動作されない場合に
は、即ち分離信号が高状態である場合には、ＮＡＮＤゲ
ート４３３の出力はノードＮ２の状態の反転したもので
ある。ノードＮ２の状態はそれと関連するヒューズが焼
切されていない１個の列選択信号２２の状態である。従
って、分離信号２６0 が高状態である場合には、（１）
列選択信号２２が高状態であり、その列がアクセスされ
ていることを表わし、冗長選択回路ＲＳＣ0 の出力２８
が低状態であって、冗長入力／出力選択回路ＲＩ／Ｏ0
をターンオンさせ、且つ（２）列選択信号２２が低状態
であって、即ちその列がアクセスされておらず、冗長選
択回路ＲＳＣ0 の出力２８は高状態であって、冗長入力
／出力選択回路ＲＩ／Ｏ0 をターンオフさせる。
【００３７】全ての入力／出力グループに対して、対応
する冗長入力／出力選択回路が設けられている。各入力
／出力グループは、１個のデータ入力／出力ビットに対
応する隣接する列から構成されている。冗長ビット線
（真及び補元）は、各冗長入力／出力選択回路へ接続し
ている。冗長デコーダＲＤ0 はブロックＢ0 内の冗長入
力／出力選択回路の全てを制御する。冗長デコーダＲＤ
0 の出力２８，２９はブロックＢ0 内の冗長入力／出力
選択回路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 の全てに共通で
ある。１個の冗長列をイネーブルさせる場合に、典型的
に、他の７個の冗長入力／出力選択回路におけるヒュー
ズを焼切させることによって、７個の冗長入力／出力選
択回路をイネーブルされた冗長列から切断させる。欠陥
を有する一次的（主要な）列を含む入力／出力グループ
と関連する冗長入力／出力選択回路のみがイネーブルさ
れたメモリ列と接続されたまま残存する。従って、１個
の冗長入力／出力選択回路のみがイネーブルされた列へ
接続される。
する冗長入力／出力選択回路が設けられている。各入力
／出力グループは、１個のデータ入力／出力ビットに対
応する隣接する列から構成されている。冗長ビット線
（真及び補元）は、各冗長入力／出力選択回路へ接続し
ている。冗長デコーダＲＤ0 はブロックＢ0 内の冗長入
力／出力選択回路の全てを制御する。冗長デコーダＲＤ
0 の出力２８，２９はブロックＢ0 内の冗長入力／出力
選択回路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 の全てに共通で
ある。１個の冗長列をイネーブルさせる場合に、典型的
に、他の７個の冗長入力／出力選択回路におけるヒュー
ズを焼切させることによって、７個の冗長入力／出力選
択回路をイネーブルされた冗長列から切断させる。欠陥
を有する一次的（主要な）列を含む入力／出力グループ
と関連する冗長入力／出力選択回路のみがイネーブルさ
れたメモリ列と接続されたまま残存する。従って、１個
の冗長入力／出力選択回路のみがイネーブルされた列へ
接続される。
【００３８】図５を参照して冗長入力／出力選択回路Ｒ
Ｉ／Ｏ0 の好適実施例について説明する。各冗長入力／
出力選択回路は、Ｂ0 内の各冗長列に対し１個の冗長入
力／出力回路８０を有している。従って、この実施例に
おいては、冗長入力／出力選択回路ＲＩ／Ｏ0 は２個の
冗長入力／出力回路８０0 ，８０1 を有している。
Ｉ／Ｏ0 の好適実施例について説明する。各冗長入力／
出力選択回路は、Ｂ0 内の各冗長列に対し１個の冗長入
力／出力回路８０を有している。従って、この実施例に
おいては、冗長入力／出力選択回路ＲＩ／Ｏ0 は２個の
冗長入力／出力回路８０0 ，８０1 を有している。
【００３９】好適実施例に基づく冗長入力／出力回路８
０0 に付いて詳細に説明する。入力信号２８がＰチャン
ネルトランジスタ２０１，２０４を駆動する。インバー
タ２１８によって反転される入力信号２８はＮチャンネ
ルトランジスタ２０３，２０６を駆動する。第一トラン
ジスタ２０１の導通経路は、冗長ビット線−真８６へ接
続されている第一ビット線ヒューズ２１９と、例えばヒ
ューズ等の第一の永久的にプログラム可能な選択要素２
２４（以後、ヒューズ２２４とも言う）との間に接続さ
れている。ヒューズ２２４は、読取バス−真ＲＢＤ0 へ
接続している。第二トランジスタ２０４の導通経路は、
冗長ビット線−補元８４へ接続されている第二ヒューズ
２２０と、読取バス−補元ＲＢＣ0 へ接続されている例
えばヒューズ等の第二の永久的にプログラム可能な選択
要素２２３（以後、ヒューズ２２３とも言う）との間に
接続されている。第三トランジスタ２０３の導通経路
は、第一ビット線ヒューズ２１９を介して冗長ビット線
−真８６と書込バス−真ＲＢＴ0 との間に接続してい
る。第四トランジスタ２０６の導通経路は、第二ヒュー
ズ２２０を介して冗長ビット線−補元８４と書込バス−
補元ＷＢＣ0 との間に接続している。１つの読取バス−
真ＲＢＴ0 ，．．．ＲＢＴ7 及び補元ＲＢＣ0 ，．．．
ＲＢＣ7 ，及び１つの書込バス−真ＲＢＴ0 ，．．．Ｒ
ＢＴ7 及び補元ＲＢＣ0 ，．．．ＲＢＣ7 は、１つの冗
長入力出力選択回路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 へ夫
々対応している。
０0 に付いて詳細に説明する。入力信号２８がＰチャン
ネルトランジスタ２０１，２０４を駆動する。インバー
タ２１８によって反転される入力信号２８はＮチャンネ
ルトランジスタ２０３，２０６を駆動する。第一トラン
ジスタ２０１の導通経路は、冗長ビット線−真８６へ接
続されている第一ビット線ヒューズ２１９と、例えばヒ
ューズ等の第一の永久的にプログラム可能な選択要素２
２４（以後、ヒューズ２２４とも言う）との間に接続さ
れている。ヒューズ２２４は、読取バス−真ＲＢＤ0 へ
接続している。第二トランジスタ２０４の導通経路は、
冗長ビット線−補元８４へ接続されている第二ヒューズ
２２０と、読取バス−補元ＲＢＣ0 へ接続されている例
えばヒューズ等の第二の永久的にプログラム可能な選択
要素２２３（以後、ヒューズ２２３とも言う）との間に
接続されている。第三トランジスタ２０３の導通経路
は、第一ビット線ヒューズ２１９を介して冗長ビット線
−真８６と書込バス−真ＲＢＴ0 との間に接続してい
る。第四トランジスタ２０６の導通経路は、第二ヒュー
ズ２２０を介して冗長ビット線−補元８４と書込バス−
補元ＷＢＣ0 との間に接続している。１つの読取バス−
真ＲＢＴ0 ，．．．ＲＢＴ7 及び補元ＲＢＣ0 ，．．．
ＲＢＣ7 ，及び１つの書込バス−真ＲＢＴ0 ，．．．Ｒ
ＢＴ7 及び補元ＲＢＣ0 ，．．．ＲＢＣ7 は、１つの冗
長入力出力選択回路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 へ夫
々対応している。
【００４０】各冗長入力／出力回路８０0 は、３個のト
ランジスタ７０，７２，７６を有する平衡／プレチャー
ジ回路７６へ接続している。トランジスタ７０，７４の
導通経路は、Ｖccと、夫々、冗長ビット線−真８６及び
冗長ビット線−補元８４との間に接続されている。トラ
ンジスタ７２の導通経路は、冗長ビット線−真８６と冗
長ビット線−補元８４との間に接続されている。トラン
ジスタ７０，７２，７４の全ては平衡／プレチャージ入
力７８によって制御される。冗長入力／出力回路８０0
を冗長ビット線へ接続しているヒューズ２１９，２２０
が不変のままである場合には、ノードＮ１及びＮ２は各
サイクルの間にトランジスタ７０，７２，７４を介して
適宜の論理状態へプレチャージされる。然しながら、冗
長入力／出力回路を冗長ビット線へ接続しているヒュー
ズ２１９，２２０が焼切されている場合には、トランジ
スタ７０，７２，７４は冗長入力／出力回路８０0 から
切断され、且つサイクル間において適宜の論理状態へプ
レチャージされることはない。冗長列に対して平衡／プ
レチャージ回路７６は１個配置されている。各平衡／プ
レチャージ回路７６は冗長入力／出力選択回路ＲＩ／Ｏ
0 ，．．．ＲＩ／Ｏ7 の各々へ接続されている。
ランジスタ７０，７２，７６を有する平衡／プレチャー
ジ回路７６へ接続している。トランジスタ７０，７４の
導通経路は、Ｖccと、夫々、冗長ビット線−真８６及び
冗長ビット線−補元８４との間に接続されている。トラ
ンジスタ７２の導通経路は、冗長ビット線−真８６と冗
長ビット線−補元８４との間に接続されている。トラン
ジスタ７０，７２，７４の全ては平衡／プレチャージ入
力７８によって制御される。冗長入力／出力回路８０0
を冗長ビット線へ接続しているヒューズ２１９，２２０
が不変のままである場合には、ノードＮ１及びＮ２は各
サイクルの間にトランジスタ７０，７２，７４を介して
適宜の論理状態へプレチャージされる。然しながら、冗
長入力／出力回路を冗長ビット線へ接続しているヒュー
ズ２１９，２２０が焼切されている場合には、トランジ
スタ７０，７２，７４は冗長入力／出力回路８０0 から
切断され、且つサイクル間において適宜の論理状態へプ
レチャージされることはない。冗長列に対して平衡／プ
レチャージ回路７６は１個配置されている。各平衡／プ
レチャージ回路７６は冗長入力／出力選択回路ＲＩ／Ｏ
0 ，．．．ＲＩ／Ｏ7 の各々へ接続されている。
【００４１】冗長列、例えばＣ0 をイネーブル即ち動作
可能状態とさせる場合、８個の冗長入力／出力選択回路
のうちの７個が、冗長入力／出力回路８０0 を冗長ビッ
ト線−真８６及び冗長ビット線−補元８４へ接続させて
いるヒューズ２１９，２２０を焼切することによって、
イネーブルされる冗長列Ｃ0 から切断される。置換され
る一次的（主要な）メモリ列を持った入力／出力マルチ
プレクサ回路Ｉ／Ｏ0と関連する冗長入力／出力選択回
路ＲＩ／Ｏ0 は冗長ビット線へ接続されたまま残存す
る。
可能状態とさせる場合、８個の冗長入力／出力選択回路
のうちの７個が、冗長入力／出力回路８０0 を冗長ビッ
ト線−真８６及び冗長ビット線−補元８４へ接続させて
いるヒューズ２１９，２２０を焼切することによって、
イネーブルされる冗長列Ｃ0 から切断される。置換され
る一次的（主要な）メモリ列を持った入力／出力マルチ
プレクサ回路Ｉ／Ｏ0と関連する冗長入力／出力選択回
路ＲＩ／Ｏ0 は冗長ビット線へ接続されたまま残存す
る。
【００４２】冗長ビット線から切断される７個の冗長入
力／出力選択回路ＲＩ／Ｏ0 ，ＲＩ／Ｏ2 ，ＲＩ／Ｏ
3 ，ＲＩ／Ｏ4 ，ＲＩ／Ｏ5 ，ＲＩ／Ｏ6 ，ＲＩ／Ｏ7
においては、冗長入力／出力回路８０0 を読取バス−真
ＲＢＴ0 ，．．．ＲＢＴ7 及び補元ＲＢＣ0 ，．．．Ｒ
ＢＣ7 へ接続させているヒューズ２２３及び２２４が焼
切される。このことは、冗長入力／出力回路８０0 を読
取バス−真ＲＢＴ0 ，．．．ＲＢＴ7 及び補元ＲＢＣ
0 ，．．．ＲＢＣ7 から切断させる。切断された７個の
冗長入力／出力選択回路ＲＩ／Ｏ1 ，ＲＩ／Ｏ2 ，ＲＩ
／Ｏ3 ，ＲＩ／Ｏ4，ＲＩ／Ｏ5 ，ＲＩ／Ｏ6 ，ＲＩ／
Ｏ7 の冗長入力／出力回路８０0 のノードＮ１及びＮ２
上の論理状態は、今や、トランジスタ２０１及び２０４
を介して読取バス（真及び補元ＲＢＴ0 ，．．．ＲＢＴ
7 ，ＲＢＣ0 ．．．，ＲＢＴ7 ）へ通過することは不可
能であり且つ冗長入力／出力選択回路ＲＩ／Ｏ1 ，ＲＩ
／Ｏ2，ＲＩ／Ｏ3 ，ＲＩ／Ｏ4 ，ＲＩ／Ｏ5 ，ＲＩ／
Ｏ6 ，ＲＩ／Ｏ7 と関連している入力／出力グループＩ
／Ｏ1 ，Ｉ／Ｏ2 ，Ｉ／Ｏ3 ，Ｉ／Ｏ4 ，Ｉ／Ｏ5 ，Ｉ
／Ｏ6 ，Ｉ／Ｏ7 における一次的（主要な）列から読み
取られるデータを遅滞化させるか又は崩壊させることは
ない。
力／出力選択回路ＲＩ／Ｏ0 ，ＲＩ／Ｏ2 ，ＲＩ／Ｏ
3 ，ＲＩ／Ｏ4 ，ＲＩ／Ｏ5 ，ＲＩ／Ｏ6 ，ＲＩ／Ｏ7
においては、冗長入力／出力回路８０0 を読取バス−真
ＲＢＴ0 ，．．．ＲＢＴ7 及び補元ＲＢＣ0 ，．．．Ｒ
ＢＣ7 へ接続させているヒューズ２２３及び２２４が焼
切される。このことは、冗長入力／出力回路８０0 を読
取バス−真ＲＢＴ0 ，．．．ＲＢＴ7 及び補元ＲＢＣ
0 ，．．．ＲＢＣ7 から切断させる。切断された７個の
冗長入力／出力選択回路ＲＩ／Ｏ1 ，ＲＩ／Ｏ2 ，ＲＩ
／Ｏ3 ，ＲＩ／Ｏ4，ＲＩ／Ｏ5 ，ＲＩ／Ｏ6 ，ＲＩ／
Ｏ7 の冗長入力／出力回路８０0 のノードＮ１及びＮ２
上の論理状態は、今や、トランジスタ２０１及び２０４
を介して読取バス（真及び補元ＲＢＴ0 ，．．．ＲＢＴ
7 ，ＲＢＣ0 ．．．，ＲＢＴ7 ）へ通過することは不可
能であり且つ冗長入力／出力選択回路ＲＩ／Ｏ1 ，ＲＩ
／Ｏ2，ＲＩ／Ｏ3 ，ＲＩ／Ｏ4 ，ＲＩ／Ｏ5 ，ＲＩ／
Ｏ6 ，ＲＩ／Ｏ7 と関連している入力／出力グループＩ
／Ｏ1 ，Ｉ／Ｏ2 ，Ｉ／Ｏ3 ，Ｉ／Ｏ4 ，Ｉ／Ｏ5 ，Ｉ
／Ｏ6 ，Ｉ／Ｏ7 における一次的（主要な）列から読み
取られるデータを遅滞化させるか又は崩壊させることは
ない。
【００４３】このことは、１個又はそれ以上の冗長入力
／出力回路を具備する上述した冗長入力／出力選択回路
によって達成される。各冗長入力／出力回路が冗長入力
／出力回路を読取バス−真から切断させるための該位置
の永久的にプログラム可能な選択要素を有しており、且
つ冗長入力／出力回路を読取バス−補元から切断させる
ための第二の永久的にプログラム可能な選択要素を有し
ている。各冗長入力／出力選択回路は、更に、該冗長入
力／出力回路をプレチャージさせるために、それに結合
されている少なくとも１個の平衡／プレチャージ回路を
有している。各平衡／プレチャージ回路７６は冗長入力
／出力選択回路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 の各々へ
接続している。第一及び第二の永久的にプログラム可能
な選択要素は、欠陥を有するメモリセルを持った入力／
出力グループと関連することのない冗長入力／出力選択
回路内のイネーブルされた冗長列へ結合されている各冗
長入力／出力回路内の読取バス−真及び読取バス−補元
から冗長入力／出力回路を切断させることが可能であ
る。
／出力回路を具備する上述した冗長入力／出力選択回路
によって達成される。各冗長入力／出力回路が冗長入力
／出力回路を読取バス−真から切断させるための該位置
の永久的にプログラム可能な選択要素を有しており、且
つ冗長入力／出力回路を読取バス−補元から切断させる
ための第二の永久的にプログラム可能な選択要素を有し
ている。各冗長入力／出力選択回路は、更に、該冗長入
力／出力回路をプレチャージさせるために、それに結合
されている少なくとも１個の平衡／プレチャージ回路を
有している。各平衡／プレチャージ回路７６は冗長入力
／出力選択回路ＲＩ／Ｏ0 ，．．．ＲＩ／Ｏ7 の各々へ
接続している。第一及び第二の永久的にプログラム可能
な選択要素は、欠陥を有するメモリセルを持った入力／
出力グループと関連することのない冗長入力／出力選択
回路内のイネーブルされた冗長列へ結合されている各冗
長入力／出力回路内の読取バス−真及び読取バス−補元
から冗長入力／出力回路を切断させることが可能であ
る。
【００４４】この冗長入力／出力選択回路は、行及び列
の形態に配列させた複数個の一次的（主要な）メモリセ
ル及び複数個の冗長メモリセルを具備するメモリ内に設
けることが可能である。該メモリは、更に、一次的（主
要な）メモリセルへアクセスするためのアクセス回路及
びアドレス信号に応答して冗長メモリセルを選択するた
めの冗長デコーダを有することが可能である。
の形態に配列させた複数個の一次的（主要な）メモリセ
ル及び複数個の冗長メモリセルを具備するメモリ内に設
けることが可能である。該メモリは、更に、一次的（主
要な）メモリセルへアクセスするためのアクセス回路及
びアドレス信号に応答して冗長メモリセルを選択するた
めの冗長デコーダを有することが可能である。
【００４５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明をＳＲＡＭに関連して説明したが、
本発明は冗長列を有するメモリアレイを持ったメモリ
や、リードオンリメモリ、ＦＩＦＯ、ＤＲＡＭ、ＥＰＲ
ＯＭ、ＥＥＰＲＯＭ等のその他のタイプのメモリ、及び
マイクロプロセサ及び埋込型のメモリを有するその他の
装置において、本発明の範囲を逸脱することなしに、使
用することが可能であることはもちろんである。更に、
本発明の技術的範囲を逸脱することなしに、ヒューズの
代りにアンチヒューズ、非揮発性ラッチ、又はその他の
永久的にプログラム可能な選択技術を使用することも可
能である。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。例えば、本発明をＳＲＡＭに関連して説明したが、
本発明は冗長列を有するメモリアレイを持ったメモリ
や、リードオンリメモリ、ＦＩＦＯ、ＤＲＡＭ、ＥＰＲ
ＯＭ、ＥＥＰＲＯＭ等のその他のタイプのメモリ、及び
マイクロプロセサ及び埋込型のメモリを有するその他の
装置において、本発明の範囲を逸脱することなしに、使
用することが可能であることはもちろんである。更に、
本発明の技術的範囲を逸脱することなしに、ヒューズの
代りにアンチヒューズ、非揮発性ラッチ、又はその他の
永久的にプログラム可能な選択技術を使用することも可
能である。
【図１ａ】 集積回路メモリを示した図１の左半分の概
略ブロック図。
略ブロック図。
【図１ｂ】 図１の集積回路メモリの右半分の概略ブロ
ック図。
ック図。
【図２】 図１の集積回路メモリにおける１個のブロッ
クの構成を示した概略ブロック図。
クの構成を示した概略ブロック図。
【図３】 複数個のメモリセルからなる一次的（主要
な）列に対する入力／出力マルチプレクサ回路を示した
概略図。
な）列に対する入力／出力マルチプレクサ回路を示した
概略図。
【図４ａ】 本発明の一実施例に基づく冗長デコーダを
示した概略図。
示した概略図。
【図４ｂ】 本発明の一実施例に基づく冗長選択回路を
示した概略図。
示した概略図。
【図５】 冗長入力／出力選択回路を示した概略図。
【図６】 読取バス−真及び補元から冗長入力／出力回
路を切断させるためにヒューズを有することのない冗長
入力／出力選択回路を示した概略図。
路を切断させるためにヒューズを有することのない冗長
入力／出力選択回路を示した概略図。
【図７】 図６の冗長入力／出力選択回路の一動作にお
ける読取バス−真上の電圧を示した概略図。
ける読取バス−真上の電圧を示した概略図。
１０ メモリ装置 １２ マスターワード線デコーダ ２２ 列選択信号 ３０ イネーブル回路 ４０ テスト制御回路 ５０ 分離回路 １１４，１１８ Ｐチャンネルトランジスタ １２０，２０３ Ｎチャンネルトランジスタ １２２ ビット線−真 １２４ ビット線−補元 １２６，１２８ ヒューズ ４２４ パス要素 ４２７ ヒューズ Ｂ メモリブロック Ｉ／Ｏ 入力／出力マルチプレクサ回路 ＲＢＴ 読取バス−真 ＲＢＣ 読取バス−補元 ＷＢＴ 書込バス−真 ＷＢＣ 書込バス−補元 ＭＷＬ マスターワード線 ＬＷＤ ローカルワード線デコーダ ＲＤ 冗長デコーダ ＲＩ／Ｏ 冗長入力／出力選択回路 ＲＳＣ 冗長選択回路 Ｃ 冗長列
Claims (24)
- 【請求項１】 冗長入力／出力選択回路において、 １個又はそれ以上の冗長入力／出力回路であって、その
各々が、前記冗長入力／出力回路を読取バス−真から切
断させるための第一の永久的にプログラム可能な選択要
素と、前記冗長入力／出力回路を読取バス−補元から切
断させるための第二の永久的にプログラム可能な選択要
素とを有する冗長入力／出力回路、 前記冗長入力／出力回路へ結合されており前記冗長入力
／出力回路をプレチャージするための少なくとも１個の
平衡／プレチャージ回路、を有することを特徴とする冗
長入力／出力選択回路。 - 【請求項２】 請求項１において、前記冗長入力／出力
選択回路における前記冗長入力／出力回路の数がメモリ
の１個のブロックと関連する冗長列の数と等しいことを
特徴とする冗長入力／出力選択回路。 - 【請求項３】 請求項１において、前記第一の永久的に
プログラム可能な選択要素がヒューズを有しており、且
つ前記第二の永久的にプログラム可能な選択要素がヒュ
ーズを有していることを特徴とする冗長入力／出力選択
回路。 - 【請求項４】 請求項１において、前記冗長入力／出力
回路が、更に、 前記第一の永久的にプログラム可能な選択要素と冗長ビ
ット線−真へ結合されている第一ビット線ヒューズとの
間に結合されている導通経路を具備する第一トランジス
タ、 前記第二の永久的にプログラム可能な選択要素と冗長ビ
ット線−補元へ結合されている第二ビット線ヒューズと
の間に結合されている導通経路を具備する第二トランジ
スタ、を有しており、前記第一及び第二トランジスタが
前記冗長入力／出力回路の入力によって制御されること
を特徴とする冗長入力／出力選択回路。 - 【請求項５】 請求項１において、前記冗長入力／出力
回路が、更に、 書込バス−真と冗長ビット線−真との間に結合されてい
る導通経路を具備する第三トランジスタ、 書込バス−補元と冗長ビット線−補元との間に結合され
ている導通経路を具備する第四トランジスタ、を有して
おり、前記第三及び第四トランジスタが前記冗長入力／
出力回路の反転した入力によって制御されることを特徴
とする冗長入力／出力選択回路。 - 【請求項６】 メモリにおいて、 行及び列の形態に配列させた複数個の一次的メモリセ
ル、 一次的メモリセルにアクセスするためのアクセス回路、 複数個の冗長メモリセル、 アドレス信号に応答して冗長メモリセルを選択する冗長
デコーダ、 １個又はそれ以上の冗長入力／出力選択回路であって、
１個の冗長入力／出力選択回路が複数個の入力／出力グ
ループのうちの１つと関連している冗長入力／出力選択
回路、を有しており、各冗長入力／出力選択回路が、 １個又はそれ以上の冗長入力／出力選択回路であって、
その各々が前記冗長入力／出力回路を読取バス−真から
切断させるための第一の永久的にプログラム可能な選択
要素と、前記冗長入力／出力回路を読取バス−補元から
切断させるための第二の永久的にプログラム可能な選択
要素とを有している１個又はそれ以上の冗長入力／出力
回路、 前記冗長入力／出力回路へ結合されており前記冗長入力
／出力回路をプレチャージさせるための少なくとも１個
の平衡／プレチャージ回路、を有していることを特徴と
するメモリ。 - 【請求項７】 請求項６において、前記冗長入力／出力
選択回路の各々における前記冗長入力／出力回路の数が
メモリの１個のブロックと関連する冗長列の数と等し
く、各冗長入力／出力回路が１個の冗長列へ結合されて
いることを特徴とするメモリ。 - 【請求項８】 請求項７において、前記第一及び第二の
永久的にプログラム可能な選択要素が、欠陥を持ったメ
モリセルを具備する入力／出力グループと関連すること
のない冗長入力／出力選択回路内のイネーブルされた冗
長列と結合されている各冗長入力／出力回路内の前記読
取バス−真及び前記読取バス−補元から前記冗長入力／
出力回路を切断させることを特徴とするメモリ。 - 【請求項９】 請求項６において、アクセス回路が入力
／出力マルチプレクサ回路を有していることを特徴とす
るメモリ。 - 【請求項１０】 請求項６において、前記複数個の入力
／出力グループの各々が複数個の列を有していることを
特徴とするメモリ。 - 【請求項１１】 請求項６において、前記第一の永久的
にプログラム可能な選択要素がヒューズを有しており、
且つ前記第二の永久的にプログラム可能な選択要素がヒ
ューズを有していることを特徴とするメモリ。 - 【請求項１２】 請求項６において、前記複数個の一次
的メモリセル及び前記複数個の冗長メモリセルが同期型
ランダムアクセスメモリを有していることを特徴とする
メモリ。 - 【請求項１３】 請求項６において、前記冗長入力／出
力回路が、更に、 前記第一の永久的にプログラム可能な選択要素と冗長ビ
ット線−真との間に結合されている導通経路を具備する
第一トランジスタ、 前記第二の永久的にプログラム可能な選択要素と冗長ビ
ット線−補元との間に結合されている導通経路を具備す
る第二トランジスタ、を有しており、前記第一及び第二
トランジスタの両方が前記冗長入力／出力回路の入力に
よって制御されることを特徴とするメモリ。 - 【請求項１４】 請求項６において、前記冗長入力／出
力回路が、更に、 書込バス−真と冗長ビット線−真との間に間に結合され
ている導通経路を具備する第三トランジスタ、 書込バス−補元と冗長ビット線−補元との間に結合され
ている導通経路を具備する第四トランジスタ、を有して
おり、前記第三及び第四トランジスタの両方が前記冗長
入力／出力回路の反転された入力によって制御されるこ
とを特徴とするメモリ。 - 【請求項１５】 メモリにおいて、 複数個の一次的メモリセルが行及び列の形態に配列され
ており、 一次的メモリセルへアクセスする手段が設けられてお
り、 複数個の冗長メモリセルが設けられており、 前記一次的メモリセルの行及び列は少なくとも１個のブ
ロックへグループ化されており、前記各ブロックは複数
個の列を持った１個又はそれ以上の入力／出力グループ
へ分割されており、 アドレス信号に応答して冗長メモリセルを選択する冗長
デコーダが設けられており、 １個又はそれ以上の冗長入力／出力選択回路が設けられ
ており、１個の冗長入力／出力選択回路は１個の入力／
出力グループと関連しており、各冗長入力／出力選択回
路は、メモリの１個のブロックと関連した各冗長列に対
する冗長入力／出力回路を有しており、各冗長入力／出
力回路は１個の冗長列へ結合されており、前記各冗長入
力／出力回路は、前記冗長入力／出力回路を読取バス−
真から切断させるための第一の永久的にプログラム可能
な選択要素と、前記冗長入力／出力回路を読取バス−補
元から切断させるための第二の永久的にプログラム可能
な選択要素とを有しており、且つ各冗長入力／出力選択
回路は前記冗長入力／出力回路に結合されており前記冗
長入力／出力回路をプレチャージするための少なくとも
１個の平衡／プレチャージ回路を有しており、 前記第一及び第二の永久的にプログラム可能な選択要素
は、欠陥を持ったメモリセルを具備する入力／出力グル
ープと関連することのない冗長入力／出力選択回路内の
イネーブルされた冗長列へ結合されている各冗長入力／
出力回路内の前記読取バス−真及び前記読取バス−補元
から前記冗長入力／出力回路を切断させる、ことを特徴
とするメモリ。 - 【請求項１６】 請求項１５において、一次的メモリセ
ルへアクセスする手段が入力／出力マルチプレクサ回路
を有していることを特徴とするメモリ。 - 【請求項１７】 請求項１５において、前記第一の永久
的にプログラム可能な選択要素がヒューズを有してお
り、且つ前記第二の永久的にプログラム可能な選択要素
がヒューズを有していることを特徴とするメモリ。 - 【請求項１８】 請求項１５において、前記複数個の一
次的メモリセル及び前記複数個の冗長メモリセルが同期
型ランダムアクセスメモリを有していることを特徴とす
るメモリ。 - 【請求項１９】 請求項１５において、前記冗長入力／
出力回路が、更に、 前記第一の永久的にプログラム可能な選択要素と冗長ビ
ット線−真へ結合されている第一ビット線ヒューズとの
間に結合されている導通経路を具備する第一トランジス
タ、 前記第二の永久的にプログラム可能な選択要素と冗長ビ
ット線−補元へ結合されている第二ビット線ヒューズと
の間に結合されている導通経路を具備する第二トランジ
スタ、を有しており、前記第一及び第二トランジスタの
両方が前記冗長入力／出力回路の入力によって制御され
ることを特徴とするメモリ。 - 【請求項２０】 請求項１５において、前記冗長入力／
出力回路が、更に、 書込バス−真と冗長ビット線−真との間に結合されてい
る導通経路を具備する第三トランジスタ、 書込バス−補元と冗長ビット線−補元との間に結合され
ている導通経路を具備する第四トランジスタ、を有して
おり、前記第三及び第四トランジスタの両方が前記冗長
入力／出力回路の反転された入力によって制御されるこ
とを特徴とするメモリ。 - 【請求項２１】 冗長メモリセルへアクセスするための
メモリ動作方法において、前記メモリが、行及び列の形
態に配列されている複数個の一次的メモリセルと、一次
的メモリセルへアクセスするためのアクセス回路と、複
数個の冗長メモリセルとを有しており、 決定した列アドレス値に従って１個を除いて各第一ビッ
ト線ヒューズを開放させ、尚各第一ビット線ヒューズは
複数個の冗長入力／出力回路のうちの１つにおいて冗長
ビット線−真と冗長入力／出力回路との間に結合されて
おり、 前記決定した列アドレス値に従って１個を除いて各第二
ビット線ヒューズを開放させ、尚各第二ビット線ヒュー
ズは複数個の前記冗長入力／出力選択回路のうちの１つ
において冗長ビット線−補元と冗長入力／出力回路との
間に結合されており、 前記決定されたアドレス値に従って１個を除いて各第一
の永久的にプログラム可能な選択要素を開放させ、尚各
第一の永久的にプログラム可能な選択要素は、複数個の
冗長入力／出力選択回路のうちの１つにおいて読取バス
−真と冗長入力／出力回路との間に結合されており、 前記決定されたアドレス値に従って１個を除いて各第二
の永久的にプログラム可能な選択要素を開放させ、尚各
第二の永久的にプログラム可能な選択要素は、複数個の
冗長入力／出力選択回路のうちの１つにおいて読取バス
−補元と冗長入力／出力回路との間に結合されている、
上記各ステップを有することを特徴とする方法。 - 【請求項２２】 請求項２１において、更に、 冗長デコーダにおける冗長選択回路のイネーブル回路に
おける第一ヒューズを開放させ、前記イネーブル回路は
その出力端を複数個のパス要素へ結合させており、従っ
て、前記第一ヒューズが開放されると、前記複数個のパ
ス要素は導通状態とされ、その場合に前記複数個のパス
要素の各１つが前記冗長選択回路の入力端と出力端との
間において複数個のヒューズのうちの１個のヒューズと
単独的に直列接続され、 前記決定された列アドレス値に従って前記複数個のヒュ
ーズにおける１個を除いて各ヒューズを開放させる、上
記各ステップを有しており、前記冗長デコーダが前記複
数個の冗長入力／出力選択回路の各１つへ結合されるこ
とを特徴とする方法。 - 【請求項２３】 請求項２２において、前記複数個のパ
ス要素の各１つの入力端が列アドレス信号に対応する１
個のアドレス線へ結合されることを特徴とする方法。 - 【請求項２４】 請求項２１において、更に、 前記決定された列アドレス値に従って入力／出力マルチ
プレクサ回路と一次的ビット線−真との間に結合されて
いる第一ヒューズを開放させ、 前記決定された列アドレス値に従って前記入力／出力マ
ルチプレクサ回路と一次的ビット線−補元との間に結合
されている第二ヒューズを開放させる、上記各ステップ
を有しており、前記入力／出力マルチプレクサ回路がそ
の第一及び第二ビット線ヒューズが開放されていない冗
長入力／出力選択回路と関連していることを特徴とする
方法。
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|---|---|---|---|---|
| US5781486A (en) * | 1996-04-16 | 1998-07-14 | Micron Technology Corporation | Apparatus for testing redundant elements in a packaged semiconductor memory device |
| US5706292A (en) * | 1996-04-25 | 1998-01-06 | Micron Technology, Inc. | Layout for a semiconductor memory device having redundant elements |
| US5734617A (en) * | 1996-08-01 | 1998-03-31 | Micron Technology Corporation | Shared pull-up and selection circuitry for programmable cells such as antifuse cells |
| US6104209A (en) | 1998-08-27 | 2000-08-15 | Micron Technology, Inc. | Low skew differential receiver with disable feature |
| FR2764095B1 (fr) * | 1997-05-30 | 2001-10-12 | Sgs Thomson Microelectronics | Circuit de memoire avec redondance dynamique |
| JP3189886B2 (ja) * | 1997-10-30 | 2001-07-16 | 日本電気株式会社 | 半導体記憶装置 |
| US6212482B1 (en) | 1998-03-06 | 2001-04-03 | Micron Technology, Inc. | Circuit and method for specifying performance parameters in integrated circuits |
| US6072735A (en) * | 1998-06-22 | 2000-06-06 | Lucent Technologies, Inc. | Built-in redundancy architecture for computer memories |
| US6452845B1 (en) | 1999-01-07 | 2002-09-17 | Micron Technology, Inc. | Apparatus for testing redundant elements in a packaged semiconductor memory device |
| US6788614B2 (en) * | 2001-06-14 | 2004-09-07 | Micron Technology, Inc. | Semiconductor memory with wordline timing |
| KR100425456B1 (ko) * | 2001-08-02 | 2004-03-30 | 삼성전자주식회사 | 메이크-링크를 구비하는 퓨즈 박스, 이를 구비하는 리던던트 어드레스 디코더 및 메모리 셀 대체방법 |
| JP2009245528A (ja) * | 2008-03-31 | 2009-10-22 | Nec Electronics Corp | 半導体記憶装置 |
| TWI482165B (zh) * | 2011-09-13 | 2015-04-21 | Ind Tech Res Inst | 在三維晶片堆疊後可修補記憶體的技術 |
| KR101847541B1 (ko) * | 2012-01-18 | 2018-04-11 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치의 메모리 셀 구조 및 그의 구동 방법 |
Family Cites Families (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4228528B2 (en) * | 1979-02-09 | 1992-10-06 | Memory with redundant rows and columns | |
| US5177743A (en) * | 1982-02-15 | 1993-01-05 | Hitachi, Ltd. | Semiconductor memory |
| US4573146A (en) * | 1982-04-20 | 1986-02-25 | Mostek Corporation | Testing and evaluation of a semiconductor memory containing redundant memory elements |
| JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
| US4601019B1 (en) * | 1983-08-31 | 1997-09-30 | Texas Instruments Inc | Memory with redundancy |
| JPS6199999A (ja) * | 1984-10-19 | 1986-05-19 | Hitachi Ltd | 半導体記憶装置 |
| JPS61217993A (ja) * | 1985-03-22 | 1986-09-27 | Mitsubishi Electric Corp | 半導体メモリ |
| US4714839A (en) * | 1986-03-27 | 1987-12-22 | Advanced Micro Devices, Inc. | Control circuit for disabling or enabling the provision of redundancy |
| KR890003691B1 (ko) * | 1986-08-22 | 1989-09-30 | 삼성전자 주식회사 | 블럭 열 리던던씨 회로 |
| US4689494A (en) * | 1986-09-18 | 1987-08-25 | Advanced Micro Devices, Inc. | Redundancy enable/disable circuit |
| US4837747A (en) * | 1986-11-29 | 1989-06-06 | Mitsubishi Denki Kabushiki Kaisha | Redundary circuit with a spare main decoder responsive to an address of a defective cell in a selected cell block |
| US4791615A (en) * | 1986-12-22 | 1988-12-13 | Motorola, Inc. | Memory with redundancy and predecoded signals |
| JPS63239696A (ja) * | 1987-03-27 | 1988-10-05 | Toshiba Corp | 冗長回路付メモリの試験装置 |
| NL8701085A (nl) * | 1987-05-08 | 1988-12-01 | Philips Nv | Geheugen met redundante geheugenruimte. |
| JPH01119995A (ja) * | 1987-11-02 | 1989-05-12 | Toshiba Corp | 半導体メモリ |
| JPH01224999A (ja) * | 1988-03-04 | 1989-09-07 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0333207B1 (en) * | 1988-03-18 | 1997-06-11 | Kabushiki Kaisha Toshiba | Mask rom with spare memory cells |
| JPH0235699A (ja) * | 1988-07-26 | 1990-02-06 | Nec Corp | 化合物半導体メモリデバイス |
| JPH0289299A (ja) * | 1988-09-27 | 1990-03-29 | Nec Corp | 半導体記憶装置 |
| JPH02146195A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体記憶装置 |
| JPH02177087A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | リダンダンシーデコーダ |
| KR910005601B1 (ko) * | 1989-05-24 | 1991-07-31 | 삼성전자주식회사 | 리던던트 블럭을 가지는 반도체 메모리장치 |
| JPH02310898A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | メモリ回路 |
| JPH03104097A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体記憶装置 |
| US5311471A (en) * | 1989-11-27 | 1994-05-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2632076B2 (ja) * | 1990-08-02 | 1997-07-16 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3019869B2 (ja) * | 1990-10-16 | 2000-03-13 | 富士通株式会社 | 半導体メモリ |
| US5305268A (en) * | 1990-12-13 | 1994-04-19 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with column equilibrate on change of data during a write cycle |
| US5297090A (en) * | 1990-12-13 | 1994-03-22 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with column decoded bit line equilibrate |
| EP0490680B1 (en) * | 1990-12-14 | 1996-10-02 | STMicroelectronics, Inc. | A semiconductor memory with multiplexed redundancy |
| US5265054A (en) * | 1990-12-14 | 1993-11-23 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with precharged redundancy multiplexing |
| US5471426A (en) * | 1992-01-31 | 1995-11-28 | Sgs-Thomson Microelectronics, Inc. | Redundancy decoder |
| US5262994A (en) * | 1992-01-31 | 1993-11-16 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with a multiplexer for selecting an output for a redundant memory access |
| US5295102A (en) * | 1992-01-31 | 1994-03-15 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory with improved redundant sense amplifier control |
| US5257229A (en) * | 1992-01-31 | 1993-10-26 | Sgs-Thomson Microelectronics, Inc. | Column redundancy architecture for a read/write memory |
| JP2923114B2 (ja) * | 1992-02-18 | 1999-07-26 | 株式会社沖マイクロデザイン宮崎 | 冗長デコーダ回路 |
| JP2501993B2 (ja) * | 1992-02-24 | 1996-05-29 | 株式会社東芝 | 半導体記憶装置 |
| US5281868A (en) * | 1992-08-18 | 1994-01-25 | Micron Technology, Inc. | Memory redundancy addressing circuit for adjacent columns in a memory |
| US5377146A (en) * | 1993-07-23 | 1994-12-27 | Alliance Semiconductor Corporation | Hierarchical redundancy scheme for high density monolithic memories |
| US5381370A (en) * | 1993-08-24 | 1995-01-10 | Cypress Semiconductor Corporation | Memory with minimized redundancy access delay |
| US5495446A (en) * | 1994-09-30 | 1996-02-27 | Sgs-Thomson Microelectronics, Inc. | Pre-charged exclusionary wired-connected programmed redundant select |
-
1995
- 1995-12-29 US US08/580,827 patent/US5790462A/en not_active Expired - Lifetime
-
1996
- 1996-12-27 JP JP8349643A patent/JPH09204795A/ja active Pending
Also Published As
| Publication number | Publication date |
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