JPH04301299A - マルチプレクス型冗長性を有する半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリに関するも
のであって、更に詳細には、半導体メモリにおける冗長
メモリセルを使用する技術に関するものである。

【０００２】

【従来の技術】スタチックランダムアクセスメモリ（Ｓ
ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲ
ＡＭ）、ＦＩＦＯ、二重ポートメモリ、及び例えばマイ
クロプロセサ及びその他の論理装置等のその他の集積回
路内に埋込まれており且つ個別的な部品として製造され
る種々のタイプのリードオンリメモリを包含する多くの
タイプの半導体メモリは、多数の格納位置を有しており
、且つ製造技術が改善されるに従い、より高い容量とな
っている。例えば、２２０個の格納位置（即ち、１メガ
ビット）を有するＳＲＡＭ及び２２２個の格納位置（即
ち、４メガビット）を有するＤＲＡＭが市販されている
。

【０００３】一般的な市場の場合、このようなメモリは
、各々及び全ての格納位置にアクセスすることが可能で
あり且つ両方のデジタルデータ状態を格納することが可
能である場合にのみ使用することが可能である。従って
、単一の格納位置即ちビットの欠陥は、メモリ全体（且
つ埋込み型メモリを有する論理装置）を販売不可能なも
のとさせる。上述した高密度メモリの場合の比較的大き
なチップ寸法及び高い製造コストのことを考慮すると、
これらのメモリは単一の「固定された」ビットを発生さ
れる極めて小さな（ある場合には、サブミクロンの大き
さ）欠陥に特に影響を受易い。

【０００４】その結果、多くの半導体メモリは、現在、
所謂冗長な格納位置を有しており、それらの冗長な格納
位置は主要なメモリアレイ内に欠陥が発生する場合にイ
ネーブルされる。イネーブル動作を簡単化し、且つ行又
は列欠陥をアドレスするために、冗長格納位置は、通常
、冗長な行又は列として形成されており、それらは、イ
ネーブルされると、主要メモリアレイの行又は列全体を
置換させる。このような冗長な格納位置のイネーブル動
作は、従来、製造テストプロセス期間中に行なわれ、そ
の場合、主要なメモリがその中のビットの機能性に対し
てテストが行なわれる。欠陥性のビットのアドレスが記
録され、且つ回路上で使用可能な冗長な行又は列が欠陥
性のビット全てを置換するのに十分であるか否かを、自
動テスト装置内のアルゴリズムが決定する。十分である
場合には、メモリのデコード回路内のヒューズが開放さ
れ（又は、アンチヒューズ即ち逆ヒューズが閉じられ）
、従って欠陥性の行又は列は最早それと関連するアドレ
ス値によりイネーブルされることはなく、従って冗長な
行又は列が欠陥性の行又は列と関連するアドレスにより
イネーブルされる。従来の冗長技術を組込んだメモリ装
置の例は、Ｈａｒｄｅｅ　　ｅｔ　　ａｌ．著の「欠陥
許容性３０ナノ秒／３７５ｍＷの１６Ｋ×１ＮＭＯＳス
タチックＲＡＭ（Ａ　　Ｆａｕｌｔ−Ｔｏｌｅｒａｎｔ
　　３０　　ｎｓ／３７５　　ｍＷ　　１６Ｋ　　×　
　１　　ＮＭＯＳ　　ＳＴＡＴＩＣ　　ＲＡＭ）」、ジ
ャーナル・オブ・ソリッドステート・サーキッツ、Ｖｏ
ｌ．　　ＳＣ−１６、Ｎｏ．５（ＩＥＥＥ，１９８１）
、ｐｐ．４３５−４３の文献、及びＣｈｉｌｄｓｅｔ　
　ａｌ．著の「１８ナノ秒の４Ｋ×４ＣＭＯＳ　　ＳＲ
ＡＭ（Ａｎ　　１８　　ｎｓ　　４Ｋ×　　４　　ＣＭ
ＯＳ　　ＳＲＡＭ）」、ジャーナル・オブ・ソリッドス
テート・サーキッツ、Ｖｏｌ．　　ＳＣ−１９、Ｎｏ．
５（ＩＥＥＥ，１９８４）、ｐｐ．５４５−５１の文献
に記載されている。

【０００５】冗長性を有するメモリの設計における主要
な拘束条件は、冗長要素及びそれと関連するデコード回
路を組込むために必要とされるチップ面積である。冗長
要素の数及び配列の選択は、多数のファクタに依存して
いる。主要な利益衡量は、チップ面積のコストと、欠陥
性のデバイスを修復することの利益との間の関係である
。欠陥の種類（即ち、行欠陥を発生するもの、列欠陥を
発生するもの、孤立したビットの欠陥を発生するもの、
及びアレイ全体の欠陥を発生するもの）及び製品のライ
フサイクルに亘ってのそれらの欠陥の発生予測頻度に基
づいて、冗長セルの数及び配列とチップ面積との間の利
益衡量を行なうことが可能である。

【０００６】マルチ（複数）入力／出力メモリは、冗長
格納セルを設ける上で特別の問題を提供している。なぜ
ならば、冗長格納セルは何らかの形で種々の入力／出力
と関連させねばならないからである。複数個のブロック
又はサブアレイの形態に配列されており、従ってメモリ
全体ではなくこれらのサブアレイのうちの一つのみを選
択することにより電力散逸を減少させることが可能な主
要なメモリアレイを有するメモリにおいては、全ての入
力／出力端子がサブアレイの各々と通信状態になければ
ならない。その様な配列とされた従来のメモリにおいて
は、冗長要素、特に列は、比較的非効率的なものであっ
た。なぜならば、入力／出力端子と同数の列が各サブア
レイ乃至はブロックと関連しており、各冗長列が入力／
出力端子の一つに対して専用とされていたからである。 そうであるから、冗長要素をイネーブルさせる場合に、
必要でない場合もあるようなより多くの冗長列をイネー
ブルさせることを必要としており、更に、１個のサブア
レイ乃至はブロックが一つを超えた列アドレスと関連す
る欠陥性のセルを有する場合には、二組の列全体を設け
ねばならないか、又はそうでなければ該メモリを修復す
ることは不可能である。注意すべきことであるが、入力
／出力端子の数が増加すると（バイエイトメモリの場合
には一般的なことである）、且つメモリ内の格納セルの
数が時間と共に一層増加し（１メガビットＳＲＡＭ及び
４メガビットＤＲＡＭは一般的である）、従ってメモリ
アレイのセグメント化が電力散逸の観点から一層望まし
いものとなっている場合に、個々の入力／出力端子に対
して冗長列を専用のものとして設けることはチップ面積
の観点からは一層高価なものとなる。

【０００７】

【発明が解決しようとする課題】本発明の目的とすると
ころは、冗長格納セルの使用効率を改善したメモリを提
供することである。本発明の別の目的とするところは、
マルチ（複数）入力／出力端子を有する場合に有用なメ
モリを提供することである。本発明の更に別の目的とす
るところは、複数個のサブアレイを有する改良したメモ
リを提供することである。本発明の更に別の目的とする
ところは、複数個のサブアレイの各々と関連する冗長格
納セルを有する改良したメモリを提供することである。

【０００８】

【課題を解決するための手段】本発明は、マルチ即ち複
数個の出力端子を有するメモリに適用することが可能で
ある。例えば冗長列などの冗長格納セルがメモリアレイ
に設けられ、出力端の数よりもより少ない数の冗長列が
設けられる。冗長マルチプレクサが設けられ、それは各
冗長列が、選択された場合に、通信状態とされるべき複
数個の出力端のうちの何れかの出力端を選択する。冗長
列に対して出力を割当てることの能力は、必要とされる
冗長列の数を減少させ、そのことは、メモリのレイアウ
ト効率を改善し、特にマルチ即ち複数個のサブアレイが
該アレイ内に設けられている場合には高効率となる。

【０００９】

【実施例】図１を参照して、本明細書に記載する本発明
の好適実施例を組込んだ集積回路メモリ１について説明
する。メモリ１は集積回路メモリであり、例えば、２２
０即ち１，０４８，５７６個の格納位置即ちビットを有
するスタチックランダムアクセスメモリ（ＳＲＡＭ）で
ある。この実施例におけるメモリ１はワイドワード即ち
幅広ワードメモリであり、各々が８ビットの２１７即ち
１２８ｋ個のアドレス可能な位置を有するメモリである
。従って、例えば、読取り動作において、メモリ位置の
１つへアクセスすると、８個のデータビットが８個の入
力／出力端子ＤＱに表われる。この実施例においては、
メモリ１の電気的構成は１０２４個の行と１０２４個の
列とから構成されており、各通常のメモリ動作において
８個の列がアクセスされる。

【００１０】この実施例のメモリ１においては、メモリ
アレイは８個のサブアレイ１２０　乃至１２７　に分割
されており、その各々は１０２４個の行と１２８個の列
とを有している。メモリ１は、ユニークなメモリアドレ
スを特定するために必要とされる１７個のアドレスビッ
トを受取るために１７個のアドレス端子をＡ０乃至Ａ１
６を有している。従来の態様で、これら１７個のアドレ
ス端子からの信号はアドレスバッファ（不図示）により
バッファされる。このようなバッファ動作の後に、これ
らのアドレス端子のうちの１０個（Ａ７乃至Ａ１６）に
対応する信号が、行デコーダ１４により付勢されるべき
１０２４個の行のうちの１つを選択するために行デコー
ダ１４により受取られる。

【００１１】図１は、互いに且つ行デコーダ１４に対し
てのサブアレイ１２の相対的な物理的位置を概略示して
いる。サブアレイ１２における１行のメモリセルの選択
は行ラインにより行なわれ、該行ラインのうちの１つが
端子Ａ７乃至Ａ１６における行アドレスの値に従って行
デコーダ１４から駆動される。行デコーダ１４が中央に
位置されている図１に示した如き配列においては、サブ
アレイ１２がその両側に配置されており、最大桁列アド
レスビット（この実施例においてはアドレス端Ａ６）も
行デコーダ１４によりデコードされることが望ましく、
従って行ラインは、最大桁列アドレスビットに従って、
中央に位置された行デコーダ１４の一方の側においての
み付勢させることが可能である。１つの行ラインの付勢
は、メモリセルの内容を従来の態様でそれらの対応する
ビットラインへ送給する。センス／書込み回路１３が、
外部的に供給した入力データを選択されたメモリセルへ
通信即ち送給するために、サブアレイ１２内のビットラ
イン上のデータ状態を検知し且つ格納するために設けら
れている。注意すべきことであるが、センス／書込み回
路１３の多くの従来の配列及び構成を本発明に従ってメ
モリ１において使用することが可能であり、そのような
配列乃至は構成は各ビットライン対に対し１個のセンス
アンプを割当てるもの、又は複数個のビットライン対に
対して１個のセンスアンプを割当て、検知されるべきビ
ットライン対の選択が列アドレスに従って列デコーダ１
８により行なわれるもの等を包含する。更に、センスア
ンプと別体の書込み経路及び回路を設けることも可能で
ある。

【００１２】活性動作期間中に消費される電力を減少さ
せるために、本実施例においては、サブアレイ１２のう
ちの１つのみが各活性サイクル期間中に付勢され、付勢
された状態を維持するサブアレイ１２の選択は所望のメ
モリアドレス（即ち、列アドレスのうちの３個のビット
）により決定される。このことは、サブアレイ１２の間
及び行デコーダ１４とサブアレイ１２３　及び１２４　
との間に設けられているリピータ１６により行なわれる
。 リピータ１４は、選択された行ラインの付勢状態をパス
し、選択されたサブアレイ１２に対して選択された行ラ
インの付勢状態をラッチし、且つ選択されなかったサブ
アレイ１２に対する行ラインを脱付勢化させる。この配
列は、アクセスされたメモリ位置の全ての８個のビット
が同一のサブアレイ１２内に位置されていることを必要
とする。

【００１３】注意すべきことであるが、本発明の目的の
ためには、アクセスされたメモリ位置の８個のビットが
同一のサブアレイ１２内に位置されていること、又はラ
ッチされたリピータ１６がサブアレイ１２の間に設けら
れていることが必須のものではない。１９９０年９月２
６日に出願され本願出願人に譲渡されている米国特許出
願第５８８，５７７号においては、このような構成は好
適である。なぜならば、それは、ワードラインのタイム
アウトに付随する欠点又は複数個のメタルレベル構成の
欠点なしで活性電力散逸を減少させるからである。

【００１４】残りの７個のアドレス端子（Ａ０乃至Ａ６
）に対応する信号は列デコーダ１８により受取られ、リ
ピータ１４を制御して、ラインＲＳＴ０乃至ＲＳＴ７に
よりサブアレイ１２のうちの１つの選択を維持する。 列デコーダ１８は、更に、従来の態様で、列アドレス値
の残部に応答して、選択されたサブアレイ１２において
所望の列を選択する。信号ラインはアドレス値を行デコ
ーダ１４及び列デコーダ１８へ通信即ち送給するために
示されているが、多くの従来のメモリにおける如く、各
アドレスビットの真値及び補元値の両方を交互にアドレ
スバッファからデコーダへ送給しデコード動作を簡単化
させることが可能である。

【００１５】図１に示した如く、冗長列デコーダ１９が
列デコーダ１８の一部として設けられている。本実施例
に基づくメモリ１においては、冗長列が設けられており
、それらは更に詳細に後述する如く、各アレイと関連し
ている。冗長デコーダ１９は例えばポリシリコンヒュー
ズ等のような従来のヒューズを有しており、それらはレ
ーザ、電気的過剰ストレス又はその他の従来の技術によ
り開放させて、列アドレス値に対して冗長な列を選択す
ることを可能とし、且つ欠陥性のメモリセルを有するサ
ブアレイ１２内の列をディスエーブルさせる。冗長デコ
ーダ１９として使用するための従来の回路の１例は１９
８６年２月２５日に発行され本願出願人に譲渡されてい
る米国特許第４，５７３，１４６号に記載されている。 従来の態様においては、冗長デコーダ１９は列アドレス
ビットのうちで適宜のものを受取り、且つ置換されるべ
き列のアドレスとマッチングする端子Ａ０乃至Ａ６にお
ける列アドレス値に応答して、選択されたサブアレイ１
２における１つの列の代わりに冗長列を選択する。

【００１６】勿論、別法又は冗長列に加えて、冗長行の
メモリセルをメモリ１内に設けることが可能である。従
来の態様においては、行デコーダ１４（及び、適用可能
な場合はリピータ１６）が冗長デコーダを有しており、
それは同様にヒューズによりイネーブルされて主要な行
の代わりに冗長行を選択する。

【００１７】本発明のこの実施例に基づいてメモリ１内
には更に入力／出力回路２８が設けられており、それは
８ビット出力バス２０及び８ビット入力バス３８を介し
て列デコーダ１８と通信状態即ち連結状態にあり、且つ
それは入力／出力端子ＤＱ、書込みイネーブル端子Ｗ　
　及び出力イネーブル端子ＯＥと通信状態即ち連結状態
にある。入力／出力回路２８は、入力／出力端子ＤＱと
メモリ１へ供給されたアドレス値に従って選択されたメ
モリセルとの間の通信を与え且つ制御するための従来の
回路を有しているが、その詳細な説明は割愛する。注意
すべきことであるが、入力／出力幅に関し、且つ共通の
入力／出力端子の代わりに専用の端子を有するメモリ１
のその他の多くの変形例としての構成も本発明を利用す
ることが可能である。

【００１８】メモリ１は、更に、タイミング制御回路２
２を有しており、それは従来の態様でメモリサイクル期
間中にメモリ１の種々の部分の動作を制御する。注意す
べきことであるが、タイミング制御回路２２は、図１に
示される如く、通常回路の特定のブロックではなく、通
常メモリ１内の種々の部分の動作を制御するためにメモ
リ１内に分散されている。タイミング制御回路２２は、
例えば、メモリ１の動作をイネーブルさせ且つディスエ
ーブルさせる端子ＣＥからの信号を受取る。図１に示し
た如く、タイミング制御回路２２からのラインＳＥＬは
、上掲の米国特許出願第５８８，５７７号に記載される
如く、その制御のためにリピータ１６へ接続されている
。

【００１９】更に注意すべきことであるが、ある従来の
スタチックメモリにおける如く、タイミング制御回路２
２、及び例えば列デコーダ１８等のようなその他の回路
ブロックは、アドレス遷移検知回路２６により制御され
、従ってメモリ１は、アドレス端子Ａ０乃至Ａ１６にお
ける遷移に応答してダイナミックに動作する。１９９０
年１０月２２日に出願され本願出願人に譲渡されている
米国特許出願第６０１，２８７号は、アドレス遷移検知
回路２４として使用することが可能であり且つアドレス
端子Ａ０乃至Ａ１６において受取られるアドレス信号の
バッファ動作を制御するアドレス遷移検知回路を記載し
ている。注意すべきことであるが、以下に説明する如く
、ビットラインのプレチャージ及び平衡化を制御するた
めにアドレス遷移検知を使用することは本発明のこの実
施例においては好適である。更に注意すべきことである
が、上掲の米国特許出願第５８８，５７７号に記載され
る如く、１サイクル内においてリピータ１６をダイナミ
ックに制御するためにアドレス遷移検知を使用すること
も好適である。

【００２０】メモリ１は、更に、パワーオンリセット回
路２４を有している。パワーオンリセット回路２４は、
電源端子Ｖｃｃからバイアス電圧を受取り（勿論、図示
していない接続によりメモリ１のその他の部分も同じで
ある）、且つメモリ１が初期的にパワーアップした後に
Ｖｃｃ電源が十分なレベルに到達したことを表わす信号
をラインＰＯＲ上に発生し、メモリ１の一部が中間即ち
不所望な状態にパワーアップすることを防止する。以下
に説明し且つ１９９０年８月１７日に出願し本願出願人
に譲渡されている米国特許出願第５６９，０００号に記
載される如く、パワーオンリセット回路２４は同様に、
図１におけるラインＰＯＲのタイミング制御回路２２へ
の接続により示唆される如く、メモリ１のその他の部分
を制御することも可能である。上掲の米国特許出願第５
６９，０００号は、更に、パワーオンリセット回路２４
の好適な構成を示しているが、本発明の目的のためには
、従来のパワーオンリセット回路を使用することも可能
である。

【００２１】上述した如く、電力消費を減少させる目的
のためには、この実施例に基づくメモリ１は３個の最大
桁列アドレスビットに従って選択される８個のサブアレ
イ１２のうちの１つのみを付勢させる。この実施例にお
いては、リピータ１６はサブアレイ１２の間に存在して
おり、且つ行デコーダ１４とサブアレイ１２３　及び１
２４　の各々との間にも存在しており、付勢された行ラ
インを選択されたサブアレイ１２内に印加することを維
持しており、且つ所定の時間期間の後に、他のサブアレ
イ１２における行ラインを脱付勢化させる。このように
、列アドレス（特に、３個の最大桁ビット）がワードラ
インの印加を制御し、従ってワードラインのうちで選択
されたサブアレイ１２内の部分のみがメモリ動作サイク
ルの全体に対して付勢される。列デコーダ１８は、更に
、列アドレスの残りのビットの値に従って、選択された
サブアレイ１２において１２８個の列のうちの８個の列
を選択する。この実施例においては、活性な電力消費を
減少させるために、選択されたサブアレイ１２において
所望のメモリビットと関連するセンス／書込み回路１３
のみが付勢される。列デコーダ１８によりそのように選
択されたセンス／書込み回路１３は、適宜バス２０又は
バス３８を介して入力／出力回路２８と通信状態とされ
、それにより選択されたメモリセルからのデータの読取
り又は該セルへのデータの書込みを従来の態様で行なう
ことが可能である。上掲の米国特許出願第５８８，５７
７号はリピータ１６の構成及び動作に関して詳細な説明
を与えている。

【００２２】勿論、メモリ１の多くの変形例をここに記
載した本発明と共に使用することが可能である。このよ
うな変形例の例としては、各サブアレイが入力／出力端
子のうちの１つと関連するワイドワードメモリ、及びア
レイ全体が通常動作期間中に付勢されるメモリ等を包含
している。例えばダイナミックＲＡＭ、ＥＰＲＯＭ、埋
込み型メモリ、二重ポートＲＡＭ、ＦＩＦＯ等のような
各々がそれ自身の構成を有するその他のタイプのメモリ
も本発明から利益を享受することが可能である。

【００２３】更に注意すべきことであるが、サブアレイ
１２のその他の物理的及び電気的構成を本発明と共に使
用することも可能である。例えば、２つの行デコーダ１
４をメモリ１内に組込み、その各々がメモリの半分の中
への行ライン信号の印加を制御することが可能である。 図１に示した如く中間に位置させる代わりに、１個又は
それ以上の行デコーダ１４をサブアレイ１２の一方の側
部に沿って配置させることも可能である。メモリ１の特
定のレイアウトは特定のメモリ設計及び製造プロセスに
対して興味のある特定のパラメータに従って当業者によ
り適宜決定することが可能なものである。

【００２４】図２を参照すると、本発明の好適実施例に
基づくメモリ１内の冗長列の配列が示されている。図２
は、メモリ１のサブアレイ１２のうちの１つと、それと
関連するセンス／書込み回路１３とを示している。更に
、このサブアレイ１２と関連し且つメモリ１内のサブア
レイ１２の各々と関連して、２個の冗長列２５が設けら
れている。従って、８個のサブアレイ１２を有するメモ
リ１の場合には、１６個の冗長列２５が設けられる。 本発明のこの実施例においては、サブアレイ１２と関連
する２個の冗長列２５がそれと関連するサブアレイ１２
内の列を置換することが可能であるに過ぎず、その他の
サブアレイ１２内の列を置換するために使用することは
不可能である。

【００２５】図２の配列においては、リピータ１６は、
サブアレイ１２内の１行のメモリセルを選択するために
、サブアレイ１２に対し行ラインバスＲＬ内の１つの行
ラインを与えている。前述した如く、活性な電力散逸を
減少させるために、メモリ１のこのバイエイト（ｂｙ−
ｅｉｇｈｔ）実施例において選択されたメモリ位置の８
個の全てのビットが同一のサブアレイ１２から選択され
る。列デコーダ１８はサブアレイ１２に対しバスＳＥＬ
上に列選択信号を供給し、従って、サブアレイ１２が選
択されると、サブアレイ１２内の８個の列がそれらのビ
ットラインをＩ／Ｏバス２１へ接続させ、サブアレイ１
２と関連する８個のセンス／書込み回路１３に対して通
信を行なう。サブアレイ１２ｎ　に対する８個のセンス
／書込み回路１３の各々はサブアレイ１２ｎ　内のそれ
らの関連した選択された列から一対のＩ／Ｏライン２１
を介して差動信号を受取る。この実施例においては、図
２内のセンス／書込み回路１３の各々は、それに接続さ
れたビットラインのデータ状態を検知し且つそれに接続
されたビットラインへデータを書込むための回路を有し
ている。従って、センス／書込み回路１３の各々は、入
力データバス３８及び出力データバス２０の両方を介し
て、入力／出力回路２８と通信即ち連結状態にある。こ
のような検知及び書込み回路を包含するセンス／書込み
回路１３の構成について以下に更に詳細に説明する。注
意すべきことであるが、本発明の目的のためには、その
他のセンスアンプ配列乃至は構成のものを使用すること
も可能であり、その場合に別体の書込み及びセンス回路
を包含する。

【００２６】図２の形態乃至は構成の結果として、サブ
アレイ１２ｎ　内の列の各々は単一のセンス／書込み回
路１３と関連しており、従って単一のデータ端子ＤＱと
関連している。サブアレイ１２内の特定の列に対する個
別的なセンス／書込み回路１３の割当ては、レイアウト
の目的のために便利な任意の態様で行なうことが可能で
ある。例えば、サブアレイ１２内の１２８個の列は、各
々が１６個の列からなる８個の隣接したブロックにグル
ープ化させることが可能であり、１個のブロック内の各
列は同一のセンス／書込み回路１３及びデータ端子ＤＱ
と関連しており、一方、８個の隣接する列からなる１つ
のグループ内の各列はその８個の列からなるグループに
おける他のものとは異なったセンス／書込み回路１３及
びデータ端子ＤＱへ割当てることが可能である。

【００２７】図２の構成においてはセンス／書込み回路
１３（８個）よりも冗長列２５（２個）の方が少ないの
で、サブアレイ１２内のどの列が冗長列２５により置き
換えられるかに依存して、Ｉ／Ｏバス２１を介して冗長
列２５を適宜のセンス／書込み回路１３へ接続させるた
めに冗長マルチプレクサ４０が設けられている。冗長マ
ルチプレクサ４０の構成について以下に詳細に説明する
。しかしながら、図２の説明のためには、８個のセンス
／書込み回路１３のうちで何れが特定の冗長列２５と関
連すべきであるかを表わすために冗長マルチプレクサ４
０内にヒューズが設けられている。冗長デコーダ１９か
らの制御ラインＲＳＥＬは、冗長列２５により置き換え
られたサブアレイ１２内の列の列アドレスを受取ると、
冗長列２５の選択を可能とするために冗長マルチプレク
サ４００　へ接続される。冗長マルチプレクサ４０は、
冗長マルチプレクサ４０とＩ／Ｏバス２１との間に接続
されている冗長Ｉ／ＯバスＲＩＯを介して、センス／書
込み回路１３と通信状態となる。

【００２８】この実施例においては、注意すべきことで
あるが、レイアウト効率のために、各個別的な冗長列２
５を８個のセンス／書込み回路１３のうちの４個のみと
接続させることが可能である。従って、サブアレイ１２
が同一のセンス／書込み回路１３（個別的な冗長列２５
により使用可能な４個を有する同一のグループにおける
センス／書込み回路１３）と関連する２つの列内に欠陥
を有する場合には、そのメモリは冗長列２５により修復
することは不可能である。この実施例の場合には、歩留
り及び欠陥モデルに基づいて、このような欠陥の蓋然性
は十分に小さいものであり、従ってこのような欠陥に起
因する幾つかのメモリの損失の危険を犯しながらも、こ
のような割当ての減少させたレイアウト複雑性の利点を
得ることが効果的であることが判明した。一方、各冗長
列２５が８個のセンス／書込み回路のうちの何れかへ割
当て可能であるように冗長マルチプレクサ４０を構成す
ることが可能である。以上の説明から、冗長列２５のそ
の他の構成及びグループ化を採用することは当業者にと
って自明であり本発明の技術的範囲を逸脱するものでは
ない。

【００２９】次に、図３を参照して、冗長列２５の構成
及び動作及びそれらのセンス／書込み回路１３との通信
について詳細に説明する。図３に示した如く、冗長列２
５０はＳＲＡＭに対して公知の態様で構成されており、
サブアレイ１２及び冗長列２５１　（図３においてはブ
ロックで示してある）内の列は冗長列２５１　と同様に
構成されている。冗長列２５０　は、この実施例におい
ては、１０２４個のメモリセル３０を有しており、各メ
モリセルはパスゲート３１により差動ビットラインＲＢ
Ｌ０　及びＲＢＬ０　　　へ接続可能であり、１０２４
個のメモリセル３０の各々に対するパスゲート３１は関
連する行ラインＲＬにより制御され、従って１０２４個
の行ラインＲＬのうちの１本をイネーブルさせると、冗
長列２５０　内の唯１つのメモリセル３０に対するパス
ゲート３１をビットラインＲＢＬ０　及びＲＢＬ０　へ
接続させる。行ラインＲＬは、図３に示した如く、サブ
アレイ１２内の全ての列に対して且つ冗長列２５０　及
び２５１　に対して共通している。

【００３０】冗長列２５０　におけるビットラインＲＢ
Ｌ０　及びＲＢＬ０　　　は各々Ｐチャンネルトランジ
スタ３２のドレインへ接続されており、トランジスタ３
２のソースはプレチャージ電圧へ接続されており、該プ
レチャージ電圧はこの場合においてはＶｃｃであり、且
つトランジスタ３２のゲートはラインＲＳＥＬ０　によ
り制御され、該ラインＲＳＥＬ０　は、以下に説明する
如く、冗長マルチプレクサ４００　から延在している。 トランジスタ３２は、ラインＲＳＥＬ０　が低論理レベ
ルにある場合に、ビットラインＲＢＬ０　及びＲＢＬ０
　　　をプレチャージし、そのことは冗長列２５０　が
選択されていない場合に発生する。Ｐチャンネル平衡化
トランジスタ３４は、そのソース対ドレイン経路をビッ
トラインＲＢＬ０　とＲＢＬ０　　　との間に接続して
おり、且つそのゲートをラインＲＳＥＬ０　へ接続して
おり、従って、ラインＲＳＥＬ０　が低状態にある期間
中（即ち、トランジスタ３２を介してのプレチャージ期
間中）、ビットラインＲＢＬ０　及びＲＢＬ０　　　は
同一の電位（この場合は、Ｖｃｃ）へ平衡化される。

【００３１】ビットラインＲＢＬ０　及びＲＢＬ０　　
　は冗長マルチプレクサ４００　へ接続されており、該
マルチプレクサは、センス／書込み回路１３の選択した
１つに対してのビットラインＲＢＬ０及びＲＢＬ０　　
　の印加を制御する。ビットラインＲＢＬ０　及びＲＢ
Ｌ０　　　が接続されるセンス／書込み回路１３の選択
は、後に詳細に説明する如く、選択的に開放状態とされ
る冗長マルチプレクサ４００　内のヒューズにより決定
される。上述した如く、冗長列２５０　は、冗長マルチ
プレクサ４００により、そのサブアレイ１２に対する８
個のセンス／書込み回路１３の４個と関連しており、同
様に、冗長列２５１　は、その冗長マルチプレクサ４０
１　を介して、８個のセンス／書込み回路１３のうちの
他の４個と関連している。この例においては、冗長列２
５０　は、センス／書込み回路１３０　，１３２　，１
３４　，１３６のうちの１つと通信状態とさせることが
可能であり、逆に、冗長列２５１　は、センス／書込み
回路１３１　，１３３　，１３５　，１３７　のうちの
１つと通信状態とさせることが可能である。

【００３２】この機能を達成するために、冗長マルチプ
レクサ４００　はバスＲＩＯ内の４個の差動対のバスラ
インのうちの何れかにおいてビットラインＲＢＬ０　及
びＲＢＬ０　　　の状態を供給することが可能である。 これらの４対のバスラインが、センス／書込み回路１３
０　へ接続されている出力端ＲＩＯ０　と、センス／書
込み回路１３２　へ接続されている出力端ＲＩＯ２　と
、センス／書込み回路１３４　へ接続されている出力端
ＲＩＯ４　と、センス／書込み回路１３６　へ接続され
ている出力端ＲＩＯ６　において図３内に示されている
。冗長マルチプレクサ４００　の動作は、列デコーダ１
８における冗長デコーダ１９からラインＲＳＥＬ０　　
　により制御される。ラインＲＳＥＬ０　　　は、冗長
デコーダ１９が、メモリ１へ供給された列アドレスが冗
長列２５０　により置換されるべき列のアドレスとマッ
チすることを認識すると、その活性低状態へ駆動され、
ラインＲＳＥＬ０　　　が低論理レベルにあることに応
答して、ビットラインＲＢＬ０　及びＲＢＬ０　　　が
その中のヒューズにより表わされる出力端ＲＩＯのうち
の１つへ接続され、且つ、従って、選択されたセンス／
書込み回路１３へ接続されるＩ／Ｏバス２１のラインへ
接続される。センス／書込み回路１３は、従来の態様で
、冗長列内の選択したメモリセル３０からデータを検知
するか、又はそこへデータを書込む。

【００３３】メモリ１へ供給された列アドレスが冗長列
２５０　により置換されるべき列のアドレスとマッチし
ない場合には、列デコーダ１８における冗長デコーダ１
９が、ラインＲＳＥＬ０　　　を高論理レベルへ駆動さ
せる。 ラインＲＳＥＬ０　　　が高状態であることに応答して
、ビットラインＲＢＬ０　及びＲＢＬ０　　　はＩ／Ｏ
バス２１へ接続されず、且つ冗長マルチプレクサ４００
　がラインＲＳＥＬ０　を介して冗長列２５０　へ低論
理レベルを発生し、プレチャージトランジスタ３２及び
平衡化トランジスタ３４をターンオンさせる。

【００３４】本発明のこの実施例においては、冗長マル
チプレクサ４００は、更に、更に詳細に後述する如く、
その中の特定のノードをプレチャージするために、タイ
ミング制御回路２２からラインＩＯＥＱ　　を介して信
号を受取る。

【００３５】次に、図４を参照して、読取り経路と書込
み経路の両方を包含するセンス／書込み回路１３ｊ　の
構成について説明する。Ｉ／Ｏバス２１からの相補的入
力／出力ライン２１ｊ　及び２１ｊ　　　の各々はＰチ
ャンネルプレチャージトランジスタ４２のドレインへ接
続されており、トランジスタ４２のソースは両方共入力
／出力ライン２１ｊ　及び２１ｊ　　　に対するプレチ
ャージ電圧（この場合は、Ｖｃｃ）へ接続される。入力
／出力ライン２１ｊ　及び２１ｊ　　　は、更に、Ｐチ
ャンネル平衡化トランジスタ４１により互いに接続され
ている。トランジスタ４１及び４２のゲートはラインＩ
ＯＥＱ　　へ接続されており、それはＡＴＤ回路２６に
より検知されるアドレス遷移に応答するか、又は入力／
出力ライン２１の平衡化が所望されるサイクル期間中の
その他のイベントに応答して、タイミング制御回路２２
により発生される。

【００３６】センス／書込み回路１３ｊ　の読取り側に
おいて、入力／出力ライン２１ｊ　及び２１ｊ　　　の
各々はＰチャンネルパストランジスタ４３へ接続されて
おり、パストランジスタ４３の各々はそのゲートが分離
信号ＩＳＯにより制御される。従って、入力／出力ライ
ン２１ｊ　及び２１ｊ　　　は、ラインＩＳＯが高論理
レベルにあることにより読取り回路から分離することが
可能であり、且つラインＩＳＯが低論理レベルにあるこ
とによりそれへ接続させることが可能である。入力／出
力ライン２１ｊ　及び２１ｊ　　　からパストランジス
タ４３の反対側における相補的ラインは、図４において
は、夫々、センスノードＳＮ及びＳＮとして呼称される
。

【００３７】センスノードＳＮ及びＳＮ　　は、更に、
好適には、サイクルの適宜の部分の期間中にプレチャー
ジされ且つ平衡化される。なぜならば、センス／書込み
回路１３内のセンスアンプ４８は、後述する如く、ダイ
ナミックな態様で動作するからである。Ｐチャンネルプ
レチャージトランジスタ４６の各々は、そのソース対ド
レイン経路をＶｃｃとセンスノードＳＮ及びＳＮ　　の
夫々との間に接続している。平衡化トランジスタ４５は
Ｐチャンネルトランジスタであり、そのソース対ドレイ
ン経路はセンスノードＳＮとＳＮ　　との間に接続して
いる。トランジスタ４５及び４６のゲートは、全て、ラ
インＳＡＥＱ　　により制御され、それは、低レベルに
ある場合に、ビットラインＢＬ及びＢＬ　　及び入力／
出力ライン２１ｊ　及び２１ｊ　　　に関して上述した
のと同一の態様で、センスノードＳＮ及びＳＮ　　をプ
レチャージし且つ平衡化させる。

【００３８】センスアンプ４８は従来のＣＭＯＳラッチ
であり、その中における公差結合されたインバータから
構成されており、その公差結合されたラッチの入力端及
び出力端は従来の態様でセンスノードＳＮ及びＳＮ　　
へ接続されている。Ｎチャンネルプルダウントランジス
タ４７は、そのソース対ドレイン経路を、センスアンプ
４８内のＮチャンネルトランジスタのソースと接地との
間に接続しており、且つそのゲートはラインＳＣＬＫに
より制御される。

【００３９】プルダウントランジスタ４７はセンスアン
プ４８のダイナミック制御を与え、従ってセンスノード
ＳＮ及びＳＮ　　のセンス動作即ち検知動作はダイナミ
ックな態様で行なわれる。ダイナミックＲＡＭにおいて
公知の如く、この構成におけるダイナミック検知はパス
トランジスタ４３がセンスノードＳＮ及びＳＮ　　を入
力／出力ライン２１ｊ　及び２１ｊ　　　へ接続する時
において初期的にオフであるトランジスタ４７で制御さ
れ、サイクルのこの部分の期間中、センスアンプ４８は
センスノードＳＮ及びＳＮ　　間の小さな差電圧が供給
される。この小さな差電圧が発生した後に、ラインＳＣ
ＬＫは高状態へ駆動され、従ってセンスアンプ４８内の
プルダウントランジスタのソースは接地へプルされる。 このことは、センスアンプ４８をしてセンスノードＳＮ
及びＳＮ　　上に大きな差信号を発生させ、且つセンス
ノードＳＮ及びＳＮ　　の検知した状態をラッチする。

【００４０】この構成においては、センスノードＳＮ及
びＳＮ　　はＲ−Ｓフリップフロップ５０により出力バ
ス２０へ通信を行ない、フリップフロップ５０のセット
入力端はセンスノードＳＮ　　を受取り、且つフリップ
フロップ５０のリセット入力端はセンスノードＳＮを受
取る。フリップフロップ５０のＱ　　出力端は、インバ
ータ４９を介して、出力バス２０のライン２０ｊ　へ接
続されている。インバータ４９は出力バス２０へ送給さ
れる論理状態を、この説明において指定されたビットラ
インＢＬ及びＢＬ　　の極性と一貫性のあるものとさせ
る。インバータ４９は、好適には、列デコーダ１８によ
って制御される制御入力端を有しており（図４のライン
ＢＬＫ上に示してある）、従ってインバータ４９は、セ
ンス／書込み回路１３ｊ　が関連しているサブアレイ１
２が列デコーダ１８により選択されない場合に、トライ
ステート状態となる。

【００４１】注意すべきことであるが、センス／書込み
回路１３ｊ　のその他のものがメモリ１内に存在してお
り、且つ、異なったサブアレイ１２の場合を除いて、図
４のセンス／書込み回路１３ｊ　と同様の態様で出力バ
スライン２０ｊ　と関連している。出力バス２０のこの
ラインと関連するセンス／書込み回路１３ｊ　の全ては
ワイヤードＯＲ態様で接続されている。従って、センス
／書込み回路１３ｊ　の読取り側へ供給される制御信号
ＩＳＯ，ＳＡＥＱ　　，ＳＣＬＫは、好適には、この実
施例においては、タイミング制御回路２２と関連して列
デコーダ１８により発生される。このようなこれらの制
御信号の発生は、サブアレイ１２の選択されなかったも
のと関連するセンス／書込み回路１３ｊ　のものをイネ
ーブルさせることはなく（ラインＩＳＯを高状態に維持
し、且つラインＳＡＥＱ　　及びＳＣＬＫを低状態に維
持することにより）、それらのセンスノードＳＮ及びＳ
Ｎ　　を平衡化され且つＶｃｃへプレチャージされた状
態に維持し、出力バス２０上でのバス競合を防止する。

【００４２】次に、センス／書込み回路１３ｊ　の書込
み側を検討すると、入力バス３８からのライン３８ｊ　
及び列デコーダ１８からの書込み制御信号ＷＲＳＥＬが
ＮＡＮＤゲート５４Ｔ及び５４Ｃにより受取られる（ラ
イン３８ｊ　がＮＡＮＤゲート５４Ｃへ接続される前に
インバータ５３により反転される）。書込み制御信号Ｗ
ＲＳＥＬが、公知の如く、サイクルにおける適宜の時間
において書込み動作を行なうためのタイミング制御回路
２２からの適宜のタイミング信号と共に、センス／書込
み回路１３ｊ　が関連するサブアレイ１２の選択の論理
的ＡＮＤに従って発生される。

【００４３】ＮＡＮＤゲート５４Ｔの出力端がＮチャン
ネルプルダウントランジスタ５７Ｔとプシュプル態様で
接続されているＰチャンネルプルアップトランジスタ５
６Ｔのゲートを制御し、ＮＡＮＤゲート５４Ｔの出力端
は、更に、インバータ５５Ｔを介して、Ｎチャンネルプ
ルダウントランジスタ５７Ｃのゲートへ接続されており
、トランジスタ５７ＣはＰチャンネルプルアップトラン
ジスタ５６Ｃとプシュプル態様で接続されている。同様
に、ＮＡＮＤゲート５４Ｃの出力端は、プルアップトラ
ンジスタ５６Ｃのゲートへ直接的に接続されており、且
つプルダウントランジスタ５７Ｔのゲートへインバータ
５５Ｃを介して接続されている。トランジスタ５６Ｔ及
び５７Ｔのドレインは入力／出力ライン２１ｊを駆動し
、且つトランジスタ５６Ｃ及び５７Ｃのドレインは入力
／出力ライン２１ｊ　　　を駆動する。

【００４４】従って、センス／書込み回路１３ｊ　の書
込み側はトライステートドライバの相補的対として動作
する。該ドライバは、書込み制御ラインＷＲＳＥＬが低
論理レベルにあることに応答して入力／出力ライン２１
ｊ及び２１ｊ　　　へ高インピーダンス状態を供給する
。なぜならば、このことは、ＮＡＮＤゲート５４Ｔ及び
５４Ｃの両方の出力端を高論理レベルとし、トランジス
タ５６Ｔ，５６Ｃ，５７Ｔ，５７Ｃの全てをターンオフ
させるからである。勿論、書込み制御ラインＷＲＳＥＬ
は、読取りサイクル期間中、及びセンス／書込み回路１
３ｊ　と関連するもの以外のサブアレイ１２に対する書
込みサイクル期間中に、このような低論理レベルにある
。

【００４５】この好適実施例によれば、センス／書込み
回路１３ｊ　の書込み側にソースホロワも与えられる。 Ｎチャンネルトランジスタ６０Ｔは、そのソースを入力
／出力ライン２１ｊ　へ接続し且つそのドレインをＶｃ
ｃへバイアスさせ、トランジスタ６０ＴのゲートはＮＡ
ＮＤゲート５４Ｃの出力により制御され、インバータ５
５Ｃ及び５９Ｃにより２度反転される。同様に、Ｎチャ
ンネルトランジスタ６０Ｃは、そのソースを入力／出力
ライン２１ｊ　　　へ接続しており、且つそのドレイン
をＶｃｃへバイアスしており、トランジスタ６０Ｔのゲ
ートはＮＡＮＤゲート５４Ｔの出力により制御され、イ
ンバータ５５Ｔ及び５９Ｔにより２度反転される。

【００４６】トランジスタ６０Ｔ及び６０Ｃのソースホ
ロワは、書込み動作の後で且つ読取り動作の前に（しば
しば「書込み回復」と呼ばれる）入力／出力ライン２１
ｊ　及び２１ｊ　　　のプルアップを助けるために設け
られている。動作について説明すると、書込み動作期間
中に、プルダウントランジスタ５７により低レベルへ駆
動される入力／出力ライン２１ｊ　及び２１ｊ　　　の
一方はその関連するソースホロワトランジスタをオフさ
せ（インバータ５９からの反転により）、ソースホロワ
トランジスタ６０は、そのプルアップ装置５６により高
へ駆動される他の入力／出力ラインに対してオンである
。書込み制御ラインＷＲＳＥＬが書込動作の終了時に低
論理レベルへ復帰すると、ＮＡＮＤゲート５４の両方の
出力は高であり、従って以前にオンでなかったトランジ
スタ６０はターンオンされる。このことは、それと関連
する入力／出力ライン２１ｊ　をその適切な低レベルか
ら電圧Ｖｃｃ−Ｖｔ（Ｖｔ　はトランジスタ６０のスレ
ッシュホールド電圧である）へ向けてプルアップする。 プレチャージトランジスタ４２は、１度ターンオンされ
ると、入力／出力ライン２１ｊ　及び２１ｊ　　　を完
全にＶｃｃへプルアップし、入力／出力ライン２１ｊ　
及び２１ｊ　　　の電圧がＶｃｃ−Ｖｔ　より高い電圧
に到達すると、トランジスタ６０は最早影響を有するも
のではなくなる。

【００４７】注意すべきことであるが、ソースホロワト
ランジスタ６０の両方は読取り動作期間中オン状態を維
持する。従って、入力／出力ライン２１ｊ及び２１ｊ　
　　がクランプされ、従ってそれらの電圧はＶｃｃ−Ｖ
ｔ　のレベル以下に降下することは不可能である。しか
しながら、注意すべきことであるが、この実施例におけ
るＶｔは１．２５Ｖのオーダである。入力／出力ライン
２１及びビットラインＢＬ及びＢＬ　　がＶｃｃへプレ
チャージされるので、ビットラインＢＬ及びＢＬ　　へ
接続される選択されたメモリセル３０はＶｔ　のオーダ
の差電圧を入力／出力ライン２１ｊ　及び２１ｊ　　　
の間に発生させる。この差動電圧はセンスアンプ４８に
より容易に検知することが可能である。従って、ソース
ホロワトランジスタ６０を設けることにより、読取り動
作に殆ど影響を与えることなしに書込み回復を改善させ
ることが可能である。

【００４８】次に、図５を参照して、本発明の好適実施
例に基づく冗長マルチプレクサ４０の構成について、一
例として冗長マルチプレクサ４００　を使用して説明す
る。上述した図３において示した如く、冗長マルチプレ
クサ４００　は冗長列２５０　からビットラインＲＢＬ
０　及びＲＢＬ０　　　を受取る。パスゲート６２０　
，６２２　，６２４　，６２６　が、夫々、一方の側に
おいてはヒューズ６６０　，６６２　．６６４　，６６
６　へ接続されており且つ他方の側においてはビットラ
インＲＢＬ０　へ接続されており、同様に、パスゲート
６２０　　　，６２２　　　，６２４　　　，６２６　
　　が一方の側において夫々ヒューズ６６０　　　，６
６２　　　，６６４　　　，６６６　　　へ接続されて
おり、且つ他方の側においてビットラインＲＢＬ０　　
　へ接続されている。パスゲート６２の各々は、ソース
対ドレイン経路を互いに並列に接続したＮチャンネル及
びＰチャンネルトランジスタとして構成されている。パ
スゲート６２内のＰチャンネルトランジスタの各々のゲ
ートは、列デコーダ１８からのラインＲＳＥＬ０　　　
へ接続されており、且つパスゲート６２内のＮチャンネ
ルトランジスタの各々のゲートはラインＲＳＥＬ０　　
　を反転するインバータ６３の出力端においてラインＲ
ＳＥＬ０　へ接続されている。インバータ６３の出力端
からのラインＲＳＥＬ０　は、更に、図３に示した如く
、冗長列２５０　内の平衡化トランジスタ３４及びプレ
チャージトランジスタ３２のゲートへ接続されている。

【００４９】ヒューズ６６は、冗長列２５０　が選択さ
れる場合に、ビットラインＲＢＬ０　及びＲＢＬ０　　
　を接続すべきバスＲＩＯのラインを選択する。この例
においては、選択されたセンス／書込み回路１３と関連
する２つのもの以外のもの全てのヒューズ６６が、この
選択を制御するためのレーザにより開放状態とされる。 例えば、冗長列２５０　がセンス／書込み回路１３２　
と関連するサブアレイ１２内の１つの列と置き換えるべ
き場合には、ヒューズ６６０　，６６０　　　，６６４
　，６６４　，６６６　，６６６　　　の全てが開放状
態とされ且つヒューズ６６２　及び６６２　　　はその
ままの状態とされる。その結果、列デコーダ１８がライ
ンＲＳＥＬ０　　　を低状態へ駆動することにより冗長
列２５０　を選択すると、全てのパスゲート６２がター
ンオンされ、且つビットラインＲＢＬ０　及びＲＢＬ０
　　　は、パスゲート６２２　及び６２２　　　及び変
化されなかったヒューズ６６２　及び６６２　　　を介
して、夫々、出力ラインＲＩＯ２　及びＲＩＯ２　　　
へ接続される。 ラインＲＩＯ２　及びＲＩＯ２　　　は、図３に示した
如く、Ｒ／Ｏバス２１のライン２１２　及び２１２　　
　へ接続され、従って図４に示した態様で、センス／書
込み回路２１２　へ接続される。本発明の好適実施例に
よれば、冗長マルチプレクサ４０はヒューズ６６とパス
ゲート６２との間に接続されるその中のノードをプレチ
ャージするための回路を有している。図５を参照すると
、この回路はＰチャンネルプレチャージトランジスタ６
４によって実現されており、該トランジスタの各々は、
そのドレインを、関連するパスゲート６２とヒューズ６
６との間において、冗長マルチプレクサ４００　内のノ
ードＮへ結合させている。例えば、プレチャージトラン
ジスタ６４６は、そのドレインを、パスゲート６２６　
とヒューズ６６６　との間におけるノードＮ６　へ接続
している。プレチャージトランジスタ６４の各々は、更
に、そのソースをプレチャージ電圧へ接続しており、そ
れは、この場合には、Ｖｃｃであり、且つそのゲートを
ラインＩＯＥＱ　　へ接続しており、該ラインはセンス
／書込み回路１３においてＩ／Ｏライン２１及び２１　
　を平衡化させる場合について上述したものと同一の信
号である。従って、Ｉ／Ｏライン２１及び２１　　がプ
レチャージされているメモリサイクルにおける期間中に
おいて、プレチャージトランジスタ６４のドレインが接
続されるべきノードは同様にＶｃｃへプレチャージされ
る。一方冗長マルチプレクサ４０内のノードＮをプレチ
ャージすることに変えて（又は、そのことに加えて）、
与えられた対の冗長入力／出力ラインＲＩＯ及びＲＩＯ
　　に対するノードＮの平衡化は、更に、選択されなか
った入力／出力対に対しそこにおける差動的なトラップ
された電荷を減少させるべく作用することが可能である
。例えば、各入力／出力対ＲＩＯ及びＲＩＯ　　に対し
てＰチャンネルトランジスタを設けることが可能であり
、そのソース−ドレイン経路をそれと関連する入力／出
力ラインＲＩＯ及びＲＩＯ　　の間に接続し、且つその
ゲートをラインＩＯＥＱ　　へ接続し、従って入力／出
力バス平衡化期間中にそれが導通状態であるようにする
ことが可能である。ノードＮの平衡化は、そこにおいて
トラップされた電荷の差動的成分を除去し、従ってライ
ンＲＳＥＬ０　　　による関連した冗長列の選択は、冗
長列２５０　のビットライン上に差動電圧を与えること
はない。注意すべきことであるが、このような平衡化を
ノードＮ（プレチャージなし）に与えることは、差動的
なトラップした電荷を除去する上では効果的であるが、
冗長列２５０　のビットラインへオフセット電圧を印加
することとなる可能性があり、そのことは、その列に対
するセンス及び書込み回路による動作において考慮され
ねばならない。従って、プレチャージの代わりにノード
Ｎの平衡化を行なうことは、レイアウトが１個のトラン
ジスタを容易に受入れることが可能であるような場合に
主に好適であるが、図５の実施例に示した２個のプレチ
ャージトランジスタ６４を容易に取入れることは不可能
である。

【００５０】図６及び７を参照して、冗長列２５へアク
セスするのに必要とされる時間をサブアレイ１２内の１
つの列へアクセスするのに必要とされる時間と可及的に
近い状態に維持する場合のこのようなプレチャージ動作
の利点について説明する。図６は、プレチャージトラン
ジスタ６４なしで構成された場合の、一連の読取り動作
に対する冗長マルチプレクサ４０の動作を示している。 説明の便宜上、図６におけるライン及びノードに対する
参照は図５の冗長マルチプレクサ４００　の要素に関し
て行なうものとするが、前述した如く、図６に示した動
作は、プレチャージトランジスタ６４を有することのな
いマルチプレクサに対するものである。図６に示したシ
ーケンスは両方共冗長列２５０　内であるが異なった行
内にある２個のメモリセル３０の相継ぐ読取りの場合を
示しており、且つその場合に、アクセスされたメモリセ
ル内に格納されているデータ状態は互いに反対である。

【００５１】図６のシーケンスは、「１」データ状態を
収容する冗長列２５０　内のメモリセルの読取りの完了
で開始する。その結果、ビットラインＲＢＬ０　はビッ
トラインＲＢＬ０　　　に対して高状態にあり、注意す
べきことであるが、ビットラインＲＢＬ０　及びＲＢＬ
０　　　間の差動信号は、前述した如く、Ｎチャンネル
トランジスタスレッシュホールド電圧の程度である。こ
の例の目的のためには、ヒューズ６６２　及び６６２　
　　は不変のままであり、且つその他の６個のヒューズ
６６の全ては開放状態にあり、従ってセンス／書込み回
路１３２が選択された状態にある。従って、図６の最初
の読取りサイクルの終了時に、ビットラインＲＢＬ０　
及びＲＢＬ０　　　の状態に従って、出力ラインＲＩＯ
２　は高レベルにあり且つＲＩＯ２　　　は低論理レベ
ルにあり、センス／書込み回路１３２　に対して差動信
号を送給する。パスゲート６２の全てがオンであるので
、開放状態にあるヒューズ６６と関連しているノードＮ
は出力ラインＲＩＯ２　及びＲＩＯ２　　　の状態に追
従する。例えば、図６に示した如く、ノードＮ６　は高
論理レベルにあり且つノードＮ６　　　は低論理レベル
にある。

【００５２】行アドレスの遷移があると、アドレス遷移
検知回路２６がラインＡＴＤ上にパルスを発生する。上
述した如く、このことは種々の制御信号を発生させ、例
えば、図６に示した如く、ラインＩＯＥＱ　　が低論理
レベルへ移行し且つラインＲＳＥＬ０　　　が高論理レ
ベルへ移行する。従って、そのアドレス遷移の結果とし
て、パスゲート６２の全てがターンオフされ且つビット
ラインＲＢＬ０　及びＲＢＬ０　が、ラインＲＳＥＬ０
　　　が高状態へ移行する（且つラインＲＳＥＬ０　が
低状態へ移行）へ動作によりプレチャージされ且つ平衡
化される。同様に、図４に示したセンス／書込み回路１
３ｊ　の構成を参照すると、ラインＩＯＥＱ　　が低状
態へ移行することに応答してＩ／Ｏライン２１及び２１
　　がプレチャージされ且つ平衡化され、従って、ライ
ンＲＩＯ２　及びＲＩＯ２　　　がＶｃｃへプレチャー
ジされ且つ平衡化される。

【００５３】しかしながら、ヒューズ６６６　及び６６
６　が開放状態にあるので、ラインＡＴＤ上のパルスに
応答してラインＲＳＥＬ０　　　が高状態へ移行するこ
とによりパスゲート６２６　及び６２６　　　がターン
オフされると、ノードＮ６　及びＮ６　　　がフロート
状態のままとされ、前のサイクルの期間中にそれらが駆
動された電圧を維持する（究極的には、それからのリー
クに依存する）。その結果、行アドレスの変化からライ
ンＡＴＤ上に発生するパルスが、開放状態にあるヒュー
ズ６６と関連するノードＮ上の電荷をトラップする。

【００５４】開放状態にあるヒューズ６６と関連するノ
ードＮ上のトラップされた電荷は、冗長列２５０　の爾
後のアクセスを遅滞化させ、その場合に、ビットライン
ＲＢＬ０　及びＲＢＬ０　　　上のデータ状態は前のサ
イクルのものと反対である。このことは、ラインＡＴＤ
上のパルスの終了時に発生するものとして図６に示して
あり、そのことは、ラインＩＯＥＱをして高論理レベル
へ復帰させ且つそのことは列デコーダ１８をイネーブル
してラインＲＳＥＬ０　　　上に低論理レベルを発生さ
せる（なぜならば、この例においては、列アドレスが同
一のまま維持されるからである）。ラインＲＳＥＬ０　
　　が低論理レベルへ復帰することに応答して、ビット
ラインＲＢＬ０　及びＲＢＬ０　　　が新たな行アドレ
スと関連する選択されたメモリセル３０からのデータ状
態を受取り、且つパスゲート６２は全てターンオン状態
とされる。しかしながら、このサイクルにおいてビット
ラインＲＢＬ０　及びＲＢＬ０　　　上に供給される反
対のデータ状態は、開放状態にあるヒューズ６６と関連
するノードＮ上のトラップされた電荷に打ち勝つもので
なければならず、このようにトラップされた電荷は前の
サイクルとは反対のデータ状態である。６個のヒューズ
６６が開放状態とされている例の場合には、この格納さ
れた帯電状態はノードＮ０　，Ｎ０　　　，Ｎ４　，Ｎ
４　　　，Ｎ６　，Ｎ６　　　上に存在する。

【００５５】図６に示した如く、ノードＮ０　，Ｎ０　
　　，Ｎ４　，Ｎ４　　　，Ｎ６　，Ｎ６　上のトラッ
プされた電荷は、ビットラインＲＢＬ０　及びＲＢＬ０
　　　上に誤った差電圧が確立されるような大きさのも
のである場合がある。この誤った差電圧は、選択された
冗長入力／出力ラインＲＩＯ２　及びＲＩＯ２　　　及
びビットラインＲＢＬ０　及びＲＢＬ０　　　と共に、
全てのノードをＮ及びＮ　　の間で発生する電荷分割か
ら発生する。従って、ビットラインＲＢＬ０　及びＲＢ
Ｌ０　　　が誤った差電圧に打ち勝ち（そのことの検知
は出力端へ誤ったデータを送給する場合がある）且つラ
インＲＩＯ２　及びＲＩＯ２　　上に有効な新たなデー
タ状態を供給するために時間が必要とされる。従って、
図６に示した、アドレス値の遷移の後ラインＲＩＯ２　
及びＲＩＯ２　　　が新たなデータ状態を供給する時間
の間のアクセス時間ｔａｃはこの遅延時間を有している
。 上述した例は読取り動作に続く読取り動作の場合として
示したが、書込み動作に続く読取り動作はより長い遅延
時間を経験することとなる。なぜならば、入力／出力ラ
インは、通常、読取り動作（例えば、Ｎチャンネルトラ
ンジスタスレッシュホールド電圧の程度における差電圧
）におけるよりも書込み動作においてより大きな差電圧
（例えば、レール対レール差電圧）へ駆動されるからで
ある。

【００５６】図７を参照すると、相継ぐサイクルにおけ
る冗長列２５０　における異なったセルから反対のデー
タ状態の同一の読取りに対してのプレチャージトランジ
スタ６４を包含する図５の冗長マルチプレクサ４００　
の動作が示されている。図７のシーケンスにおける最初
のサイクルに対する本発明のこの実施例に基づく冗長マ
ルチプレクサ４００　の動作は図６に示したものと同一
である。

【００５７】しかしながら、プレチャージトランジスタ
６４を設けているために、ヒューズ６６のうちで開放状
態にあるものと関連しているノードＮはフロートするこ
とはなく、ラインＩＯＥＱ　　が低レベルへ移行するこ
とに応答してＶｃｃへプレチャージされ、Ｉ／Ｏバス２
１内のラインを平衡化させる。ノードＮ６　及びＮ６　
　　（及び開放状態とされたヒューズ６６と関連するノ
ードＮの他のもの）のＶｃｃへのプレチャージ動作は、
ビットラインＲＢＬ０　及びＲＢＬ０　　　及びＩ／Ｏ
バス２１のプレチャージ及び平衡化と実質的に同時に発
生する（その結果、図６に示した如く、ラインＲＩＯ２
　及びＲＩＯ２　　　の平衡化が行なわれる）。

【００５８】ラインＡＴＤ上のパルスが完了し、且つ冗
長列２５０　の新たな行内のメモリセル３０が選択され
ると（この例においては列アドレスは一定のままである
）、選択されたメモリセル３０により発生されるビット
ラインＲＢＬ０　及びＲＢＬ０　上の差動電圧が、ノー
ドＮの上のトラップされた電荷に打ち勝つ必要性なしに
、ラインＲＩＯ２　及びＲＩＯ２　　　上に発生される
。その結果、ラインＲＩＯ２　及びＲＩＯ２　　　上に
十分な差動信号が発生されるアクセス時間ｔａｃは、プ
レチャージトランジスタ６４の動作に起因して、図６に
示した場合のものよりも一層短い。従って、本発明のこ
の実施例に基づくメモリ内の冗長列と関連するデータ端
子ＤＱを選択するための回路の構成は、冗長列内の選択
されたメモリセルからのデータ状態の通信即ち送給にお
ける遅れを減少させる。その結果、該メモリ内において
具体化される冗長列の数は、上述した歩留りとチップ面
積との利益衡量に従って選択することが可能である。な
ぜならば、本発明によれば、冗長列が複数個のデータ端
子のうちの１つと通信状態とされる選択回路を設けるこ
とにより性能に与えられる影響が最小とされているから
である。

【００５９】注意すべきことであるが、上述した説明で
はＶｃｃへプレチャージしており、従って、好適には、
このようなプレチャージのためにＰチャンネルトランジ
スタを使用しているが、異なったトランジスタタイプ及
びその他の回路を使用してその他の電圧へプレチャージ
することにより、集積メモリ回路としてか、又は例えば
マイクロプロセサ、論理アレイ等のような論理装置にお
ける埋込み型メモリ等のメモリのアクセス時間の性能に
おいて同様の改善が得られる。更に注意すべきことであ
るが、上述した説明はスタチックＲＡＭ装置に関するも
のであるが、本発明の利点は、例えばダイナミックＲＡ
Ｍ、ＲＯＭ、ＥＰＲＯＭ及びＥＥＰＲＯＭ等のようなリ
ードオンリメモリ、及びＦＩＦＯ及び二重ポートメモリ
等のようなその他のメモリ形態のもの等のその他のメモ
リ構成及びタイプにおいて使用することによっても得る
ことが可能である。

【００６０】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論である
。

【図面の簡単な説明】

【図１】　　本発明の好適実施例に基づくメモリの概略
図。

【図２】　　図１のメモリ内のサブアレイ及びその冗長
列を示した概略図。

【図３】　　図１のメモリ内の冗長列とセンス／書込み
回路との間の通信状態を示した概略図。

【図４】　　図１のメモリにおけるセンス／書込み回路
を示した概略図。

【図５】　　図１のメモリにおける冗長マルチプレクサ
を示した概略図。

【図６】　　プレチャージ及び平衡化が存在しない場合
の冗長デコーダの動作を示したタイミング線図。

【図７】　　本発明の好適実施例に基づく冗長マルチプ
レクサの動作を示したタイミング線図。

【符号の説明】

１　　メモリ １２　　サブアレイ １３　　センス／書込み回路 １４　　行デコーダ １６　　リピータ １８　　列デコーダ １９　　冗長列デコーダ ２２　　タイミング制御回路 ２４　　パワーオンリセット回路 ２５　　冗長列 ２６　　アドレス遷移検知回路 ２８　　入力／出力回路 ４０　　冗長マルチプレクサ ６６　　ヒューズ

Claims (20)

【特許請求の範囲】
1. 【請求項１】　　メモリを有する集積回路において、行
   及び列の形態に配列された格納セルからなるアレイが設
   けられており、複数個の出力端子が設けられており、前
   記出力端子と通信するためにアドレス信号に従って選択
   された前記アレイ内の複数個の格納セルへアクセスする
   手段が設けられており、前記アレイと関連する複数個の
   冗長格納セルが設けられており、前記複数個の冗長格納
   セルと前記出力端との間に結合されており前記複数個の
   冗長格納セルを選択された出力端へ結合させる選択回路
   が設けられており、前記複数個の冗長格納セルのうちの
   一つが選択されるべきであることを表わす前記アドレス
   信号に応答して、前記複数個の冗長格納セルのうちの前
   記一つが選択された出力端と通信状態とされることを特
   徴とする集積回路。
2. 【請求項２】　　請求項１において、前記複数個の冗長
   格納セルが１列に配列されていることを特徴とする集積
   回路。
3. 【請求項３】　　請求項１において、前記選択回路がマ
   ルチプレクサを有することを特徴とする集積回路。
4. 【請求項４】　　請求項１において、前記複数個の冗長
   格納セルが一列に配列されており、更に、前記複数個の
   冗長格納セルのうちの選択された一つのデータ状態を前
   記選択回路へ通信するための冗長ビットラインが設けら
   れており、且つ前記選択回路が複数個のヒューズを有し
   ており、前記ヒューズの各々が前記冗長ビットラインと
   関連する出力端子との間に結合されており、前記選択さ
   れた出力端子と関連しないヒューズは開放状態であり且
   つ前記選択された出力端子と関連するヒューズが閉じた
   状態に維持されることを特徴とする集積回路。
5. 【請求項５】　　請求項１において、前記アクセスする
   手段が、前記アドレス信号を受取り且つ前記出力端子と
   通信するために前記複数個の格納セルのうちの選択した
   ものを選択するデコーダを有することを特徴とする集積
   回路。
6. 【請求項６】　　請求項５において、更に、前記アドレ
   ス信号を受取り且つ前記選択回路により選択された出力
   端子と通信するために前記冗長格納セルのうちの一つを
   選択する冗長デコーダが設けられていることを特徴とす
   る集積回路。
7. 【請求項７】　　請求項５において、前記デコーダが、
   行アドレス信号に従って前記複数個の格納セルのうちの
   一行を選択する行デコーダと、列アドレス信号に従って
   前記出力端子と通信するために前記選択された行内の格
   納セルを選択する列デコーダとを有することを特徴とす
   る集積回路。
8. 【請求項８】　　請求項７において、前記冗長格納セル
   が一列に配列されており、且つ、更に、前記アドレス信
   号を受取り且つ前記冗長格納セルのうちの一つが選択さ
   れるべきであることを表わす前記列アドレス信号に応答
   して前記選択回路により選択された出力端子と通信する
   ために前記冗長格納セルのうちの一つを選択する冗長列
   デコーダが設けられていることを特徴とする集積回路。
9. 【請求項９】　　請求項１において、前記格納セルから
   なるアレイが複数個のサブアレイを有することを特徴と
   する集積回路。
10. 【請求項１０】　　請求項９において、前記アドレスに
    より選択された格納セルの全てが同一のサブアレイ内に
    位置されていることを特徴とする集積回路。
11. 【請求項１１】　　請求項１０において、前記サブアレ
    イの各々が複数個の前記冗長格納セルと関連しているこ
    とを特徴とする集積回路。
12. 【請求項１２】　　請求項１１において、サブアレイと
    関連する前記複数個の冗長格納セルの各々が一列に配列
    されていることを特徴とする集積回路。
13. 【請求項１３】　　請求項１１において、一つのサブア
    レイと関連する複数個の冗長格納セルの各々が複数個の
    列に配列されており、且つ各サブアレイと関連する前記
    複数個の列が前記複数個の出力端子の数よりも少ないこ
    とを特徴とする集積回路。
14. 【請求項１４】　　集積回路におけるメモリの動作方法
    において、前記メモリは行及び列の形態に配列された格
    納セルからなるアレイを有しており且つデータを通信す
    るために複数個の出力端と通信状態とさせることの可能
    な複数個の冗長格納セルを有しており、前記複数個の冗
    長格納セルと通信するための１個の出力端を選択し、前
    記冗長格納セルのうちの一つを選択することを表わすア
    ドレスを受取ることに応答して、前記選択された冗長格
    納セルを前記選択された出力端へ接続させる、上記各ス
    テップを有することを特徴とする方法。
15. 【請求項１５】　　請求項１４において、前記複数個の
    冗長格納セルが１本の冗長ビットラインと関連しており
    、且つ前記冗長ビットラインと前記複数個の出力端の各
    々との間に１個のヒューズが結合されており、且つ前記
    選択するステップが、前記選択ステップにより選択され
    なかった出力端と前記冗長ビットラインとの間に結合さ
    れているヒューズを開放させることを特徴とする方法。
16. 【請求項１６】　　請求項１５において、前記接続ステ
    ップが、前記冗長ビットラインと前記選択した出力端と
    の間に結合されているパスゲートを閉じることを特徴と
    する方法。
17. 【請求項１７】　　請求項１５において、前記冗長格納
    セルが列に配列されており、且つ前記冗長格納セルの列
    数が前記出力端の数より少ないことを特徴とする方法。
18. 【請求項１８】　　請求項１７において、前記接続ステ
    ップが、列アドレスをデコードし、前記列アドレスが前
    記冗長格納セルがアクセスされるべきであることを表わ
    すものではないことに応答して、前記冗長格納セルを前
    記選択された出力端から切断し、前記列アドレスが前記
    冗長格納セルがアクセスされるべきであることを表わす
    ことに応答して、前記冗長格納セルを前記選択された出
    力端へ接続させる、上記各ステップを有することを特徴
    とする方法。
19. 【請求項１９】　　請求項１８において、前記複数個の
    メモリセルが複数個のサブアレイに配列されており、前
    記複数個のサブアレイは各々前記冗長格納セルからなる
    １列と関連しており、且つ、前記列アドレスが前記サブ
    アレイのうちの一つにおける格納セルの選択を表わすこ
    とに応答して、前記サブアレイ内の複数個の格納セル及
    び前記サブアレイと関連する列内の冗長格納セルのうち
    の一つが前記出力端へ接続されることを特徴とする方法
    。
20. 【請求項２０】　　請求項１４において、前記メモリが
    更に入力端子を有しており、前記複数個の冗長格納セル
    は書込み動作においてそれからデータを通信するために
    複数個の入力端と通信状態とさせることが可能であり、
    且つ、更に、前記複数個の冗長格納セルと通信するため
    に１個の入力端を選択し、書込みイネーブル信号を受取
    り、前記書込みイネーブル信号を受取ることに応答し且
    つ前記冗長格納セルのうちの一つを選択することを表わ
    すアドレスを受取ることに応答して、前記選択された冗
    長格納セルを前記選択された入力端へ接続する、上記各
    ステップを有することを特徴とする方法。