JPH0289299A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0289299A
JPH0289299A JP63241906A JP24190688A JPH0289299A JP H0289299 A JPH0289299 A JP H0289299A JP 63241906 A JP63241906 A JP 63241906A JP 24190688 A JP24190688 A JP 24190688A JP H0289299 A JPH0289299 A JP H0289299A
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JP
Japan
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input
output
memory
data
memory cell
Prior art date
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Pending
Application number
JP63241906A
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English (en)
Inventor
Michio Ouchi
大内　陸夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Pending legal-status Critical Current

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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
    • G11C29/848—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by adjacent switching

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Dram (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ　　　　　　　　　　　　　　　
　従来の手法では不良アドレスデータとの比較お本発明
は半導体記憶装置に関し、特にその冗長　　よび冗長列
、冗長行の選択を行う必要があるので、性能の低下があ
り、また、多データ人出力のメモリにおいては入出力回
路の全体回路に対する不良率も大きくなり、入出力回路
か不良の場合、記憶装置全体が不良となってしまうとい
う欠点がある。
［発明の従来技術に対する相違点コ 従来技術との相違点は、まず救済回路を従来はメモリセ
ルに限っていたのに対し、本発明では多ビツト入出力時
を意識し、メモリセルおよび入出力回路をも救済の対象
に含めようとするものである。よって構成上の相違点と
しては従来の冗長方式は冗長列、冗長行と不良アドレス
データを比較し、冗長行、冗長列を選択する回路が特徴
的構成要素であったのに対し、本発明においては入出力
回路を含んだメモリセルアレイブロックを冗長単位とし
、複数の入力データ信号から１個の入力データ信号を選
択するセレクタ回路がそれぞれのメモリブロックの入力
回路に接続され、またメモリブロックの出力回路の出力
は他の少なくとも１個のメモリブロック出力と接続され
る選択手段と接続されることを構成要素とする。
［問題点を解決するための手段］ 本発明の要旨は各々複数の記憶素子と、該記憶素子に対
するデータの入出力回路とで構成されるメモリセルブロ
ックを複数個有する半導体記憶装置において、上記複数
のメモリセルブロックは正規のメモリセルブロックと冗
長メモリセルブロックとを含んでおり、使用不可能の正
規のメモリセルブロックに代えて冗長メモリセルブロッ
クに入力データを供給する第１選択手段と、該冗長メモ
リセルブロックから出力されるデータを使用不可能な正
規メモリセルブロックに代えて出力する第２選択手段と
を備えたことである。
［実施例コ 第１図は本発明の第１実施例を示すブロック図であり、
それぞれ隣合ったメモリブロック１５〜１５　間で、メ
モリシステム外部のデータ入力。
データ出力信号上を共有している。すなわち、本実施例
はデータ入出力数と冗長用の１個のメモリフロックが用
意され、ヒユーズなどに記憶させた不良メモリブロック
データに基つき制御信号ＳＯ〜Ｓ４を生成し、メモリブ
ロックデータ入出力部に用意されたセレクタ回路１３〜
１３　．１４〜１４　に供給し、汗意の１個のメモリブ
ロックを救済可能とする。本実施例ではセレクタ回路１
４〜１４　か第１選択手段を構成し、セレクタ回路１３
〜１３　が第２選択手段を構成する。
第２図は本発明の第２実施例であり、この実施例では第
１実施例のメモリシステムと同様の救済システムが可能
である１′ピツト冗長、７ピツト入出力のメモリシステ
ム２２がゲートアレイなどと１つの半導体装置に配置さ
れている場合であり、またメモリシステムの７ビツト中
６ビツトしか使用しないときである。第２図に示すよう
なロジック部２１．２１’　との配線のアルゴリズムを
使用すれは、救済できる確率が非常に増加する利点があ
る。２３は第１選択手段としてのデータ入力端セレクタ
回路、２４は第２選択手段としてのデータ出力側セレク
タ回路である。
［発明の効果コ 以上説明したように本発明はメモリセルのみてなく、入
出力回路も冗長性をもたせ、多ビツト入出力時における
入出力回路の救済に非常に効果がある。
【図面の簡単な説明】
第１図は本発明の第１実施例に係る１ビツト冗長４ビツ
ト入出カメモリシステムのブロック図、第２図は本発明
の第２実施例に係る１ヒツト冗長７ビツト入出カメモリ
システムのブロック図、第３図は従来例のブロック図で
ある。 １１〜１１ １２〜１２ １３〜１３ １４〜１４ ・・・・・・・データ入力端子、 ・・・・・・・データ出力端子、 ・・・・・・データ出力側セレクタ 回″ｌ＠（第２選択手段）、 ・・・・・・データ入力測セレクタ 回路（第１選択手段）、 ・・・入出力回路を坪うメモリセル アレイ（メモリブロック）、 ２１“　・・・・ロジック回路、 つ“フ・・・・・・・１ビツト冗長７ピツト入出カメモ
リシステム、 ・・・・・・データ入力側セレクタ回路（第１選択手段
）、 ・・・・・・データ出力側セレクタ回路（第２選択手段
）、 ・・・・・・・アドレスデコーダ、 ・・・・・・・比較器、 ・・・・不良アドレス記憶器（ヒユーズ）、・・・・デ
ータ入出力回路、 ・・・・メモリセルアレイ、 ・・・・冗長行、 ・・・・アドレス入力。 １５〜１３ ２３　・　・ ２４　・　・ ３１　・ ３２　・ ３３　・ ３４　・ ３５　・ ３６　・ ３７　・ ２１゜ 特許出願人　　日本電気株式会社 代理人　弁理士　　桑　井　清　− 第２図 第３図

Claims (1)

    【特許請求の範囲】
  1. 各々複数の記憶素子と、該記憶素子に対するデータの入
    出力回路とで構成されるメモリセルブロックを複数個有
    する半導体記憶装置において、上記複数のメモリセルブ
    ロックは正規のメモリセルブロックと冗長メモリセルブ
    ロックとを含んでおり、使用不可能の正規のメモリセル
    ブロックに代えて冗長メモリセルブロックに入力データ
    を供給する第１選択手段と、該冗長メモリセルブロック
    から出力されるデータを使用不可能な正規メモリセルブ
    ロックに代えて出力する第２選択手段とを備えたことを
    特徴とする半導体記憶装置。
JP63241906A 1988-09-27 1988-09-27 半導体記憶装置 Pending JPH0289299A (ja)

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JP63241906A JPH0289299A (ja) 1988-09-27 1988-09-27 半導体記憶装置
EP19890117779 EP0361404B1 (en) 1988-09-27 1989-09-26 Memory circuit provided with improved redundant structure
DE1989625090 DE68925090T2 (de) 1988-09-27 1989-09-26 Speicherschaltung mit verbesserter Redundanzstruktur

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EP0361404B1 (en) 1995-12-13
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