JP2767841B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JP2767841B2 JP2767841B2 JP63299955A JP29995588A JP2767841B2 JP 2767841 B2 JP2767841 B2 JP 2767841B2 JP 63299955 A JP63299955 A JP 63299955A JP 29995588 A JP29995588 A JP 29995588A JP 2767841 B2 JP2767841 B2 JP 2767841B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- spare
- sense amplifier
- column
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに関し、特にその冗長回路に関
する。
する。
［従来の技術］ 半導体メモリの高集積度化に伴い、歩留りを飛躍的に
増加させる冗長構成が重要になってきている。この冗長
構成は不良ビットを含むメモリセルの行や列を置換する
ための予備のメモリセルの行や列と、その置換を行うた
めの冗長回路よりなる。
増加させる冗長構成が重要になってきている。この冗長
構成は不良ビットを含むメモリセルの行や列を置換する
ための予備のメモリセルの行や列と、その置換を行うた
めの冗長回路よりなる。
第３図に従来の冗長構成を示す。この例ではワード線
が256本、ディジット線が256本設けられており、それら
の交点に合計65536ビットのメモリセルが配置された１
出力のメモリを想定している。メモリセルアレイはディ
ジット線方向に４分割され、各ブロック301〜304は256
本のワード線Ｗと64本のディジット線よりなる16384ビ
ットの容量を持つ。さらにこの１ブロックのディジット
線16本毎に１つのセンスアンプ（S.A.）が設けられ、メ
モリセルアレイ全体では合計16個のセンスアンプがあ
る。従来例では不良ビット救済用の予備ラインRDを各ブ
ロック毎に１〜４本配置する。第３図の例では予備行を
各ブロックの各センスアンプ毎に１本、計16本配置する
ことにより65536ビットのメモリセルアレイ全体に対し
て不良ビットを含む行を１本だけ救済できる。すなわち
１行救済するために16本の予備行が必要であり、これは
メモリ容量が多くなるほど多くなる。
が256本、ディジット線が256本設けられており、それら
の交点に合計65536ビットのメモリセルが配置された１
出力のメモリを想定している。メモリセルアレイはディ
ジット線方向に４分割され、各ブロック301〜304は256
本のワード線Ｗと64本のディジット線よりなる16384ビ
ットの容量を持つ。さらにこの１ブロックのディジット
線16本毎に１つのセンスアンプ（S.A.）が設けられ、メ
モリセルアレイ全体では合計16個のセンスアンプがあ
る。従来例では不良ビット救済用の予備ラインRDを各ブ
ロック毎に１〜４本配置する。第３図の例では予備行を
各ブロックの各センスアンプ毎に１本、計16本配置する
ことにより65536ビットのメモリセルアレイ全体に対し
て不良ビットを含む行を１本だけ救済できる。すなわち
１行救済するために16本の予備行が必要であり、これは
メモリ容量が多くなるほど多くなる。
第２図は第３図で述べた従来例を実現している回路図
である。第２図はメモリセルアレイ全体を４分割したう
ちの１ブロックについて示してある。センスアンプSAは
センスアンプ選択信号▲▼〜▲▼のいずれ
か低レベルで選択され、各センスアンプSAには正規ディ
ジット線16本と予備行１本が接続してある。正規ディジ
ット線のうち救済しようとするディジット線以外の選択
時は救済アドレス検出信号▲▼は高レベルを出力
し、正規ディジット線はYD1〜YD16のいずれか高レベル
で選択される。この時予備行は信号▲▼の高レベル
を受け非選択状態にある。次に救済しようとする正規デ
ィジット線を選択したときは、救済アドレス検出信号RE
は低レベルを出力する。このため正規ディジット選択信
号YD1〜YD16によらず正規ディジット線はすべて非選択
状態になり予備行が選択されることになる。
である。第２図はメモリセルアレイ全体を４分割したう
ちの１ブロックについて示してある。センスアンプSAは
センスアンプ選択信号▲▼〜▲▼のいずれ
か低レベルで選択され、各センスアンプSAには正規ディ
ジット線16本と予備行１本が接続してある。正規ディジ
ット線のうち救済しようとするディジット線以外の選択
時は救済アドレス検出信号▲▼は高レベルを出力
し、正規ディジット線はYD1〜YD16のいずれか高レベル
で選択される。この時予備行は信号▲▼の高レベル
を受け非選択状態にある。次に救済しようとする正規デ
ィジット線を選択したときは、救済アドレス検出信号RE
は低レベルを出力する。このため正規ディジット選択信
号YD1〜YD16によらず正規ディジット線はすべて非選択
状態になり予備行が選択されることになる。
アクセス時間の高速化という点からは１つのセンスア
ンプに接続するディジット線の本数は少ない方が望まし
く、また不良ビットの救済率という点からは予備行の本
数は２〜４本が望ましい。メモリセル容量が大きくなる
と、この両方を満足させると予備行の本数は正規ディジ
ット線の本数の10％近くに達し歩留りを上げるという目
的に反してくる。
ンプに接続するディジット線の本数は少ない方が望まし
く、また不良ビットの救済率という点からは予備行の本
数は２〜４本が望ましい。メモリセル容量が大きくなる
と、この両方を満足させると予備行の本数は正規ディジ
ット線の本数の10％近くに達し歩留りを上げるという目
的に反してくる。
［発明が解決しようとする問題点］ 以上述べたように、従来の冗長回路はセンスアンプ毎
に予備行が配置されメモリ容量が大きくなると予備行の
本数が多くなり、予備行が正規ディジット線の本数に比
べ無視できなくなり、不良ビット救済の効率が悪くなる
という欠点がある。
に予備行が配置されメモリ容量が大きくなると予備行の
本数が多くなり、予備行が正規ディジット線の本数に比
べ無視できなくなり、不良ビット救済の効率が悪くなる
という欠点がある。
［発明の従来技術に対する相違点］ 上述した従来の冗長回路に対し、本発明はいくつかの
センスアンプ群毎のうちの１つのセンスアンプにのみ予
備行が配置され、不良ビットを含む行を予備行に切り換
えると同時にセンサンプも切り換える回路も有するとい
う相違点を有する。
センスアンプ群毎のうちの１つのセンスアンプにのみ予
備行が配置され、不良ビットを含む行を予備行に切り換
えると同時にセンサンプも切り換える回路も有するとい
う相違点を有する。
［問題点を解決するための手段］ 本願発明の要旨は、複数のブロックで構成されたメモ
リセルアレイを有し各ブロックは複数のメモリセル列で
構成される複数のメモリセル群と上記複数のメモリセル
群にそれぞれ対応して設けられた複数のセンスアンプと
を有する半導体メモリ装置において、上記メモリセルブ
ロックにおける上記センスアンプの１つは予備メモリセ
ル列を有し、上記メモリセルブロックにおける他のセン
スアンプに対応したメモリセル列を上記予備メモリセル
列に切り換える手段を備えたことである。
リセルアレイを有し各ブロックは複数のメモリセル列で
構成される複数のメモリセル群と上記複数のメモリセル
群にそれぞれ対応して設けられた複数のセンスアンプと
を有する半導体メモリ装置において、上記メモリセルブ
ロックにおける上記センスアンプの１つは予備メモリセ
ル列を有し、上記メモリセルブロックにおける他のセン
スアンプに対応したメモリセル列を上記予備メモリセル
列に切り換える手段を備えたことである。
［実施例］ 以下図面を参照して本発明の実施例を説明する。
第４図は本発明の第１実施例を示す冗長構成である。
メモリセルアレイは従来同様にワード線Ｗが256本、デ
ィジット線256本設けられ、それらの交点毎にメモリセ
ルが設けられており、合計65536ビットのメモリセルが
含まれている。このメモリセルアレイはディジット線方
向に４分割され各々のブロック401〜404は４つのセンス
アンプを持ち（SA0が３つ、SA1が１つ）さらに各々のセ
ンスアンプは16本のディジット線ごとに４つのメモリセ
ル群411〜426が設けられている。ここで従来の実施例と
異なるのは４つのセンスアンプのうちSA1という一つの
センスアンプにのみ予備列RDを配置したことである。各
ブロックに１本でメモリセルアレイ全体では４本で済
む。従来例では16本必要だった。したがって、本実施例
では各ブロック401〜404の合計ディジット線は65本でよ
い、 第４図の冗長構成を実現するための回路を第１図に示
す。正規ディジット線のうち救済しようとするディジッ
ト線以外の選択時は救済アドレス検出信号RE,▲▼
は各々低レベルと高レベルを出力しセンスアンプは▲
▼〜▲▼のいずれかの低レベルで選択され、
正規ディジット線はYD1〜YD16のいずれかの高レベルで
選択される。センスアンプSA1に接続してある予備列RD
は非選択になっている。
メモリセルアレイは従来同様にワード線Ｗが256本、デ
ィジット線256本設けられ、それらの交点毎にメモリセ
ルが設けられており、合計65536ビットのメモリセルが
含まれている。このメモリセルアレイはディジット線方
向に４分割され各々のブロック401〜404は４つのセンス
アンプを持ち（SA0が３つ、SA1が１つ）さらに各々のセ
ンスアンプは16本のディジット線ごとに４つのメモリセ
ル群411〜426が設けられている。ここで従来の実施例と
異なるのは４つのセンスアンプのうちSA1という一つの
センスアンプにのみ予備列RDを配置したことである。各
ブロックに１本でメモリセルアレイ全体では４本で済
む。従来例では16本必要だった。したがって、本実施例
では各ブロック401〜404の合計ディジット線は65本でよ
い、 第４図の冗長構成を実現するための回路を第１図に示
す。正規ディジット線のうち救済しようとするディジッ
ト線以外の選択時は救済アドレス検出信号RE,▲▼
は各々低レベルと高レベルを出力しセンスアンプは▲
▼〜▲▼のいずれかの低レベルで選択され、
正規ディジット線はYD1〜YD16のいずれかの高レベルで
選択される。センスアンプSA1に接続してある予備列RD
は非選択になっている。
次に救済しようとする正規ディジット線を選択したと
きは、救済アドレス検出信号RE,▲▼は各々高レベ
ル，低レベルを出力する。この結果ゲート110〜117のオ
ン・オフ動作により、センスアンプ選択信号▲▼
〜▲▼の如何にかかわらず、予備列RDが接続して
あるセンスアンプSA1が選択される。またディジット選
択信号YD1〜YD16によらず正規ディジット線はすべて非
選択となり予備列RDのみが選択される。不良ビットを含
む正規ディジット線が予備列が接続されているセンスア
ンプSA1に接続されていても予備列への切り換えは問題
ない。ゲート110〜117は切換回路120を構成している。
きは、救済アドレス検出信号RE,▲▼は各々高レベ
ル，低レベルを出力する。この結果ゲート110〜117のオ
ン・オフ動作により、センスアンプ選択信号▲▼
〜▲▼の如何にかかわらず、予備列RDが接続して
あるセンスアンプSA1が選択される。またディジット選
択信号YD1〜YD16によらず正規ディジット線はすべて非
選択となり予備列RDのみが選択される。不良ビットを含
む正規ディジット線が予備列が接続されているセンスア
ンプSA1に接続されていても予備列への切り換えは問題
ない。ゲート110〜117は切換回路120を構成している。
第５図は本発明の第２実施例の回路図である。正規デ
ィジット線８本が第１データバスに接続され、ディジッ
ト線選択信号YD1〜YD8（YD8は図示せず）の高レベルで
選択される。第１データバスFDの信号をバイポーラトラ
ンジスタで受け第２データバスSDに４つ接続し、第１デ
ータバス選択信号▲▼〜▲▼の低レベルで
１つの第１データバスFD上の信号がセンスアンプに伝え
られる。このセンスアンプSA0またはSA1はセンスアンプ
信号▲▼〜▲▼の低レベルで選択される。
以上は不良ビットを含む正規ディジット線を予備列に切
り換えない時の動作で救済アドレス検出信号RE,▲
▼は各々低レベル，高レベルを出力している。第５図の
第２実施例では予備列は独立した第１データバスFDに接
続され、予備列への切り換えは第１データバスFDとも行
っている。
ィジット線８本が第１データバスに接続され、ディジッ
ト線選択信号YD1〜YD8（YD8は図示せず）の高レベルで
選択される。第１データバスFDの信号をバイポーラトラ
ンジスタで受け第２データバスSDに４つ接続し、第１デ
ータバス選択信号▲▼〜▲▼の低レベルで
１つの第１データバスFD上の信号がセンスアンプに伝え
られる。このセンスアンプSA0またはSA1はセンスアンプ
信号▲▼〜▲▼の低レベルで選択される。
以上は不良ビットを含む正規ディジット線を予備列に切
り換えない時の動作で救済アドレス検出信号RE,▲
▼は各々低レベル，高レベルを出力している。第５図の
第２実施例では予備列は独立した第１データバスFDに接
続され、予備列への切り換えは第１データバスFDとも行
っている。
［発明の効果］ 以上説明したように本発明の冗長回路は、同一のワー
ド線と交差する複数のディジット線が複数のセンスアン
プ毎に分けられているメモリセルアレイで、その複数の
センアンプのうちの１つに予備のディジット線が接続さ
れ前記複数のディジット線のうちの任意のディジット線
と前記予備のディジット線を切り換える機能を有するの
で、メモリセルアレイの容量が大きくなっても予備のデ
ィジット線本数の増加は最小限におさえることができ
る。
ド線と交差する複数のディジット線が複数のセンスアン
プ毎に分けられているメモリセルアレイで、その複数の
センアンプのうちの１つに予備のディジット線が接続さ
れ前記複数のディジット線のうちの任意のディジット線
と前記予備のディジット線を切り換える機能を有するの
で、メモリセルアレイの容量が大きくなっても予備のデ
ィジット線本数の増加は最小限におさえることができ
る。
第１図は本発明の第１実施例を示す回路図、第２図は従
来例を示す回路図、第３図は従来例の概略構成を示すブ
ロック図、第４図は本発明の第１実施例の概略構成を示
すブロック図、第５図は本発明の第２実施例を示す回路
図である。 401〜404……ブロック、411〜426……メモリセル群、RD
……予備、120……切換回路。
来例を示す回路図、第３図は従来例の概略構成を示すブ
ロック図、第４図は本発明の第１実施例の概略構成を示
すブロック図、第５図は本発明の第２実施例を示す回路
図である。 401〜404……ブロック、411〜426……メモリセル群、RD
……予備、120……切換回路。
Claims (1)
- 【請求項１】複数のブロックで構成されたメモリセルア
レイを有し、各ブロックは複数のメモリセル列で構成さ
れる複数のメモリセル群と上記複数のメモリセル群にそ
れぞれ対応して設けられた複数のセンスアンプとを有す
る半導体メモリ装置において、 上記メモリセルブロックにおける上記センスアンプの１
つは予備メモリセル列を有し、上記メモリセルブロック
における他のセンスアンプに対応したメモリセル列を上
記予備メモリセル列に切り換える手段を備えたことを特
徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299955A JP2767841B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299955A JP2767841B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146184A JPH02146184A (ja) | 1990-06-05 |
| JP2767841B2 true JP2767841B2 (ja) | 1998-06-18 |
Family
ID=17878981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299955A Expired - Lifetime JP2767841B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767841B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5526634B2 (ja) * | 2009-07-21 | 2014-06-18 | 富士通株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200571A (ja) * | 1982-05-18 | 1983-11-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1988
- 1988-11-28 JP JP63299955A patent/JP2767841B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02146184A (ja) | 1990-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080410 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090410 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090410 Year of fee payment: 11 |