JPH02146184A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH02146184A JPH02146184A JP63299955A JP29995588A JPH02146184A JP H02146184 A JPH02146184 A JP H02146184A JP 63299955 A JP63299955 A JP 63299955A JP 29995588 A JP29995588 A JP 29995588A JP H02146184 A JPH02146184 A JP H02146184A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- sense amplifier
- spare
- digit
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 6
- 230000015654 memory Effects 0.000 claims abstract description 42
- 238000003491 array Methods 0.000 abstract 2
- 230000002950 deficient Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000001514 detection method Methods 0.000 description 5
- 208000028167 Southeast Asian ovalocytosis Diseases 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は半導体メモリに間し、特にその冗長回路に間す
る。
る。
［従来の技術］
半導体メモリの高集積度化に伴い、歩留りを飛躍的に増
加させる冗長構成が重要になってきている。この冗長構
成は不良ビットを含むメモリセルの行や列を置換するた
めの予備のメモリセルの行や列と、その置換を行うため
の冗長回路よりなる。
加させる冗長構成が重要になってきている。この冗長構
成は不良ビットを含むメモリセルの行や列を置換するた
めの予備のメモリセルの行や列と、その置換を行うため
の冗長回路よりなる。
第３図に従来の冗長構成を示す。この例ではワード線が
２５６本、デイジット線が２５６本設けられており、そ
れらの交点に合計６５５３６ビツトのメモリセルが配置
された１出力のメモリを想定している。メモリセルアレ
イはデイジット線方向に４分割され、各ブロック３０１
〜３０４は２５６本のワード線Ｗと６４本のデイジット
線よりなる１ ６３８４ビツトの容量を持つ。さらにこ
の１ブロツクのディジット線１６本毎に１つのセンスア
ンプ（Ｓ、 Ａ、 ）が設けられ、メモリセルアレ
イ全体では合計１６個のセンスアンプがある。
２５６本、デイジット線が２５６本設けられており、そ
れらの交点に合計６５５３６ビツトのメモリセルが配置
された１出力のメモリを想定している。メモリセルアレ
イはデイジット線方向に４分割され、各ブロック３０１
〜３０４は２５６本のワード線Ｗと６４本のデイジット
線よりなる１ ６３８４ビツトの容量を持つ。さらにこ
の１ブロツクのディジット線１６本毎に１つのセンスア
ンプ（Ｓ、 Ａ、 ）が設けられ、メモリセルアレ
イ全体では合計１６個のセンスアンプがある。
従来例では不良ビット救済用の予備ラインＲＤを各ブロ
ック毎に１〜４本配置する。第３図の例では予備行を各
ブロックの各センスアンプ毎に１本、計１６本配置する
ことにより６５５３６ビツトのメモリセルアレイ全体に
対して不良ビットを含む行を１本だけ救済できる。すな
わち１行救済するために１６本の予備行が必要であり、
これはメモリ容量が多くなるほど多くなる。
ック毎に１〜４本配置する。第３図の例では予備行を各
ブロックの各センスアンプ毎に１本、計１６本配置する
ことにより６５５３６ビツトのメモリセルアレイ全体に
対して不良ビットを含む行を１本だけ救済できる。すな
わち１行救済するために１６本の予備行が必要であり、
これはメモリ容量が多くなるほど多くなる。
第２図は第３図で述べた従来例を実現している回路図で
ある。第２図はメモリセルアレイ全体を４分割したうち
の１ブロツクについて示しである。
ある。第２図はメモリセルアレイ全体を４分割したうち
の１ブロツクについて示しである。
センスアンプＳＡはセンスアンプ選択信号１τ３］−〜
Ｙ丁■のいずれか低レベルで選択され、各センスアンプ
ＳＡには正規ディジット線１６本と予備行１本が接続し
である。正規デイジット線のうち救済しようとするデイ
ジット線以外の選択時は救済アドレス検出信号■πは高
レベルを出力し、正規デイジット線はＹＤＩ〜ＹＤ １
６のいずれか高レベルで選択される。この時予備行は信
号π丁”の高レベルを受は非選択状態にある。次に救済
しようとする正規デイジット線を選択したときは、救済
アトしス検出信号ＲＥは低レベルを出力する。
Ｙ丁■のいずれか低レベルで選択され、各センスアンプ
ＳＡには正規ディジット線１６本と予備行１本が接続し
である。正規デイジット線のうち救済しようとするデイ
ジット線以外の選択時は救済アドレス検出信号■πは高
レベルを出力し、正規デイジット線はＹＤＩ〜ＹＤ １
６のいずれか高レベルで選択される。この時予備行は信
号π丁”の高レベルを受は非選択状態にある。次に救済
しようとする正規デイジット線を選択したときは、救済
アトしス検出信号ＲＥは低レベルを出力する。
このため正規デイジット選択信号ＹＤＩ〜ＭＤＩ６によ
らず正規デイジット線はすべて非選択状態になり予備行
が選択されることになる。
らず正規デイジット線はすべて非選択状態になり予備行
が選択されることになる。
アクセス時間の高速化という点からは１つのセンスアン
プに接続するデイジット線の本数は少ない方が盛ましく
、また不良ビットの救済率という点からは予備行の本数
は２〜４本が望ましい。メモリセル容量が大きくなると
、この両方を満足させると予備行の本数は正規デイジッ
ト線の本数の１０％近くに達し歩留りを上げるという目
的に反してくる。
プに接続するデイジット線の本数は少ない方が盛ましく
、また不良ビットの救済率という点からは予備行の本数
は２〜４本が望ましい。メモリセル容量が大きくなると
、この両方を満足させると予備行の本数は正規デイジッ
ト線の本数の１０％近くに達し歩留りを上げるという目
的に反してくる。
［発明が解決しようとする問題点コ
以上述べたように、従来の冗長回路はセンスアンプ毎に
予備行が配置されメモリ容量が大きくなると予備行の本
数が多くなり、予備行が正規デイジット線の本数に比べ
無視できなくなり、不良ビット救済の効率が悪くなると
いう欠点がある。
予備行が配置されメモリ容量が大きくなると予備行の本
数が多くなり、予備行が正規デイジット線の本数に比べ
無視できなくなり、不良ビット救済の効率が悪くなると
いう欠点がある。
［発明の従来技術に対する相違点コ
上述した従来の冗長回路に対し、本発明はいくつかのセ
ンスアンプ群毎のうちの１つのセンスアンプにのみ予備
行が配置され、不良ビットを含む行を予備行に切り換え
ると同時にセンスアンプも切り換える回路も有するとい
う相違点を有する。
ンスアンプ群毎のうちの１つのセンスアンプにのみ予備
行が配置され、不良ビットを含む行を予備行に切り換え
ると同時にセンスアンプも切り換える回路も有するとい
う相違点を有する。
［問題点を解決するための手段］
本発明の要旨は複数のブロックで構成されたメモリセル
アレイを有し、各ブロックは複数のメモリセル列で構成
される複数のメモリセル群と上記複数のメモリセル群に
それぞれ対応して設けられた複数のセンスアンプとを有
する半導体メモリ装置において、上記各ブロックの複数
のメモリセル群のうちの１つに予備メモリセル列を設け
、該予備メモリセル列を上記センスアンプに接続させる
切換回路を備えたことである。
アレイを有し、各ブロックは複数のメモリセル列で構成
される複数のメモリセル群と上記複数のメモリセル群に
それぞれ対応して設けられた複数のセンスアンプとを有
する半導体メモリ装置において、上記各ブロックの複数
のメモリセル群のうちの１つに予備メモリセル列を設け
、該予備メモリセル列を上記センスアンプに接続させる
切換回路を備えたことである。
［実施例］
以下図面を参照して本発明の詳細な説明する。
第４図は本発明の第１実施例を示す冗長構成である。メ
モリセルアレイは従来同様にワード線Ｗが２５６本、デ
イジット線２５６本設けられ、それらの交点毎にメモリ
セルが設けられており、合計６５５３６ビツトのメモリ
セルが含まれている。
モリセルアレイは従来同様にワード線Ｗが２５６本、デ
イジット線２５６本設けられ、それらの交点毎にメモリ
セルが設けられており、合計６５５３６ビツトのメモリ
セルが含まれている。
このメモリセルアレイはデイジット線方向に４分割され
各々のブロック４０１〜４０４は４つのセンスアンプを
持ち（ＳＡＯが３つ、ＳＡＩが１つ）さらに各々のセン
スアンプは１６本のデイジット線ごとに４つのメモリセ
ル群４１１〜４２６が設けられている。ここで従来の実
施例と異なるのは４つのセンスアンプのうちＳＡＩとい
う一つのセンスアンプにのみ予備列ＲＤを配置したこと
である。各ブロックに１本でメモリセルアレイ全体では
４本で済む。従来例では１６本必要だった。したがって
、本実施例では各ブロック４０１〜４０４の合計デイジ
ット線は６５本でよい。
各々のブロック４０１〜４０４は４つのセンスアンプを
持ち（ＳＡＯが３つ、ＳＡＩが１つ）さらに各々のセン
スアンプは１６本のデイジット線ごとに４つのメモリセ
ル群４１１〜４２６が設けられている。ここで従来の実
施例と異なるのは４つのセンスアンプのうちＳＡＩとい
う一つのセンスアンプにのみ予備列ＲＤを配置したこと
である。各ブロックに１本でメモリセルアレイ全体では
４本で済む。従来例では１６本必要だった。したがって
、本実施例では各ブロック４０１〜４０４の合計デイジ
ット線は６５本でよい。
第４図の冗長構成を実現するための回路を第１図に示す
。正規デイジット線のうち救済しようとするデイジット
線以外の選択時は救済アドレス検出信号ＲＥ、π丁は各
々低レベルと高レベルを出力しセンスアンプはＴ丁Ｔ−
ＴＲ丁のいずれかの低レベルで選択され、正規デイジッ
ト線はＹＤＩ〜ＹＤ１６のいずれかの高レベルで選択さ
れる。
。正規デイジット線のうち救済しようとするデイジット
線以外の選択時は救済アドレス検出信号ＲＥ、π丁は各
々低レベルと高レベルを出力しセンスアンプはＴ丁Ｔ−
ＴＲ丁のいずれかの低レベルで選択され、正規デイジッ
ト線はＹＤＩ〜ＹＤ１６のいずれかの高レベルで選択さ
れる。
センスアンプＳＡＩに接続しである予備列ＲＤは非選択
になっている。
になっている。
次に救済しようとする正規デイジット線を選択したとき
は、救済アドレス検出信号ＲＥ、ｌ’ｒπは各々高レベ
ル、低レベルを出力する。この結果ゲ−）１１０〜１１
７０オン・オフ動作により、センスアンプ選択信号■３
丁〜■丁■の如何にかかわらず、予備列ＲＤが接続しで
あるセンスアンプＳＡＩが選択される。またデイジット
選択信号ＹＤ１〜ＹＤ１６によらず゛正規デイジット線
はすべて非選択となり予備列ＲＤのみが選択される。不
良ビットを含む正規デイジット線が予備列が接続されて
いるセンスアンプＳＡＩに接続されていても予備列への
切り換えは問題ない。ゲート１１０〜１１７は切換回路
１２０を構成している。
は、救済アドレス検出信号ＲＥ、ｌ’ｒπは各々高レベ
ル、低レベルを出力する。この結果ゲ−）１１０〜１１
７０オン・オフ動作により、センスアンプ選択信号■３
丁〜■丁■の如何にかかわらず、予備列ＲＤが接続しで
あるセンスアンプＳＡＩが選択される。またデイジット
選択信号ＹＤ１〜ＹＤ１６によらず゛正規デイジット線
はすべて非選択となり予備列ＲＤのみが選択される。不
良ビットを含む正規デイジット線が予備列が接続されて
いるセンスアンプＳＡＩに接続されていても予備列への
切り換えは問題ない。ゲート１１０〜１１７は切換回路
１２０を構成している。
第５図は本発明の第２実施例の回路図である。
正規ディジット線８本が第１データバスに接続され、デ
イジット線選択信号ＹＤＩ〜ＹＤ８ （ＹＤ８は図示せ
ず）の高レベルで選択される。第１データバスＦＤの信
号をバイポーラトランジスタで受は第２データバスＳＤ
に４つ接続し、第１データバス選択信号Ｔπ丁〜Ｔτ■
の低レベルで１つの第１データバスＦＤ上の信号がセン
スアンプに伝えられる。このセンスアンプＳＡＯまたは
ＳＡ１はセンスアンプ信号ｙ’ｗ−ｍの低レベルで選択
される。以上は不良ビットを含む正規デイジット線を予
備列に切り換えない時の動作で救済アドレス検出信号Ｒ
Ｅ、［πは各々低レベル、高レベルを出力している。第
５図の第２実施例では予備列は独立した第１データバス
ＦＤに接続され、予備列への切り換えは第１データバス
ＦＤとも行）ている。
イジット線選択信号ＹＤＩ〜ＹＤ８ （ＹＤ８は図示せ
ず）の高レベルで選択される。第１データバスＦＤの信
号をバイポーラトランジスタで受は第２データバスＳＤ
に４つ接続し、第１データバス選択信号Ｔπ丁〜Ｔτ■
の低レベルで１つの第１データバスＦＤ上の信号がセン
スアンプに伝えられる。このセンスアンプＳＡＯまたは
ＳＡ１はセンスアンプ信号ｙ’ｗ−ｍの低レベルで選択
される。以上は不良ビットを含む正規デイジット線を予
備列に切り換えない時の動作で救済アドレス検出信号Ｒ
Ｅ、［πは各々低レベル、高レベルを出力している。第
５図の第２実施例では予備列は独立した第１データバス
ＦＤに接続され、予備列への切り換えは第１データバス
ＦＤとも行）ている。
［発明の効果］
以上説明したように本発明の冗長回路は、同一のワード
線と交差する複数のデイジット線が複数のセンスアンプ
毎に分けられているメモリセルアレイで、そのＭｕのセ
ンスアンプのうちの１つに予備のデイジット線が接続さ
れ前記複数のデイジット線のうちの任意のデイジット線
と前記予備のデイジット線を切り換える機能を有するの
で、メモリセルアレイの容量が大きくなっても予備のデ
ィジット線本数の増加は最小限におさえることができる
。
線と交差する複数のデイジット線が複数のセンスアンプ
毎に分けられているメモリセルアレイで、そのＭｕのセ
ンスアンプのうちの１つに予備のデイジット線が接続さ
れ前記複数のデイジット線のうちの任意のデイジット線
と前記予備のデイジット線を切り換える機能を有するの
で、メモリセルアレイの容量が大きくなっても予備のデ
ィジット線本数の増加は最小限におさえることができる
。
第１図は本発明の第１実施例を示す回路図、第２図は従
来例を示す回路図、第３図は従来例の概略構成を示すブ
ロック図、第４図は本発明の第１実施例の概略構成を示
すブロック図、第５図は本発明の第２実施例を示す回路
図である。 ４０１〜４０４会・・・・・ブロック、４１１〜４２６
・・・・・・メモリセル群、ＲＤ・・ ・・・・ ・・
・・・予備、１２０・・・・・・・・・・切換回路。 第３図 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
来例を示す回路図、第３図は従来例の概略構成を示すブ
ロック図、第４図は本発明の第１実施例の概略構成を示
すブロック図、第５図は本発明の第２実施例を示す回路
図である。 ４０１〜４０４会・・・・・ブロック、４１１〜４２６
・・・・・・メモリセル群、ＲＤ・・ ・・・・ ・・
・・・予備、１２０・・・・・・・・・・切換回路。 第３図 特許出願人 日本電気株式会社 代理人 弁理士 桑 井 清 −
Claims (1)
- 複数のブロックで構成されたメモリセルアレイを有し、
各ブロックは複数のメモリセル列で構成される複数のメ
モリセル群と上記複数のメモリセル群にそれぞれ対応し
て設けられた複数のセンスアンプとを有する半導体メモ
リ装置において、上記各ブロックの複数のメモリセル群
のうちの１つに予備メモリセル列を設け、該予備メモリ
セル列を上記センスアンプに接続させる切換回路を備え
たことを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299955A JP2767841B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63299955A JP2767841B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02146184A true JPH02146184A (ja) | 1990-06-05 |
| JP2767841B2 JP2767841B2 (ja) | 1998-06-18 |
Family
ID=17878981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63299955A Expired - Lifetime JP2767841B2 (ja) | 1988-11-28 | 1988-11-28 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767841B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029242A (ja) * | 2009-07-21 | 2011-02-10 | Fujitsu Ltd | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200571A (ja) * | 1982-05-18 | 1983-11-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
-
1988
- 1988-11-28 JP JP63299955A patent/JP2767841B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58200571A (ja) * | 1982-05-18 | 1983-11-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011029242A (ja) * | 2009-07-21 | 2011-02-10 | Fujitsu Ltd | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2767841B2 (ja) | 1998-06-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4807191A (en) | Redundancy for a block-architecture memory | |
| US7054178B1 (en) | Datapath architecture for high area efficiency | |
| US4365319A (en) | Semiconductor memory device | |
| US5337277A (en) | Row redundancy circuit for a semiconductor memory device | |
| JPH0644796A (ja) | 列冗長性と局所的に配置された列冗長性制御信号とを持つメモリ | |
| US6249474B1 (en) | Semiconductor memory device for multi-bit or multi-bank architectures | |
| US5299161A (en) | Method and device for improving performance of a parallel write test of a semiconductor memory device | |
| JPS59135700A (ja) | 半導体記憶装置 | |
| JP2002015593A (ja) | 半導体記憶装置 | |
| EP1058192A3 (en) | EEPROM with redundancy | |
| US6259636B1 (en) | Semiconductor memory device having redundancy circuit for relieving faulty memory cells | |
| US5677887A (en) | Semiconductor memory device having a large storage capacity and a high speed operation | |
| US6292383B1 (en) | Redundant memory cell for dynamic random access memories having twisted bit line architectures | |
| KR101564848B1 (ko) | 공유 판독 및 기록 회로들을 가진 타일들을 포함하는 메모리 장치 | |
| JPH0752596B2 (ja) | メモリー・アレイ | |
| US5142492A (en) | Semiconductor memory device | |
| EP0953912B1 (en) | Semiconductor memory device with redundancy | |
| US4723228A (en) | Memory decoding circuit | |
| EP0202892B1 (en) | Semiconductor memory device with diode matrix decoder and redundancy configuration | |
| US6137736A (en) | Semiconductor memory device | |
| JPH02146184A (ja) | 半導体メモリ装置 | |
| JP3296142B2 (ja) | 半導体メモリ | |
| JP2863619B2 (ja) | 半導体メモリ | |
| JPH0754639B2 (ja) | 半導体メモリ | |
| US20070091699A1 (en) | Sense amplifier organization for twin cell memory devices |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080410 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090410 Year of fee payment: 11 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090410 Year of fee payment: 11 |