JPH0644796A - 列冗長性と局所的に配置された列冗長性制御信号とを持つメモリ - Google Patents

列冗長性と局所的に配置された列冗長性制御信号とを持つメモリ

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JPH0644796A
JPH0644796A JP5062844A JP6284493A JPH0644796A JP H0644796 A JPH0644796 A JP H0644796A JP 5062844 A JP5062844 A JP 5062844A JP 6284493 A JP6284493 A JP 6284493A JP H0644796 A JPH0644796 A JP H0644796A
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JP5062844A
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Tiasheng Feng
タイシェン・フェン
Stephen T Flannagan
ステファン・ティ・フラナガン
John D Porter
ジョン・ディ・ポーター
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Motorola Solutions Inc
Original Assignee
Motorola Inc
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 チップを大きくすることなく、冗長メモリア
レイのアクセス時間を短縮できる集積回路メモリを提供
する。 【構成】 メモリ２０は複数のメモリ・セル列を有
し、複数のメモリ・セル冗長列を有する。比較器４５は
欠陥列へのアクセスを検出する。冗長書き込み発生器３
１と書き込みヒューズ３２とが、それぞれの書き込み部
分３０Ａ，３０Ｂ，３０Ｃ，３０Ｄに関して設けられ、
書き込みグローバルデータ・ライン３７を冗長書き込み
グローバルデータ・ライン３９で置き換えることによ
り、冗長列で欠陥列の代わりをする。冗長読み出し発生
器６０，６１と読み出しヒューズ５９とが、それぞれの
読み出し部分５０Ａ，５０Ｂ，５０Ｃ，５０Ｄに関して
設けられ、読み出しグローバルデータ・ライン２９を選
択対象から外し、冗長読み出しグローバルデータ・ライ
ン４４で置き換えることにより欠陥列に代える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般に、集積回路メモ
リに関する。さらに詳しくは、列冗長性（ｃｏｌｕｍｎ
ｒｅｄｕｎｄａｕｃｙ）を有する集積回路メモリに関
する。
【０００２】
【従来の技術】集積回路メモリは、一般に、複数の行と
列とのメモリ・セルのアレイとして実現される。メモリ
・セルは、行および列解読器（ｄｅｃｏｄｅｒｓ）を通
じてアドレスすることができる。その後で、データはア
ドレスされたメモリ・セルに書き込まれるか、あるいは
そこから読み出される。また、集積回路メモリを、ブロ
ック解読によりアドレスされるメモリ・セルのブロック
にさらに分割することもできる。複数のブロックを、１
個以上のアレイを含むメモリをもつブロックのアレイに
グループ分けすることができる。
【０００３】集積回路メモリのメモリ記憶容量が大きく
なるにつれて、行および列に製造上の欠陥が起こる可能
性が増えている。そしてこのために生産歩どまりが下が
る。大規模集積回路メモリの生産歩どまりを上げるため
の１つの方法は、列と行に冗長性をもたせることであ
る。冗長性を持つ集積回路メモリにおいては、特定の行
の生産上の欠陥は、欠陥のある行の代わりに冗長な行を
用いることにより補うことができる。同様に特定の列の
欠陥は、冗長な列を用いて欠陥のある列の代わりにする
ことにより補うことができる。列および行の冗長性を実
現するためには、冗長性のある制御論理と冗長性のある
読み／書きデータ経路も必要になる。
【０００４】欠陥のある行または列を修正するために
は、欠陥のある行または列を選択対象からはずして、可
融リンク（ｆｕｓｉｂｌｅ ｌｉｎｋ）を焼き切る（ｂ
ｌｏｗ）ことにより冗長な行または列をその代わりに割
り当てる。可融リンクは、高エネルギ・レーザを用いて
焼き切ることができる。また、プローブ試験において電
気的に焼き切ることもできる。わずかな数の欠陥のある
行または列を有するメモリを修理することができること
で、生産歩どまりを実質的に増大することができる。
【０００５】新しいピンアウト（ｒｅｖｏｌｕｔｉｏｎ
ａｒｙ ｐｉｎｏｕｔ）として知られる技術を用いてい
るいくつかの集積回路メモリには、メモリ・セルのアレ
イの両側に入力／出力回路構成を有するものがあり、そ
れによりデータ経路が短縮され、アクセス時間は速くな
る。また新しいピンアウト技術を用いる集積回路メモリ
は、パッケージの側辺に電源および接地ピンを有してい
るが、それに対して従来のピンアウト技術を用いる集積
回路メモリはコーナー部分に電源および接地ピンを有す
る。
【０００６】
【発明が解決しようとする課題】新しいピンアウト技術
を用いるメモリの冗長性に関して起こっている問題は、
冗長メモリ・アレイのアクセス時間が、主メモリのアク
セス時間よりも遅くなることがある点である。これは、
冗長読み／書き制御論理が集中されている（ｃｅｎｔｒ
ａｌｉｚｅｄ）ためで、そのために、より長い距離を移
動して、隔てられた入力／出力回路構成に到達するグロ
ーバルの冗長制御信号が必要になる。集積回路メモリ上
のメモリ・セルの数が非常に大きくなると、この問題は
ますます悪化する。
【０００７】冗長性に関するもう１つの問題点は、冗長
読み／書き制御信号がアレイ領域を横切るためにダイの
幅が広がることである。ダイが標準のＳＯＪ／ＦＬＡＴ
パッケージに適合するためには、ダイの幅は最大値を越
えてはならない。そのため、より大型のメモリのダイの
幅が重大な要因となる。
【０００８】
【課題を解決するための手段】従って、冗長列のアクセ
ス時間が改善されている列冗長性を有するメモリであっ
て、異なる幅の語（ｗｏｒｄｓ）に関して容易に構築す
ることのできるメモリがある形態で提供される。このメ
モリは、上部と下部とを有する左アレイと、左アレイの
下方の冗長列の左アレイとから構成される。上部と下部
とを有する右アレイと、右アレイ下方の冗長列の右アレ
イがある。読み出し用のグローバルデータ・ラインは、
左アレイと右アレイとに結合され、かつその間に配置さ
れて、左右のアレイからデータを読み出す。冗長読み出
しグローバルデータ・ラインは、冗長列の左右のアレイ
に結合され、かつその間に配置されて、左アレイの冗長
列と右アレイの冗長列とからデータを読み出す。上部の
読み出し部分は、読み出しグローバルデータ・ライン
と、冗長読み出しグローバルデータ・ラインとに結合さ
れ、左右のアレイの上方に配置されて、読み出しグロー
バルデータ・ラインまたは冗長読み出しグローバルデー
タ・ラインのいずれかにより伝えられる第１データ信号
を、第１ヒューズの動作に応答して発生する。下部の読
み出し部分は、読み出しグローバルデータ・ラインと冗
長読み出しグローバルデータ・ラインとに結合され、左
右の冗長アレイの下方に配置されて、第２ヒューズの動
作に応答して、読み出しグローバルデータ・ラインまた
は冗長読み出しグローバルデータ・ラインのいずれかか
ら、第２データ信号を選択的に結合する。
【０００９】
【実施例】図１は、本発明の１つの実施例による、列冗
長性を持つメモリ２０のブロック図である。図１から
は、入力／出力回路構成や制御信号の一部が省略されて
おり、これについては後で説明する。また、アドレス・
バッファと予備解読器（ｐｒｅｄｅｃｏｄｅｒ）も図示
されていない。メモリ２０には、左アレイのメモリ・セ
ル２１と、右アレイのメモリ・セル２２と、左アレイ２
１の下にある左冗長アレイのメモリ・セル２３と、右ア
レイ２２の下にある右冗長アレイのメモリ・セル２４と
が含まれる。メモリ２０には、さらに、左下書き込み部
分３０Ａ，左上書き込み部分３０Ｂ，右上書き込み部分
３０Ｃ，右下書き込み部分３０Ｄ，左下読み出し部分５
０Ａ，左上読み出し部分５０Ｂ，右上読み出し部分５０
Ｃおよび右下読み出し部分５０Ｄも含まれる。さらに、
メモリ２０は、書き込み用ＪＤＥＣヒューズ３２，２
５，８７，８８と、読み出し用ＪＤＥＣヒューズ５９，
８５，８６，８０とを有する。左アレイ２１と右アレイ
２２とは、それぞれが１６のサブ・アレイまたはブロッ
クに分割されている。
【００１０】左下書き込み部分３０Ａは、「列アドレス
（ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ）」とラベルのつけら
れた、複数のあらかじめ解読された列アドレス信号を受
け取り、「入力データＡ（ＤＡＴＡ ＩＮ Ａ）」とラ
ベルのつけられた異なる信号対として与えらえる外部デ
ータに対応する入力データを受け取る。それに応答し
て、書き込み部分３０Ａは、４個の書き込みグローバル
データ・ライン対３７を介して４つの異なる信号対を左
アレイ２１に供給し、２個の冗長書き込みグローバルデ
ータ・ライン対３９を介して２つの異なる信号対を左冗
長アレイ２３に供給する。左上書き込み部分３０Ｂは、
列アドレス信号を受け取り、「入力データＢ（ＤＡＴＡ
ＩＮ Ｂ）」とラベルのつけられた外部データに対応
する異なる信号対として供給される入力データを受け取
る。それに応答して、書き込み部分３０Ｂは、４個の書
き込みグローバルデータ・ライン対４１を介して４つの
異なる信号対を左アレイ２１に供給し、２個の冗長書き
込みグローバルデータ・ライン対２６を介して２つの異
なる信号対を左冗長アレイ２３に供給する。右上書き込
み部分３０Ｃは、列アドレス信号と、「入力データＢ」
とラベルのつけられた外部データに対応する異なる信号
対として与えられる入力データとを受け取る。それに応
答して、書き込み部分３０Ｃは、４個の書き込みグロー
バルデータ・ライン対４２を介して４つの異なる信号対
を右アレイ２２に供給し、２個の冗長書き込みグローバ
ルデータ・ライン対２７を介して２つの異なる信号対を
右冗長アレイ２４に供給する。右下書き込み部分３０Ｄ
は、列アドレス信号と、「入力データＡ」とラベルのつ
けられた外部データに対応する異なる信号対として与え
られた入力データとを受け取る。それに応答して、書き
込み部分３０Ｄは、４個の書き込みグローバルデータ・
ライン対４３を介して４つの異なる信号対を右アレイ２
２に供給し、２個の冗長書き込みグローバルデータ・ラ
イン対２８を介して２つの異なる信号対を右冗長アレイ
２４に供給する。
【００１１】左下読み出し部分５０Ａは、列アドレス信
号を受け取り、読み出しグローバルデータ・ライン対２
９のうち２個を介して、左アレイ２１または右アレイ２
２からのデータに対応する２つの異なる信号対を受け取
る。読み出し部分５０Ａはまた、左冗長アレイ２３と右
冗長アレイ２４からのデータも、冗長読み出しグローバ
ルデータ・ライン対４４を介して受け取る。それに応答
して、読み出し部分５０Ａは、「出力データＡ（ＤＡＴ
Ａ ＯＵＴ Ａ）」とラベルのつけられた２つの対応す
るデータ信号を発生する。左上読み出し部分５０Ｂは、
列アドレス信号を受け取り、読み出しグローバルデータ
・ライン対２９のうち２個を介して、左アレイ２１また
は右アレイ２２からのデータに対応する２つの異なる信
号対を受け取る。読み出し部分５０Ｂはまた、左冗長ア
レイ２３と右冗長アレイ２４からのデータも、冗長読み
出しグローバルデータ・ライン対４４を介して受け取
る。それに応答して、読み出し部分５０Ｂは、「出力デ
ータＢ（ＤＡＴＡ ＯＵＴＢ）」とラベルのつけられた
２つの対応する論理信号を発生する。右上読み出し部分
５０Ｃは、列アドレス信号を受け取り、読み出しグロー
バルデータ・ライン対２９のうち２個を介して、左アレ
イ２１または右アレイ２２からのデータに対応する２つ
の異なる信号対を受け取る。読み出し部分５０Ｃはま
た、左冗長アレイ２３と右冗長アレイ２４からのデータ
も、冗長読み出し大域データ・ライン対４４を介して受
け取る。それに応答して、読み出し部分５０Ｃは、「出
力データＣ（ＤＡＴＡ ＯＵＴ Ｃ）」とラベルのつけ
られた２つの対応する論理信号を発生する。右下読み出
し部分５０Ｄは、列アドレス信号を受け取り、読み出し
グローバルデータ・ライン対２９のうち２個を介して、
左アレイ２１または右アレイ２２からのデータに対応す
る４つの異なる信号対を受け取る。読み出し部分５０Ｄ
はまた、左冗長アレイ２３と右冗長アレイ２４からのデ
ータも、冗長読み出しグローバルデータ・ライン対４４
を介して受け取る。それに応答して、読み出し部分５０
Ｄは、「出力データＤ（ＤＡＴＡ ＯＵＴ Ｄ）」とラ
ベルのつけられた２つの対応する論理信号を発生する。
入力データＡ，入力データＢ，出力データＡ，出力デー
タＢ，出力データＣおよび出力データＤは、出力バッフ
ァとボンディング・パッド（図示せず）とに接続するこ
とに注目を要する。メモリ２０の冗長読み／書き動作を
以下に説明する。
【００１２】メモリ２０は、データ編成、すなわちＸ
１，Ｘ４またはＸ８の語幅に関して構築することがで
き、メモリからデータを読み出すためと、メモリにデー
タを書き込むためとに別々のデータ経路を有する。各書
き込み部分３０Ａ，３０Ｂ，３０Ｃ，３０Ｄは、１回の
書き込みサイクル、これは書き込みモードとも呼ばれる
が、この間にメモリ２０に４ビットのデータを書き込む
ことができる。しかし１回の書き込みサイクル中には、
書き込み部分のうち２個しか選択されない。読み出し部
分５０Ａ，５０Ｂ，５０Ｃ，５０Ｄは、それぞれ１回の
読み出しサイクルすなわち読み出しモード中にメモリ２
０から２ビットのデータを読むことができる。１回の読
み出しサイクルの間に、４個の読み出し部分すべてを選
択してデータを読むことができる。たとえば、メモリ２
０のデータ編成がＸ８であるとすると、１回の書き込み
サイクル中に、書き込み部分３０Ａおよび３０Ｂが左ア
レイ２１にデータを書き込むか、あるいは書き込み部分
３０Ｃおよび３０Ｄが右アレイ２２にデータを書き込む
が、どちらが行われるかはどの書き込み部分が選択され
るかによって決まる。１回の読み出しサイクルの間に
は、４個すべての読み出し部分５０Ａ，５０Ｂ，５０
Ｃ，５０Ｄを用いて左アレイ２１または右アレイ２２か
らデータを読むことができる。メモリ２０のデータ編成
がＸ４の場合は、Ｘ８データ編成に関して説明されたの
と同様に、１回の書き込みまたは読み出しサイクル中に
２個の書き込み部分と４個すべての読み出し部分とを用
いるが、選択された書き込み部分のそれぞれには２ビッ
トのデータしか書き込まれず、１個の読み出し部分から
は１ビットしか読み出されない。メモリ２０のデータ編
成がＸ１の場合は、１回に１ビットのデータしか授受さ
れない。そのためにＸ１データ編成の場合は、１回の書
き込みまたは読み出しサイクルについて、１個の書き込
み部分と１個の読み出し部分しか必要ではない。図１
は、書き込み部分３０Ａ，３０Ｂ，３０Ｃ，３０Ｄおよ
び読み出し部分５０Ａ，５０Ｂ，５０Ｃ，５０Ｄの、左
アレイ２１と右アレイ２２に関する相対的な物理的位置
を示していることに注意されたい。書き込みグローバル
データ・ライン対３７，４１は、左アレイ２１の左側に
経路をもち、書き込みグローバルデータ・ライン対４
２，４３は、右アレイ２２の右側に経路をもつ。読み出
しグローバルデータ・ライン対２９は、左アレイ２１と
右アレイ２２との間に経路をもつ。メモリ２０は、この
配置で新しいピンアウト技術を用いて、データ経路の長
さを短くし、アクセス時間を改善している。
【００１３】メモリ２０のデータ編成がＸ８の場合、書
き込み部分３０Ａおよび３０Ｄはどちらも、同じ４本の
ピンから来る外部データに対応する４つのデータ信号入
力データＡを受け取る。読み出し部分５０Ａは、２つの
データ信号出力データＡを発生し、読み出し部分５０Ｄ
は、２つのデータ信号出力データＤを発生するが、これ
らはデータ入力Ａと同じ４本のピンに送ることも、別々
のピンに送ることもできる。同じことが、書き込み部分
３０Ｂと３０Ｃ、および読み出し部分５０Ｂと５０Ｃに
も当てはまる。Ｘ４のデータ編成の場合は、Ｘ８と同じ
入力データ／出力データの配置を持つが、用いられるデ
ータ信号の数が半分であることだけが異なる。Ｘ１デー
タ編成は、外部データを受け取るための１本のピンと、
データを与えるための別のピンとを有する。
【００１４】図２は、メモリ２０の左下書き込み部分３
０Ａのブロック図である。左上書き込み部分３０Ｂ，右
上書き込み部分３０Ｃおよび右下書き込み部分３０Ｄ
も、左下書き込み部分３０Ａと同じ構造である。左下書
き込み部分３０Ａには、冗長書き込み発生器３１，デー
タ・マルチプレクサ３４，冗長データ・マルチプレクサ
３５，書き込みドライバ３６，冗長書き込みドライバ３
８，書き込みグローバルデータ・ライン対３７および冗
長書き込みグローバルデータ・ライン対３９が含まれ
る。書き込みグローバルデータ・ライン対３７には、書
き込みグローバルデータ・ライン対３７Ａ，３７Ｂ，３
７Ｃ，３７Ｄが含まれる。冗長書き込みグローバルデー
タ・ライン対３９には、冗長書き込みグローバルデータ
・ライン対３９Ａ，３９Ｂが含まれる。書き込みＪＤＥ
Ｃヒューズ３２は、冗長データ・マルチプレクサ３５と
冗長書き込み発生器３１とに接続されている。４個の書
き込みグローバルデータ・ライン対３７Ａ，３７Ｂ，３
７Ｃ，３７Ｄのそれぞれは、左アレイ２１の複数の列に
接続されている。冗長書き込みグローバルデータ・ライ
ン対３９Ａは、左冗長アレイ２３の冗長列集合５３に接
続されている。冗長書き込みグローバルデータ・ライン
対３９Ｂは、左冗長アレイ２３の冗長列集合５４に接続
されている。そのため図示されている実施例において
は、２組の冗長列２３しか左下書き込み部分３０Ａには
接続されていない。冗長列集合５１，５２は、冗長グロ
ーバルデータ・ライン対２６を介して左上書き込み部分
３０Ｂに接続されている。他の実施例においては、冗長
アレイ２３，２４に異なる数の冗長列集合を入れること
もできる。
【００１５】書き込みドライバ３６は、列アドレス信号
列アドレス（ＣＯＬＵＭＮ ＡＤＤＲＥＳＳ）を受け取
る。データ・マルチプレクサ３４と冗長データ・マルチ
プレクサ３５とは、いずれも入力データＡを受け取る。
冗長書き込み発生器３１は、書き込みＤＪＥＣヒューズ
３２から８個のＤＣ論理信号を受け取り、制御信号ＣＧ
ＲＺ53とＣＧＲＺ54とを受け取る。冗長書き込み発生器
３１は、「反転ＷＧＲ」とラベルのつけられた冗長書き
込みイネーブル信号を発生して、データが冗長列集合５
３または５４に書き込まれるときに書き込みドライバ３
６の書き込みドライバを選択対象から外す。なお、ここ
で信号の反転を示すいわゆるオーババーに代えて「反
転」なる文字を付している。書き込みＪＤＥＣヒューズ
３２は、書き込みサイクル中に制御信号ＣＧＲＺ53およ
びＣＧＲＺ54に関してもっと幅のあるタイミングを与え
るので、静止ＤＣ論理信号を発生する。
【００１６】図３は、メモリ２０の左下読み出し部分５
０Ａと右下読み出し部分５０Ｄのブロック図である。読
み出し部分５０Ｂおよび５０Ｃの構造は、読み出し部分
５０Ａおよび５０Ｄの構造と同じである。左下読み出し
部分５０Ａには、冗長読み出し発生器６０，冗長読み出
し発生器６１，「ＭＵＸ出力（ＯＵＴＰＵＴ ＭＵ
Ｘ）」とラベルのつけられた出力データ・マルチプレク
サ６２および「ＭＵＸ出力」とラベルのつけられた出力
データ・マルチプレクサ６３とが含まれる。右下読み出
し部分５０Ｄには、冗長読み出し発生器８１，冗長読み
出し発生器８２，「ＭＵＸ出力」とラベルのつけられた
出力データ・マルチプレクサ８３および「ＭＵＸ出力」
とラベルのつけられた出力データ・マルチプレクサ８４
とが含まれる。冗長アレイ２３には、前述の冗長列集合
５１，５２，５３，５４と、局所列解読器６６，６７，
６８，６９とが含まれる。冗長アレイ２４には、冗長列
集合５５，５６，５７，５８と、局所列解読器７０，７
１，７２，７３とが含まれる。読み出しＪＤＥＣヒュー
ズ５９は、冗長読み出し発生器６０，６１に接続されて
いる。読み出しＪＤＥＣヒューズ８０は、冗長読み出し
発生器８１，８２に接続されている。読み出しグローバ
ルデータ・ライン対２９は、読み出し部分５０Ａ，５０
Ｂ，５０Ｃ，５０Ｄを左アレイ２１と右アレイ２２の両
方に接続している。冗長読み出しグローバルデータ・ラ
イン対４４には、コネクタ７８，７９が含まれる。冗長
読み出しグローバルデータ・ライン対４４は、左冗長ア
レイ２３と右冗長アレイ２４とを読み出し部分５０Ａ，
５０Ｂ，５０Ｃ，５０Ｄに接続している。
【００１７】冗長列５１ないし５８のそれぞれの集合
は、４個の連続する列のグループに配列される。左冗長
アレイ２３の冗長列５１，５２，５３または５４の任意
の集合は、左アレイ２１の４個の連続列の代わりになる
ことができる。そして、右冗長アレイ２４の冗長列５
５，５６，５７または５８の任意の集合は、右アレイ２
２の４個の連続列の代わりになることができる。いずれ
かの欠陥列を入れ換えようとする場合は、他の３個の隣
接する列も識別された欠陥列と同様に入れ換えられる。
そのために、左アレイ２１または右アレイ２２内の４個
の連続列が、冗長列アレイ２３または２４内の４個の連
続列と入れ換えられることになる。他の実施例において
は、１組の冗長列に４個以下の連続列を含めることもで
きる。
【００１８】局所列解読器（ｌｏｃａｌ ｃｏｌｕｍｎ
ｄｅｃｏｄｅｒ）６６は、冗長列集合５１と冗長セン
ス増幅器６５との間に接続されて、「ＣＧＲＴ51」とラ
ベルのつけられた制御信号を受け取る。局所列解読器６
７は、冗長列集合５２と冗長センス増幅器６５との間に
接続されて、制御信号ＣＧＲＴ52を受け取る。局所列解
読器６８は、冗長列集合５３と冗長センス増幅器６４と
の間に接続されて、制御信号ＣＧＲＺ53を受け取る。局
所列解読器６９は、冗長列集合５４と冗長センス増幅器
６４との間に接続されて、制御信号ＣＧＲＺ54を受け取
る。局所列解読器７０は、冗長列集合５５と冗長センス
増幅器６５との間に接続されて、制御信号ＣＧＲＴ55を
受け取る。局所列解読器７１は、冗長列集合５６と冗長
センス増幅器６５との間に接続されて、制御信号ＣＧＲ
Ｔ56を受け取る。局所列解読器７２は、冗長列集合５７
と冗長センス増幅器６４との間に接続されて、制御信号
ＣＧＲＺ57を受け取る。局所列解読器７３は、冗長列集
合５８と冗長センス増幅器６４との間に接続されて、制
御信号ＣＧＲＺ58を受け取る。制御信号名の文字「Ｔ」
は、制御信号が上の読み書き部分に向かい、文字「Ｚ」
は、制御信号が下の読み書き部分に向かうことを示して
いるに過ぎない。メモリ２０は、さらに冗長センス増幅
器と冗長列集合の数を追加して含むように設計すること
もできる。
【００１９】局所列解読器６６ないし７３は、冗長列５
１ないし５８のうちの１組を冗長センス増幅器６４また
は６５に選択的に結合するように機能する。冗長センス
増幅器６４，６５は、選択された冗長列の集合により与
えられたデータを冗長読み出しグローバルデータ・ライ
ン対４４に結合させる。冗長読み出しグローバルデータ
・ライン対４４は、冗長センス増幅器６４，６５から、
下の読み出し部分５０Ａ，５０Ｄのデータ出力マルチプ
レクサ６２，６３，８３，８４にそれぞれデータを運
ぶ。データ出力マルチプレクサ６２，６３，８３，８４
は、読み出しグローバルデータ・ライン対２９および冗
長読み出しグローバルデータ・ライン対４４の両方から
データを受け取る。データ出力マルチプレクサ６２，６
３は、出力データＡを設ける。データ出力マルチプレク
サ８３，８４は、出力データＤを設ける。冗長読み出し
発生器６０，６１は、制御信号ＣＧＲＺ53，ＣＧＲ
Ｚ54，ＣＧＲＺ57またはＣＧＲＺ58の１つを受け取る。
冗長読み出し発生器６０，６１は、また読み出しＪＤＥ
Ｃヒューズ５９からＤＣ論理信号も受け取り、「反転Ｒ
ＧＲ62」および「反転ＲＧＲ63」とラベルのつけられた
イネーブル信号を、データ出力マルチプレクサ６２，６
３にそれぞれ供給する。イネーブル信号反転ＲＧＲ62が
データ出力マルチプレクサ６２により受け取られると、
データはメモリ２０の読み出しサイクル中に、欠陥列か
らではなく冗長列集合５３，５４，５７または５８のい
ずれかから読み出される。たとえば、冗長列集合５３か
らデータを読み出すには、局所列解読器６８が制御信号
ＣＧＲＺ53を受け取る。これによりデータは冗長センス
増幅器６４により受け取られ、次に増幅器６４は、デー
タを冗長読み出しグローバルデータ・ライン対４４に送
る。冗長読み出し発生器６０は、制御信号ＣＧＲＺ53を
受け取り、またＪＤＥＣヒューズ５９からＤＣ論理信号
も受け取る。その結果、イネーブル信号反転ＲＧＲ62が
データ出力マルチプレクサ６２に供給され、それによっ
てデータ出力マルチプレクサ６２が、読み出しグローバ
ルデータ・ライン対２９からではなく冗長読み出しグロ
ーバルデータ・ライン対４４からデータを読み出すこと
になる。
【００２０】製造工程中に、最後の金属層が付着されて
メモリ２０のデータ編成が構築されるときに、コネクタ
７８または７９が装着される。コネクタ７９は、Ｘ８ま
たはＸ４データ編成用にメモリ２０を構築する場合に、
冗長センス増幅器６５と読み出し部分５０Ｂ，５０Ｃと
の間の接続を行うために用いられる。コネクタ７８は、
冗長センス増幅器６４を読み出し部分５０Ｂ，５０Ｃか
ら隔てるために、Ｘ８およびＸ４データ編成に関しては
装着されない。読み出し部分５０Ａ，５０Ｄだけが、冗
長列集合５３，５４，５７，５８からデータを読み出
し、読み出し部分５０Ｂ，５０Ｃだけが冗長列集合５
１，５２，５５，５６から読み出す。メモリ２０の所望
のデータ編成がＸ１の場合は、コネクタ７９の代わりに
コネクタ７８が装着され、読み出し部分５０Ａまたは５
０Ｄが冗長列の任意の列からデータを読み出せるように
する。これは、Ｘ１データ編成の場合は１つの読み出し
部分しか必要ないためである。
【００２１】冗長読み／書き制御論理を個別のユニット
に分け、これらのユニットをそれぞれの読み出し部分お
よび書き込み部分の近くに配置することにより、集積回
路メモリ全体に冗長制御信号の経路を作る必要性が少な
くなる。このために、トランジスタ寸法が小さくなり、
伝播遅延は短くなり、それによって冗長列のアクセス時
間が改善され、冗長列のために用いられる集積回路の表
面積が小さくなる。
【００２２】図４は、図２の左下書き込み部分３０Ａの
書き込みＪＤＥＣヒューズ３２のブロック図である。Ｊ
ＤＥＣヒューズ３２には、８個のヒューズ回路９０，９
１，９２，９３，９４，９５，９６，９７が含まれる。
ヒューズ回路９０は、「ＷＪ53Ｍ37A 」とラベルのつけ
られたＤＣ論理信号を設けるすなわち提供する。ヒュー
ズ回路９１は、「ＷＪ54Ｍ37A 」とラベルのつけられた
ＤＣ論理信号を設ける。ヒューズ回路９２は、「ＷＪ53
Ｍ37B 」とラベルのつけられたＤＣ論理信号を設ける。
ヒューズ回路９３は、「ＷＪ54Ｍ37B 」とラベルのつけ
られたＤＣ論理信号を設ける。ヒューズ回路９４は、
「ＷＪ53Ｍ37C 」とラベルのつけられたＤＣ論理信号を
設ける。ヒューズ回路９５は、「ＷＪ54Ｍ37C 」とラベ
ルのつけられたＤＣ論理信号を設ける。ヒューズ回路９
６は、「ＷＪ53Ｍ37D 」とラベルのつけられたＤＣ論理
信号を設ける。ヒューズ回路９７は、「ＷＪ54Ｍ37D 」
とラベルのつけられたＤＣ論理信号を設ける。冗長書き
込み発生器３１および冗長データ・マルチプレクサ（図
２に図示）はそれぞれ、書き込みＪＤＥＣヒューズ３２
からこの８個すべてのＤＣ論理信号を受け取る。
【００２３】各ヒューズ回路９０ないし９７は、レーザ
で焼き切ることのできる可融リンクを有する。たとえ
ば、ヒューズ回路９０の可融リンクが焼き切られると、
ＷＪ53Ｍ37A は、高論理ＤＣ信号になる。ヒューズ回路
９０の可融リンクが焼き切られない場合は、ＷＪ53Ｍ
37A は低論理になる。そのために、書き込みＪＤＥＣヒ
ューズ３２を用いてどの冗長列が欠陥列の代わりをする
かを恒久的に記憶することができる。書き込みＪＤＥＣ
ヒューズ３２の各ヒューズ回路を用いて、特定の冗長列
を特定の組の書き込みグローバルデータ・ライン対に割
り当てる。図２に示される実施例においては、書き込み
ＪＤＥＣヒューズ３２を用いて、冗長列集合５３，５４
を書き込みグローバルデータ・ライン対３７Ａ，３７
Ｂ，３７Ｃ，３７Ｄにリンクさせる。
【００２４】図２および図４の両方を見ると、冗長書き
込み発生器３１が制御信号ＣＧＲＺ53と高論理ＤＣ信号
ＷＪ53Ｍ37A をＪＤＥＣヒューズ３２から受け取ると、
冗長書き込み発生器３１が書き込みドライバ３６の書き
込みドライバにイネーブル信号反転ＷＧＲを供給して、
左アレイ２１からアドレスされた列に欠陥があることを
示す。制御信号ＣＧＲＺ53はまた、冗長書き込みドライ
バ３８によっても受け取られ、書き込みグローバルデー
タ・ライン対３７Ａ上の欠陥列に向けられたデータは、
代わりに、冗長グローバルデータ・ライン３９Ａを介し
て冗長列集合５３に書き込まれることになる。同様に、
左アレイ２１内に書き込みグローバルデータ・ライン３
７Ｂに結合された欠陥列がある場合は、ヒューズ回路９
３の可融リンクを焼き切ることにより、冗長列集合５４
が欠陥列と隣接列との代わりに用いられ、ＤＣ信号ＷＪ
54Ｍ37B は高論理となる。書き込みＪＤＥＣヒューズ
は、冗長列集合にデータを書き込むために用いられ、読
み出しＪＤＥＣヒューズは冗長列集合からデータを検索
するために用いられる。左下書き込み部分３０Ａには２
つの冗長列集合５３，５４があり、４個の書き込みグロ
ーバルデータ・ライン対３７Ａないし３７Ｄがあるの
で、冗長書き込みグローバルデータ・ライン対３９と書
き込みグローバルデータ・ライン対３７のすべての可能
な組合せを持つには、書き込みＪＤＥＣヒューズ３２に
は８個のヒューズ回路が必要になる。
【００２５】図５は、左下読み出し部分５０Ａの読み出
しＪＤＥＣヒューズ５９のブロック図である。読み出し
ＪＤＥＣヒューズ５９には８個のヒューズ回路１１０，
１１１，１１２，１１３，１１４，１１５，１１６，１
１７が含まれる。読み出しＪＤＥＣヒューズ５９は、８
個のＤＣ信号を冗長読み出し発生器６０，６１に送る。
ヒューズ回路１１０は、「ＲＪ53Ｍ62」とラベルのつけ
られたＤＣ論理信号を設ける。ヒューズ回路１１１は、
「ＲＪ54Ｍ62」とラベルのつけられたＤＣ論理信号を設
ける。ヒューズ回路１１２は、「ＲＪ57Ｍ62」とラベル
のつけられたＤＣ論理信号を設ける。ヒューズ回路１１
３は、「ＲＪ58Ｍ62」とラベルのつけられたＤＣ論理信
号を設ける。ヒューズ回路１１４は、「ＲＪ53Ｍ63」と
ラベルのつけられたＤＣ論理信号を設ける。ヒューズ回
路１１５は、「ＲＪ54Ｍ63」とラベルのつけられたＤＣ
論理信号を設ける。ヒューズ回路１１６は、「ＲＪ57Ｍ
63」とラベルのつけられたＤＣ論理信号を設ける。ヒュ
ーズ回路１１７は、「ＲＪ58Ｍ63」とラベルのつけられ
たＤＣ論理信号を設ける。
【００２６】ヒューズ回路１１０，１１１，１１２，１
１３からのＤＣ論理信号は、冗長読み出し発生器６０に
より受け取られ、ヒューズ回路１１４，１１５，１１
６，１１７からのＤＣ論理信号は冗長読み出し発生器６
１により受け取られる。各ヒューズ回路１１０ないし１
１７は、レーザで焼き切ることのできる可融リンクを有
する。読み出しＪＤＥＣヒューズ５９は、書き込みＪＤ
ＥＣヒューズ３２と同じように機能する。ヒューズ回路
１１０の可融リンクが焼き切られると、ＤＣ信号ＲＪ53
Ｍ62は、高論理に設けられる。ヒューズ回路１１０の可
融リンクが焼き切られない場合は、ＤＣ信号ＲＪ53Ｍ62
は低論理になる。そのために、読み出しＪＤＥＣヒュー
ズ５９を用いて、読み出しサイクル中にどの冗長列が欠
陥列の代わりをするかという情報を恒久的に記憶するこ
とができる。たとえば、図３に示される実施例において
は、読み出しＪＤＥＣヒューズ５９を用いて、冗長列集
合５３，５４，５７または５８をデータ出力マルチプレ
クサ６２または６３のどちらかにリンクさせる。
【００２７】図３および図５の両方を見ると、メモリ２
０が読み出しモードにある間に、冗長読み出し発生器６
０が高論理ＤＣ信号ＲＪ53Ｍ62を読み出しＪＤＥＣヒュ
ーズ５９から受け取り、制御信号ＣＧＲＺ53も受け取る
と、冗長読み出し発生器６０によりイネーブル信号反転
ＲＧＲが出力マルチプレクサ６２に供給され、出力マル
チプレクサ６２が読み出しグローバルデータ・ライン対
２９からデータを受け取ることを妨げる。同時に制御信
号ＣＧＲＺ53も局所列解読器６８により受け取られ、デ
ータは冗長列集合５３から冗長センス増幅器６４に受け
取られる。次に出力マルチプレクサ６２は、冗長読み出
しグローバルデータ・ライン対４４からデータを受け取
る。
【００２８】特定のデータ編成のために読み出し部分が
用いられない場合は、その部分に関わる読み出しＪＤＥ
Ｃヒューズは用いられない。たとえば語幅がＸ８の場
合、読み出し部分のすべてが用いられるので、読み出し
ＪＤＥＣヒューズのすべてのヒューズ回路が用いられ
る。しかし語幅がＸ４の場合は、各読み出し部分の半分
しか用いられない。データ編成に関係なく、書き込みＪ
ＤＥＣヒューズはすべて用いられる。この機能により、
メモリ２０の製作中に、異なる語幅に関して容易に列冗
長性を構築することができる。
【００２９】図６は、書き込みＪＤＥＣヒューズ３２の
ヒューズ回路９０の一部概略図であり、一部論理図であ
る。読み出しＪＤＥＣヒューズ５９のヒューズ回路１１
０ないし１１７は、ヒューズ回路９０と同じである。ヒ
ューズ回路９０には、可融リンク１０１と、Ｎチャンネ
ル・トランジスタ１０２，１０３，１０４と、インバー
タ１０５とが含まれる。可融リンク１０１には、
「ＶDD」とラベルのつけられた第１電源電圧端子に結合
された第１端子と、「Ｎ１」とラベルのつけられたノー
ドに接続される第２端子とがある。トランジスタ１０２
は、可融リンク１０１の第２端子に結合された第１電流
電極と、Ｎ１に接続された第２電流電極と、「ＮBIAS」
とラベルのつけられた制御信号を受け取る制御電極とを
有する。トランジスタ１０３は、トランジスタ１０２の
第２電流電極に結合された第１電流電極と、「ＶSS」と
ラベルのつけられた第２電源電圧端子に結合された第２
電流電極と、トランジスタ１０２の制御電極に結合され
ＮBIASを受け取る制御電極とを有する。トランジスタ１
０４は、ノードＮ１で可融リンク１０１の第２端子に結
合された第１電流電極と、ＶSSに結合された第２端子
と、制御電極とを有する。インバータ１０５は、ノード
Ｎ１で可融リンク１０１の第２端子に結合された第１端
子と、トランジスタ１０４の制御電極に結合され、ＤＣ
信号ＷＪ53Ｍ37A を設ける第２端子とを有する。本実施
例においては、ＶDDは、ＶSSより約５．０ボルト高く、
ＮBIASは、ＶSSより約２．０ボルト高い。
【００３０】可融リンク１０１が焼き切られる前には、
ＶDDとノードＮ１との間には電流経路が存在する。トラ
ンジスタ１０２，１０３は、いずれもＮBIASにより飽和
状態に駆動され、それが一定のＤＣ電流を可融リンク１
０１とトランジスタ１０２，１０３とに流す定電流源と
なる。トランジスタ１０２，１０３は非常に小型に作ら
れ、可融リンク１０１よりも抵抗がはるかに高く、その
ためにノードＮ１の電圧は実質的にＶDDとなる。Ｎ１が
高論理に保持されるので、ＤＣ信号ＷＪ53Ｍ37A は、低
論理にある。トランジスタ１０４の制御電極の電圧は低
論理であるので、Ｎチャンネルのトランジスタ１０４は
非導電性である。可融リンク１０１が焼き切られると、
可融リンク１０１とトランジスタ１０２，１０３とを通
る電流経路が破壊される。トランジスタ１０２，１０３
は、Ｎ１において電圧を実質的にＶSSまで引き下げ、イ
ンバータ１０５はＷＪ53Ｍ37A を高論理にする。トラン
ジスタ１０４が導電性になり、強力な引き下げ力（プル
ダウン）となるので、インバータ１０５を高論理にラッ
チして、ＤＣ信号ＷＪ53Ｍ37A は高論理に留まる。別の
実施例においては、直列トランジスタ１０２，１０３
を、単独のトランジスタと入れ換え、定電流源として機
能させることによりヒューズ回路９０を変更することが
できる。
【００３１】図７は、プログラミング可能比較器ブロッ
ク４５のブロック図である。プログラミング可能比較器
ブロック４５には、比較器２００，２０１，２０２，２
０３，２０４，２０５，２０６，２０７と、アドレス・
ヒューズ３００，３０１，３０２，３０３，３０４，３
０５，３０６，３０７とが含まれる。メモリ２０がＸ１
のデータ編成を有するときは、比較器２００が、アドレ
ス・ヒューズ３００に結合され、アドレス信号Ａ１２，
Ａ１３，Ａ１４，Ａ１５，Ａ１６，Ａ１７，Ａ１８，Ａ
１９，Ａ３を受け取り、制御信号ＣＧＲＴ51を設ける。
比較器２０１は、アドレス・ヒューズ３０１に結合さ
れ、アドレス信号Ａ１２，Ａ１３，Ａ１４，Ａ１５，Ａ
１６，Ａ１７，Ａ１８，Ａ１９，Ａ３を受け取り、制御
信号ＣＧＲＴ52を設ける。比較器２０２は、アドレス・
ヒューズ３０２に結合され、アドレス信号Ａ１２，Ａ１
３，Ａ１４，Ａ１５，Ａ１６，Ａ１７，Ａ１８，Ａ１
９，Ａ３を受け取り、制御信号ＣＧＲＴ55を設ける。比
較器２０３は、アドレス・ヒューズ３０３に結合され、
アドレス信号Ａ１２，Ａ１３，Ａ１４，Ａ１５，Ａ１
６，Ａ１７，Ａ１８，Ａ１９，Ａ３を受け取り、制御信
号ＣＧＲＴ56を設ける。比較器２０４は、アドレス・ヒ
ューズ３０４に結合され、アドレス信号Ａ１２，Ａ１
３，Ａ１４，Ａ１５，Ａ１６，Ａ１７，Ａ１８，Ａ１
９，Ａ３を受け取り、制御信号ＣＧＲＺ53を設ける。比
較器２０５は、アドレス・ヒューズ３０５に結合され、
アドレス信号Ａ１２，Ａ１３，Ａ１４，Ａ１５，Ａ１
６，Ａ１７，Ａ１８，Ａ１９，Ａ３を受け取り、制御信
号ＣＧＲＺ54を設ける。比較器２０６は、アドレス・ヒ
ューズ３０６に結合され、アドレス信号Ａ１２，Ａ１
３，Ａ１４，Ａ１５，Ａ１６，Ａ１７，Ａ１８，Ａ１
９，Ａ３を受け取り、制御信号ＣＧＲＺ57を設ける。比
較器２０７は、アドレス・ヒューズ３０７に結合され、
アドレス信号Ａ１２，Ａ１３，Ａ１４，Ａ１５，Ａ１
６，Ａ１７，Ａ１８，Ａ１９，Ａ３を受け取り、制御信
号ＣＧＲＺ58を設ける。プログラミング可能比較器ブロ
ック４５により受け取られる特定のアドレス信号には、
特別な意味はなく、他の実施例においては異なる場合も
ある。またデータ編成Ｘ４またはＸ８に関しては、必要
なアドレス信号の数は少なくなる。
【００３２】冗長列集合５１ないし５８のそれぞれに関
して、比較器２００ないし２０７がそれぞれある。図示
される実施例には８個の冗長列集合があるので、同様に
８個の比較器と８個のアドレス・ヒューズとがある。ア
ドレス・ヒューズ３００ないし３０７のそれぞれは、複
数のヒューズを有して、欠陥列の列アドレスを恒久的に
記憶する。アドレス・ヒューズ３００ないし３０７のそ
れぞれに関して、有効性確認ヒューズも設けられる。メ
モリ２０の製作中に欠陥列が発見され、その欠陥列が、
冗長列集合と入れ換えることにより修理可能であると判
定されると、アドレス・ヒューズ３００ないし３０７の
いずれかの可融リンクを焼き切ることにより欠陥列のア
ドレスが記憶される。有効性確認ヒューズも焼き切られ
て、欠陥列のアドレスが記憶されたことを示す。比較器
は、次に、それが受け取る着信列アドレス信号と、アド
レス・ヒューズに記憶されているアドレスとを比較し
て、アドレス信号がアドレス・ヒューズに記憶されてい
るアドレスに一致する場合は制御信号を発する。たとえ
ば、欠陥列のアドレスがアドレス・ヒューズ３０４に記
憶されている場合は、比較器２０４が受け取った外部ア
ドレスと、アドレス・ヒューズ３０４内に記憶されてい
るアドレスとを比較する。両方のアドレスが一致する
と、比較器２０４は、書き込みサイクル中に、制御信号
ＣＧＲＺ53を冗長書き込み発生器３１と冗長書き込みド
ライバ３８とに送り、読み出しサイクル中に冗長読み出
し発生器６０，６１，８１，８２に送る。
【００３３】再び図２を参照すると、メモリ２０の書き
込みモードにおいては、入力データＡは左下書き込み部
分３０Ａのデータ・マルチプレクサ３４により受け取ら
れ、列アドレス信号は書き込みドライバ３６により受け
取られる。列アドレス信号は、どの書き込みドライバ３
６が、信号入力データＡの論理状態を表す状態まで駆動
されるかを選択する。次に、書き込みグローバルデータ
・ライン対３７がデータを、左アレイ２１の選択された
アドレスに運び、そこでメモリ・セルに書き込む。左ア
レイ２１の欠陥列が入れ換えられている場合は、図７の
比較器２０４は、欠陥列のアドレスに対応するアドレス
・ヒューズ３０４を焼き切る。アドレス・ヒューズ３０
４の有効性確認ヒューズも焼き切られる。欠陥列が、書
き込みグローバルデータ・ライン対３７Ａに結合された
列であり、左冗長アレイ２３から来た冗長列集合５３に
より置き換えられたものである場合は、書き込みＪＤＥ
Ｃヒューズ３２のヒューズ回路９０が焼き切られる。書
き込みＪＤＥＣヒューズ３２（図４）のヒューズ回路９
０は、ＤＣ信号ＷＪ53Ｍ37A を冗長書き込み発生器３１
と、冗長データ・マルチプレクサ３５とに送る。ＤＣ信
号ＷＪ53Ｍ37A は、書き込みグローバルデータ・ライン
対３７Ａに結合された冗長列２３のどの冗長列集合５３
が左アレイ２１の欠陥列に置き換えられるかを識別する
ために用いられる。プログラミング可能比較器２０４に
より、制御信号ＣＧＲＺ53が冗長書き込み発生器３１と
冗長書き込みドライバ３８とに送られる。冗長書き込み
発生器３１は、イネーブル信号反転ＷＧＲを設けて、書
き込みドライバ３６の書き込みドライバを動作不能状態
にして、入力データＡに対応するデータが欠陥列に書き
込まれることを防ぐ。冗長書き込みドライバ３８は、制
御信号ＣＧＲＺ53により動作可能になり、入力データＡ
は冗長書き込みグローバルデータ・ライン対３９Ａを介
して冗長列集合５３に書き込まれる。
【００３４】図３を再び参照すると、メモリ２０の読み
出しモードにおいては、データは左アレイ２１から読み
出しグローバルデータ・ライン対２９を介してデータ出
力マルチプレクサ６２，６３，８３または８４に送られ
る。左アレイ２１の欠陥列が左冗長列２３の冗長列集合
５３で置き換えられている場合は、プログラミング可能
比較器２０４が制御信号ＣＧＲＺ53を冗長読み出し発生
器６０，６１と局所列解読器６８とに送る。読み出しＪ
ＤＥＣヒューズ５９のヒューズ回路１１０は、高論理Ｄ
Ｃ信号ＲＪ53Ｍ62を冗長読み出し発生器６０に送る。制
御信号ＣＧＲＺ53が、読み出しサイクル中に冗長読み出
し発生器６０により受け取られると、イネーブル信号反
転ＲＧＲ62が出力マルチプレクサ６２に送られる。イネ
ーブル信号反転ＲＧＲ62を受け取ると、出力マルチプレ
クサ６２は、読み出しグローバルデータ・ライン対２９
からではなく、冗長読み出しグローバルデータ・ライン
対４４からデータを受け取る。制御信号ＣＧＲＺ53もま
た、局所列解読器６８に送られ、それにより冗長列集合
５３は冗長センス増幅器６４にデータを送る。冗長セン
ス増幅器６４は、対応するデータを冗長読み出しグロー
バルデータ・ライン対４４に送る。このデータは、すべ
てのデータ出力マルチプレクサ６２，６３，８３，８４
に送られる。しかしイネーブル信号反転ＲＧＲ62を受け
取ったデータ出力マルチプレクサ６０だけは、冗長読み
出しグローバルデータ・ライン対４４のデータに対応す
る出力データＡを設ける。
【００３５】本発明は好適な実施例に関して説明された
が、本発明は多くの方法で改変することができ、上記に
特に設定および説明されたもの以外にも多くの実施例が
可能であることは当業者には明白であろう。たとえば、
冗長列集合の数を変えることもできるし、メモリ・セル
のアレイの下以外の場所に冗長列の集合を配置すること
もできる。また１組の冗長列内に別の数の連続列を入れ
てもよい。また、他の種類の不揮発性メモリを読み書き
ヒューズの代わりに用いて、どの冗長列集合が欠陥列の
代わりをしているかという情報を記憶することもでき
る。さらに、Ｘ１，Ｘ４またはＸ８以外のデータ編成を
用いてもよい。従って、本発明の真の精神と範囲とに入
る本発明のすべての修正案を添付の請求項により包括す
るものとする。
【００３６】
【発明の効果】以上のように、本発明によれば、ダイの
幅を広げることなく冗長メモリ・アレイのアクセス時間
を短縮することが可能になる。
【図面の簡単な説明】
【図１】本発明の１実施例による、列冗長性を持つメモ
リのブロック図である。
【図２】図１のメモリの冗長書き込み経路の一部のブロ
ック図である。
【図３】図１のメモリの冗長読み出し経路の下部のブロ
ック図である。
【図４】図２の左下の書き込み部分の書き込みヒューズ
のブロック図である。
【図５】図３の左下の読み出し部分の読み出しヒューズ
のブロック図である。
【図６】図４の書き込みヒューズの書き込みヒューズ回
路を一部回路図に、一部論理図に示したものである。
【図７】プログラミング可能比較器ブロックのブロック
図である。
【符号の説明】
２０ メモリ ２１ 左アレイ ２２ 右アレイ ２３ 冗長左アレイ ２４ 冗長右アレイ ２５，３２，８７，８８ 書き込みＪＤＥＣヒューズ ２６，２７，２８，３９ 冗長書き込みグローバルデー
タ・ライン対 ２９ 読み出しグローバルデータ・ライン対 ３０Ａ 左下書き込み部分 ３０Ｂ 左上書き込み部分 ３０Ｃ 右上書き込み部分 ３０Ｄ 右下書き込み部分 ３７，４１，４２，４３ 書き込みグローバルデータ・
ライン対 ４４ 冗長読み出しグローバルデータ・ライン対 ５０Ａ 左下読み出し部分 ５０Ｂ 左上読み出し部分 ５０Ｃ 右上読み出し部分 ５０Ｄ 右下読み出し部分 ５９，８０，８５，８６ 読み出しＪＤＥＣヒューズ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ステファン・ティ・フラナガン アメリカ合衆国テキサス州78729、オース チン、ボックス 27217 (72)発明者 ジョン・ディ・ポーター アメリカ合衆国テキサス州78759、オース チン、ジョリービル・ロード 11008 ＃214

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 上部と下部とを有する左アレイ（２
    １）；前記左アレイ（２１）の下方にある冗長列の左ア
    レイ（２３）；上部と下部とを有する右アレイ（２
    ２）；前記右アレイ（２２）の下方にある冗長列の右ア
    レイ（２４）；前記左アレイ（２１）と前記右アレイ
    （２２）とに結合され、その間に配置されて、前記左右
    アレイ（２１，２２）からデータを読み出す読み出しグ
    ローバルデータ・ライン（２９）；冗長列の前記左右ア
    レイに結合され、その間に配置されて、前記の冗長列の
    左アレイ（２３）と前記の冗長列の右アレイ（２４）と
    からデータを読み出す冗長読み出しグローバルデータ
    （４４）ライン；前記読み出しグローバルデータ・ライ
    ン（２９）と前記冗長読み出しグローバルデータ・ライ
    ン（４４）とに結合され、前記左右アレイ（２１，２
    ２）の上方に配置されて、前記の読み出しグローバルデ
    ータ・ライン（２９）または前記の読み出し冗長グロー
    バルデータ・ライン（４４）のいずれかにより伝えられ
    る第１データ信号を、第１ヒューズ（８５）の動作に応
    答して発生する上部読み出し部分（５０Ｂ）；および前
    記読み出しグローバルデータ・ライン（２９）と前記冗
    長読み出しグローバルデータ・ライン（４４）とに結合
    され、前記左右冗長アレイ（２１，２２）の下方に配置
    されて、前記読み出しグローバルデータ・ライン（２
    ９）または前記冗長読み出しグローバルデータ・ライン
    （４４）のいずれかからの第２データ信号を、第２ヒュ
    ーズ（５９）の動作に応答して選択的に結合する下部読
    み出し部分（５０Ａ）；を具備することを特徴とするメ
    モリ（２０）。
  2. 【請求項２】 上部と下部とを有する左アレイ（２
    １）；前記左アレイの下方にある冗長列の左アレイ（２
    ３）；上部と下部とを有する右アレイ（２２）；前記右
    アレイの下方にある冗長列の右アレイ（２４）；前記左
    アレイ（２１）の左側に配置され、それに結合される左
    書き込みグローバルデータ・ライン（３７）；前記右ア
    レイ（２２）の右側に配置され、それに結合される右書
    き込みグローバルデータ・ライン（４３）；前記の冗長
    列の左アレイ（２３）の左側に配置され、それに結合さ
    れる左冗長書き込みグローバルデータ・ライン（３
    ９）；前記の冗長列の右アレイ（２４）の右側に配置さ
    れ、それに結合される右冗長書き込みグローバルデータ
    ・ライン（２８）；第１ヒューズ（３２）の動作に応答
    して、第１データ入力信号を、前記の左書き込みグロー
    バルデータ・ライン（３７）か、前記の左冗長書き込み
    グローバルデータ・ライン（３９）のいずれかに選択的
    に結合する左側書き込み部分（３０Ａ）；および第２ヒ
    ューズ（８８）の動作に応答して、第２データ入力信号
    を、前記の右グローバルデータ・ライン（４３）か、前
    記の右冗長グローバルデータ・ライン（２８）のいずれ
    かに選択的に結合する右側書き込み部分（３０Ｄ）；を
    具備することを特徴とするメモリ（２０）。
  3. 【請求項３】 列冗長性と局所的に配置された列冗長性
    制御信号とを有するメモリ（２０）であって：行と列と
    に組織されたメモリ素子のアレイ（２１）；冗長列の冗
    長アレイ（２３）；前記アレイ（２１）に結合された複
    数の読み出しおよび書き込みグローバルデータ・ライン
    （２９，３７）；前記冗長アレイ（２３）に結合された
    複数の冗長読み出しおよび書き込みグローバルデータ・
    ライン（４４，３９）；入力アドレスと複数の対応する
    ヒューズ信号とに応答して、複数の欠陥アドレス信号を
    提供するアドレス・ヒューズ手段（３００）を含むアド
    レス比較器（２００）；書き込みヒューズ手段（３２）
    に結合され、書き込みサイクル中に前記の欠陥アドレス
    信号に応答して、入力／出力データ信号を前記の冗長書
    き込みグローバルデータ・ライン（３９）の選択された
    １つに与える書き込み部分（３０Ａ）；および読み出し
    ヒューズ手段（５９）に結合され、前記入力／出力デー
    タ信号を受け取り、読み出しサイクル中に前記の欠陥ア
    ドレス信号に応答して、前記の入力／出力データ信号を
    前記の冗長読み出しグローバルデータ・ライン（４４）
    の選択された１つに与える読み出し部分（５０Ａ）；を
    具備することを特徴とするメモリ（２０）。
  4. 【請求項４】 読み出しモードと書き込みモードとを有
    するメモリ（２０）であって：それぞれがメモリ・セル
    の複数の交差する行と列とを備える複数のアレイ（２
    １，２２）；各集合が対応するアレイ（２１，２２）に
    結合され、前記の対応するアレイの選択された列にデー
    タを運ぶ、書き込みグローバルデータ・ライン対（３
    ７，４１）の複数の集合；各集合がアレイ（２１，２
    ２）に結合され、前記アレイの選択された列からデータ
    を運ぶ読み出しグローバルデータ・ライン対の複数の集
    合（２９）；メモリ・セルの複数の冗長列（２３，２
    ４）；各集合が対応する冗長列に結合され、前記冗長列
    （２３，２４）にデータを運ぶ、複数の冗長書き込みグ
    ローバルデータ・ライン対の集合（２８，３９）；各集
    合が前記の冗長列（２３，２４）に結合され、前記冗長
    列（２３，２４）からデータを運ぶ、複数の冗長読み出
    しグローバルデータ・ライン対の集合（４４）；前記ア
    レイ（２１，２２）のいずれかの欠陥列を冗長列により
    入れ換えるべきときを検出する比較器手段（４５）；前
    記冗長列の１つを選択して、メモリ（２０）が書き込み
    モードにある時に欠陥列と置き換える複数の書き込みヒ
    ューズ手段（３２）；前記の書き込みグローバルデータ
    ・ライン対（３７，４１）の集合のうちの対応する集合
    と、前記冗長書き込みグローバルデータ・ライン対（２
    ６，３９）のうちの対応する集合と、前記書き込みヒュ
    ーズ手段（３２，２５）のうちの対応する手段と、前記
    比較器手段（４５）とにそれぞれが結合され、メモリ
    （２０）が書き込みモードにある時に、前記比較器手段
    （４５）が欠陥列を検出したことに選択的に応答して、
    前記書き込みグローバルデータ・ライン対（３７，４
    １）にデータを書き込むか、あるいは前記冗長書き込み
    グローバルデータ・ライン対（２６，３９）にデータを
    書き込む、複数の書き込み部分（３０Ａ，３０Ｂ）；メ
    モリ（２０）が読み出しモードにある時に、どの冗長列
    を欠陥列の代わりにするかを選択する複数の読み出しヒ
    ューズ手段（５９，８５）；および前記の読み出しグロ
    ーバルデータ・ライン対（２９）の集合のうちの対応す
    る集合と、前記の冗長読み出しグローバルデータ・ライ
    ン対（４４）の集合のうちの対応する集合と、前記読み
    出しヒューズ手段（５９，８５）のうちの対応する手段
    と、前記比較器手段（４５）とに結合され、メモリ（２
    ０）が読み出しモードにある時に、前記比較器手段（４
    ５）が欠陥列を検出したことに選択的に応答して、前記
    読み出しグローバルデータ・ライン対（２９）からデー
    タを読み出すか、あるいは前記冗長読み出しグローバル
    データ・ライン対（４４）からデータを読み出す、複数
    の読み出し部分（５０Ａ，５０Ｂ）；を具備することを
    特徴とするメモリ（２０）。
  5. 【請求項５】 読み出しモードと書き込みモードとを有
    するメモリ（２０）であって：それぞれが、メモリ・セ
    ルの交差する行と列との複数のブロックで構成される、
    メモリ・セルの左および右アレイ（２１，２２）；上部
    と下部とを有する前記左アレイ（２１）と、上部と下部
    とを有する前記右アレイ（２２）；４組の書き込みグロ
    ーバルデータ・ライン対（３７，４２，４３，４１）で
    あって、各組の書き込みグローバルデータ・ライン対
    （３７，４２，４３，４１）が前記左右アレイ（２１，
    ２２）の上部および下部の対応する部分に結合され、前
    記アレイの前記部分の選択された列にデータを運ぶ４組
    の書き込みグローバルデータ・ライン対（３７，４２，
    ４３，４１）；４組の読み出しグローバルデータ・ライ
    ン対（２９）であって、各組の読み出しグローバルデー
    タ・ライン対（２９）が前記左右アレイ（２１，２２）
    の上部および下部の対応する部分に結合され、前記アレ
    イの前記部分の選択された列からデータを運ぶ４組の読
    み出しグローバルデータ・ライン対（２９）；前記左ア
    レイ（２１）の下部に位置して、前記左アレイ（２１）
    の欠陥列と置き換わるメモリ・セルの冗長列の複数の左
    側集合（２３）；前記右アレイ（２２）の下部に位置し
    て、前記右アレイ（２２）の欠陥列と置き換わるメモリ
    ・セルの冗長列の複数の右側集合（２４）；それぞれが
    対応する冗長列に結合され、前記冗長列にデータを運ぶ
    複数の冗長書き込みグローバルデータ・ライン対の集合
    （２６，３９，２７，２８）；それぞれが対応する冗長
    列に結合され、前記冗長列からデータを運ぶ複数の冗長
    読み出しグローバルデータ・ライン対（４４）；前記の
    左または右アレイ（２１，２２）内の欠陥列を、冗長列
    で置き換えるべきときを検出する比較器手段（４５）；
    前記冗長列の１つを選択して、メモリ（２０）が書き込
    みモードにある時に欠陥列と置き換える複数の書き込み
    ヒューズ（２５，３２，８７，８８）；それぞれが前記
    の書き込みグローバルデータ・ライン対（３７，４２，
    ４３，４１）の集合のうちの対応する集合と、前記の冗
    長書き込みグローバルデータ・ライン対（２９）の集合
    のうちの対応する集合と、前記書き込みヒューズ（２
    ５，３２，８７，８８）のうちの対応するヒューズと、
    前記比較器手段（４５）とに結合され、メモリ（２０）
    が書き込みモードにある時に、前記比較器手段（４５）
    が欠陥列を検出したことに選択的に応答して、前記書き
    込みグローバルデータ・ライン対（３７，４２，４３，
    ４１）にデータを書き込むか、あるいは前記冗長書き込
    みグローバルデータ・ライン対（２９）にデータを書き
    込む複数の書き込み部分（３０Ａ，３０Ｂ，３０Ｃ，３
    ０Ｄ）；メモリ（２０）が読み出しモードにある時に、
    前記冗長列のどれを欠陥列の代わりにするかを選択する
    複数の読み出しヒューズ（５９，８０，８５，８６）；
    およびそれぞれが前記の読み出しグローバルデータ・ラ
    イン対（２９）集合ののうちの対応する集合と、前記の
    冗長読み出しグローバルデータ・ライン対（４４）のう
    ちの対応する１つと、前記読み出しヒューズ（５９，８
    ０，８５，８６）のうちの対応するヒューズと、前記比
    較器手段（４５）とに結合され、メモリ（２０）が読み
    出しモードにある時に、前記比較器手段（４５）が欠陥
    列を検出したことに選択的に応答して、前記読み出し読
    み出しグローバルデータ・ライン対（２９）からデータ
    を読み出すか、あるいは前記冗長読み出しグローバルデ
    ータ・ライン対（４４）からデータを読み出す、複数の
    読み出し部分（５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ）；を
    具備することを特徴とするメモリ（２０）。
JP5062844A 1992-03-02 1993-02-26 列冗長性と局所的に配置された列冗長性制御信号とを持つメモリ Pending JPH0644796A (ja)

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