JP3797697B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、階層型ワード線構造をとるアドレスマルチプレクス入力型の半導体記憶装置における冗長救済効率の改善に関するものである。
【０００２】
【従来の技術】
半導体記憶装置の１つであるＤＲＡＭ（ダイナミック・ランダムアクセスメモリ）では、記憶容量がますます増大する傾向にある。これに呼応して、端子数の低減のために、アドレスをロウアドレスとコラムアドレスとに分けて入力するマルチプレクス方式が採用されている。このような従来のアドレスマルチプレクス入力型のＤＲＡＭでは、歩留まりの向上のために、与えられたロウアドレスが欠陥ロウの位置を指定するアドレスである場合には該欠陥ロウに係る１本の通常ワード線をこれに対応した１本の冗長ワード線に置換するという冗長救済方式が採用されていた。
【０００３】
最近、ＤＲＡＭ中の配線ピッチの緩和のために、階層型ワード線構造が提案されている（特開平６−１９５９６４参照）。これは、ワード線を主ワード線と副ワード線との２つの階層で構成したものである。データを記憶するためのメモリアレイは複数個のサブアレイブロックに分割され、該複数個のサブアレイブロックに対して共通に主ワード線が設けられる。そして、複数個のサブアレイブロックの各々に対して複数本ずつ、副ワード選択線と副ワード線とがそれぞれ設けられる。与えられたロウアドレスの一部からなる主ワードアドレスに応じて１本の主ワード線が選択され、該与えられたロウアドレスの他の部分からなる副ワードアドレスに応じて各サブアレイブロックに対して１本の副ワード選択線がそれぞれ選択されて、該主ワード線の選択及び副ワード選択線の選択に応じて各サブアレイブロックに対して１本の副ワード線がそれぞれ選択される。そして、メモリアレイの中の主ワードアドレス及び副ワードアドレスで選択された１ロウのメモリセルの中から、続いて与えられたコラムアドレスに応じて、１個のメモリセルが選択されるようになっている。このような階層型ワード線構造をとるＤＲＡＭでも、従来は、上記の冗長救済方式が踏襲されていた。つまり、与えられたロウアドレスが欠陥ロウの位置を指定するアドレスである場合には、該欠陥ロウに係る１本の通常主ワード線をこれに対応した１本の冗長主ワード線に置換していたのである（特開平６−１９６６５６参照）。
【０００４】
【発明が解決しようとする課題】
与えられたロウアドレスが欠陥ロウの位置を指定するアドレスであっても、主ワードアドレス及び副ワードアドレスで選択された１ロウのメモリセルの全てが欠陥を有するわけではなく、欠陥を有するメモリセルは少数である。つまり、欠陥ロウであっても、その中には、欠陥を有するメモリセルに係る副ワード線と、欠陥を有するメモリセルに係らない副ワード線とが混在している。
【０００５】
しかしながら、従来のＤＲＡＭでは、上記のとおり主ワード線単位でロウの置換が行なわれていたので、無欠陥の副ワード線も欠陥副ワード線と同時に救済されてしまい、冗長救済効率が上がらないという問題があった。
【０００６】
本発明の目的は、階層型ワード線構造をとるアドレスマルチプレクス入力型の半導体記憶装置における冗長救済効率を改善することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、階層型ワード線構造をとるアドレスマルチプレクス入力型の半導体記憶装置において、副ワード線単位でロウの置換を行なうこととしたものである。すなわち、与えられたロウアドレスが欠陥ロウの位置を指定するアドレスである場合には、与えられたコラムアドレスに応じて、欠陥ロウの中の欠陥のない副ワード線はそのまま使用し、かつ欠陥ロウの中の欠陥のある副ワード線のみを冗長副ワード線に置換するようにした。
【０００８】
具体的には、本発明は、次のような通常メモリブロックと、冗長メモリブロックと、セレクタとを備えた構成を採用したものである。すなわち、通常メモリブロックは、与えられたロウアドレスに応じた通常メモリセルから読み出した記憶データを供給するものである。冗長メモリブロックは、通常メモリブロック中の欠陥ロウの位置を示す欠陥ロウアドレスと、該欠陥ロウアドレスに対応して少なくとも１個の列ブロックの位置を指定するための少なくとも１つの分割位置アドレスとを記憶し、かつ、与えられたロウアドレスが前記記憶された欠陥ロウアドレスと一致しかつ与えられたコラムアドレスのうちの列ブロック位置指定部分が前記記憶された分割位置アドレスのうちの１つと一致した場合には、欠陥のある通常副ワード線と同一分割位置にある冗長副ワード線で指定された冗長メモリセルから読み出した記憶データを供給するものである。セレクタは、通常メモリセルから読み出された記憶データと、冗長メモリセルから読み出された記憶データとのいずれかを選択的に出力するものである。
【０００９】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の具体例について、図面を参照しながら説明する。
【００１０】
図１は、本発明に係るＤＲＡＭの概略構成を示している。ただし、記憶データの読み出しに係る部分のみが図示されている。図１において、１１はロウアドレスバッファ、１２はコラムアドレスバッファ、１３は４Ｍビットの記憶容量を持つ２０４８ロウ×２０４８コラムの通常メモリアレイを備えた通常メモリブロック、１４は３２Ｋビットの記憶容量を持つ１６ロウ×２０４８コラムの冗長メモリアレイを備えた冗長メモリブロック、１５はセレクタである。ＰＲＥは、冗長メモリブロック１４へ与えられるプリチャージ信号である。
【００１１】
ロウアドレスバッファ１１は、外部から与えられた１１ビットのアドレス信号Ａ0 〜Ａ10をロウアドレスＲＡとして入力し、該ロウアドレスＲＡのうちの９ビットからなる主ワードアドレスＭＷＡと、残り２ビットからなる副ワードアドレスＳＷＡとを、通常メモリブロック１３及び冗長メモリブロック１４へ供給するものである。コラムアドレスバッファ１２は、続いて外部から与えられた１１ビットのアドレス信号Ａ0 〜Ａ10をコラムアドレスＣＡとして入力し、該コラムアドレスＣＡのうちの９ビットからなる主ビットアドレスＭＢＡと、残り２ビットからなる副ビットアドレスＳＢＡとを、通常メモリブロック１３の中のコラムデコーダへ供給する。このコラムデコーダによって１本が選択駆動される５１２本×４組のコラム選択線ＣＳ１〜ＣＳ４は、通常メモリブロック１３と冗長メモリブロック１４とに共用される。また、副ビットアドレスＳＢＡは、冗長メモリブロック１４へも供給される。セレクタ１５は、通常メモリブロック１３から出力された通常データ信号ＮＤＴと、冗長メモリブロック１４から出力された冗長データ信号ＲＤＴ及び切替信号Ｎ／Ｒとを受け取り、切替信号Ｎ／Ｒに応じて、通常データ信号ＮＤＴと冗長データ信号ＲＤＴとのいずれかをデータ信号ＤＴとして選択的に出力するものである。
【００１２】
図２は、図１中の通常メモリブロック１３の内部構成を示している。図２において、２１は５１２個の通常主ワードデコーダ（ＭＷＤ１〜ＭＷＤ５１２）、２２は５１２本の通常主ワード線、２３は４個の通常副ワードデコーダ（ＳＷＤ１〜ＳＷＤ４）、２４は４本×４組の通常副ワード選択線、２５は５１２×４個の通常副ワード線ドライバ、２６は４本×２０４８組の通常副ワード線、２７は５１２×４個の通常サブアレイ、２８はコラムデコーダ、２９は４組の通常コラムスイッチ・センスアンプ列（ＣＳ／ＳＡ列）、３０は次段通常アンプである。
【００１３】
５１２×４個の通常サブアレイ２７は、４Ｍビットの記憶容量を持つ通常メモリアレイを構成するものである。すなわち、通常メモリアレイは、５１２行×４列のブロックに分割されている。個々の通常サブアレイ２７は、各々１ビットのデータを記憶するための４ロウ×５１２コラムの通常メモリセルを有している。通常主ワード線２２は、１個の行ブロックを構成する４個の通常サブアレイ２７に対して共通に１本ずつ設けられている。通常副ワード選択線２４は、１個の列ブロックを構成する５１２個の通常サブアレイ２７に対して共通に４本ずつ設けられている。通常副ワード線２６は、５１２×４個の通常サブアレイ２７の各々が有する４ロウの通常メモリセルに接続されるように、該５１２×４個の通常サブアレイ２７の各々に４本ずつ設けられている。個々の通常主ワードデコーダ２１は、主ワードアドレスＭＷＡに応じて、５１２本の通常主ワード線２２のうちの対応する１本を選択するものである。個々の通常副ワードデコーダ２３は、副ワードアドレスＳＷＡに応じて、対応する４本の通常副ワード選択線２４のうちの１本を選択するものである。個々の通常副ワード線ドライバ２５は、図３に示すように４個のＡＮＤゲートで構成され、通常主ワード線２２の選択及び通常副ワード選択線２４の選択に応じて、対応する４本の通常副ワード線２６のうちの１本を選択的に駆動するものである。この結果、主ワードアドレスＭＷＡ及び副ワードアドレスＳＷＡからなるロウアドレスＲＡに応じて、通常メモリアレイの中の１ロウを構成する５１２×４個の通常メモリセルの各々から１ビットの記憶データがビット線上に読み出される。このようにして読み出された５１２×４ビットの記憶データは、通常コラムスイッチ・センスアンプ列２９へ供給される。コラムデコーダ２８は、主ビットアドレスＭＢＡ及び副ビットアドレスＳＢＡからなるコラムアドレスＣＡに応じた１ビットの記憶データが通常コラムスイッチ・センスアンプ列２９から次段通常アンプ３０へ供給されるように、５１２本×４組のコラム選択線ＣＳ１〜ＣＳ４のうちの１本を選択するものである。次段通常アンプ３０は、通常データ信号ＮＤＴを図１のセレクタ１５へ供給するものである。なお、図２中の４組の通常コラムスイッチ・センスアンプ列２９は、実際には、接続可能なビット線長に限界があるので、それぞれビット線方向に分割配置される。
【００１４】
図４は、図１中の冗長メモリブロック１４の内部構成を示している。図４において、４０は冗長制御回路、４１は４個の冗長主ワードデコーダ（ＭＷＤ１〜ＭＷＤ４）、４２は４本の冗長主ワード線、４３は４個の冗長副ワードデコーダ（ＳＷＤ１〜ＳＷＤ４）、４４は４本×４組の冗長副ワード選択線、４５は４×４個の冗長副ワード線ドライバ、４６は４本×１６組の冗長副ワード線、４７は４×４個の冗長サブアレイ、４９は４組の冗長コラムスイッチ・センスアンプ列（ＣＳ／ＳＡ列）、５０は次段冗長アンプである。
【００１５】
４×４個の冗長サブアレイ４７は、３２Ｋビットの記憶容量を持つ冗長メモリアレイを構成するものである。すなわち、冗長メモリアレイは、４行×４列のブロックに分割されている。個々の冗長サブアレイ４７は、各々１ビットのデータを記憶するための４ロウ×５１２コラムの冗長メモリセルを有している。冗長主ワード線４２は、１個の行ブロックを構成する４個の冗長サブアレイ４７に対して共通に１本ずつ設けられている。冗長副ワード選択線４４は、１個の列ブロックを構成する４個の冗長サブアレイ４７に対して共通に４本ずつ設けられている。冗長副ワード線４６は、４×４個の冗長サブアレイ４７の各々が有する４冗長ロウの冗長メモリセルに接続されるように、該４×４個の冗長サブアレイ４７の各々に４本ずつ設けられている。冗長制御回路４０は、主ワードアドレスＭＷＡ、副ワードアドレスＳＷＡ、副ビットアドレスＳＢＡ及びプリチャージ信号ＰＲＥを受け取り、２ビットの冗長主ワードアドレスＭＷＡ′、２ビットの冗長副ワードアドレスＳＷＡ′、４つのイネーブル信号ＥＮ１〜ＥＮ４及び切替信号Ｎ／Ｒを供給するものである。切替信号Ｎ／Ｒは、図１のセレクタ１５へ供給される。個々の冗長主ワードデコーダ４１は、冗長制御回路４０から供給された冗長主ワードアドレスＭＷＡ′に応じて、４本の冗長主ワード線４２のうちの対応する１本を選択するものである。個々の冗長副ワードデコーダ４３は、冗長制御回路４０から供給された冗長副ワードアドレスＳＷＡ′に応じて、対応する４本の冗長副ワード選択線４４のうちの１本を選択するものである。同一の分割位置（同一の列ブロック位置）にある通常副ワードデコーダ２３と冗長副ワードデコーダ４３とは、独立に動作させることができるようになっている。しかも、イネーブル信号ＥＮ１〜ＥＮ４に応じて、４個の冗長副ワードデコーダ４３のうちの１個のみが動作するようになっている。個々の冗長副ワード線ドライバ４５は、図３の通常副ワード線ドライバ２５と同様の４個のＡＮＤゲートで構成され、冗長主ワード線４２の選択及び冗長副ワード選択線４４の選択に応じて、対応する４本の冗長副ワード線４６のうちの１本を選択的に駆動するものである。この結果、冗長制御回路４０からそれぞれ供給された冗長主ワードアドレスＭＷＡ′及び冗長副ワードアドレスＳＷＡ′に応じて、冗長メモリアレイの中の１冗長ロウの４分の１を構成する５１２個の冗長メモリセルの各々から１ビットの記憶データが読み出される。このようにして読み出された５１２ビットの記憶データは、対応する冗長コラムスイッチ・センスアンプ列４９へ供給される。そして、図２のコラムデコーダ２８によって５１２本×４組のコラム選択線ＣＳ１〜ＣＳ４の中からいずれのコラム選択線が選択されたかに応じて、与えられたコラムアドレスＣＡに応じた１ビットの記憶データが冗長コラムスイッチ・センスアンプ列４９から次段冗長アンプ５０へ供給される。次段通常アンプ５０は、冗長データ信号ＲＤＴを図１のセレクタ１５へ供給するものである。
【００１６】
図５は、図４中の冗長制御回路４０の内部構成を示している。図５において、６１は欠陥ロウアドレス検知ヒューズ回路、６２は冗長主ワードアドレスヒューズ回路、６３は冗長副ワードアドレスヒューズ回路、６４は分割位置アドレスヒューズ回路、６５は副ワードデコーダ制御回路、６６は比較器である。欠陥ロウアドレス検知ヒューズ回路６１と、冗長主ワードアドレスヒューズ回路６２と、冗長副ワードアドレスヒューズ回路６３と、分割位置アドレスヒューズ回路６４とは、１組の冗長ヒューズ回路を構成している。この冗長ヒューズ回路を構成する４個のヒューズ回路６１，６２，６３，６４には、それぞれプリチャージ信号ＰＲＥが供給される。図５の冗長制御回路４０は、４本×２０４８組の通常副ワード線２６のうちの予測欠陥数に応じた数の冗長ヒューズ回路を備えている。
【００１７】
個々の欠陥ロウアドレス検知ヒューズ回路６１は、通常メモリアレイ中の欠陥ロウの位置を示す１１ビットの欠陥ロウアドレスを記憶するためのヒューズを有し、与えられたロウアドレスＲＡすなわち主ワードアドレスＭＷＡと副ワードアドレスＳＷＡとからなる１１ビットのアドレスがヒューズに記憶された欠陥ロウアドレスと一致した場合には“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成するものである。個々の冗長主ワードアドレスヒューズ回路６２は、欠陥ロウアドレスに対応した２ビットの冗長主ワードアドレスＭＷＡ′を記憶するためのヒューズを有し、対応する欠陥ロウアドレス検知ヒューズ回路６１が“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成した場合にはヒューズに記憶された冗長主ワードアドレスＭＷＡ′を供給するものである。個々の冗長副ワードアドレスヒューズ回路６３は、欠陥ロウアドレスに対応した２ビットの冗長副ワードアドレスＳＷＡ′を記憶するためのヒューズを有し、対応する欠陥ロウアドレス検知ヒューズ回路６１が“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成した場合にはヒューズに記憶された冗長副ワードアドレスＳＷＡ′を供給するものである。個々の分割位置アドレスヒューズ回路６４は、欠陥ロウアドレスに係る通常副ワード線の欠陥位置に対応して１個の列ブロックの位置を指定するように２ビットの分割位置アドレスＤＰＡを記憶するためのヒューズを有し、対応する欠陥ロウアドレス検知ヒューズ回路６１が“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成した場合にはヒューズに記憶された分割位置アドレスＤＰＡを供給するものである。副ワードデコーダ制御回路６５は、複数の分割位置アドレスヒューズ回路６４のうちのいずれかから供給された分割位置アドレスＤＰＡに応じて、４個の冗長副ワードデコーダ４３のうちの分割位置アドレスＤＰＡで指定された位置の１個の列ブロックに対応した１個の冗長副ワードデコーダのみを動作させるように、イネーブル信号ＥＮ１〜ＥＮ４を供給するものである。比較器６６は、複数の欠陥ロウアドレス検知ヒューズ回路６１のうちのいずれかが欠陥ロウ検知信号ＲＥＤを生成し、かつ複数の分割位置アドレスヒューズ回路６４のうちのいずれかから供給された分割位置アドレスＤＰＡと、与えられたコラムアドレスＣＡのうちの列ブロック位置指定部分すなわち副ビットアドレスＳＢＡとが一致した場合には救済が必要であることを示す“Ｈ”レベルの切替信号Ｎ／Ｒを、その他の場合には救済が必要でないことを示す“Ｌ”レベルの切替信号Ｎ／Ｒをそれぞれ供給するものである。
【００１８】
図６は、図５中の欠陥ロウアドレス検知ヒューズ回路６１の内部構成を示している。図６において、７１は２２本のヒューズからなるヒューズ列、７２はＮＭＯＳトランジスタ列、７３はインバータ列、７４及び７７はＰＭＯＳトランジスタ、７５及び７６はインバータである。ヒューズ列７１は、２２本のヒューズの切断パターンに応じて、１１ビットの欠陥ロウアドレスを相補形式で記憶するものである。プリチャージ信号ＰＲＥが与えられると、ＰＭＯＳトランジスタ７４がターンオンする結果、ノードＮ１が“Ｈ”レベルにプリチャージされる。与えられたロウアドレスＲＡすなわち主ワードアドレスＭＷＡと副ワードアドレスＳＷＡとからなる１１ビットのアドレスがヒューズ列７１に記憶された欠陥ロウアドレスと一致した場合には、ノードＮ１が“Ｈ”レベルに保持されるので、欠陥ロウ検知信号ＲＥＤの論理レベルが“Ｈ”となる。一致しない場合には、ＮＭＯＳトランジスタ列７２の中のいずれかのトランジスタを通してノードＮ１の電荷がグラウンドに引き抜かれる結果、欠陥ロウ検知信号ＲＥＤの論理レベルが“Ｌ”となる。
【００１９】
図７は、図５中の冗長主ワードアドレスヒューズ回路６２の内部構成を示している。図７において、１０１及び１０２は単位ヒューズ回路、１０３はインバータ、１０４及び１０５はＣＭＯＳトランスファゲートである。単位ヒューズ回路１０１，１０２の各々は、１本のヒューズ８１と、１個のＮＭＯＳトランジスタ８２と、２個のＰＭＯＳトランジスタ８４，８７と、１個のインバータ８５とで構成される。ＣＭＯＳトランスファゲート１０４，１０５の各々は、ＮＭＯＳトランジスタ９１と、ＰＭＯＳトランジスタ９２とで構成される。２本のヒューズ８１は、２ビットの冗長主ワードアドレスＭＷＡ′を記憶するものである。プリチャージ信号ＰＲＥが与えられると、個々の単位ヒューズ回路１０１，１０２の中のＰＭＯＳトランジスタ８４がターンオンする結果、ノードＮ２及びＮ３がいずれも“Ｈ”レベルにプリチャージされる。そして、対応する欠陥ロウアドレス検知ヒューズ回路６１から“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤが供給されると、２本のヒューズ８１の切断パターンに応じた２ビットの冗長主ワードアドレスＭＷＡ′がＣＭＯＳトランスファゲート１０４，１０５に与えられる。ＣＭＯＳトランスファゲート１０４，１０５は、“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤに応答してターンオンし、与えられた冗長主ワードアドレスＭＷＡ′を出力する。なお、図５中の冗長副ワードアドレスヒューズ回路６３と、分割位置アドレスヒューズ回路６４とは、図７の冗長主ワードアドレスヒューズ回路６２と同一の内部構成を備えている。
【００２０】
次に、上記構成を備えたＤＲＡＭの読み出し動作について説明する。ここで、図２の通常メモリアレイ中の２０４８ロウのうち通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４で示されたロウが欠陥ロウであり、このうち実際に欠陥があるのは通常副ワード線Ｐ３のみであって、他の通常副ワード線Ｐ１，Ｐ２，Ｐ４には欠陥がないものとする。また、通常副ワード線Ｑ１，Ｑ２，Ｑ３，Ｑ４で示されたロウが欠陥ロウであり、このうち実際に欠陥があるのは通常副ワード線Ｑ２のみであって、他の通常副ワード線Ｑ１，Ｑ３，Ｑ４には欠陥がないものとする。図４の冗長メモリアレイ中の１６冗長ロウのうち冗長副ワード線Ｒ１，Ｒ２，Ｒ３，Ｒ４で示された冗長ロウは、欠陥のある通常副ワード線Ｐ３及びＱ２の救済に用いられるロウである。すなわち、冗長副ワード線Ｒ３は列ブロック位置（分割位置）を同じくする通常副ワード線Ｐ３の救済に、冗長副ワード線Ｒ２は列ブロック位置（分割位置）を同じくする通常副ワード線Ｑ２の救済にそれぞれ用いられるものとする。
【００２１】
まず、欠陥のある通常副ワード線Ｐ３の置換先が冗長副ワード線Ｒ３になるように、図５中の１組の冗長ヒューズ回路が予めプログラムされる。具体的には、通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４に係る１１ビットの欠陥ロウアドレスが欠陥ロウアドレス検知ヒューズ回路６１に記憶され、冗長副ワード線Ｒ１，Ｒ２，Ｒ３，Ｒ４に対応した冗長主ワード線４２に係る２ビットの冗長主ワードアドレスＭＷＡ′が冗長主ワードアドレスヒューズ回路６２に記憶され、４本の冗長副ワード選択線４４のうちの冗長副ワード線Ｒ１，Ｒ２，Ｒ３，Ｒ４に対応した１本の副ワード選択線に係る２ビットの冗長副ワードアドレスＳＷＡ′が冗長副ワードアドレスヒューズ回路６３に記憶され、通常副ワード線Ｐ３及び冗長副ワード線Ｒ３の列ブロック位置を示す２ビットの分割位置アドレスＤＰＡすなわち“１１（２進数）”が分割位置アドレスヒューズ回路６４に記憶される。また、欠陥のある通常副ワード線Ｑ２の置換先が冗長副ワード線Ｒ２になるように、図５中の他の１組の冗長ヒューズ回路が予めプログラムされる。具体的には、通常副ワード線Ｑ２及び冗長副ワード線Ｒ２の列ブロック位置を示す２ビットのアドレス“１０（２進数）”が分割位置アドレスヒューズ回路６４に記憶される点を除いて、通常副ワード線Ｐ３及び冗長副ワード線Ｒ３に係るプログラミングと同様のプログラミングが行なわれる。
【００２２】
通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４に係る欠陥ロウアドレスと一致するロウアドレスＲＡが、１１ビットのアドレス信号Ａ0 〜Ａ10として、図１のＤＲＡＭに与えられたものとする。続いて、コラムアドレスＣＡが１１ビットのアドレス信号Ａ0 〜Ａ10として同ＤＲＡＭに与えられる。
【００２３】
通常メモリブロック１３では、主ワードアドレスＭＷＡに対応した１本の通常主ワード線２２が通常主ワードデコーダ２１により選択され、各々４本の通常副ワード選択線２４のうちの副ワードアドレスＳＷＡに応じた１本の通常副ワード選択線が４個の通常副ワードデコーダ２３（ＳＷＤ１〜ＳＷＤ４）によりそれぞれ選択され、通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４が４個の通常副ワード線ドライバ２５により駆動される。この結果、通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４に係る欠陥ロウに属する５１２×４個の通常メモリセルの各々から１ビットの記憶データが読み出される。通常コラムスイッチ・センスアンプ列２９は、コラムデコーダ２８と協働して、コラムアドレスＣＡに応じた１ビットの記憶データを次段通常アンプ３０へ供給する。この結果、通常データ信号ＮＤＴがセレクタ１５へ供給される。この際、コラムアドレスＣＡが欠陥のない通常副ワード線Ｐ１，Ｐ２，Ｐ４に係る列ブロックの位置を指定するアドレスである場合には例外なく正しい通常データ信号ＮＤＴがセレクタ１５へ供給されるが、コラムアドレスＣＡが欠陥のある通常副ワード線Ｐ３に係る列ブロックの位置を指定するアドレスである場合には不正の通常データ信号ＮＤＴがセレクタ１５へ供給されることがある。
【００２４】
一方、冗長メモリブロック１４では、冗長制御回路４０が冗長主ワードアドレスＭＷＡ′、冗長副ワードアドレスＳＷＡ′、イネーブル信号ＥＮ１〜ＥＮ４及び切替信号Ｎ／Ｒを供給する。詳細には、通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４に係る欠陥ロウアドレスを記憶した欠陥ロウアドレス検知ヒューズ回路６１が“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成し、これに対応した冗長主ワードアドレスヒューズ回路６２と、冗長副ワードアドレスヒューズ回路６３と、分割位置アドレスヒューズ回路６４とがそれぞれヒューズに記憶された冗長主ワードアドレスＭＷＡ′と、冗長副ワードアドレスＳＷＡ′と、“１１（２進数）”の分割位置アドレスＤＰＡとを供給する。副ワードデコーダ制御回路６５は、“１１（２進数）”の分割位置アドレスＤＰＡに応じて、４つのイネーブル信号ＥＮ１〜ＥＮ４のうちの１つのイネーブル信号ＥＮ３のみをアサートする。比較器６６は、分割位置アドレスヒューズ回路６４から供給された分割位置アドレスＤＰＡと、与えられたコラムアドレスＣＡのうちの副ビットアドレスＳＢＡとが一致した場合には救済が必要であることを示す“Ｈ”レベルの切替信号Ｎ／Ｒを、その他の場合には救済が必要でないことを示す“Ｌ”レベルの切替信号Ｎ／Ｒをそれぞれセレクタ１５へ供給する。
【００２５】
更に、冗長メモリブロック１４では、冗長制御回路４０から供給された冗長主ワードアドレスＭＷＡ′に対応した１本の冗長主ワード線４２が冗長主ワードデコーダ４１により選択される。また、４個の冗長副ワードデコーダ４３（ＳＷＤ１〜ＳＷＤ４）のうちアサートされたイネーブル信号ＥＮ３を受け取った１個の冗長副ワードデコーダ（ＳＷＤ３）のみが動作して、対応する４本の冗長副ワード選択線４４のうち冗長制御回路４０から供給された副ワードアドレスＳＷＡ′に応じた１本の冗長副ワード選択線が選択される。この結果、１冗長ロウを構成する４本の冗長副ワード線Ｒ１，Ｒ２，Ｒ３，Ｒ４のうちの１本の冗長副ワード線Ｒ３のみが冗長副ワード線ドライバ４５により駆動され、該駆動された冗長副ワード線Ｒ３に係る５１２個の冗長メモリセルの各々から１ビットの記憶データが読み出される。冗長コラムスイッチ・センスアンプ列４９は、コラムデコーダ２８と協働して、コラムアドレスＣＡに応じた１ビットの記憶データを次段冗長アンプ５０へ供給する。この際、コラムアドレスＣＡが冗長副ワード線Ｒ３に係る列ブロックの位置を指定するアドレスである場合には、例外なく正しい冗長データ信号ＲＤＴがセレクタ１５へ供給される。
【００２６】
以上のようにして通常データ信号ＮＤＴと、冗長データ信号ＲＤＴと、切替信号Ｎ／Ｒとがセレクタ１５に供給されると、セレクタ１５は、切替信号Ｎ／Ｒに応じて、通常データ信号ＮＤＴと冗長データ信号ＲＤＴとのいずれかをデータ信号ＤＴとして選択的に出力する。詳細には、コラムアドレスＣＡが欠陥のない通常副ワード線Ｐ１，Ｐ２，Ｐ４に係る列ブロックの位置を指定するアドレスである場合には、救済が必要でないことを示す“Ｌ”レベルの切替信号Ｎ／Ｒが供給される結果、通常データ信号ＮＤＴがデータ信号ＤＴとして選択される。また、コラムアドレスＣＡが欠陥のある通常副ワード線Ｐ３に係る列ブロックの位置を指定するアドレスである場合には、救済が必要であることを示す“Ｈ”レベルの切替信号Ｎ／Ｒが供給される結果、冗長データ信号ＲＤＴがデータ信号ＤＴとして選択される。つまり、与えられたロウアドレスＲＡが欠陥ロウの位置を指定するアドレスである場合には、続いて与えられたコラムアドレスＣＡに応じて、欠陥ロウの中の欠陥のない通常副ワード線Ｐ１，Ｐ２，Ｐ４はそのまま使用され、欠陥ロウの中の欠陥のある通常副ワード線Ｐ３のみが冗長副ワード線Ｒ３に置換されるのである。
【００２７】
通常副ワード線Ｑ１，Ｑ２，Ｑ３，Ｑ４に係る欠陥ロウアドレスと一致するロウアドレスＲＡが図１のＤＲＡＭに与えられたときには、続いて与えられたコラムアドレスＣＡに応じて、欠陥ロウの中の欠陥のない通常副ワード線Ｑ１，Ｑ３，Ｑ４はそのまま使用され、欠陥ロウの中の欠陥のある通常副ワード線Ｑ２のみが冗長副ワード線Ｒ２に置換される。これから容易に類推できるように、最大４欠陥ロウを１冗長ロウで救済できる。
【００２８】
なお、与えられたロウアドレスＲＡが無欠陥ロウの位置を指定するアドレスである場合には、いずれの欠陥ロウドレス検知ヒューズ回路６１も“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成しないので、比較器６６は、分割位置アドレスヒューズ回路６４のプログラミング内容にかかわらず、救済が必要でないことを示す“Ｌ”レベルの切替信号Ｎ／Ｒをセレクタ１５へ供給する。したがって、セレクタ１５は、ロウアドレスＲＡ及びコラムアドレスＣＡに応じて通常メモリブロック１３から供給された通常データ信号ＮＤＴを、データ信号ＤＴとして選択する。
【００２９】
以上説明してきたとおり、上記ＤＲＡＭによれば、欠陥ロウの中の実際に欠陥を持つ通常副ワード線のみを同一分割位置（同一の列ブロック位置）にある冗長副ワード線に置換することとしたので、副ワード線単位でロウの置換を行なえる結果、冗長救済効率が改善される。従来は主ワード線単位でロウの置換が行なわれていたことを考えると、Ｋを列ブロック数（上記の例ではＫ＝４）とすると、冗長救済効率が最大Ｋ倍に改善される。
【００３０】
しかも、上記ＤＲＡＭによれば、記憶された分割位置アドレスＤＰＡに応じて４個の冗長副ワードデコーダ４３（ＳＷＤ１〜ＳＷＤ４）のうちの所要の１個（例えば欠陥のある通常副ワード線Ｐ３の置換先である冗長副ワード線Ｒ３に係る冗長副ワードデコーダＳＷＤ３）のみが動作するように該４個の冗長副ワードデコーダ４３を制御するための副ワードデコーダ制御回路６５を備えた構成を採用したので、冗長副ワード選択線４４及び冗長副ワード線４６の駆動電流が低減される。なお、記憶された分割位置アドレスＤＰＡに応じて４個の通常副ワードデコーダ２３（ＳＷＤ１〜ＳＷＤ４）のうちの１個（例えば欠陥のある通常副ワード線Ｐ３に係る通常副ワードデコーダＳＷＤ３）のみが動作しないように該４個の通常副ワードデコーダ２３を副ワードデコーダ制御回路６５で更に制御するようにすれば、冗長メモリブロック１４を備えない場合と同程度までワード線駆動電流が低減される。ただし、副ワードデコーダ制御回路６５の配設を省略しても、冗長救済効率の改善効果に変わりはない。
【００３１】
また、上記ＤＲＡＭによれば、個々の冗長ヒューズ回路において、欠陥ロウアドレス検知ヒューズ回路６１の出力すなわち欠陥ロウ検知信号ＲＥＤに基づいて、冗長主ワードアドレスヒューズ回路６２、冗長副ワードアドレスヒューズ回路６３及び分割位置アドレスヒューズ回路６４の各々の記憶情報を読み出すこととしたので、欠陥の多い分割位置に多数組の冗長ヒューズ回路を割り当てるなど、柔軟なヒューズ・プログラミングが可能になる。つまり、冗長制御回路４０の中のヒューズを有効に利用できる。ただし、冗長ヒューズ回路と冗長主ワード線との対応関係が固定されるという制約が生じるけれども、冗長主ワードアドレスヒューズ回路６２の配設を省略することにより冗長制御回路４０の中のヒューズの数を低減してもよい。冗長副ワードアドレスヒューズ回路６３についても同様である。
【００３２】
なお、１欠陥ロウ中の複数の通常副ワード線に欠陥がある場合に対応するためには、分割位置アドレスヒューズ回路６４の中のヒューズの数を増やせばよい。例えば、４本のヒューズの各々が異なる分割位置アドレスを表わすこととすれば、図２中の通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４で示されたロウの中の複数の通常副ワード線（例えばＰ３及びＰ４）に欠陥がある場合でも、副ワード線単位のロウの置換が可能になる。
【００３３】
【発明の効果】
以上説明してきたとおり、本発明によれば、階層型ワード線構造をとるアドレスマルチプレクス入力型の半導体記憶装置において副ワード線単位でロウの置換を行なうこととしたので、該半導体記憶装置の冗長救済効率が改善される。
【図面の簡単な説明】
【図１】本発明に係るＤＲＡＭの概略構成を示すブロック図である。
【図２】図１中の通常メモリブロックの内部構成を示すブロック図である。
【図３】図２中の通常副ワード線ドライバの内部構成を示す図である。
【図４】図１中の冗長メモリブロックの内部構成を示すブロック図である。
【図５】図４中の冗長制御回路の内部構成を示すブロック図である。
【図６】図５中の欠陥ロウアドレス検知ヒューズ回路の内部構成を示す図である。
【図７】図５中の冗長主ワードアドレスヒューズ回路の内部構成を示す図である。
【符号の説明】
１１ ロウアドレスバッファ
１２ コラムアドレスバッファ
１３ 通常メモリブロック
１４ 冗長メモリブロック
１５ セレクタ
２１ 通常主ワードデコーダ
２２ 通常主ワード線
２３ 通常副ワードデコーダ
２４ 通常副ワード選択線
２５ 通常副ワード線ドライバ
２６ 通常副ワード線
２７ 通常サブアレイ
２８ コラムデコーダ
２９ 通常コラムスイッチ・センスアンプ列
３０ 次段通常アンプ
４０ 冗長制御回路
４１ 冗長主ワードデコーダ
４２ 冗長主ワード線
４３ 冗長副ワードデコーダ
４４ 冗長副ワード選択線
４５ 冗長副ワード線ドライバ
４６ 冗長副ワード線
４７ 冗長サブアレイ
４９ 冗長コラムスイッチ・センスアンプ列
５０ 次段冗長アンプ
６１ 欠陥ロウアドレス検知ヒューズ回路
６２ 冗長主ワードアドレスヒューズ回路
６３ 冗長副ワードアドレスヒューズ回路
６４ 分割位置アドレスヒューズ回路
６５ 副ワードデコーダ制御回路
６６ 比較器
７１ ヒューズ列
７２ ＮＭＯＳトランジスタ列
７３ インバータ列
７４，７７ ＰＭＯＳトランジスタ
７５，７６ インバータ
８１ ヒューズ
８２ ＮＭＯＳトランジスタ
８４，８７ ＰＭＯＳトランジスタ
８５ インバータ
９１ ＮＭＯＳトランジスタ
９２ ＰＭＯＳトランジスタ
１０１，１０２ 単位ヒューズ回路
１０３ インバータ
１０４，１０５ ＣＭＯＳトランスファゲート
Ａ0 〜Ａ10 アドレス信号
ＣＡ コラムアドレス
ＣＳ１〜ＣＳ４ コラム選択線
ＤＴ データ信号
ＤＰＡ 分割位置アドレス
ＥＮ１〜ＥＮ４ イネーブル信号
ＭＢＡ 主ビットアドレス
ＭＷＡ 主ワードアドレス
ＭＷＡ′ 冗長主ワードアドレス
Ｎ１〜Ｎ３ ノード
ＮＤＴ 通常データ信号
Ｎ／Ｒ 切替信号
Ｐ１〜Ｐ４ 欠陥ロウの通常副ワード線
ＰＲＥ プリチャージ信号
Ｑ１〜Ｑ４ 欠陥ロウの通常副ワード線
Ｒ１〜Ｒ４ 置換先の冗長副ワード線
ＲＡ ロウアドレス
ＲＤＴ 冗長データ信号
ＲＥＤ 欠陥ロウ検知信号
ＳＢＡ 副ビットアドレス
ＳＷＡ 副ワードアドレス
ＳＷＡ′ 冗長副ワードアドレス
【発明の属する技術分野】
本発明は、階層型ワード線構造をとるアドレスマルチプレクス入力型の半導体記憶装置における冗長救済効率の改善に関するものである。
【０００２】
【従来の技術】
半導体記憶装置の１つであるＤＲＡＭ（ダイナミック・ランダムアクセスメモリ）では、記憶容量がますます増大する傾向にある。これに呼応して、端子数の低減のために、アドレスをロウアドレスとコラムアドレスとに分けて入力するマルチプレクス方式が採用されている。このような従来のアドレスマルチプレクス入力型のＤＲＡＭでは、歩留まりの向上のために、与えられたロウアドレスが欠陥ロウの位置を指定するアドレスである場合には該欠陥ロウに係る１本の通常ワード線をこれに対応した１本の冗長ワード線に置換するという冗長救済方式が採用されていた。
【０００３】
最近、ＤＲＡＭ中の配線ピッチの緩和のために、階層型ワード線構造が提案されている（特開平６−１９５９６４参照）。これは、ワード線を主ワード線と副ワード線との２つの階層で構成したものである。データを記憶するためのメモリアレイは複数個のサブアレイブロックに分割され、該複数個のサブアレイブロックに対して共通に主ワード線が設けられる。そして、複数個のサブアレイブロックの各々に対して複数本ずつ、副ワード選択線と副ワード線とがそれぞれ設けられる。与えられたロウアドレスの一部からなる主ワードアドレスに応じて１本の主ワード線が選択され、該与えられたロウアドレスの他の部分からなる副ワードアドレスに応じて各サブアレイブロックに対して１本の副ワード選択線がそれぞれ選択されて、該主ワード線の選択及び副ワード選択線の選択に応じて各サブアレイブロックに対して１本の副ワード線がそれぞれ選択される。そして、メモリアレイの中の主ワードアドレス及び副ワードアドレスで選択された１ロウのメモリセルの中から、続いて与えられたコラムアドレスに応じて、１個のメモリセルが選択されるようになっている。このような階層型ワード線構造をとるＤＲＡＭでも、従来は、上記の冗長救済方式が踏襲されていた。つまり、与えられたロウアドレスが欠陥ロウの位置を指定するアドレスである場合には、該欠陥ロウに係る１本の通常主ワード線をこれに対応した１本の冗長主ワード線に置換していたのである（特開平６−１９６６５６参照）。
【０００４】
【発明が解決しようとする課題】
与えられたロウアドレスが欠陥ロウの位置を指定するアドレスであっても、主ワードアドレス及び副ワードアドレスで選択された１ロウのメモリセルの全てが欠陥を有するわけではなく、欠陥を有するメモリセルは少数である。つまり、欠陥ロウであっても、その中には、欠陥を有するメモリセルに係る副ワード線と、欠陥を有するメモリセルに係らない副ワード線とが混在している。
【０００５】
しかしながら、従来のＤＲＡＭでは、上記のとおり主ワード線単位でロウの置換が行なわれていたので、無欠陥の副ワード線も欠陥副ワード線と同時に救済されてしまい、冗長救済効率が上がらないという問題があった。
【０００６】
本発明の目的は、階層型ワード線構造をとるアドレスマルチプレクス入力型の半導体記憶装置における冗長救済効率を改善することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、階層型ワード線構造をとるアドレスマルチプレクス入力型の半導体記憶装置において、副ワード線単位でロウの置換を行なうこととしたものである。すなわち、与えられたロウアドレスが欠陥ロウの位置を指定するアドレスである場合には、与えられたコラムアドレスに応じて、欠陥ロウの中の欠陥のない副ワード線はそのまま使用し、かつ欠陥ロウの中の欠陥のある副ワード線のみを冗長副ワード線に置換するようにした。
【０００８】
具体的には、本発明は、次のような通常メモリブロックと、冗長メモリブロックと、セレクタとを備えた構成を採用したものである。すなわち、通常メモリブロックは、与えられたロウアドレスに応じた通常メモリセルから読み出した記憶データを供給するものである。冗長メモリブロックは、通常メモリブロック中の欠陥ロウの位置を示す欠陥ロウアドレスと、該欠陥ロウアドレスに対応して少なくとも１個の列ブロックの位置を指定するための少なくとも１つの分割位置アドレスとを記憶し、かつ、与えられたロウアドレスが前記記憶された欠陥ロウアドレスと一致しかつ与えられたコラムアドレスのうちの列ブロック位置指定部分が前記記憶された分割位置アドレスのうちの１つと一致した場合には、欠陥のある通常副ワード線と同一分割位置にある冗長副ワード線で指定された冗長メモリセルから読み出した記憶データを供給するものである。セレクタは、通常メモリセルから読み出された記憶データと、冗長メモリセルから読み出された記憶データとのいずれかを選択的に出力するものである。
【０００９】
【発明の実施の形態】
以下、本発明に係る半導体記憶装置の具体例について、図面を参照しながら説明する。
【００１０】
図１は、本発明に係るＤＲＡＭの概略構成を示している。ただし、記憶データの読み出しに係る部分のみが図示されている。図１において、１１はロウアドレスバッファ、１２はコラムアドレスバッファ、１３は４Ｍビットの記憶容量を持つ２０４８ロウ×２０４８コラムの通常メモリアレイを備えた通常メモリブロック、１４は３２Ｋビットの記憶容量を持つ１６ロウ×２０４８コラムの冗長メモリアレイを備えた冗長メモリブロック、１５はセレクタである。ＰＲＥは、冗長メモリブロック１４へ与えられるプリチャージ信号である。
【００１１】
ロウアドレスバッファ１１は、外部から与えられた１１ビットのアドレス信号Ａ0 〜Ａ10をロウアドレスＲＡとして入力し、該ロウアドレスＲＡのうちの９ビットからなる主ワードアドレスＭＷＡと、残り２ビットからなる副ワードアドレスＳＷＡとを、通常メモリブロック１３及び冗長メモリブロック１４へ供給するものである。コラムアドレスバッファ１２は、続いて外部から与えられた１１ビットのアドレス信号Ａ0 〜Ａ10をコラムアドレスＣＡとして入力し、該コラムアドレスＣＡのうちの９ビットからなる主ビットアドレスＭＢＡと、残り２ビットからなる副ビットアドレスＳＢＡとを、通常メモリブロック１３の中のコラムデコーダへ供給する。このコラムデコーダによって１本が選択駆動される５１２本×４組のコラム選択線ＣＳ１〜ＣＳ４は、通常メモリブロック１３と冗長メモリブロック１４とに共用される。また、副ビットアドレスＳＢＡは、冗長メモリブロック１４へも供給される。セレクタ１５は、通常メモリブロック１３から出力された通常データ信号ＮＤＴと、冗長メモリブロック１４から出力された冗長データ信号ＲＤＴ及び切替信号Ｎ／Ｒとを受け取り、切替信号Ｎ／Ｒに応じて、通常データ信号ＮＤＴと冗長データ信号ＲＤＴとのいずれかをデータ信号ＤＴとして選択的に出力するものである。
【００１２】
図２は、図１中の通常メモリブロック１３の内部構成を示している。図２において、２１は５１２個の通常主ワードデコーダ（ＭＷＤ１〜ＭＷＤ５１２）、２２は５１２本の通常主ワード線、２３は４個の通常副ワードデコーダ（ＳＷＤ１〜ＳＷＤ４）、２４は４本×４組の通常副ワード選択線、２５は５１２×４個の通常副ワード線ドライバ、２６は４本×２０４８組の通常副ワード線、２７は５１２×４個の通常サブアレイ、２８はコラムデコーダ、２９は４組の通常コラムスイッチ・センスアンプ列（ＣＳ／ＳＡ列）、３０は次段通常アンプである。
【００１３】
５１２×４個の通常サブアレイ２７は、４Ｍビットの記憶容量を持つ通常メモリアレイを構成するものである。すなわち、通常メモリアレイは、５１２行×４列のブロックに分割されている。個々の通常サブアレイ２７は、各々１ビットのデータを記憶するための４ロウ×５１２コラムの通常メモリセルを有している。通常主ワード線２２は、１個の行ブロックを構成する４個の通常サブアレイ２７に対して共通に１本ずつ設けられている。通常副ワード選択線２４は、１個の列ブロックを構成する５１２個の通常サブアレイ２７に対して共通に４本ずつ設けられている。通常副ワード線２６は、５１２×４個の通常サブアレイ２７の各々が有する４ロウの通常メモリセルに接続されるように、該５１２×４個の通常サブアレイ２７の各々に４本ずつ設けられている。個々の通常主ワードデコーダ２１は、主ワードアドレスＭＷＡに応じて、５１２本の通常主ワード線２２のうちの対応する１本を選択するものである。個々の通常副ワードデコーダ２３は、副ワードアドレスＳＷＡに応じて、対応する４本の通常副ワード選択線２４のうちの１本を選択するものである。個々の通常副ワード線ドライバ２５は、図３に示すように４個のＡＮＤゲートで構成され、通常主ワード線２２の選択及び通常副ワード選択線２４の選択に応じて、対応する４本の通常副ワード線２６のうちの１本を選択的に駆動するものである。この結果、主ワードアドレスＭＷＡ及び副ワードアドレスＳＷＡからなるロウアドレスＲＡに応じて、通常メモリアレイの中の１ロウを構成する５１２×４個の通常メモリセルの各々から１ビットの記憶データがビット線上に読み出される。このようにして読み出された５１２×４ビットの記憶データは、通常コラムスイッチ・センスアンプ列２９へ供給される。コラムデコーダ２８は、主ビットアドレスＭＢＡ及び副ビットアドレスＳＢＡからなるコラムアドレスＣＡに応じた１ビットの記憶データが通常コラムスイッチ・センスアンプ列２９から次段通常アンプ３０へ供給されるように、５１２本×４組のコラム選択線ＣＳ１〜ＣＳ４のうちの１本を選択するものである。次段通常アンプ３０は、通常データ信号ＮＤＴを図１のセレクタ１５へ供給するものである。なお、図２中の４組の通常コラムスイッチ・センスアンプ列２９は、実際には、接続可能なビット線長に限界があるので、それぞれビット線方向に分割配置される。
【００１４】
図４は、図１中の冗長メモリブロック１４の内部構成を示している。図４において、４０は冗長制御回路、４１は４個の冗長主ワードデコーダ（ＭＷＤ１〜ＭＷＤ４）、４２は４本の冗長主ワード線、４３は４個の冗長副ワードデコーダ（ＳＷＤ１〜ＳＷＤ４）、４４は４本×４組の冗長副ワード選択線、４５は４×４個の冗長副ワード線ドライバ、４６は４本×１６組の冗長副ワード線、４７は４×４個の冗長サブアレイ、４９は４組の冗長コラムスイッチ・センスアンプ列（ＣＳ／ＳＡ列）、５０は次段冗長アンプである。
【００１５】
４×４個の冗長サブアレイ４７は、３２Ｋビットの記憶容量を持つ冗長メモリアレイを構成するものである。すなわち、冗長メモリアレイは、４行×４列のブロックに分割されている。個々の冗長サブアレイ４７は、各々１ビットのデータを記憶するための４ロウ×５１２コラムの冗長メモリセルを有している。冗長主ワード線４２は、１個の行ブロックを構成する４個の冗長サブアレイ４７に対して共通に１本ずつ設けられている。冗長副ワード選択線４４は、１個の列ブロックを構成する４個の冗長サブアレイ４７に対して共通に４本ずつ設けられている。冗長副ワード線４６は、４×４個の冗長サブアレイ４７の各々が有する４冗長ロウの冗長メモリセルに接続されるように、該４×４個の冗長サブアレイ４７の各々に４本ずつ設けられている。冗長制御回路４０は、主ワードアドレスＭＷＡ、副ワードアドレスＳＷＡ、副ビットアドレスＳＢＡ及びプリチャージ信号ＰＲＥを受け取り、２ビットの冗長主ワードアドレスＭＷＡ′、２ビットの冗長副ワードアドレスＳＷＡ′、４つのイネーブル信号ＥＮ１〜ＥＮ４及び切替信号Ｎ／Ｒを供給するものである。切替信号Ｎ／Ｒは、図１のセレクタ１５へ供給される。個々の冗長主ワードデコーダ４１は、冗長制御回路４０から供給された冗長主ワードアドレスＭＷＡ′に応じて、４本の冗長主ワード線４２のうちの対応する１本を選択するものである。個々の冗長副ワードデコーダ４３は、冗長制御回路４０から供給された冗長副ワードアドレスＳＷＡ′に応じて、対応する４本の冗長副ワード選択線４４のうちの１本を選択するものである。同一の分割位置（同一の列ブロック位置）にある通常副ワードデコーダ２３と冗長副ワードデコーダ４３とは、独立に動作させることができるようになっている。しかも、イネーブル信号ＥＮ１〜ＥＮ４に応じて、４個の冗長副ワードデコーダ４３のうちの１個のみが動作するようになっている。個々の冗長副ワード線ドライバ４５は、図３の通常副ワード線ドライバ２５と同様の４個のＡＮＤゲートで構成され、冗長主ワード線４２の選択及び冗長副ワード選択線４４の選択に応じて、対応する４本の冗長副ワード線４６のうちの１本を選択的に駆動するものである。この結果、冗長制御回路４０からそれぞれ供給された冗長主ワードアドレスＭＷＡ′及び冗長副ワードアドレスＳＷＡ′に応じて、冗長メモリアレイの中の１冗長ロウの４分の１を構成する５１２個の冗長メモリセルの各々から１ビットの記憶データが読み出される。このようにして読み出された５１２ビットの記憶データは、対応する冗長コラムスイッチ・センスアンプ列４９へ供給される。そして、図２のコラムデコーダ２８によって５１２本×４組のコラム選択線ＣＳ１〜ＣＳ４の中からいずれのコラム選択線が選択されたかに応じて、与えられたコラムアドレスＣＡに応じた１ビットの記憶データが冗長コラムスイッチ・センスアンプ列４９から次段冗長アンプ５０へ供給される。次段通常アンプ５０は、冗長データ信号ＲＤＴを図１のセレクタ１５へ供給するものである。
【００１６】
図５は、図４中の冗長制御回路４０の内部構成を示している。図５において、６１は欠陥ロウアドレス検知ヒューズ回路、６２は冗長主ワードアドレスヒューズ回路、６３は冗長副ワードアドレスヒューズ回路、６４は分割位置アドレスヒューズ回路、６５は副ワードデコーダ制御回路、６６は比較器である。欠陥ロウアドレス検知ヒューズ回路６１と、冗長主ワードアドレスヒューズ回路６２と、冗長副ワードアドレスヒューズ回路６３と、分割位置アドレスヒューズ回路６４とは、１組の冗長ヒューズ回路を構成している。この冗長ヒューズ回路を構成する４個のヒューズ回路６１，６２，６３，６４には、それぞれプリチャージ信号ＰＲＥが供給される。図５の冗長制御回路４０は、４本×２０４８組の通常副ワード線２６のうちの予測欠陥数に応じた数の冗長ヒューズ回路を備えている。
【００１７】
個々の欠陥ロウアドレス検知ヒューズ回路６１は、通常メモリアレイ中の欠陥ロウの位置を示す１１ビットの欠陥ロウアドレスを記憶するためのヒューズを有し、与えられたロウアドレスＲＡすなわち主ワードアドレスＭＷＡと副ワードアドレスＳＷＡとからなる１１ビットのアドレスがヒューズに記憶された欠陥ロウアドレスと一致した場合には“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成するものである。個々の冗長主ワードアドレスヒューズ回路６２は、欠陥ロウアドレスに対応した２ビットの冗長主ワードアドレスＭＷＡ′を記憶するためのヒューズを有し、対応する欠陥ロウアドレス検知ヒューズ回路６１が“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成した場合にはヒューズに記憶された冗長主ワードアドレスＭＷＡ′を供給するものである。個々の冗長副ワードアドレスヒューズ回路６３は、欠陥ロウアドレスに対応した２ビットの冗長副ワードアドレスＳＷＡ′を記憶するためのヒューズを有し、対応する欠陥ロウアドレス検知ヒューズ回路６１が“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成した場合にはヒューズに記憶された冗長副ワードアドレスＳＷＡ′を供給するものである。個々の分割位置アドレスヒューズ回路６４は、欠陥ロウアドレスに係る通常副ワード線の欠陥位置に対応して１個の列ブロックの位置を指定するように２ビットの分割位置アドレスＤＰＡを記憶するためのヒューズを有し、対応する欠陥ロウアドレス検知ヒューズ回路６１が“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成した場合にはヒューズに記憶された分割位置アドレスＤＰＡを供給するものである。副ワードデコーダ制御回路６５は、複数の分割位置アドレスヒューズ回路６４のうちのいずれかから供給された分割位置アドレスＤＰＡに応じて、４個の冗長副ワードデコーダ４３のうちの分割位置アドレスＤＰＡで指定された位置の１個の列ブロックに対応した１個の冗長副ワードデコーダのみを動作させるように、イネーブル信号ＥＮ１〜ＥＮ４を供給するものである。比較器６６は、複数の欠陥ロウアドレス検知ヒューズ回路６１のうちのいずれかが欠陥ロウ検知信号ＲＥＤを生成し、かつ複数の分割位置アドレスヒューズ回路６４のうちのいずれかから供給された分割位置アドレスＤＰＡと、与えられたコラムアドレスＣＡのうちの列ブロック位置指定部分すなわち副ビットアドレスＳＢＡとが一致した場合には救済が必要であることを示す“Ｈ”レベルの切替信号Ｎ／Ｒを、その他の場合には救済が必要でないことを示す“Ｌ”レベルの切替信号Ｎ／Ｒをそれぞれ供給するものである。
【００１８】
図６は、図５中の欠陥ロウアドレス検知ヒューズ回路６１の内部構成を示している。図６において、７１は２２本のヒューズからなるヒューズ列、７２はＮＭＯＳトランジスタ列、７３はインバータ列、７４及び７７はＰＭＯＳトランジスタ、７５及び７６はインバータである。ヒューズ列７１は、２２本のヒューズの切断パターンに応じて、１１ビットの欠陥ロウアドレスを相補形式で記憶するものである。プリチャージ信号ＰＲＥが与えられると、ＰＭＯＳトランジスタ７４がターンオンする結果、ノードＮ１が“Ｈ”レベルにプリチャージされる。与えられたロウアドレスＲＡすなわち主ワードアドレスＭＷＡと副ワードアドレスＳＷＡとからなる１１ビットのアドレスがヒューズ列７１に記憶された欠陥ロウアドレスと一致した場合には、ノードＮ１が“Ｈ”レベルに保持されるので、欠陥ロウ検知信号ＲＥＤの論理レベルが“Ｈ”となる。一致しない場合には、ＮＭＯＳトランジスタ列７２の中のいずれかのトランジスタを通してノードＮ１の電荷がグラウンドに引き抜かれる結果、欠陥ロウ検知信号ＲＥＤの論理レベルが“Ｌ”となる。
【００１９】
図７は、図５中の冗長主ワードアドレスヒューズ回路６２の内部構成を示している。図７において、１０１及び１０２は単位ヒューズ回路、１０３はインバータ、１０４及び１０５はＣＭＯＳトランスファゲートである。単位ヒューズ回路１０１，１０２の各々は、１本のヒューズ８１と、１個のＮＭＯＳトランジスタ８２と、２個のＰＭＯＳトランジスタ８４，８７と、１個のインバータ８５とで構成される。ＣＭＯＳトランスファゲート１０４，１０５の各々は、ＮＭＯＳトランジスタ９１と、ＰＭＯＳトランジスタ９２とで構成される。２本のヒューズ８１は、２ビットの冗長主ワードアドレスＭＷＡ′を記憶するものである。プリチャージ信号ＰＲＥが与えられると、個々の単位ヒューズ回路１０１，１０２の中のＰＭＯＳトランジスタ８４がターンオンする結果、ノードＮ２及びＮ３がいずれも“Ｈ”レベルにプリチャージされる。そして、対応する欠陥ロウアドレス検知ヒューズ回路６１から“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤが供給されると、２本のヒューズ８１の切断パターンに応じた２ビットの冗長主ワードアドレスＭＷＡ′がＣＭＯＳトランスファゲート１０４，１０５に与えられる。ＣＭＯＳトランスファゲート１０４，１０５は、“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤに応答してターンオンし、与えられた冗長主ワードアドレスＭＷＡ′を出力する。なお、図５中の冗長副ワードアドレスヒューズ回路６３と、分割位置アドレスヒューズ回路６４とは、図７の冗長主ワードアドレスヒューズ回路６２と同一の内部構成を備えている。
【００２０】
次に、上記構成を備えたＤＲＡＭの読み出し動作について説明する。ここで、図２の通常メモリアレイ中の２０４８ロウのうち通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４で示されたロウが欠陥ロウであり、このうち実際に欠陥があるのは通常副ワード線Ｐ３のみであって、他の通常副ワード線Ｐ１，Ｐ２，Ｐ４には欠陥がないものとする。また、通常副ワード線Ｑ１，Ｑ２，Ｑ３，Ｑ４で示されたロウが欠陥ロウであり、このうち実際に欠陥があるのは通常副ワード線Ｑ２のみであって、他の通常副ワード線Ｑ１，Ｑ３，Ｑ４には欠陥がないものとする。図４の冗長メモリアレイ中の１６冗長ロウのうち冗長副ワード線Ｒ１，Ｒ２，Ｒ３，Ｒ４で示された冗長ロウは、欠陥のある通常副ワード線Ｐ３及びＱ２の救済に用いられるロウである。すなわち、冗長副ワード線Ｒ３は列ブロック位置（分割位置）を同じくする通常副ワード線Ｐ３の救済に、冗長副ワード線Ｒ２は列ブロック位置（分割位置）を同じくする通常副ワード線Ｑ２の救済にそれぞれ用いられるものとする。
【００２１】
まず、欠陥のある通常副ワード線Ｐ３の置換先が冗長副ワード線Ｒ３になるように、図５中の１組の冗長ヒューズ回路が予めプログラムされる。具体的には、通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４に係る１１ビットの欠陥ロウアドレスが欠陥ロウアドレス検知ヒューズ回路６１に記憶され、冗長副ワード線Ｒ１，Ｒ２，Ｒ３，Ｒ４に対応した冗長主ワード線４２に係る２ビットの冗長主ワードアドレスＭＷＡ′が冗長主ワードアドレスヒューズ回路６２に記憶され、４本の冗長副ワード選択線４４のうちの冗長副ワード線Ｒ１，Ｒ２，Ｒ３，Ｒ４に対応した１本の副ワード選択線に係る２ビットの冗長副ワードアドレスＳＷＡ′が冗長副ワードアドレスヒューズ回路６３に記憶され、通常副ワード線Ｐ３及び冗長副ワード線Ｒ３の列ブロック位置を示す２ビットの分割位置アドレスＤＰＡすなわち“１１（２進数）”が分割位置アドレスヒューズ回路６４に記憶される。また、欠陥のある通常副ワード線Ｑ２の置換先が冗長副ワード線Ｒ２になるように、図５中の他の１組の冗長ヒューズ回路が予めプログラムされる。具体的には、通常副ワード線Ｑ２及び冗長副ワード線Ｒ２の列ブロック位置を示す２ビットのアドレス“１０（２進数）”が分割位置アドレスヒューズ回路６４に記憶される点を除いて、通常副ワード線Ｐ３及び冗長副ワード線Ｒ３に係るプログラミングと同様のプログラミングが行なわれる。
【００２２】
通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４に係る欠陥ロウアドレスと一致するロウアドレスＲＡが、１１ビットのアドレス信号Ａ0 〜Ａ10として、図１のＤＲＡＭに与えられたものとする。続いて、コラムアドレスＣＡが１１ビットのアドレス信号Ａ0 〜Ａ10として同ＤＲＡＭに与えられる。
【００２３】
通常メモリブロック１３では、主ワードアドレスＭＷＡに対応した１本の通常主ワード線２２が通常主ワードデコーダ２１により選択され、各々４本の通常副ワード選択線２４のうちの副ワードアドレスＳＷＡに応じた１本の通常副ワード選択線が４個の通常副ワードデコーダ２３（ＳＷＤ１〜ＳＷＤ４）によりそれぞれ選択され、通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４が４個の通常副ワード線ドライバ２５により駆動される。この結果、通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４に係る欠陥ロウに属する５１２×４個の通常メモリセルの各々から１ビットの記憶データが読み出される。通常コラムスイッチ・センスアンプ列２９は、コラムデコーダ２８と協働して、コラムアドレスＣＡに応じた１ビットの記憶データを次段通常アンプ３０へ供給する。この結果、通常データ信号ＮＤＴがセレクタ１５へ供給される。この際、コラムアドレスＣＡが欠陥のない通常副ワード線Ｐ１，Ｐ２，Ｐ４に係る列ブロックの位置を指定するアドレスである場合には例外なく正しい通常データ信号ＮＤＴがセレクタ１５へ供給されるが、コラムアドレスＣＡが欠陥のある通常副ワード線Ｐ３に係る列ブロックの位置を指定するアドレスである場合には不正の通常データ信号ＮＤＴがセレクタ１５へ供給されることがある。
【００２４】
一方、冗長メモリブロック１４では、冗長制御回路４０が冗長主ワードアドレスＭＷＡ′、冗長副ワードアドレスＳＷＡ′、イネーブル信号ＥＮ１〜ＥＮ４及び切替信号Ｎ／Ｒを供給する。詳細には、通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４に係る欠陥ロウアドレスを記憶した欠陥ロウアドレス検知ヒューズ回路６１が“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成し、これに対応した冗長主ワードアドレスヒューズ回路６２と、冗長副ワードアドレスヒューズ回路６３と、分割位置アドレスヒューズ回路６４とがそれぞれヒューズに記憶された冗長主ワードアドレスＭＷＡ′と、冗長副ワードアドレスＳＷＡ′と、“１１（２進数）”の分割位置アドレスＤＰＡとを供給する。副ワードデコーダ制御回路６５は、“１１（２進数）”の分割位置アドレスＤＰＡに応じて、４つのイネーブル信号ＥＮ１〜ＥＮ４のうちの１つのイネーブル信号ＥＮ３のみをアサートする。比較器６６は、分割位置アドレスヒューズ回路６４から供給された分割位置アドレスＤＰＡと、与えられたコラムアドレスＣＡのうちの副ビットアドレスＳＢＡとが一致した場合には救済が必要であることを示す“Ｈ”レベルの切替信号Ｎ／Ｒを、その他の場合には救済が必要でないことを示す“Ｌ”レベルの切替信号Ｎ／Ｒをそれぞれセレクタ１５へ供給する。
【００２５】
更に、冗長メモリブロック１４では、冗長制御回路４０から供給された冗長主ワードアドレスＭＷＡ′に対応した１本の冗長主ワード線４２が冗長主ワードデコーダ４１により選択される。また、４個の冗長副ワードデコーダ４３（ＳＷＤ１〜ＳＷＤ４）のうちアサートされたイネーブル信号ＥＮ３を受け取った１個の冗長副ワードデコーダ（ＳＷＤ３）のみが動作して、対応する４本の冗長副ワード選択線４４のうち冗長制御回路４０から供給された副ワードアドレスＳＷＡ′に応じた１本の冗長副ワード選択線が選択される。この結果、１冗長ロウを構成する４本の冗長副ワード線Ｒ１，Ｒ２，Ｒ３，Ｒ４のうちの１本の冗長副ワード線Ｒ３のみが冗長副ワード線ドライバ４５により駆動され、該駆動された冗長副ワード線Ｒ３に係る５１２個の冗長メモリセルの各々から１ビットの記憶データが読み出される。冗長コラムスイッチ・センスアンプ列４９は、コラムデコーダ２８と協働して、コラムアドレスＣＡに応じた１ビットの記憶データを次段冗長アンプ５０へ供給する。この際、コラムアドレスＣＡが冗長副ワード線Ｒ３に係る列ブロックの位置を指定するアドレスである場合には、例外なく正しい冗長データ信号ＲＤＴがセレクタ１５へ供給される。
【００２６】
以上のようにして通常データ信号ＮＤＴと、冗長データ信号ＲＤＴと、切替信号Ｎ／Ｒとがセレクタ１５に供給されると、セレクタ１５は、切替信号Ｎ／Ｒに応じて、通常データ信号ＮＤＴと冗長データ信号ＲＤＴとのいずれかをデータ信号ＤＴとして選択的に出力する。詳細には、コラムアドレスＣＡが欠陥のない通常副ワード線Ｐ１，Ｐ２，Ｐ４に係る列ブロックの位置を指定するアドレスである場合には、救済が必要でないことを示す“Ｌ”レベルの切替信号Ｎ／Ｒが供給される結果、通常データ信号ＮＤＴがデータ信号ＤＴとして選択される。また、コラムアドレスＣＡが欠陥のある通常副ワード線Ｐ３に係る列ブロックの位置を指定するアドレスである場合には、救済が必要であることを示す“Ｈ”レベルの切替信号Ｎ／Ｒが供給される結果、冗長データ信号ＲＤＴがデータ信号ＤＴとして選択される。つまり、与えられたロウアドレスＲＡが欠陥ロウの位置を指定するアドレスである場合には、続いて与えられたコラムアドレスＣＡに応じて、欠陥ロウの中の欠陥のない通常副ワード線Ｐ１，Ｐ２，Ｐ４はそのまま使用され、欠陥ロウの中の欠陥のある通常副ワード線Ｐ３のみが冗長副ワード線Ｒ３に置換されるのである。
【００２７】
通常副ワード線Ｑ１，Ｑ２，Ｑ３，Ｑ４に係る欠陥ロウアドレスと一致するロウアドレスＲＡが図１のＤＲＡＭに与えられたときには、続いて与えられたコラムアドレスＣＡに応じて、欠陥ロウの中の欠陥のない通常副ワード線Ｑ１，Ｑ３，Ｑ４はそのまま使用され、欠陥ロウの中の欠陥のある通常副ワード線Ｑ２のみが冗長副ワード線Ｒ２に置換される。これから容易に類推できるように、最大４欠陥ロウを１冗長ロウで救済できる。
【００２８】
なお、与えられたロウアドレスＲＡが無欠陥ロウの位置を指定するアドレスである場合には、いずれの欠陥ロウドレス検知ヒューズ回路６１も“Ｈ”レベルの欠陥ロウ検知信号ＲＥＤを生成しないので、比較器６６は、分割位置アドレスヒューズ回路６４のプログラミング内容にかかわらず、救済が必要でないことを示す“Ｌ”レベルの切替信号Ｎ／Ｒをセレクタ１５へ供給する。したがって、セレクタ１５は、ロウアドレスＲＡ及びコラムアドレスＣＡに応じて通常メモリブロック１３から供給された通常データ信号ＮＤＴを、データ信号ＤＴとして選択する。
【００２９】
以上説明してきたとおり、上記ＤＲＡＭによれば、欠陥ロウの中の実際に欠陥を持つ通常副ワード線のみを同一分割位置（同一の列ブロック位置）にある冗長副ワード線に置換することとしたので、副ワード線単位でロウの置換を行なえる結果、冗長救済効率が改善される。従来は主ワード線単位でロウの置換が行なわれていたことを考えると、Ｋを列ブロック数（上記の例ではＫ＝４）とすると、冗長救済効率が最大Ｋ倍に改善される。
【００３０】
しかも、上記ＤＲＡＭによれば、記憶された分割位置アドレスＤＰＡに応じて４個の冗長副ワードデコーダ４３（ＳＷＤ１〜ＳＷＤ４）のうちの所要の１個（例えば欠陥のある通常副ワード線Ｐ３の置換先である冗長副ワード線Ｒ３に係る冗長副ワードデコーダＳＷＤ３）のみが動作するように該４個の冗長副ワードデコーダ４３を制御するための副ワードデコーダ制御回路６５を備えた構成を採用したので、冗長副ワード選択線４４及び冗長副ワード線４６の駆動電流が低減される。なお、記憶された分割位置アドレスＤＰＡに応じて４個の通常副ワードデコーダ２３（ＳＷＤ１〜ＳＷＤ４）のうちの１個（例えば欠陥のある通常副ワード線Ｐ３に係る通常副ワードデコーダＳＷＤ３）のみが動作しないように該４個の通常副ワードデコーダ２３を副ワードデコーダ制御回路６５で更に制御するようにすれば、冗長メモリブロック１４を備えない場合と同程度までワード線駆動電流が低減される。ただし、副ワードデコーダ制御回路６５の配設を省略しても、冗長救済効率の改善効果に変わりはない。
【００３１】
また、上記ＤＲＡＭによれば、個々の冗長ヒューズ回路において、欠陥ロウアドレス検知ヒューズ回路６１の出力すなわち欠陥ロウ検知信号ＲＥＤに基づいて、冗長主ワードアドレスヒューズ回路６２、冗長副ワードアドレスヒューズ回路６３及び分割位置アドレスヒューズ回路６４の各々の記憶情報を読み出すこととしたので、欠陥の多い分割位置に多数組の冗長ヒューズ回路を割り当てるなど、柔軟なヒューズ・プログラミングが可能になる。つまり、冗長制御回路４０の中のヒューズを有効に利用できる。ただし、冗長ヒューズ回路と冗長主ワード線との対応関係が固定されるという制約が生じるけれども、冗長主ワードアドレスヒューズ回路６２の配設を省略することにより冗長制御回路４０の中のヒューズの数を低減してもよい。冗長副ワードアドレスヒューズ回路６３についても同様である。
【００３２】
なお、１欠陥ロウ中の複数の通常副ワード線に欠陥がある場合に対応するためには、分割位置アドレスヒューズ回路６４の中のヒューズの数を増やせばよい。例えば、４本のヒューズの各々が異なる分割位置アドレスを表わすこととすれば、図２中の通常副ワード線Ｐ１，Ｐ２，Ｐ３，Ｐ４で示されたロウの中の複数の通常副ワード線（例えばＰ３及びＰ４）に欠陥がある場合でも、副ワード線単位のロウの置換が可能になる。
【００３３】
【発明の効果】
以上説明してきたとおり、本発明によれば、階層型ワード線構造をとるアドレスマルチプレクス入力型の半導体記憶装置において副ワード線単位でロウの置換を行なうこととしたので、該半導体記憶装置の冗長救済効率が改善される。
【図面の簡単な説明】
【図１】本発明に係るＤＲＡＭの概略構成を示すブロック図である。
【図２】図１中の通常メモリブロックの内部構成を示すブロック図である。
【図３】図２中の通常副ワード線ドライバの内部構成を示す図である。
【図４】図１中の冗長メモリブロックの内部構成を示すブロック図である。
【図５】図４中の冗長制御回路の内部構成を示すブロック図である。
【図６】図５中の欠陥ロウアドレス検知ヒューズ回路の内部構成を示す図である。
【図７】図５中の冗長主ワードアドレスヒューズ回路の内部構成を示す図である。
【符号の説明】
１１ ロウアドレスバッファ
１２ コラムアドレスバッファ
１３ 通常メモリブロック
１４ 冗長メモリブロック
１５ セレクタ
２１ 通常主ワードデコーダ
２２ 通常主ワード線
２３ 通常副ワードデコーダ
２４ 通常副ワード選択線
２５ 通常副ワード線ドライバ
２６ 通常副ワード線
２７ 通常サブアレイ
２８ コラムデコーダ
２９ 通常コラムスイッチ・センスアンプ列
３０ 次段通常アンプ
４０ 冗長制御回路
４１ 冗長主ワードデコーダ
４２ 冗長主ワード線
４３ 冗長副ワードデコーダ
４４ 冗長副ワード選択線
４５ 冗長副ワード線ドライバ
４６ 冗長副ワード線
４７ 冗長サブアレイ
４９ 冗長コラムスイッチ・センスアンプ列
５０ 次段冗長アンプ
６１ 欠陥ロウアドレス検知ヒューズ回路
６２ 冗長主ワードアドレスヒューズ回路
６３ 冗長副ワードアドレスヒューズ回路
６４ 分割位置アドレスヒューズ回路
６５ 副ワードデコーダ制御回路
６６ 比較器
７１ ヒューズ列
７２ ＮＭＯＳトランジスタ列
７３ インバータ列
７４，７７ ＰＭＯＳトランジスタ
７５，７６ インバータ
８１ ヒューズ
８２ ＮＭＯＳトランジスタ
８４，８７ ＰＭＯＳトランジスタ
８５ インバータ
９１ ＮＭＯＳトランジスタ
９２ ＰＭＯＳトランジスタ
１０１，１０２ 単位ヒューズ回路
１０３ インバータ
１０４，１０５ ＣＭＯＳトランスファゲート
Ａ0 〜Ａ10 アドレス信号
ＣＡ コラムアドレス
ＣＳ１〜ＣＳ４ コラム選択線
ＤＴ データ信号
ＤＰＡ 分割位置アドレス
ＥＮ１〜ＥＮ４ イネーブル信号
ＭＢＡ 主ビットアドレス
ＭＷＡ 主ワードアドレス
ＭＷＡ′ 冗長主ワードアドレス
Ｎ１〜Ｎ３ ノード
ＮＤＴ 通常データ信号
Ｎ／Ｒ 切替信号
Ｐ１〜Ｐ４ 欠陥ロウの通常副ワード線
ＰＲＥ プリチャージ信号
Ｑ１〜Ｑ４ 欠陥ロウの通常副ワード線
Ｒ１〜Ｒ４ 置換先の冗長副ワード線
ＲＡ ロウアドレス
ＲＤＴ 冗長データ信号
ＲＥＤ 欠陥ロウ検知信号
ＳＢＡ 副ビットアドレス
ＳＷＡ 副ワードアドレス
ＳＷＡ′ 冗長副ワードアドレス
Claims (4)
- 階層型ワード線構造をとるアドレスマルチプレクス入力型の半導体記憶装置であって、
各々データを記憶するためのＬロウ（Ｌは整数）の通常メモリセルをそれぞれ有するＪ×Ｋ個（Ｊ，Ｋは整数）の通常サブアレイで構成されるように、Ｊ行Ｋ列のブロックに分割された通常メモリアレイと、
各々前記通常メモリアレイのうちの１個の行ブロックを構成するＫ個の通常サブアレイに対して共通に１本ずつ設けられたＪ本の通常主ワード線と、
各々前記通常メモリアレイのうちの１個の列ブロックを構成するＪ個の通常サブアレイに対して共通にＬ本ずつ設けられたＫ組の通常副ワード選択線と、
前記Ｊ×Ｋ個の通常サブアレイの各々が有するＬロウの通常メモリセルに接続されるように、前記Ｊ×Ｋ個の通常サブアレイの各々にＬ本ずつ設けられたＪ×Ｋ組の通常副ワード線と、
与えられたロウアドレスの一部からなる主ワードアドレスに応じて、前記Ｊ本の通常主ワード線のうちの１本を選択するための通常主ワードデコーダ手段と、
各々前記与えられたロウアドレスの他の部分からなる副ワードアドレスに応じて、前記Ｋ組の通常副ワード選択線のうちの対応する１組を構成するＬ本の通常副ワード選択線のうちの１本をそれぞれ選択するためのＫ個の通常副ワードデコーダと、
各々前記通常主ワード線の選択及び前記通常副ワード選択線の選択に応じて、前記Ｊ×Ｋ組の通常副ワード線のうちの対応する１組を構成するＬ本の通常副ワード線のうちの１本をそれぞれ選択的に駆動するためのＪ×Ｋ個の通常副ワード線ドライバと、
各々データを記憶するためのＮロウ（Ｎは整数）の冗長メモリセルをそれぞれ有するＭ×Ｋ個（Ｍは整数）の冗長サブアレイで構成されるように、Ｍ行Ｋ列のブロックに分割された冗長メモリアレイと、
各々前記冗長メモリアレイのうちの１個の行ブロックを構成するＫ個の冗長サブアレイに対して共通に１本ずつ設けられたＭ本の冗長主ワード線と、
各々前記冗長メモリアレイのうちの１個の列ブロックを構成するＭ個の冗長サブアレイに対して共通にＮ本ずつ設けられたＫ組の冗長副ワード選択線と、
前記Ｍ×Ｋ個の冗長サブアレイの各々が有するＮロウの冗長メモリセルに接続されるように、前記Ｍ×Ｋ個の冗長サブアレイの各々にＮ本ずつ設けられたＭ×Ｋ組の通常副ワード線と、
前記通常メモリアレイ中の欠陥ロウの位置を示す欠陥ロウアドレスと、該欠陥ロウアドレスに対応した冗長主ワードアドレスと、前記欠陥ロウアドレスに対応した冗長副ワードアドレスと、前記欠陥ロウアドレスに係る通常副ワード線の欠陥位置に対応して少なくとも１個の列ブロックの位置を指定するための少なくとも１つの分割位置アドレスとを記憶し、かつ前記与えられたロウアドレスが前記記憶された欠陥ロウアドレスと一致した場合には前記記憶された冗長主ワードアドレス及び冗長副ワードアドレスを供給するとともに、前記与えられたロウアドレスが前記記憶された欠陥ロウアドレスと一致しかつ与えられたコラムアドレスのうちの列ブロック位置指定部分が前記記憶された分割位置アドレスのうちの１つと一致した場合には救済が必要であることを示し、その他の場合には救済が必要でないことを示す切替信号を供給するための冗長制御回路と、
前記冗長制御回路から供給された冗長主ワードアドレスに応じて、前記Ｍ本の冗長主ワード線のうちの１本を選択するための冗長主ワードデコーダ手段と、
各々前記冗長制御回路から供給された冗長副ワードアドレスに応じて、前記Ｋ組の冗長副ワード選択線のうちの対応する１組を構成するＮ本の冗長副ワード選択線のうちの１本をそれぞれ選択するためのＫ個の冗長副ワードデコーダと、
各々前記冗長主ワード線の選択及び前記冗長副ワード選択線の選択に応じて、前記Ｍ×Ｋ組の冗長副ワード線のうちの対応する１組を構成するＮ本の冗長副ワード線のうちの１本をそれぞれ選択的に駆動するためのＭ×Ｋ個の冗長副ワード線ドライバと、
前記与えられたコラムアドレスに応じて、前記通常メモリアレイ中の前記主ワードアドレス及び前記副ワードアドレスで選択された１ロウの通常メモリセルの中から１個の通常メモリセルを、前記冗長メモリアレイ中の前記冗長主ワードアドレス及び前記冗長副ワードアドレスで選択された１ロウの冗長メモリセルの中から１個の冗長メモリセルをそれぞれ選択するためのコラムデコーダ手段と、
前記コラムデコーダ手段により選択された１個の通常メモリセルの記憶データを読み出すための手段と、
前記コラムデコーダ手段により選択された１個の冗長メモリセルの記憶データを読み出すための手段と、
救済が必要でないことを前記冗長制御回路から供給された切替信号が示す場合には前記読み出された通常メモリセルの記憶データを、救済が必要であることを前記冗長制御回路から供給された切替信号が示す場合には前記読み出された冗長メモリセルの記憶データをそれぞれ選択して出力するためのセレクタとを備えたことを特徴とする半導体記憶装置。 - 請求項１記載の半導体記憶装置において、
前記冗長制御回路は、
各々欠陥ロウアドレスを記憶するためのヒューズを有し、かつ各々前記与えられたロウアドレスが前記ヒューズに記憶された欠陥ロウアドレスと一致した場合には欠陥ロウ検知信号を生成するための複数の欠陥ロウアドレス検知ヒューズ回路と、
各々冗長主ワードアドレスを記憶するためのヒューズを有し、かつ各々前記複数の欠陥ロウアドレス検知ヒューズ回路のうちの対応する欠陥ロウアドレス検知ヒューズ回路が欠陥ロウ検知信号を生成した場合には前記ヒューズに記憶された冗長主ワードアドレスを供給するための複数の冗長主ワードアドレスヒューズ回路と、
各々冗長副ワードアドレスを記憶するためのヒューズを有し、かつ各々前記複数の欠陥ロウアドレス検知ヒューズ回路のうちの対応する欠陥ロウアドレス検知ヒューズ回路が欠陥ロウ検知信号を生成した場合には前記ヒューズに記憶された冗長副ワードアドレスを供給するための複数の冗長副ワードアドレスヒューズ回路と、
各々分割位置アドレスを記憶するためのヒューズを有し、かつ各々前記複数の欠陥ロウアドレス検知ヒューズ回路のうちの対応する欠陥ロウアドレス検知ヒューズ回路が欠陥ロウ検知信号を生成した場合には前記ヒューズに記憶された分割位置アドレスを供給するための複数の分割位置アドレスヒューズ回路と、
前記複数の欠陥ロウアドレス検知ヒューズ回路のうちのいずれかが欠陥ロウ検知信号を生成し、かつ前記複数の分割位置アドレスヒューズ回路のうちのいずれかから供給された分割位置アドレスと、前記与えられたコラムアドレスのうちの列ブロック位置指定部分とが一致した場合には救済が必要であることを示し、その他の場合には救済が必要でないことを示す切替信号を供給するための比較器とを備えたことを特徴とする半導体記憶装置。 - 請求項２記載の半導体記憶装置において、
前記冗長制御回路は、前記複数の分割位置アドレスヒューズ回路のうちのいずれかから供給された分割位置アドレスに応じて、前記Ｋ個の冗長副ワードデコーダのうちの前記供給された分割位置アドレスで指定された位置の列ブロックに対応した冗長副ワードデコーダのみが動作するように、前記Ｋ個の冗長副ワードデコーダの各々を制御するための副ワードデコーダ制御回路を更に備えたことを特徴とする半導体記憶装置。 - 請求項３記載の半導体記憶装置において、
前記副ワードデコーダ制御回路は、前記Ｋ個の通常副ワードデコーダのうちの前記供給された分割位置アドレスで指定された位置の列ブロックに対応した通常副ワードデコーダのみが動作しないように、前記Ｋ個の通常副ワードデコーダの各々を制御する機能を更に備えたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01694796A JP3797697B2 (ja) | 1996-02-02 | 1996-02-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01694796A JP3797697B2 (ja) | 1996-02-02 | 1996-02-02 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09213096A JPH09213096A (ja) | 1997-08-15 |
| JP3797697B2 true JP3797697B2 (ja) | 2006-07-19 |
Family
ID=11930332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01694796A Expired - Fee Related JP3797697B2 (ja) | 1996-02-02 | 1996-02-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3797697B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100370232B1 (ko) * | 1999-04-28 | 2003-01-29 | 삼성전자 주식회사 | 결함 셀을 리던던시 셀로의 대체를 반복 수행할 수 있는 리던던시 회로 |
| JP2002050191A (ja) | 2000-08-02 | 2002-02-15 | Fujitsu Ltd | 半導体記憶装置 |
| KR100443507B1 (ko) * | 2001-11-30 | 2004-08-09 | 주식회사 하이닉스반도체 | 임베디드 디램의 리던던시 회로 |
| JP4758229B2 (ja) | 2003-07-15 | 2011-08-24 | エルピーダメモリ株式会社 | 半導体記憶装置 |
-
1996
- 1996-02-02 JP JP01694796A patent/JP3797697B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09213096A (ja) | 1997-08-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051102 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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