KR100443507B1 - 임베디드 디램의 리던던시 회로 - Google Patents

임베디드 디램의 리던던시 회로 Download PDF

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Abstract

본 발명은 임베디드 디램의 리던던시 회로에 관한 것으로, 메인 IO 리던던시 회로와 서브 IO 리던던시 회로를 사용하여 메인 IO 리던던시 회로에서 리페어되지 않고 남아있는 결함 IO를 서브 IO 리던던시 회로를 사용하여 리페어시킴으로써 하나의 셀 어레이 블록에서 최대 3개의 IO를 리페어 할 수 있다. 이를 위해 본 발명에 의한 임베디드 디램의 리던던시 회로는 M비트 입/출력 라인을 각각 갖는 N개의 셀 어레이 블록과, 상기 하나의 셀 어레이 블록당 최대 2개까지 결함 입/출력 라인을 리페어 할 수 있는 N개의 리던던시부와, 상기 하나의 셀 어레이 블록에서 발생된 결함 입/출력 라인이 3개 이상일 때 상기 리던던시부에서 리페어되지 않은 나머지 결함 입/출력 라인을 리페어하기 위한 N개의 서브 리던던시부를 구비한 것을 특징으로 한다.

Description

임베디드 디램의 리던던시 회로{CIRCUIT OF REDUNDANCY IN EMBEDDED DRAM}
본 발명은 임베디드 디램(Embedded DRAM)의 리던던시 회로에 관한 것으로, 특히 하나의 셀 어레이 블록에서 최대 2개까지 IO 리페어 가능하던 것을 3개까지 리페어할 수 있도록 구현하여 리페어 효율을 향상시킨 리던던시 회로에 관한 것이다.
일반적으로, 임베디드 디램(Embeded DRAM)은 디램(DRAM)과 로직(Logic)이 하나의 칩(Chip) 안에 결합된 구조로, 와이드(Wide) IO 동작이 장점이다. 그러나, 종래의 임베디드 디램은 이러한 와이드 IO 구현으로 인해 기존의 컬럼 리페어 회로를 사용할 수 없었다. 이러한 문제점을 해결하기 위해, 종래의 임베디드 디램은도 1에 도시된 것과 같이, 결함(fail)이 발생한 IO를 대체하기 위한 IO 리던던시 회로를 사용하여 컬럼 리페어(Column Repair)를 실시하였다. 그러면, 첨부 도면을 참조하여 종래의 임베디드 디램의 구성 및 동작에 대해 설명하기로 한다.
도 1은 종래의 임베디드 디램이 64비트 IO 구조인 경우에 IO 리던던시 회로를 도시한 구성도이다. 도시된 바와 같이, 32비트 IO 단위로 분리된 2개의 32비트 IO 리던던시 회로부(1)(4)를 구비한다.
32비트 IO 리던던시 회로부(1)는 제 1 및 제 2 퓨즈부(2)(3)를 구비하고 있으며, 물리적 IO 라인(pio<0:31>, piob<0:31>)과 리던던시 IO 라인(sio<0>, siob<0>, sio<1>, siob<1>) 및 글로벌 IO 라인(gio<0:31>, giob<0:31>)과 연결되어 있다. 여기서, 리던던시 IO 라인(sio<0>, siob<0>)은 레프트(Left) IO신호(lio<0>, liob<0>)로 입력되며, 리던던시 IO 라인(sio<1>, siob<1>)은 라이트(Light) IO신호(rio<0>, riob<0>)로 입력된다. 그리고, 물리적 IO 라인(pio<0:31>, piob<0:31>)은 물리적 IO 신호(pio<0:31>, piob<0:31>)로 입력된다. 그리고, 업 레프트 스톱(up left stop; u_lsp) 신호로 고전압(Vpp)을 수신하며, 다운 레프트 스톱(down left stop; d_lsp) 신호로 제 1 퓨즈부(2)의 출력 신호(end_vss)를 수신한다. 또한, 업 라이트 스톱(up right stop; u_rsp) 신호로 제 2 퓨즈부(3)의 출력 신호(end_vss)를 수신하며, 다운 라이트 스톱(down right stop; u_rsp) 신호로 고전압(Vpp)을 수신한다.
32비트 IO 리던던시 회로부(4)는 제 3 및 제 4 퓨즈부(5)(6)를 구비하고 있으며, 물리적 IO 라인(pio<32:63>, piob<32:63>)과 리던던시 IO 라인(sio<2>,siob<2>, sio<3>, siob<3>) 및 글로벌 IO 라인(gio<63:32>, giob<63:32>)과 연결되어 있다. 여기서, 리던던시 IO 라인(sio<2>, siob<2>)은 레프트(Left) IO신호(lio<0>, liob<0>)로 입력되며, 리던던시 IO 라인(sio<3>, siob<3>)은 라이트(Light) IO신호(rio<0>, riob<0>)로 입력된다. 그리고, 물리적 IO 라인(pio<32:63>, piob<32:63>)은 물리적 IO 신호(pio<0:31>, piob<0:31>)로 입력된다. 그리고, 업 레프트 스톱(up left stop; u_lsp) 신호로 고전압(Vpp)을 수신하며, 다운 레프트 스톱(down left stop; d_lsp) 신호로 제 3 퓨즈부(5)의 출력 신호(end_vss)를 수신한다. 또한, 업 라이트 스톱(up right stop; u_rsp) 신호로 제 4 퓨즈부(6)의 출력 신호(end_vss)를 수신하며, 다운 라이트 스톱(down right stop; u_rsp) 신호로 고전압(Vpp)을 수신한다.
도 2는 도 1에 도시된 종래의 32비트 IO 리던던시 회로부(1)의 구성도로서, 제 1 내지 제 4 IO 리던던시부(11-14)로 구성되어 있다.
제 1 IO 리던던시부(11)는 레프터 IO신호(lio<0>, liob<0>)와 물리적 IO 라인(pio<0:7>, piob<0:7>)과 물리적 IO 라인(pio<8>, piob<8>) 및 글로벌 IO라인(gio<0:7>, giob<0:7>)과 연결되어 있다. 여기서, 레프트(Left) IO신호(lio<0>, liob<0>)는 레프트(Left) IO신호(lio<0>, liob<0>)로 입력되며, 물리적 IO 라인(pio<0:7>, piob<0:7>)은 물리적 IO 신호(pio<0:7>, piob<0:7>)로 입력되고, 물리적 IO 신호(pio<8>, piob<8>)는 라이트(Light) IO신호(rio<0>, riob<0>)로 입력된다. 그리고, 업 레프트 스톱(up left stop; u_lsp) 신호와 다운 레프트 스톱(down left stop; d_lsp) 신호와 업 라이트 스톱(up right stop;u_rsp) 신호 및 다운 라이트 스톱(down right stop; u_rsp) 신호를 수신한다.
제 2 IO 리던던시부(12)는 물리적 IO 라인(pio<7>, piob<7>)과 물리적 IO 라인(pio<8:15>, piob<8:15>)와 물리적 IO 라인(pio<16>, piob<16>) 및 글로벌 IO라인(gio<8:15>, giob<8:15>)과 연결되어 있다. 여기서, 물리적 IO 라인(pio<7>, piob<7>)는 레프트(Left) IO신호(lio<0>, liob<0>)로 입력되며, 물리적 IO 라인(pio<8:15>, piob<8:15>)은 물리적 IO 신호(pio<0:7>, piob<0:7>)로 입력되고, 물리적 IO 신호(pio<16>, piob<16>)는 라이트(Light) IO신호(rio<0>, riob<0>)로 입력된다. 그리고, 글로벌 IO라인(gio<8:15>, giob<8:15>)으로 글로벌 IO 신호(gio<0:7>, giob<0:7>)를 출력한다. 그리고, 제 1 IO 리던던시부(11)의 업 라이트 스톱(u_rap) 신호가 업 레프트 스톱(u_lsp) 신호로 입력되고, 제 1 IO 리던던시부(11)의 다운 라이트 스톱(d_rap) 신호가 다운 레프트 스톱(d_lsp) 신호로 입력된다.
제 3 IO 리던던시부(13)는 물리적 IO 라인(pio<15>, piob<15>)과 물리적 IO 라인(pio<16:23>, piob<16:23>)와 물리적 IO 라인(pio<24>, piob<24>) 및 글로벌 IO라인(gio<16:23>, giob<16:23>)과 연결되어 있다. 여기서, 물리적 IO 라인(pio<15>, piob<15>)는 레프트(Left) IO신호(lio<0>, liob<0>)로 입력되며, 물리적 IO 라인(pio<16:23>, piob<16:23>)은 물리적 IO 신호(pio<0:7>, piob<0:7>)로 입력되고, 물리적 IO 신호(pio<24>, piob<24>)는 라이트(Light) IO신호(rio<0>, riob<0>)로 입력된다. 그리고, 글로벌 IO라인(gio<16:23>, giob<16:23>)으로 글로벌 IO 신호(gio<0:7>, giob<0:7>)를 출력한다. 그리고, 제 2 IO 리던던시부(12)의업 라이트 스톱(u_rap) 신호가 업 레프트 스톱(u_lsp) 신호로 입력되고, 제 2 IO 리던던시부(12)의 다운 라이트 스톱(d_rap) 신호가 다운 레프트 스톱(d_lsp) 신호로 입력된다.
제 4 IO 리던던시부(14)는 물리적 IO 라인(pio<23>, piob<23>)과 물리적 IO 라인(pio<24:31>, piob<24:31>)와 라이트 IO 신호(rio<0>, riob<0>) 및 글로벌 IO라인(gio<24:31>, giob<24:31>)과 연결되어 있다. 여기서, 물리적 IO 라인(pio<23>, piob<23>)는 레프트(Left) IO신호(lio<0>, liob<0>)로 입력되며, 물리적 IO 라인(pio<24:31>, piob<24:31>)은 물리적 IO 신호(pio<0:7>, piob<0:7>)로 입력되고, 라이트(Light) IO신호(rio<0>, riob<0>)는 라이트(Light) IO신호(rio<0>, riob<0>)로 입력된다. 그리고, 글로벌 IO라인(gio<24:31>, giob<24:31>)으로 글로벌 IO 신호(gio<0:7>, giob<0:7>)를 출력한다. 그리고, 제 3 IO 리던던시부(13)의 업 라이트 스톱(u_rap) 신호가 업 레프트 스톱(u_lsp) 신호로 입력되고, 제 3 IO 리던던시부(13)의 다운 라이트 스톱(d_rap) 신호가 다운 레프트 스톱(d_lsp) 신호로 입력된다.
도 3은 도 2에 도시된 종래의 제 1 내지 제 4 IO 리던던시부(11-14)의 구성을 나타낸 것으로, 제 1 내지 제 8 IO 리던던시부(21-28)로 각각 구성된다.
도시된 바와 같이, 제 1 IO 리던던시부(21)는 레프트 IO 신호(lio<0>, liob<0>)와 물리적 IO 신호(pio<0>, piob<0>)와 물리적 IO 신호(pio<1>, piob<1>)와 업 및 다운 레프트 스톱 신호(u_lsp, d_lsp)를 수신하여 글로벌 IO 신호(gio<0>, giob<0>)를 출력한다. 제 1 IO 리던던시부(21)는 레프트 IO신호(lio<0>, liob<0>)를 물리적 IO 레프트 신호(piol, piolb)로 수신하며, 물리적 IO 신호(pio<0>, piob<0>)를 물리적 IO 센터 신호(pioc, piocb)로 수신하고, 또한 물리적 IO 신호(pio<1>, piob<1>)를 물리적 IO 라이트 신호(pior, piorb)로 수신한다. 그리고, 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<0>, giob<0>)를 출력한다.
제 2 IO 리던던시부(22)는 물리적 IO 신호(pio<0>, piob<0>)와 물리적 IO 신호(pio<1>, piob<1>)와 물리적 IO 신호(pio<0>, piob<0>)와 제 1 IO 리던던시부(21)의 업 및 다운 레프트 스톱 신호(u_lsp, d_lsp)를 수신하여, 글로벌 IO 신호(gio<1>, giob<1>)를 출력한다. 제 2 IO 리던던시부(22)는 물리적 IO 신호(pio<0>, piob<0>)를 물리적 IO 레프트 신호(piol, piolb)로 수신하며, 물리적 IO 신호(pio<1>, piob<1>)를 물리적 IO 센터 신호(pioc, piocb)로 수신하고, 또한 물리적 IO 신호(pio<2>, piob<2>)를 물리적 IO 라이트 신호(pior, piorb)로 수신한다. 그리고, 제 1 IO 리던던시부(21)의 업 라이트 스톱 신호(u_rsp)를 업 레프트 스톱 신호(u_lsp)로, 제 1 IO 리던던시부(21)의 다운 라이트 스톱 신호(d_rsp)를 다운 레프트 스톱 신호(d_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<1>, giob<1>)를 출력한다.
제 3 IO 리던던시부(23)는 물리적 IO 신호(pio<1>, piob<1>)와 물리적 IO 신호(pio<2>, piob<2>)와 물리적 IO 신호(pio<3>, piob<3>)와 제 2 IO 리던던시부(22)의 업 및 다운 레프트 스톱 신호(u_lsp, d_lsp)를 수신하여, 글로벌 IO 신호(gio<2>, giob<2>)를 출력한다. 제 3 IO 리던던시부(23)는 물리적 IO신호(pio<1>, piob<1>)를 물리적 IO 레프트 신호(piol, piolb)로 수신하며, 물리적 IO 신호(pio<2>, piob<2>)를 물리적 IO 센터 신호(pioc, piocb)로 수신하고, 또한 물리적 IO 신호(pio<3>, piob<3>)를 물리적 IO 라이트 신호(pior, piorb)로 수신한다. 그리고, 제 2 IO 리던던시부(22)의 업 라이트 스톱 신호(u_rsp)를 업 레프트 스톱 신호(u_lsp)로, 제 2 IO 리던던시부(22)의 다운 라이트 스톱 신호(d_rsp)를 다운 레프트 스톱 신호(d_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<2>, giob<2>)를 출력한다.
제 4 IO 리던던시부(24)는 물리적 IO 신호(pio<2>, piob<2>)와 물리적 IO 신호(pio<3>, piob<3>)와 물리적 IO 신호(pio<4>, piob<4>)와 제 3 IO 리던던시부(23)의 업 및 다운 레프트 스톱 신호(u_lsp, d_lsp)를 수신하여, 글로벌 IO 신호(gio<3>, giob<3>)를 출력한다. 제 4 IO 리던던시부(24)는 물리적 IO 신호(pio<2>, piob<2>)를 물리적 IO 레프트 신호(piol, piolb)로 수신하며, 물리적 IO 신호(pio<3>, piob<3>)를 물리적 IO 센터 신호(pioc, piocb)로 수신하고, 또한 물리적 IO 신호(pio<4>, piob<4>)를 물리적 IO 라이트 신호(pior, piorb)로 수신한다. 그리고, 제 3 IO 리던던시부(23)의 업 라이트 스톱 신호(u_rsp)를 업 레프트 스톱 신호(u_lsp)로, 제 3 IO 리던던시부(23)의 다운 라이트 스톱 신호(d_rsp)를 다운 레프트 스톱 신호(d_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<3>, giob<3>)를 출력한다.
제 5 IO 리던던시부(25)는 물리적 IO 신호(pio<3>, piob<3>)와 물리적 IO 신호(pio<4>, piob<4>)와 물리적 IO 신호(pio<5>, piob<5>)와 제 4 IO리던던시부(24)의 업 및 다운 레프트 스톱 신호(u_lsp, d_lsp)를 수신하여, 글로벌 IO 신호(gio<4>, giob<4>)를 출력한다. 제 5 IO 리던던시부(25)는 물리적 IO 신호(pio<3>, piob<3>)를 물리적 IO 레프트 신호(piol, piolb)로 수신하며, 물리적 IO 신호(pio<4>, piob<4>)를 물리적 IO 센터 신호(pioc, piocb)로 수신하고, 또한 물리적 IO 신호(pio<5>, piob<5>)를 물리적 IO 라이트 신호(pior, piorb)로 수신한다. 그리고, 제 4 IO 리던던시부(24)의 업 라이트 스톱 신호(u_rsp)를 업 레프트 스톱 신호(u_lsp)로, 제 4 IO 리던던시부(24)의 다운 라이트 스톱 신호(d_rsp)를 다운 레프트 스톱 신호(d_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<4>, giob<4>)를 출력한다.
제 6 IO 리던던시부(26)는 물리적 IO 신호(pio<4>, piob<4>)와 물리적 IO 신호(pio<5>, piob<5>)와 물리적 IO 신호(pio<6>, piob<6>)와 제 5 IO 리던던시부(25)의 업 및 다운 레프트 스톱 신호(u_lsp, d_lsp)를 수신하여, 글로벌 IO 신호(gio<5>, giob<5>)를 출력한다. 제 6 IO 리던던시부(26)는 물리적 IO 신호(pio<4>, piob<4>)를 물리적 IO 레프트 신호(piol, piolb)로 수신하며, 물리적 IO 신호(pio<5>, piob<5>)를 물리적 IO 센터 신호(pioc, piocb)로 수신하고, 또한 물리적 IO 신호(pio<6>, piob<6>)를 물리적 IO 라이트 신호(pior, piorb)로 수신한다. 그리고, 제 5 IO 리던던시부(25)의 업 라이트 스톱 신호(u_rsp)를 업 레프트 스톱 신호(u_lsp)로, 제 5 IO 리던던시부(25)의 다운 라이트 스톱 신호(d_rsp)를 다운 레프트 스톱 신호(d_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<5>, giob<5>)를 출력한다.
제 7 IO 리던던시부(27)는 물리적 IO 신호(pio<5>, piob<5>)와 물리적 IO 신호(pio<6>, piob<6>)와 물리적 IO 신호(pio<7>, piob<7>)와 제 6 IO 리던던시부(26)의 업 및 다운 레프트 스톱 신호(u_lsp, d_lsp)를 수신하여, 글로벌 IO 신호(gio<6>, giob<6>)를 출력한다. 제 7 IO 리던던시부(27)는 물리적 IO 신호(pio<5>, piob<5>)를 물리적 IO 레프트 신호(piol, piolb)로 수신하며, 물리적 IO 신호(pio<6>, piob<6>)를 물리적 IO 센터 신호(pioc, piocb)로 수신하고, 또한 물리적 IO 신호(pio<7>, piob<7>)를 물리적 IO 라이트 신호(pior, piorb)로 수신한다. 그리고, 제 6 IO 리던던시부(26)의 업 라이트 스톱 신호(u_rsp)를 업 레프트 스톱 신호(u_lsp)로, 제 6 IO 리던던시부(26)의 다운 라이트 스톱 신호(d_rsp)를 다운 레프트 스톱 신호(d_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<6>, giob<6>)를 출력한다.
제 8 IO 리던던시부(28)는 물리적 IO 신호(pio<6>, piob<6>)와 물리적 IO 신호(pio<7>, piob<7>)와 물리적 IO 신호(pio<8>, piob<8>)와 제 7 IO 리던던시부(27)의 업 및 다운 레프트 스톱 신호(u_lsp, d_lsp)를 수신하여, 글로벌 IO 신호(gio<7>, giob<7>)를 출력한다. 제 8 IO 리던던시부(28)는 물리적 IO 신호(pio<6>, piob<6>)를 물리적 IO 레프트 신호(piol, piolb)로 수신하며, 물리적 IO 신호(pio<7>, piob<7>)를 물리적 IO 센터 신호(pioc, piocb)로 수신하고, 또한 물리적 IO 신호(pio<8>, piob<8>)를 물리적 IO 라이트 신호(pior, piorb)로 수신한다. 그리고, 제 7 IO 리던던시부(27)의 업 라이트 스톱 신호(u_rsp)를 업 레프트 스톱 신호(u_lsp)로, 제 7 IO 리던던시부(27)의 다운 라이트 스톱 신호(d_rsp)를다운 레프트 스톱 신호(d_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<7>, giob<7>)를 출력한다.
도 4는 도 3에 도시된 종래의 제 1 내지 제 8 IO 리던던시부(21-28)의 회로도이다.
제 1 내지 제 8 IO 리던던시부(21-28)의 회로는 도시된 바와 같이, 업 레프트 스톱 라인(u_lsp)과 업 라이트 스톱 라인(u_rsp) 사이에 접속된 제 1 퓨즈(F1)와, 다운 레프트 스톱 라인(d_lsp)과 다운 라이트 스톱 라인(d_rsp) 사이에 접속된 제 2 퓨즈(F2)와, 다운 레프트 스톱 라인(d_lsp)의 신호를 반전시켜 레프트 제어신호(left)로 발생하는 인버터(INV1)와, 업 레프트 스톱 라인(u_lsp)의 신호를 반전시켜 라이트 제어신호(right)로 발생하는 인버터(INV2)와, 레프트 제어신호(left)와 라이트 제어신호(right)를 2입력하여 센터 제어신호(center)를 발생하는 NOR 게이트(NOR1)로 구성된다. 또한, 레프트 제어신호(left)에 의해 물리적 IO 레프트 신호(piol, piolb)를 글로벌 라인(gio, giob)으로 각각 전송하는 N모스 트랜지스터(N1,N2)와, 센터 제어신호(center)에 의해 물리적 IO 센터 신호(pioc, piocb)를 글로벌 라인(gio, giob)으로 각각 전송하는 N모스 트랜지스터(N3,N4)와, 라이트 제어신호(right)에 의해 물리적 IO 라이트 신호(pior, piorb)를 글로벌 라인(gio, giob)으로 전송하는 N모스 트랜지스터(N5,N6)로 구성된다.
도 5는 도 1에 도시된 종래의 제 1 내지 제 4 퓨즈부(2)(3)(5)(6)의 회로도이다. 제 1 내지 제 4 퓨즈부(2)(3)(5)(6)는 도시된 바와 같이, 고전원전압(Vpp) 전송라인과 출력 노드(Nd1) 사이에 접속된 퓨즈(F)와, 상기 출력 노드(Nd1)와노드(Nd2) 사이에 접속되며 고전원전압(Vpp)을 전원전압으로 사용하는 인버터(INV1)와, 상기 노드(Nd2)의 신호에 의해 상기 출력 노드(Nd1)의 신호를 접지 전압(Vss)으로 방출하는 N모스 트랜지스터(N2)와, 상기 출력 노드(Nd1)에 게이트가 연결되고 접지 전압(Vss)에 소스 및 드레인이 공통으로 접속된 커패시터 구조의 N모스 트랜지스터(N1)로 구성된다.
그러면, 상기 도 1 내지 도 5를 참조하여, 종래의 임베디드 디램의 리던던시 회로에 대해 설명하기로 한다.
먼저, 종래의 임베디드 디램이 64비트 IO 구조를 가진다고 가정하면, 리던던시 회로는 도 1에 도시된 바와 같이 64비트 IO 구조를 32비트 IO 단위로 분리하여 2개의 32비트 IO 리던던시 회로부(1)(4)를 구비한다. 하나의 32비트 IO 리던던시 회로부(1)(4)에는 2개의 퓨즈부를 구비하고 있으며 32비트 IO를 갖는 하나의 블록당 하나씩 구성된다. 따라서, 하나의 32비트 IO 리던던시 회로부(1)(4)는 최대 2개의 IO를 리페어할 수 있으므로, 64비트 IO의 경우 최대 4개의 IO를 리페어할 수 있다.
도 1에 도시된 바와 같이, 32비트 IO 단위로 분리되어 양쪽에 각각 하나씩 배치된 32비트 IO 리던던시 회로부(1)(4)는 서로 동일한 기능을 수행하기 때문에, 이후로는 레프트에 있는 IO 리던던시 회로부(1)를 기준으로 설명하기로 한다.
만약, IO 라인 5번과 IO 라인 6번이 결함되었다면 IO 라인 5번은 레프트으로 시프트(shift)하여 리던던시 IO라인 SIO<0>을 사용하여 리페어가 이루어진다. 이러한 레프트 시프트(left shift) 동작을 위해서 제 1 퓨즈부(2)와 IO 라인 5번에해당되는 퓨즈를 커팅(cutting)해야 한다.
각각의 IO 경로는 도 4에 도시된 IO 리던던시 회로처럼 레프트(Left), 라이트(Right), 센터(Center) 경로가 존재하며, 노멀(Normal) 동작에서는 센터(Center) 경로에 의해 물리적 IO 센터 신호(pioc, piocb)가 글로벌 IO 라인(gio, giob)으로 전송된다.
퓨즈 커팅 과정은 결함(fail)이 발생한 IO 라인의 센터(Center) 경로를 차단하고 결함이 발생된 IO 라인의 레프트에 있는 도 4의 회로들은 모두 레프트 경로(Left Path)가 인에이블되도록 함으로써 시프트(shift) 동작이 이루어진다.
IO 라인 6번의 리페어 동작은 리던던시 IO 라인(SIO<1>)을 사용하기 위해서 도 1의 제 2 퓨즈부(3)와 IO 라인 6번의 업(Up) 퓨즈(Fuse)를 커팅함으로써 라이트 시프트 동작이 이루어지게 된다.
따라서, 전체적으로 최대 4개의 리페어가 이루어진다.
그런데, 상기 구성을 갖는 종래의 임베디드 디램의 리던던시 회로에 있어서는 하나의 블록당 최대 2개까지만 리페어가 가능하다. 따라서, 만약 하나의 블록에서 3개 이상의 결함이 발생하게 되면 전체적으로는 최대 4개까지 리페어 동작이 가능할지라도 리페어가 불가능해지는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 메인 IO 리던던시(Main IO Redundancy) 회로와 서브 IO 리던던시(Sub IO Redundancy) 회로를 사용하여 메인 IO 리던던시 회로에서 리페어되지 않고 남아있는 페일(fail) IO를 서브 IO 리던던시 회로를 사용하여 리페어시킴으로써 하나의 셀 어레이 블록에서 최대 3개의 IO를 리페어 할 수 있는 임베디드 디램의 리던던시 회로를 제공하는데 있다.
또한 본 발명의 다른 목적은 메인 IO 리던던시 회로에서 리페어되지 않고 남아있는 페일(fail) IO를 서브 IO 리던던시 회로를 사용하여 리페어시킬 때 서브 IO 리던던시 회로에서는 리던던시 IO 라인의 추가 없이 사용되지 않는 인접 블록의 리던던시 IO 라인을 사용함으로써, 칩 사이즈(Chip Size)의 큰 증가없이 하나의 블록에서 최대 3개의 IO를 리페어할 수 있는 임베디드 디램의 리던던시 회로를 제공하는데 있다.
도 1은 종래의 임베디드 디램이 64비트 IO 구조인 경우 IO 리던던시 회로를 도시한 구성도
도 2는 도 1에 도시된 종래의 32비트 IO 리던던시 회로부의 구성도
도 3은 도 2에 도시된 종래의 제 1 내지 제 4 IO 리던던시부의 구성도
도 4는 도 3에 도시된 종래의 제 1 내지 제 8 IO 리던던시부의 회로도
도 5는 도 1에 도시된 종래의 제 1 내지 제 4 퓨즈부의 회로도
도 6은 본 발명에 의한 임베디드 디램이 64비트 IO 구조인 경우 IO 리던던시 회로를 도시한 구성도
도 7은 도 6에 도시된 본 발명에 의한 제 1 및 제 2 서브 IO 리던던시 회로부의 구성도
도 8은 도 7에 도시된 본 발명에 의한 제 1 내지 제 4 서브 IO 리던던시부의 구성도
도 9는 도 8에 도시된 본 발명에 의한 제 1 내지 제 8 서브 IO 리던던시부의 회로도
도 10은 본 발명에 의한 IO 리던던시 경로를 설명하기 위한 도면
* 도면의 주요부분에 대한 부호의 설명 *
31 : 제 1 IO 리던던시 회로부 32 : 제 1 퓨즈부
33 : 제 2 퓨즈부 34 : 제 2 IO 리던던시 회로부
35 : 제 3 퓨즈부 36 : 제 4 퓨즈부
41 : 제 1 서브 IO 리던던시 회로부 42 : 제 5 퓨즈부
43 : 제 2 서브 IO 리던던시 회로부 44 : 제 6 퓨즈부
51-54 : 제 1 내지 제 4 서브 IO 리던던시부
61-68 : 제 1 내지 제 8 서브 IO 리던던시부
100 : 메인 IO 리던던시부 200 : 서브 IO 리던던시부
상기 목적을 달성하기 위하여, 본 발명에 의한 임베디드 디램의 리던던시 회로는 M비트 입/출력 라인을 각각 갖는 N개의 셀 어레이 블록과, 상기 하나의 셀 어레이 블록당 최대 2개까지 결함 입/출력 라인을 리페어 할 수 있는 N개의 리던던시부와, 상기 하나의 셀 어레이 블록에서 발생된 결함 입/출력 라인이 3개 이상일 때 상기 리던던시부에서 리페어되지 않은 나머지 결함 입/출력 라인을 리페어하기 위한 N개의 서브 리던던시부를 구비한 것을 특징으로 한다.
상기 N개의 리던던시부는 각각 2개의 퓨즈 회로부를 구비한 것을 특징으로 한다.
상기 리던던시부는 노멀 동작시 메모리 셀 어레이 쪽으로부터 전송된 물리적 입/출력 신호를 글로벌 입/출력 라인 쪽으로 전송하는 센터 경로와, 결함 입/출력라인이 발생시 상기 센터 경로를 차단하고, 결함이 발생된 제 1 결함 입/출력 라인을 제 1 리던던시 입/출력 라인으로 대체하기 위해 상기 제 1 결함 입/출력 라인을 기준으로 왼쪽에 있는 입/출력 라인을 하나씩 시프트시켜 글로벌 입/출력 라인으로 연결시켜 주는 레프트 경로와, 결함 입/출력 라인이 발생시 상기 센터 경로를 차단하고, 결함이 발생된 제 2 결함 입/출력 라인을 제 2 리던던시 입/출력 라인으로 대체하기 위해 상기 제 2 결함 입/출력 라인을 기준으로 오른쪽에 있는 입/출력 라인을 하나씩 시프트시켜 글로벌 입/출력 라인으로 연결시켜 주는 라이트 경로를 구비한 것을 특징으로 한다.
상기 센터 경로와 레프트 경로 및 라이트 경로는 각각 다른 제어 신호에 의해 스위칭되는 N모스 트랜지스터의 동작에 의해 결정되는 것을 특징으로 한다.
상기 N개의 서브 리던던시부는 각각 1개의 퓨즈 회로부를 구비한 것을 특징으로 한다.
상기 서브 리던던시부는 결함이 발생된 제 3 결함 입/출력 라인을 제 3 리던던시 입/출력 라인으로 대체하기 위해 사용되지 않는 인접한 셀 어레이 블록의 리던던시 입/출력 라인을 사용하여 리페어하는 것을 특징으로 한다.
상기 결함이 발생된 제 3 결함 입/출력 라인을 사용되지 않는 인접한 셀 어레이 블록의 리던던시 입/출력 라인을 사용하기 위해 상기 제 3 결함 입/출력 라인을 기준으로 왼쪽에 있는 입/출력 라인을 하나씩 시프트시켜 글로벌 입/출력 라인으로 연결시켜 주는 레프트 경로와, 상기 결함이 발생된 제 3 결함 입/출력 라인을 사용되지 않는 인접한 셀 어레이 블록의 리던던시 입/출력 라인을 사용하기 위해상기 제 3 결함 입/출력 라인을 기준으로 오른쪽에 있는 입/출력 라인을 하나씩 시프트시켜 글로벌 입/출력 라인으로 연결시켜 주는 라이트 경로를 구비한 것을 특징으로 한다.
상기 레프트 경로 및 라이트 경로는 각각 다른 제어 신호에 의해 스위칭되는 N모스 트랜지스터의 동작에 의해 결정되는 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 6은 본 발명에 의한 임베디드 디램이 64비트 IO 구조인 경우 IO 리던던시 회로를 도시한 구성도로서, 메인 IO 리던던시부(100)와 서브 IO 리던던시부(200)를 구비한다.
상기 메인 IO 리던던시부(100)는 32비트 IO 단위로 분리된 제 1 및 제 2 IO 리던던시 회로부(31)(34)를 구비한다.
상기 제 1 IO 리던던시 회로부(31)는 제 1 및 제 2 퓨즈부(32)(33)를 구비하고 있으며, 물리적 IO 라인(pio<0:31>, piob<0:31>)과 리던던시 IO 라인(sio<0>, siob<0>, sio<1>, siob<1>) 및 글로벌 IO 라인(gio<0:31>, giob<0:31>)과 연결되어 있다. 그리고, 업 레프트 스톱신호(u_lsp)와 다운 레프트 스톱신호(d_lsp) 및 업 라이트 스톱신호(u_rsp)와 다운 라이트 스톱신호(d_rsp)를 수신하고 있다.
여기서, 리던던시 IO 라인(sio<0>, siob<0>)은 레프트(Left) IO신호(lio<0>, liob<0>)로 입력되며, 리던던시 IO 라인(sio<1>, siob<1>)은 라이트(Light)IO신호(rio<0>, riob<0>)로 입력된다. 그리고, 물리적 IO 라인(pio<0:31>, piob<0:31>)은 물리적 IO 신호(pio<0:31>, piob<0:31>)로 입력된다. 그리고, 업 레프트 스톱(u_lsp) 신호로 고전압(Vpp)을 수신하며, 다운 레프트 스톱(d_lsp) 신호로 제 1 퓨즈부(32)의 출력 신호(end_vss)를 수신한다. 또한, 업 라이트 스톱(u_rsp) 신호로 제 2 퓨즈부(33)의 출력 신호(end_vss)를 수신하며, 다운 라이트 스톱(u_rsp) 신호로 고전압(Vpp)을 수신한다.
상기 물리적 IO 라인(pio<0:63>)은 리페어가 되기 이전의 IO 라인이고, 글로벌 IO 라인(gio<0:63>)은 리페어가 된 이후의 IO 라인이다.
제 2 IO 리던던시 회로부(34)는 제 3 및 제 4 퓨즈부(35)(36)를 구비하고 있으며, 물리적 IO 라인(pio<32:63>, piob<32:63>)과 리던던시 IO 라인(sio<2>, siob<2>, sio<3>, siob<3>) 및 글로벌 IO 라인(gio<63:32>, giob<63:32>)과 연결되어 있다. 그리고, 업 레프트 스톱신호(u_lsp)와 다운 레프트 스톱신호(d_lsp) 및 업 라이트 스톱신호(u_rsp)와 다운 라이트 스톱신호(d_rsp)를 수신하고 있다.
여기서, 리던던시 IO 라인(sio<2>, siob<2>)은 레프트(Left) IO신호(lio<0>, liob<0>)로 입력되며, 리던던시 IO 라인(sio<3>, siob<3>)은 라이트(Light) IO신호(rio<0>, riob<0>)로 입력된다. 그리고, 물리적 IO 라인(pio<32:63>, piob<32:63>)은 물리적 IO 신호(pio<0:31>, piob<0:31>)로 입력된다. 그리고, 업 레프트 스톱(u_lsp) 신호로 고전압(Vpp)을 수신하며, 다운 레프트 스톱(d_lsp) 신호로 제 3 퓨즈부(35)의 출력 신호(end_vss)를 수신한다. 또한, 업 라이트 스톱(u_rsp) 신호로 제 4 퓨즈부(36)의 출력 신호(end_vss)를 수신하며, 다운 라이트 스톱(u_rsp) 신호로 고전압(Vpp)을 수신한다.
상기 서브 IO 리던던시부(200)는 제 1 및 제 2 서브 IO 리던던시 회로부(41)(44)를 구비한다. 상기 제 1 및 제 2 서브 IO 리던던시 회로부(41)(44)는 각각 32개의 IO 중에서 하나의 결함 IO를 리페어하기 위한 회로이다.
상기 제 1 서브 IO 리던던시 회로부(41)는 제 5 퓨즈부(42)를 구비하고 있으며, 상기 제 1 IO 리던던시 회로부(31)로 부터의 글로벌 IO 신호(gio<0:31>, gio<0:31>)와 상기 메인 IO 리던던시부(100)로 부터의 리던던시 IO 신호(sio<2>, siob<2>) 및 글로벌 IO 라인(gio<0:31>, giob<0:31>)과 연결되어 있다. 그리고, 서브 레프트 스톱신호(s_lsp)와 서브 라이트 스톱신호(s_rsp)를 수신하고 있다.
여기서, 제 1 IO 리던던시 회로부(31)로 부터의 글로벌 IO 신호(gio<0:31>, gio<0:31>)는 물리적 IO신호(pio<0:31>, piob<0:31>)로 입력되며, 상기 메인 IO 리던던시부(100)로 부터의 리던던시 IO 신호(sio<2>, siob<2>)는 라이트(Light) IO신호(rio<0>, riob<0>)로 입력된다. 그리고, 서브 레프트 스톱신호(s_lsp)로 고전압(Vpp)을 수신하며, 라이트 스톱신호(s_rsp)로 제 5 퓨즈부(42)의 출력 신호(end_vss)를 수신한다.
상기 제 2 서브 IO 리던던시 회로부(43)는 제 6 퓨즈부(44)를 구비하고 있으며, 상기 메인 IO 리던던시부(100)로 부터의 리던던시 IO 신호(sio<1>, siob<1>)와 상기 제 2 IO 리던던시 회로부(34)로 부터의 글로벌 IO 신호(gio<0:31>, gio<0:31>) 및 글로벌 IO 라인(gio<0:31>, giob<0:31>)과 연결되어 있다. 그리고, 서브 레프트 스톱신호(s_lsp)와 서브 라이트 스톱신호(s_rsp)를 수신하고 있다.
여기서, 상기 메인 IO 리던던시부(100)로 부터의 리던던시 IO 신호(sio<1>, siob<1>)는 라이트 IO신호(rio<0>, riob<0>)로 입력되며, 상기 제 2 IO 리던던시 회로부(34)로 부터의 글로벌 IO 신호(gio<0:31>, gio<0:31>)는 물리적 IO 신호(pio<0:31>, piob<0:31>)로 입력된다. 그리고, 서브 라이트 스톱신호(s_rsp)로 제 6 퓨즈부(44)의 출력 신호(end_vss)가 수신되고, 서브 레프트 스톱신호(s_lsp)로 고전압(Vpp)이 수신된다.
도 7은 도 6에 도시된 본 발명의 제 1 및 제 2 서브 IO 리던던시 회로부(41)(43)의 구성도로서, 제 1 내지 제 4 서브 IO 리던던시부(51-54)로 구성되어 있다.
상기 제 1 IO 리던던시부(51)는 물리적 IO 신호(pio<0:7>, piob<0:7>)와 물리적 IO 신호(pio<8>, piob<8>)를 수신하여 글로벌 IO라인(gio<0:31>, giob<0:31>)으로 글로벌 IO 신호(gio<0:7>, giob<0:7>)를 출력한다. 여기서, 물리적 IO 라인(pio<0:7>, piob<0:7>)은 물리적 IO 신호(pio<0:7>, piob<0:7>)로 입력되고, 물리적 IO 신호(pio<8>, piob<8>)는 라이트(Light) IO신호(rio<0>, riob<0>)로 입력된다. 그리고, 서브 레프트 스톱신호(s_lsp)와 서브 라이트 스톱신호(s_rsp)를 수신한다.
상기 제 2 IO 리던던시부(52)는 물리적 IO 신호(pio<8:15>, piob<8:15>)와 물리적 IO 신호(pio<16>, piob<16>)를 수신하여 글로벌 IO라인(gio<0:31>, giob<0:31>)으로 글로벌 IO 신호(gio<8:15>, giob<8:15>)를 출력한다. 여기서, 물리적 IO 라인(pio<8:15>, piob<8:15>)은 물리적 IO 신호(pio<0:7>, piob<0:7>)로입력되고, 물리적 IO 신호(pio<16>, piob<16>)는 라이트(Light) IO신호(rio<0>, riob<0>)로 입력된다. 그리고, 서브 레프트 스톱신호(s_lsp)와 서브 라이트 스톱신호(s_rsp)를 수신한다.
상기 제 3 IO 리던던시부(53)는 물리적 IO 신호(pio<16:23>, piob<16:23>)와 물리적 IO 신호(pio<24>, piob<24>)를 수신하여 글로벌 IO라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<16:23>, giob<16:23>)를 출력한다. 여기서, 물리적 IO 라인(pio<16:23>, piob<16:23>)은 물리적 IO 신호(pio<0:7>, piob<0:7>)로 입력되고, 물리적 IO 신호(pio<24>, piob<24>)는 라이트(Light) IO신호(rio<0>, riob<0>)로 입력된다. 그리고, 서브 레프트 스톱신호(s_lsp)와 서브 라이트 스톱신호(s_rsp)를 수신한다.
상기 제 4 IO 리던던시부(54)는 물리적 IO 신호(pio<24:31>, piob<24:31>)와 라이트 IO 신호(rio<0>, riob<0>)를 수신하여 글로벌 IO라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<24:31>, giob<24:31>)를 출력한다. 여기서, 물리적 IO 라인(pio<24:31>, piob<24:31>)은 물리적 IO 신호(pio<0:7>, piob<0:7>)로 입력되고, 라이트 IO 신호(rio<0>, riob<0>)는 라이트(Light) IO신호(rio<0>, riob<0>)로 입력된다. 그리고, 서브 레프트 스톱신호(s_lsp)와 서브 라이트 스톱신호(s_rsp)를 수신한다.
도 8은 도 7에 도시된 본 발명의 제 1 내지 제 4 서브 IO 리던던시부(51-54)의 구성을 나타낸 것으로, 제 1 내지 제 8 서브 IO 리던던시부(61-68)로 각각 구성된다.
도시된 바와 같이, 상기 제 1 서브 IO 리던던시부(61)는 물리적 IO 신호(pio<0>, piob<0>)와 물리적 IO 신호(pio<1>, piob<1>)와 서브 레프트 및 라이트 스톱 신호(s_lsp, s_rsp)를 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<0>, giob<0>)를 출력한다. 여기서, 상기 물리적 IO 신호(pio<0>, piob<0>)는 물리적 IO 신호(pio, piob)로 수신되고, 또한 물리적 IO 신호(pio<1>, piob<1>)는 라이트 물리적 IO 신호(rpio, rpiob)로 수신된다.
상기 제 2 서브 IO 리던던시부(62)는 물리적 IO 신호(pio<1>, piob<1>)와 물리적 IO 신호(pio<2>, piob<2>)를 수신하고 상기 제 1 서브 IO 리던던시부(61)로 부터의 서브 라이트 스톱신호(s_rsp)를 서브 레프트 스톱 신호(s_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<1>, giob<1>)를 출력한다. 여기서, 상기 물리적 IO 신호(pio<1>, piob<1>)는 물리적 IO 신호(pio, piob)로 수신되고, 또한 상기 물리적 IO 신호(pio<2>, piob<2>)는 라이트 물리적 IO 신호(rpio, rpiob)로 수신된다.
상기 제 3 서브 IO 리던던시부(63)는 물리적 IO 신호(pio<2>, piob<2>)와 물리적 IO 신호(pio<3>, piob<3>)를 수신하고 상기 제 2 서브 IO 리던던시부(62)로 부터의 서브 라이트 스톱신호(s_rsp)를 서브 레프트 스톱 신호(s_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<2>, giob<2>)를 출력한다. 여기서, 상기 물리적 IO 신호(pio<2>, piob<2>)는 물리적 IO 신호(pio, piob)로 수신되고, 또한 상기 물리적 IO 신호(pio<3>, piob<3>)는 라이트 물리적 IO 신호(rpio, rpiob)로 수신된다.
상기 제 4 서브 IO 리던던시부(64)는 물리적 IO 신호(pio<3>, piob<3>)와 물리적 IO 신호(pio<4>, piob<4>)를 수신하고 상기 제 3 서브 IO 리던던시부(63)로 부터의 서브 라이트 스톱신호(s_rsp)를 서브 레프트 스톱 신호(s_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<3>, giob<3>)를 출력한다. 여기서, 상기 물리적 IO 신호(pio<3>, piob<3>)는 물리적 IO 신호(pio, piob)로 수신되고, 또한 상기 물리적 IO 신호(pio<4>, piob<4>)는 라이트 물리적 IO 신호(rpio, rpiob)로 수신된다.
상기 제 5 서브 IO 리던던시부(65)는 물리적 IO 신호(pio<4>, piob<4>)와 물리적 IO 신호(pio<5>, piob<5>)를 수신하고 상기 제 4 서브 IO 리던던시부(64)로 부터의 서브 라이트 스톱신호(s_rsp)를 서브 레프트 스톱 신호(s_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<4>, giob<4>)를 출력한다. 여기서, 상기 물리적 IO 신호(pio<4>, piob<4>)는 물리적 IO 신호(pio, piob)로 수신되고, 또한 상기 물리적 IO 신호(pio<5>, piob<5>)는 라이트 물리적 IO 신호(rpio, rpiob)로 수신된다.
상기 제 6 서브 IO 리던던시부(66)는 물리적 IO 신호(pio<5>, piob<5>)와 물리적 IO 신호(pio<6>, piob<6>)를 수신하고 상기 제 5 서브 IO 리던던시부(65)로 부터의 서브 라이트 스톱신호(s_rsp)를 서브 레프트 스톱 신호(s_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<5>, giob<5>)를 출력한다. 여기서, 상기 물리적 IO 신호(pio<5>, piob<5>)는 물리적 IO 신호(pio, piob)로 수신되고, 또한 상기 물리적 IO 신호(pio<6>, piob<6>)는 라이트 물리적IO 신호(rpio, rpiob)로 수신된다.
상기 제 7 서브 IO 리던던시부(67)는 물리적 IO 신호(pio<6>, piob<6>)와 물리적 IO 신호(pio<7>, piob<7>)를 수신하고 상기 제 6 서브 IO 리던던시부(66)로 부터의 서브 라이트 스톱신호(s_rsp)를 서브 레프트 스톱 신호(s_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<6>, giob<6>)를 출력한다. 여기서, 상기 물리적 IO 신호(pio<6>, piob<6>)는 물리적 IO 신호(pio, piob)로 수신되고, 또한 상기 물리적 IO 신호(pio<7>, piob<7>)는 라이트 물리적 IO 신호(rpio, rpiob)로 수신된다.
상기 제 8 서브 IO 리던던시부(68)는 물리적 IO 신호(pio<7>, piob<7>)와 라이트 IO 신호(rio<0>, riob<0>)를 수신하고 상기 제 7 서브 IO 리던던시부(67)로 부터의 서브 라이트 스톱신호(s_rsp)를 서브 레프트 스톱 신호(s_lsp)로 수신하여 글로벌 IO 라인(gio<0:7>, giob<0:7>)으로 글로벌 IO 신호(gio<7>, giob<7>)를 출력한다. 여기서, 상기 물리적 IO 신호(pio<7>, piob<7>)는 물리적 IO 신호(pio, piob)로 수신되고, 또한 상기 라이트 IO 신호(rio<0>, riob<0>)는 라이트 물리적 IO 신호(rpio, rpiob)로 수신된다.
도 9는 도 8에 도시된 본 발명의 제 1 내지 제 8 서브 IO 리던던시부(61-68)의 회로도이다.
제 1 내지 제 8 서브 IO 리던던시부(61-68)의 회로는 도시된 바와 같이, 서브 레프트 스톱 라인(s_lsp)과 서브 라이트 스톱 라인(s_rsp) 사이에 접속된 서브 퓨즈(SF)와, 서브 라이트 스톱 라인(s_rsp)의 신호를 반전시켜 라이트제어신호(right)로 발생하는 인버터(INV1)와, 서브 라이트 스톱 라인(s_rsp)의 신호(left)에 의해 물리적 IO 레프트 신호(piol, piolb)를 글로벌 라인(gio, giob)으로 각각 전송하는 N모스 트랜지스터(N1,N2)와, 상기 라이트 제어신호(right)에 의해 라이트 물리적 IO 신호(rpio, rpiob)를 상기 글로벌 라인(gio, giob)으로 전송하는 N모스 트랜지스터(N3,N4)로 구성된다.
그러면, 상기 도 6 내지 도 9를 참조하여, 본 발명에서 구현한 임베디드 디램의 리던던시 회로에 대해 설명하기로 한다.
도 6에 도시된 서브 IO 리던던시부(200)는 기존의 메인 IO 리던던시 회로와 달리 한쪽 방향으로만 시프트(shift) 동작이 이루어 지도록 구성되어 있다.
만약, 레프트(Left) 블록에서 3개의 IO 라인이 결함되었다면 메인 IO 리던던시부(100)에서는 최대 2개의 결함 IO 라인만 리페어할 수 있기 때문에 2개의 결함 IO 라인만 리페어한다. 그리고, 리페어 되지 않은 나머지 한개의 결함 IO 라인은 서브 IO 리던던시부(200)에서 리페어 된다. 이렇게 메인 IO 리던던시부(100)에서 리페어 되지 않은 결함 IO 라인의 리페어 동작을 위해 다음과 같은 퓨즈 커팅(Fuse Cutting)을 실시한다.
먼저, 서브 IO 리던던시부(200)의 제 5 퓨즈부(42)를 커팅(cutting)하여 시프트 동작이 발생하도록 하여 인접 블록에서 사용되지 않은 IO 리던던시 라인을 사용할 수 있도록 한다.
그 다음, 결함 IO 라인에 해당하는 도 9의 서브 퓨즈(Sub Fuse; SF)를 커팅하여 결함 IO 라인의 레프트에 있는 IO 라인들은 각각의 도 9의 회로에서 노멀 경로인 레프트 경로를 이용하여 출력되도록 하고, 결함 IO 라인의 라이트에 있는 IO 라인들은 라이트의 경로를 통해 출력이 이루어지게 한다.
이와 같은 퓨즈 커팅으로 인하여 결함 IO 라인이 위치해 있는 도 9의 회로에서는 결함 IO 라인의 경로는 차단되고 결함 IO 라인의 레프트에 있는 IO 라인들은 시프트 동작없이 노멀 경로인 레프트 경로를 통하여 출력이 이루어진다. 그리고, 결함 IO 라인의 라이트에 있는 IO 라인들은 라이트으로 시프트가 발생되어 라이트 경로를 통해 출력이 이루어진다.
결과적으로, 글로벌 IO 라인(gio<31>)은 인접한 블록의 IO 리던던시 라인(sio<2>)에 연결되어 하나의 블록에서 3개의 IO 결함이 발생되어도 리페어가 가능해진다. 또한, 트랜지스터의 갯수를 감소시키기 위해 IO 라인을 제외한 모든 트랜지스터의 동작전압은 고전압(Vpp) 레벨을 사용한다.
도 10은 본 발명에 의한 IO 리던던시 경로를 설명하기 위한 도면으로, IO 4번 라인(71), IO 5번 라인(72), IO 27번 라인(73) 및 IO 59번 라인(74)이 발생했을때 IO 경로의 시프트 동작만을 나타낸 것이다.
도시된 바와 같이, 물리적 IO 4번 라인(71)과 물리적 IO 5번 라인(72)은 메인 IO 리던던시부(100)에서 각각 레프트 및 라이트 방향으로 시프트되어 리던던시 IO 라인(sio<0>)(sio<1>)을 이용하여 리페어 동작이 이루어진다.
물리적 IO 59번 라인(74) 역시 메인 IO 리던던시부(100)에서 라이트 방향으로 시프트되어 리던던시 IO 라인(sio<3>)을 이용하여 리페어 동작이 완료된다. 물리적 IO 5번 라인(72)은 메인 IO 리던던시부(100)에서 아직 리페어가 완료되지 않았으므로 서브 IO 리던던시부(200)를 이용하여 라이트 방향으로 시프트를 진행시키고 아직 사용하지 않은 리던던시 IO 라인(sio<2>)를 이용하여 리페어 동작을 완료한다.
따라서, 본 발명의 임베디드 디램의 리던던시 회로는 하나의 셀 어레이 블록에서 최대 2개까지 리페어가 가능한 메인 IO 리던던시 회로와 하나의 셀 어레이 블록에서 1개의 결함 IO 라인을 리페어할 수 있는 서브 IO 리던던시 회로를 구성함으로써, 하나의 셀 어레이 블록에서 최대 3개까지 리페어를 할 수 있다.
이상에서 설명한 바와 같이, 본 발명에서 구현한 임베디드 디램의 리던던시 회로에 의하면, 메인 IO 리던던시(Main IO Redundancy) 회로와 서브 IO 리던던시(Sub IO Redundancy) 회로를 사용하여 메인 IO 리던던시 회로에서 리페어되지 않고 남아있는 페일(fail) IO를 서브 IO 리던던시 회로를 사용하여 리페어시킴으로써, 하나의 셀 어레이 블록에서 최대 3개의 IO를 리페어 할 수 있다.
또한, 메인 IO 리던던시 회로에서 리페어되지 않고 남아있는 페일(fail) IO를 서브 IO 리던던시 회로를 사용하여 리페어시킬 때 서브 IO 리던던시 회로에서는 리던던시 IO 라인의 추가 없이 사용되지 않는 인접 블록의 리던던시 IO 라인을 사용함으로써, 칩 사이즈(Chip Size)의 큰 증가없이도 하나의 블록에서 최대 3개의 IO를 리페어할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 임베디드 디램의 리던던시 회로에 있어서,
    M 비트의 입출력 라인을 각각 갖는 N개의 셀 어레이 블록과,
    상기 N개의 셀 어레이 블록 각각에 일대일 대응하는 N 개의 리던던시부와,
    상기 N 개의 리던던시시부에 각각에 일대일 대응하는 N 개의 서브 리던던시부를 구비하며,
    상기 각 셀 어레이 블록의 상기 입출력 라인에 발생한 결함 입출력 라인의 수가 2 개 이내인 경우, 그에 대응하는 상기 각 리던던시부에 의하여 상기 결함 입출력 라인이 대체되며,
    상기 각 셀 어레이 블록의 상기 입출력 라인에 발생한 결함 입출력 라인의 수가 3 개 이상인 경우, 그에 대응하는 상기 각 리던던시부에 의하여 2 개의 결함 입출력 라인이 대체되고, 나머지 결함 입출력 라인은 상기 서브 리던던시부에 의하여 대체되는 것을 특징으로 하는 임베디드 디램의 리던던시 회로.
  2. 제 1 항에 있어서,
    상기 N개의 리던던시부는 각각 2개의 퓨즈 회로부를 구비한 것을 특징으로 하는 임베디드 디램의 리던던시 회로.
  3. 제 1 항에 있어서, 상기 리던던시부는,
    노멀 동작시 메모리 셀 어레이 쪽으로부터 전송된 물리적 입/출력 신호를 글로벌 입/출력 라인 쪽으로 전송하는 센터 경로와,
    결함 입/출력 라인이 발생시 상기 센터 경로를 차단하고, 결함이 발생된 제 1 결함 입/출력 라인을 제 1 리던던시 입/출력 라인으로 대체하기 위해 상기 제 1결함 입/출력 라인을 기준으로 왼쪽에 있는 입/출력 라인을 하나씩 시프트시켜 글로벌 입/출력 라인으로 연결시켜 주는 레프트 경로와,
    결함 입/출력 라인이 발생시 상기 센터 경로를 차단하고, 결함이 발생된 제 2 결함 입/출력 라인을 제 2 리던던시 입/출력 라인으로 대체하기 위해 상기 제 2 결함 입/출력 라인을 기준으로 오른쪽에 있는 입/출력 라인을 하나씩 시프트시켜 글로벌 입/출력 라인으로 연결시켜 주는 라이트 경로를 구비한 것을 특징으로 하는 임베디드 디램의 리던던시 회로.
  4. 제 3 항에 있어서,
    상기 센터 경로와 레프트 경로 및 라이트 경로는 각각 다른 제어 신호에 의해 스위칭되는 N모스 트랜지스터의 동작에 의해 결정되는 것을 특징으로 하는 임베디드 디램의 리던던시 회로.
  5. 제 1 항에 있어서,
    상기 N개의 서브 리던던시부는 각각 1개의 퓨즈 회로부를 구비한 것을 특징으로 하는 임베디드 디램의 리던던시 회로.
  6. 제 1 항에 있어서, 상기 서브 리던던시부는,
    결함이 발생된 제 3 결함 입/출력 라인을 제 3 리던던시 입/출력 라인으로 대체하기 위해 사용되지 않는 인접한 셀 어레이 블록의 리던던시 입/출력 라인을사용하여 리페어하는 것을 특징으로 하는 임베디드 디램의 리던던시 회로.
  7. 제 6 항에 있어서,
    상기 결함이 발생된 제 3 결함 입/출력 라인을 사용되지 않는 인접한 셀 어레이 블록의 리던던시 입/출력 라인을 사용하기 위해 상기 제 3 결함 입/출력 라인을 기준으로 왼쪽에 있는 입/출력 라인을 하나씩 시프트시켜 글로벌 입/출력 라인으로 연결시켜 주는 레프트 경로와,
    상기 결함이 발생된 제 3 결함 입/출력 라인을 사용되지 않는 인접한 셀 어레이 블록의 리던던시 입/출력 라인을 사용하기 위해 상기 제 3 결함 입/출력 라인을 기준으로 오른쪽에 있는 입/출력 라인을 하나씩 시프트시켜 글로벌 입/출력 라인으로 연결시켜 주는 라이트 경로를 구비한 것을 특징으로 하는 임베디드 디램의 리던던시 회로.
  8. 제 7 항에 있어서,
    상기 레프트 경로 및 라이트 경로는 각각 다른 제어 신호에 의해 스위칭되는 N모스 트랜지스터의 동작에 의해 결정되는 것을 특징으로 하는 임베디드 디램의 리던던시 회로.
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