KR19990086675A - 프리디코더 - Google Patents

Abstract

본 발명은 반도체 메모리 소자의 프리디코더에 관한 것으로, 특히 어드레스 버퍼로부터 생성되는 내부 어드레스를 디코딩하는 장치의 출력신호를 선택적으로 반전시킬 수 있는 기능을 추가하여 프리디코더의 활용도를 향상시킨 것으로, 이는 레이아웃 면적을 감소시켜 칩의 단가를 줄이는 효과가 있다.

Description

프리디코더

본 발명은 반도체 메모리 소자의 프리디코더에 관한 것으로, 특히 내부 어드레스를 디코딩하는 회로의 출력단에 출력신호를 제어할 수 있는 기능을 추가하여 프리디코더의 활용도를 향상시킨 것이다.

일반적으로 프리디코더란 디코딩을 하여야하는 입력주소가 많은 경우 한번에 디코딩을 하는 것이 비효율적이므로 두개 또는 세개의 주소를 미리 디코딩하는 회로를 말한다.

프리디코더의 출력은 메인디코더의 입력이 되어 메인디코더에서 최종적으로 디코딩이 이루어진다.

이와같이 단계적인 과정을 통하여 디코딩을 하게 되면 사용되는 트랜지스터의 갯수를 최소한으로 하여 설계면적을 줄일 수가 있다.

프리디코더의 출력은 미리 묶은 주소끼리 독립적인 단위가 되는데, 예를들어 0번 주소와 1번 주소를 프리디코딩하여 만들어진 네개의 출력은 2번 주소와 3번 주소를 프리디코딩하여 만들어진 네개의 출력과 상호 독립적이며, 각각의 독립적인 단위 안의 출력들은 입력주소에 의해 오직 하나만 선택된다.

종래 프리디코더의 출력은 선택된 주소만 "하이" 또는 "로우"의 로직 레벨을 내보내고, 나머지 주소는 반대의 레벨을 내보내도록 되어있다.

가령, 입력주소 2번과 3번을 프리디코딩하는 프리디코더가 있다면, 그의 출력은 ax23<0>, ax23<1>, ax23<2>, ax23<3>과 같이 이름을 붙일 수 있다.

만약, 선택된 출력주소가 ax23<0> 이라면 ax23<0>은 "하이"로 내보내고 나머지 ax23<1>, ax23<2>, ax23<3>은 "로우"로 내보내거나, ax23<0>은 "로우"로 내보내고 ax23<1>, ax23<2>, ax23<3>은 "하이"로 내보내는 식으로 한가지의 출력만 내보낸다.

이는 어떤 특별한 조건하에서 프리디코더의 출력을 이용할 때 상기 프리디코더의 출력과 반대되는 출력신호를 필요로하는 경우, 프리디코더의 사용범위는 일정범위로 국한된다.

일반적으로 프리디코더는 로직회로와 결합하여 자주 사용된다.

일예로, 프리디코더의 출력을 "리던던시 사용 확인 회로"에 이용하는 경우를 보자.

"리던던시 사용 확인 회로"란 반도체 메모리 칩을 구성하는 다수개의 셀 어레이 중에서 어떠한 원인으로 인하여 몇 개의 셀들에 결함이 발생된 경우, 메모리 칩의 수율을 높이기 위하여 리페어 셀로 교체하여 사용하는데, 사용자가 결함이 발생된 셀을 지정하는 주소를 입력했을 때 리페어 셀로 교체되었는지 아닌지를 확인해주는 회로이다.

"리던던시 사용 확인 회로"에는 리페어 셀의 지정주소가 물리적으로 기록되어 있어서, 전원이 없어진 뒤에도 휘발되지 않고 항상 존재한다.

물리적인 기록방법에는 "퓨즈(Fuse)를 이용하는 방법"과 "앤티퓨즈(Antifuse)를 이용하는 방법" 그리고 "다른 여러가지 비휘발성 기록방법" 등이 있다.

도 1b는 퓨즈를 이용한 리페어 방법으로, 교체되어야 하는 셀의 주소에 해당되는 퓨즈를 끊어준다.

따라서, 교체가 필요한 셀을 지정하는 주소가 입력되면, 즉 ax23<0>, ax45<1>, ax67<2>가 "하이" 레벨이고 나머지 모든 입력주소가 "로우" 레벨이면, 도 1b에서 알 수 있듯이, 노드 A로부터 접지단으로 형성되는 전류의 패스(Path)가 존재하지 않으므로 노드 A는 프리차지 전압인 "하이" 레벨을 유지하므로 교체된 셀을 지정하는 주소임을 알려주는 신호(nrd)가 생성되어 리페어 동작을 실시하게 된다.

이때 nrd는 "하이" 레벨을 갖는다.

한편, 교체가 필요없는 정상 셀을 지정하는 주소가 입력되면, 가령 ax23<1>, ax45<1>, ax67<2>가 "하이"인 경우에는 노드 A로부터 접지단으로 적어도 하나의 패스(Path)가 형성되어 노드 A의 "하이" 레벨의 프리차지 전압이 접지단으로 빠져버리므로 교체된 셀의 주소임을 알려주는 신호(nrd)가 생성되지 않고 정상동작을 수행하게 된다.

즉, nrd는 "로우" 레벨의 전위를 갖는다.

입력주소 ax23<0:3>, ax45<0:3>, ax67<0:3>은 도 1a에 도시된 프리디코더의 디코딩 신호들이다.

퓨즈를 이용한 상기 도 1b의 리페어 회로는 끊어진 퓨즈가 모두 선택될 때만 교체된 셀의 주소임을 알려주는 신호(nrd)가 생기므로, nrd는 프로그램된(끊어진) 퓨즈에 대해 앤드(and) 연산을 통해 만들어진다.

도 2는 앤티퓨즈(Antifuse)를 이용한 리페어 방법으로 본 발명은 특히 앤티퓨즈와 관련한 리페어 장치에 유용하게 사용된다.

앤티퓨즈(Antifuse)란 퓨즈(Fuse)와 반대작용을 하는 소자로서 프로그래밍을 하면 전기적으로 이어지는 특성을 가지는 것으로, 기본적인 형태는 커패시터와 비슷하며 프로그램되면 가운데의 절연물질이 파괴되어 전기적으로 연결이 된다.

반도체 제조에 있어서 앤티퓨즈를 사용하면 퓨즈에 사용되는 면적을 줄일 수 있으며, 패키지(Package)를 한 후에도 수리가 가능하고 크기를 축소할 때도 다른 부분과 같이 선형적으로 줄일 수가 있는 이점이 있다.

이러한 앤티퓨즈로 이루어지는 도 2의 동작을 살펴보면, 최초 프리차지 상태에서 노드 A는 "하이" 레벨을 갖는다.

이후, 프리디코더로부터 생성되는 입력주소에 따라 정상동작 또는 리페어 동작을 하게 되는데, 정상동작시는 노드 A의 전위레벨이 "하이" 상태를 유지하여야 하며, 리페어 동작시는 노드 A의 전위레벨이 "로우" 상태를 유지하여야 한다.

이러한 리페어 동작이 이루어지기 위해서는 최초 노드 A상의 전위레벨이 "하이"이므로 노드 A로부터 접지단으로 전류를 패스(Path)시키기 위한 통로를 만들어주어야 한다.

즉, ax23<0:3>의 독립적인 단위에서는 ax23<0>의 전위레벨이 "하이"가 되어야 하고 ax45<0:3>의 독립적인 단위에서는 ax45<1>의 전위레벨이 "하이"가 되어야 하며, ax67<0:3>의 독립적인 단위에서는 ax67<2>의 전위레벨이 "하이"가 되어야 한다.

그러나, 도 2는 3개의 프로그램된 앤티퓨즈를 모두 선택하는 입력주소 뿐만아니라 3개의 프로그램된 앤티퓨즈 중 하나의 앤티퓨즈만을 선택하는 입력주소에 의해서도 리페어 동작이 가능하다.

이는 사용자가 각 입력주소 단위별로 프로그램된 앤티퓨즈를 모두 선택하는 경우에만 리페어 동작을 실시하도록 한 시스템에 반하는 것으로, 원하지 않는 리페어를 실시하게 되어 시스템의 오동작을 유발시킨다.

도 3과 도 4는 이러한 도 2의 문제점을 해결하기 위하여 상기 도 2에 변형을 가하여 만든 리페어 회로들이다.

프로그램된 앤티퓨즈가 하나씩 존재하는 각 단위들끼리 파워(Power)를 분리하여 그 결과로 생성되는 신호들을 앤드 게이트로 모아서 nrd 신호를 만드는 도 3은 앤드 게이트의 입력단이 모두 "하이" 레벨을 가질 때 리던던시 동작을 수행하게 된다.

이를 위해서는 각 단위의 A, B, C 노드 모두가 "로우" 레벨을 가지는 경우로 이는 각 단위의 프로그램된 앤티퓨즈를 선택하는 입력주소 ax23<0>, ax45<1>, ax67<2>가 모두 "하이"일때 뿐이다.

따라서, 도 3은 도 2와 같은 시스템의 오동작이 발생될 염려는 없다.

하지만, 이러한 회로는 칩의 면적을 증가시키는 문제가 발생한다.

현재 사용되고 있는 반도체 메모리의 경우 기억용량이 커져, 보통 하나의 리페어 회로는 다섯 단위가 필요하게 된다.

이 경우 다섯 개의 노드를 앤드로 묶어야 하고 이러한 회로를 보통 수백개에 달하는 리던던시 회로의 갯수만큼 첨가해야하므로 메모리 면적을 줄이는데 큰 부담이 된다.

도 4는 선택하고 싶은 앤티퓨즈는 프로그램을 하지 않고 나머지 모든 앤티퓨즈는 프로그램을 하여 사용하는 방법이다.

이 회로가 리던던시 동작이 이루어지기 위해서는 노드 A가 "하이" 레벨을 유지하여야 한다.

이는 프로그램이 되어있지 않는 앤티퓨즈를 선택하는 입력주소가 모두 "하이" 레벨을 가지는 하나 뿐이다.

따라서, 도 4는 상기 도 2와 같은 시스템의 오동작은 일어나지 않는다.

그러나, 도 4의 경우에는 많은 앤티퓨즈를 프로그램하여 사용하는 관계로 앤티퓨즈의 신뢰성 문제가 제기되므로 최선의 해결책은 아니며, 리페어 효율 또한 떨어지게 되어 바람직한 방법이 아니다.

이에, 본 발명은 상기한 바와 같은 종래기술의 제 문제점들을 해소시키기 위하여 창안된 것으로, 디코딩 신호를 선택적으로 반전시킬 수 있는 회로를 디코딩 회로 출력단에 추가시켜 디코딩 회로의 활용도를 높이기 위한 프리디코더를 제공함에 그 목적이 있다.

도 1a는 일반적인 프리디코더 회로도.

도 1b는 프로그램된 퓨즈가 모두 선택될 때만 리페어 동작이 이루어지는 일반적인 리던던시 회로도.

도 2는 종래기술로 프로그램된 앤티퓨즈(Antifuse)가 모두 선택되거나 하나만 선택되어도 리페어 동작이 이루어지는 바람직하지 못한 리던던시 회로도.

도 3은 상기 도 2의 바람직하지 못한 리던던시 회로를 개선하기 위한 제1 리던던시 회로도.

도 4는 상기 도 2의 바람직하지 못한 리던던시 회로를 개선하기 위한 제2 리던던시 회로도.

도 5는 본 발명의 일 실시예로 프리디코더 출력단에 반전선택부를 추가하여 반전된 주소를 선택적으로 출력할 수 있도록 한 프리디코더 제어 블록도.

도 6a는 상기 도 5의 제1 실시예로 트랜스미션게이트를 사용하여 프리디코더 출력을 제어한 프리디코더 제어회로도.

도 6b는 상기 도 5의 제2 실시예로 로직회로를 사용하여 프리디코더 출력을 제어한 프리디코더 제어회로도.

도 7a는 상기 도 6a를 이용하여 입력주소들을 프리디코딩한 프리디코더의 출력을 제어하는 프리디코더 제어회로도.

도 7b는 본 발명의 적용예로 제어신호가 "하이"일때 프로그램된 앤티퓨즈(Antifuse)를 이용하여 결함이 발생된 셀을 리페어 셀로 대체하는 리던던시 회로도.

도 8a는 상기 도 6a를 이용하여 입력주소들을 프리디코딩한 프리디코더의 출력을 제어하는 프리디코더 제어회로도.

도 8b는 본 발명의 적용예로 제어신호가 "로우"일때 프로그램된 앤티퓨즈(Antifuse)를 이용하여 결함이 발생된 셀을 리페어 셀로 대체하는 리던던시 회로도.

〈도면의 주요부분에 대한 부호의 설명〉

10 : 디코딩부 20 : 선택부

상기한 목적달성을 위한 본 발명은 어드레스 입력버퍼로부터 생성된 내부 어드레스를 디코딩하는 디코딩수단을 포함하는 프리디코더에 있어서,

상기 디코딩수단 출력단에 접속되어 상기 디코딩수단의 출력신호를 제어하여 서로 논리레벨이 다른 신호중 하나를 선택적으로 출력시키는 선택수단을 추가하여 구비함을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부도면을 참조하여 본 발명의 일 실시예를 상세히 설명한다.

도 5는 본 발명의 일 실시예에 따른 프리디코더에 대한 블록도를 나타낸 것으로, 입력주소를 수신하여 논리조합하는 디코딩부(10)와, 제어신호의 전위레벨에 따라 상기 디코딩부로부터 출력되는 디코딩 신호를 선택적으로 출력하는 선택부(20)로 구성된다.

상기 디코딩부(10)는 입력되는 주소를 논리적인 연산과정을 통하여 디코딩하는 기능을 수행하며, 상기 선택부(20)는 상기 디코딩부로부터 출력되는 디코딩 신호를 제어신호의 전위레벨에 따라 원래의 출력 또는 반전출력을 내보내는 역할을 수행한다.

도 6a는 상기 도 5에 대한 구체적인 실시예로, 로오 어드레스 ax2<0:1>와 로오 어드레스 ax3<0:1>을 입력받아 디코딩 과정을 통하여 4개의 디코딩 신호를 출력하는 디코딩부(10)와, 상기 디코딩부 출력단에 연결되어 제어신호의 전위레벨에 따라 디코딩부로부터 출력되는 디코딩 신호를 그대로 출력하거나 반전시켜 출력하는 선택부(20)로 구성된다.

상기 디코딩부(10)는 제1 낸드 게이트(ND1)와 제1 인버터(IV1)로 구성된다.

상기 선택부(20)는 상기 디코딩부의 출력을 반전시키는 제2 인버터(IV2)와, 제어신호에 의해 턴온되어 상기 제2 인버터(IV2)의 출력을 전달하는 제1 트랜스미션게이트(TG1)와, 상기 제어신호에 의해 턴온되어 상기 디코딩부의 출력을 전달하는 제2 트랜스미션게이트(TG2)로 구성된다.

로오 어드레스 ax2<0:1>와 ax3<0:1>을 입력받는 디코딩부는 상기 두 주소가 모두 "하이"인 경우에만 "하이" 레벨을 출력한다.

상기 선택부(20)는 제어신호의 전위레벨에 따라 출력값이 달라지는데 제어신호가 "로우"인 경우에는 1번 경로의 제2 트랜스미션게이트(TG2)가 열리고 2번 경로의 제1 트랜스미션게이트(TG1)가 닫히므로 상기 디코딩부의 출력을 그대로 출력한다.

제어신호의 레벨이 "하이"인 경우에는 1번 경로의 제2 트랜스미션게이트(TG2)가 닫히고 2번 경로의 제1 트랜스미션게이트(TG1)가 열리므로 상기 디코딩부의 출력은 제2 인버터(IV2)에 의해 반전된 후 출력된다.

즉, 제어신호가 "로우" 레벨을 갖는 경우에는 "하이" 레벨을 갖는 한개의 디코딩 신호와 "로우" 레벨을 갖는 세개의 디코딩 신호가 출력되고, 제어신호가 "하이" 레벨을 갖는 경우에는 "하이" 레벨을 갖는 세개의 디코딩 신호와 "로우" 레벨을 갖는 한개의 디코딩 신호가 출력된다.

이상에서 살펴본 바와 같이 본 발명에 의한 프리디코더는 출력되는 디코딩 신호의 전위레벨을 필요에 따라 선택적으로 조절할 수가 있어, 프리디코더를 이용하는 어떤 시스템의 상황변화에 따른 시스템의 회로구성을 다시하지 않고도 이에 대처하는 능력이 향상된다.

도 6b는 상기 도 5에 대한 다른 실시예로서, 상기 도 6a에서 반전선택부를 로직회로를 사용하여 만든 것이다.

그 구성을 살펴보면, 디코딩부는 제2 낸드 게이트(ND2)와 제3 인버터(IV3)로 구성된다.

선택부(20)는 제어신호와 디코딩부의 출력신호를 수신하여 논리연산하는 노아 게이트(NR)와, 제어신호와 디코딩부의 출력신호를 수신하여 논리연산하는 제3 낸드 게이트(ND3)와, 상기 노아 게이트(NR)의 출력을 반전하는 제4 인버터(IV4)와, 상기 제4 인버터(IV4) 출력과 상기 제3 낸드 게이트(ND3) 출력을 수신하는 제4 낸드 게이트(ND4)와, 상기 제4 낸드 게이트(ND4) 출력을 반전시켜 디코딩 신호를 출력하는 제5 인버터(IV5)로 구성된다.

이에 대한 동작을 살펴보면, 제어신호의 전위레벨이 "로우"인 경우에는 디코딩부의 출력신호가 그대로 반전선택부의 출력이 되며, 제어신호의 전위레벨이 "하이"인 경우에는 디코딩부의 출력이 반전되어 반전선택부의 출력으로 나간다.

이는 전술한 도 6a의 동작과 동일하며, 회로구성상에 있어서 차이가 있을 뿐이다.

이상에서 살펴본 바와 같이 본 발명에서는 디코딩부의 출력단에 디코딩 신호를 선택적으로 제어할 수 있는 반전선택부를 추가하여 주므로써 어떤 조건에서 시스템의 회로구성을 변화시키지 않고 프리디코더의 출력을 선택적으로 유용하게 이용할 수가 있게 된다.

이하에서는 도 7b와 도 8b를 통하여 본 발명이 적용되는 일예를 살펴본다.

도 7b는 정상 셀에 결함이 발생시 리페어 셀로 대체하는 기능을 하는 리페어 회로를 나타낸 것이다.

이 회로는 리페어 동작시 노드 A상의 전위는 "하이" 레벨을 유지하여야 한다.

이 회로는 프리차지 신호(xdp)에 의해 초기에는 A 노드가 "하이" 레벨인 전원전압으로 프리차지 되어 있으며, 이때의 디코딩 신호들인 ax23<0:3>, ax45<0:3>, ax67<0:3>은 입력되지 않는다.

이후, 디코딩 신호들이 입력되면 각 디코딩 신호들의 전압레벨에 따라 리페어 동작이나 정상동작을 수행하게 되는데, 도 7b는 각 프로그램된 앤티퓨즈를 선택하는 디코딩 신호가 모두 "로우" 레벨을 가지는 경우 리페어 동작이 진행된다.

즉, 디코딩 신호 ax23<0>, ax45<1>, ax67<2>가 모두 "로우" 레벨을 가지는 경우에 한해서 리페어 동작이 진행된다.

한편, 리페어 회로로 입력되는 디코딩 신호들은 도 7a의 프리디코더에 의해 발생되는데, 도 7a에서 알 수 있듯이 각 디코딩부는 앤드 게이트의 조합으로 이루어져 있다.

따라서, 각 디코딩부의 출력은 한개의 "하이" 레벨을 갖는 디코딩 신호와 세개의 "로우" 레벨을 갖는 디코딩 신호가 출력된다.

도 7b의 리페어 회로에서는 리페어 동작시 각 프로그램된 앤티퓨즈를 선택하는 디코딩 신호들은 "로우" 레벨을 갖는 신호가 인가되어야 한다.

따라서, 이러한 리페어 회로라는 시스템의 조건을 만족하기 위해 상기 도 7a에서는 제어신호가 "하이" 레벨을 갖도록 한다.

이에 따라 도 7a의 각 단위들은 최종 출력단자로 한개의 "로우" 레벨을 갖는 디코딩 신호와 세개의 "하이" 레벨을 갖는 디코딩 신호가 출력되어 리페어 회로에 인가된다.

따라서, 리페어 회로는 노드 A와 접지단 사이에 전류패스가 형성되지 않고 노드 A상의 "하이" 레벨은 그대로 유지되어 리페어 동작을 진행하게 된다.

만약, 도 7b에 있어서 세개의 프로그램된 앤티퓨즈를 선택하는 디코딩 신호 중에서 어느 한개라도 "하이" 레벨이 인가되면 노드 A와 접지단 사이에 전류패스가 형성되어 노드 A상의 전위는 "로우" 레벨로 떨어지게 되므로 리페어 동작은 일어나지 않는다.

이상에서 살펴본 바와 같이, 디코딩 신호의 전위레벨이 "하이"일때 리페어 동작을 수행하던 도 2의 경우와는 달리 디코딩 신호의 전위레벨이 "로우"일때 리페어 동작을 수행하는 도 7b의 경우처럼 시스템의 환경이 변화하더라도 프리디코더의 출력을 제어신호를 통해 적절히 선택하므로써 리페어를 가능하게 하므로 프리디코더의 활용도는 그 만큼 커지게 된다.

도 8b의 경우도 도 2의 경우와는 달리 리페어 회로라는 하나의 시스템의 노드 A가 "로우"인 경우에 리페어 동작이 진행되는 상황이다.

이 회로의 경우 리페어 동작이 이루어지기 위해서는 프로그램된 세개의 앤티퓨즈를 선택하는 디코딩 신호가 모두 "하이" 레벨을 갖고 나머지 세개의 디코딩 신호들은 "로우" 레벨의 상태에 있어야 한다.

이는 도 8a의 각 프리디코더에서 한개의 "하이" 레벨을 갖는 디코딩 신호와 세개의 "로우" 레벨을 갖는 디코딩 신호가 출력되어야 한다.

이를 위해서는 제어신호가 "로우" 레벨을 갖도록 제어하면 된다.

따라서, 제어신호가 "로우" 레벨을 갖게 되므로 디코딩부의 출력이 그대로 출력되어 리페어 회로에 인가되므로 정상적인 리페어 동작을 진행할 수가 있게 된다.

지금까지 살펴본 바와 같이, 본 발명에 의한 프리디코더 장치는 원래의 디코딩 신호와 반전된 디코딩 신호를 제어신호의 상태에 따라 선택적으로 출력할 수가 있어 앤티퓨즈를 이용하는 리페어 회로와 같은 시스템에 보다 용이하게 사용될 수가 있다.

한편 본 발명은 프리디코더를 예로 들어 설명하였으나, 이를 메인 디코더에 적용을 하여도 상술한 내용과 동일한 작용/효과를 얻을 수 있다.

본 발명은 앤티퓨즈를 이용한 리페어 회로에 적용하여 레이아웃 면적을 줄일 수가 있어 칩의 크기가 감소되고 이에 따라 칩의 단가가 감소되어 제품의 경쟁력을 확보할 수 있는 효과가 있다.

본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (6)

1. 어드레스 입력버퍼로부터 생성된 내부 어드레스를 디코딩하는 디코딩수단을 포함하는 프리디코더에 있어서,

   상기 디코딩수단 출력단에 접속되어 상기 디코딩수단의 출력신호의 서로 논리레벨이 다른 신호중 하나를 선택적으로 출력시키는 선택수단을 구비함을 특징으로 하는 프리디코더.
2. 제 1 항에 있어서,

   상기 선택수단은 제어신호의 전위레벨에 따라 상기 디코딩 신호를 그대로 출력하거나 반전시켜 출력하는 것을 특징으로 하는 프리디코더.
3. 제 2 항에 있어서,

   상기 선택수단은 제어신호의 레벨이 고전위일 때 디코딩 신호를 반전시켜 출력하는 제1 트랜스미션게이트와,

   제어신호의 레벨이 저전위일 때 디코딩 신호를 그대로 출력하는 제2 트랜스미션게이트로 구성됨을 특징으로 하는 프리디코더.
4. 제 2 항에 있어서,

   상기 선택수단은 제어신호와 디코딩 신호를 수신하는 제1 논리 게이트와,

   상기 제어신호와 디코딩 신호를 수신하는 제2 논리 게이트와,

   상기 제1 논리 게이트의 반전출력과 상기 제2 논리 게이트의 출력을 수신하는 제3 논리 게이트로 구성됨을 특징으로 하는 프리디코더.
5. 제 4 항에 있어서,

   상기 제1 논리 게이트는 노아 게이트로 구성됨을 특징으로 하는 프리디코더.
6. 제 4 항에 있어서,

   상기 제2 논리 게이트 및 제3 논리 게이트는 낸드 게이트로 구성됨을 특징으로 하는 프리디코더.