JP4691743B2 - リダンダンシー回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ素子のプリデコーダに関し、特に内部アドレスをデコーディングする回路の出力端に、出力信号を制御することができる機能を追加してプリデコーダの活用度を向上させたものである。
【０００２】
【従来の技術】
一般にプリデコーダとは、デコーディングをしなければならない入力アドレスが多い場合、一度にデコーディングすることが非効率なので二つ、又は三つのアドレスを予めデコーディングする回路を言う。
【０００３】
プリデコーダの出力は、メインデコーダに入力されメインデコーダで最終的にデコーディングがなされる。
【０００４】
このように段階的な過程を介してデコーディングすることになれば、用いられるトランジスタの個数を最小限にして設計面積を縮小することができる。
【０００５】
プリデコーダの出力は予め束ねたアドレスどうし独立的な単位となるが、例えば０番アドレスと１番アドレスをプリデコードして作られた四つの出力は、２番アドレスと３番アドレスをプリデコードして作られた四つの出力と相互独立的であり、それぞれの独立的な単位内の出力等は入力アドレスによりただ一つだけが選択される。
【０００６】
従来プリデコーダの出力は、選択されたアドレスのみ“ハイ”又は“ロー”のロジックレベルを送り出し、残りのアドレスは逆のレベルを送り出すようになっている。
【０００７】
例えば、入力アドレス２番と３番をプリデコーディングするプリデコーダがあるとすれば、その出力はax23＜0＞、ax23＜1＞、ax23＜2＞、ax23＜3＞のように名前をつけることができる。
【０００８】
若し、選択された出力アドレスがax23＜0＞であればax23＜0＞は“ハイ”に送り出し、残りのax23＜1＞、ax23＜2＞、ax23＜3＞は“ロー”に送り出すか、ax23＜0＞は“ロー”に送り出しax23＜1＞、ax23＜2＞、ax23＜3＞は“ハイ”に送り出すように一つの出力のみ送り出す。
【０００９】
これは、或る特別な条件下でプリデコーダの出力を利用するとき、前記プリデコーダの出力と逆になる出力信号を必要とする場合、プリデコーダの使用範囲は一定範囲に限られる。
【００１０】
一般にプリデコーダはロジック回路と結合して頻繁に用いられる。一例に、プリデコーダの出力を“リダンダンシー使用確認回路”に利用する場合を見てみよう。
【００１１】
“リダンダンシー使用確認回路”とは、半導体メモリチップを構成する多数個のセルアレイ中で或る原因により幾つかのセル等に欠陥が発生した場合、メモリチップの歩留まりを高めるためリペアセルに取り替えて用いるが、使用者が欠陥が発生したセルを指定するアドレスに入力したとき、リペアセルに替えられたか否かを確認してくれる回路である。
【００１２】
“リダンダンシー使用確認回路”には、リペアセルの指定アドレスが物理的に記録されているため、電源がなくなった後にも揮発されず常に存在する。物理的な記録方法には“ヒューズ（Fuse）を利用する方法”と“アンチヒューズ（Antifuse）”を利用する方法、そして“他の多様な不揮発性記録方法”等がある。
【００１３】
図１ｂはヒューズを利用したリペア方法であり、取り替えられなければならないセルのアドレスに該当するヒューズを切断する。従って、取り替えが必要なセルを指定するアドレスが入力されると、即ちax23＜0＞、ax45＜0＞、ax67＜0＞が“ハイ”レベルで残りの全ての入力アドレスが“ロー”レベルであれば、図１ｂで分かるように、ノードＡから接地端に形成される電流のパス（Path）が存在しない。従って、ノードＡはプリチャージ電圧の“ハイ”レベルを維持するので、取り替えられたセルを指定するアドレスであることを知らせる信号（nrd）が生成され、リペア動作を行うことになる。このときnrdは“ハイ”レベルを有する。
【００１４】
一方、取り替えの必要のない正常セルを指定するアドレスが入力されると、たとえax23＜1＞、ax45＜1＞、ax67＜2＞が“ハイ”の場合には、ノードＡから接地端に少なくとも一つのパス（Path）が形成され、ノードＡの“ハイ”レベルのプリチャージ電圧が接地端に抜けて出すため、取り替えられたセルのアドレスであることを知らせる信号（nrd）が生成されないまま正常動作を行うことになる。
【００１５】
即ち、nrdは“ロー”レベルの電位を有する。
【００１６】
入力アドレスax23＜0：3＞、ax45＜0：3＞、ax67＜0：3＞は、図１ａに示すプリデコーダのデコーディング信号等である。
【００１７】
ヒューズを利用した前記図１ｂのリペア回路は、断切したヒューズが全て選択されるときにのみ取り替えられたセルのアドレスであることを知らせる信号（nrd）が発生するため、nrdはプログラムされた（断切した）ヒューズに対しアンド（and）演算を介して作られる。
【００１８】
図２はアンチヒューズ（Antifuse）を利用したリペア方法で、本発明は特にアンチヒューズと係るリペア装置に有用に用いられる。アンチヒューズ（Antifuse）とは、ヒューズ（Fuse）と逆作用をする素子であり、プログラミングを行えば電気的につながる特性を有するもので、基本的な形体はキャパシタと相似し、プログラミングされると中央の絶縁物質が破壊され電気的につながることになる。
【００１９】
半導体製造において、アンチヒューズを用いればヒューズに用いられる面積を縮小することができ、パッケージ（Package）した後でも修理が可能であり大きさを縮小する際も、他の部分のように線形的に縮小することができる利点がある。
【００２０】
このようなアンチヒューズでなる図２の動作を検討して見れば、最初のプリチャージ状態でノードＡは“ハイ”レベルを有する。
【００２１】
以後、プリデコーダから生成される入力アドレスに従い正常動作又はリペア動作を行うことになるが、正常動作時はノードＡの電位レベルが“ハイ”状態を維持しなければならず、リペア動作時はノードＡの電位レベルが“ロー”状態を維持しなければならない。
【００２２】
このようなリペア動作がなされるためには、最初のノードＡ上の電位レベルが“ハイ”のためノードＡから接地端に電流をパス（Path）させるための通路を作らなければならない。
【００２３】
即ち、ax23＜0：3＞の独自の単位ではax23＜0＞の電位レベルが“ハイ”にならなければならず、ax45＜0：3＞の独自の単位ではax45＜1＞の電位レベルが“ハイ”にならなければならず、ax67＜0：3＞の独自の単位ではax67＜2＞の電位レベルが“ハイ”にならなければならない。
【００２４】
しかし、図２は三つのプログラムされたアンチヒューズを全て選択する入力アドレスのみでなく、三つのプログラムされたアンチヒューズ中、一つのアンチヒューズのみを選択する入力アドレスによってもリペア動作が可能である。
【００２５】
これは使用者が各入力アドレス単位別にプログラムされたアンチヒューズを、全て選択する場合にのみリペア動作を行うようにしたシステムに反するもので、望まないリペアを行うことになりシステムの誤動作を誘発させる。
【００２６】
図３と図４は、このような図２の問題点を解決するため前記図２に変形を加えて作ったリペア回路等である。
【００２７】
プログラムされたアンチヒューズが一つずつ存在する各単位等同士パワー（Power）を分離し、その結果で生じる信号等をアンドゲートに集めてnrd信号を作る図３は、アンドゲートの入力端が全て“ハイ”レベルを有するときリダンダンシー動作を行うことになる。
【００２８】
このためには、各単位のＡ、Ｂ、Ｃノード全てが“ロー”レベルを有する場合であり、これは各単位のプログラムされたアンチヒューズを選択する入力アドレスax23＜0＞、ax45＜1＞、ax67＜2＞が全て“ハイ”のときだけである。
【００２９】
従って、図３は図２のようなシステムの誤動作が生じる憂いはない。しかし、このような回路はチップの面積を増加させる問題が生じる。現在用いられている半導体メモリの場合記憶容量が大きくなり、普通一つのリペア回路は五つの単位が必要となる。この場合、五つのノードをアンドで束ねなければならず、このような回路を普通数百に達するリダンダンシー回路の個数程添加しなければならないため、メモリ面積を縮小するのに大きな負担となる。
【００３０】
図４は、選択したいアンチヒューズはプログラムせず、残りの全てのアンチヒューズはプログラムして用いる方法である。この回路がリダンダンシー動作がなされるためにはノードＡが“ハイ”レベルを維持しなければならない。これはプログラムされていないアンチヒューズを選択する入力アドレスが、全て“ハイ”レベルを有するのは一つだけである。
【００３１】
従って、図４は前記図２のようなシステムの誤動作は生じない。しかし、図４の場合には多数のアンチヒューズをプログラムして用いる関係上、アンチヒューズの信頼性の問題が提起されるため最善の解決策ではなく、リペア効率もまた落ちることになり好ましい方法ではない。
【００３２】
【発明が解決しようとする課題】
ここに、本発明は前記のような従来技術の諸問題点等を解消させるものであり、デコーディング信号を選択的に発展させることができる回路をデコーディング回路出力端に追加させ、デコーディング回路の活用度を高めるためのプリデコーダを提供することにその目的がある。
【００３３】
【課題を解決するための手段】
前記の目的達成のための本発明は、アドレス入力バッファから生じた内部アドレスをデコーディングする、デコーディング手段を含むプリデコーダにおいて、前記デコーディング手段の出力端に接続され、前記デコーディング手段の出力信号を制御し、互いに論理レベルが異なる信号中一つを選択的に出力させる選択手段をさらに備えることを特徴とする。
【００３４】
前述の目的及びその他の目的と本発明の特徴及び利点は、添付図面と関連した次の詳しい説明を介してより明らかになるはずである。
【００３５】
【発明の実施の形態】
以下、添付図面を参照して本発明の一実施例を詳しく説明する。
【００３６】
図５は、本発明の一実施例に係るプリデコーダに対するブロック図を示したもので、入力アドレスを受信して論理を組合わせるデコーディング部（１０）と反転選択可否を示す反転選択信号であり、制御信号φの電位レベルに従い、前記デコーディング部から出力されるデコーディング信号を選択的に出力する選択部（２０）でなる。
【００３７】
前記デコーディング部（１０）は、入力されるアドレスを論理的な演算過程を介してデコーディングする本機能を行い、前記選択部（２０）は前記デコーディング部から出力されるデコーディング信号を制御信号の電位レベルに従い、元来の出力又は反転出力を送り出す役割を果たす。
【００３８】
図６ａは前記図５に対する具体的な実施例で、ローアドレスax2＜0：1＞とローアドレスax3＜0：1＞を受信しデコーディング過程を介して四つのデコーディング信号を出力するデコーディング部（１０）と、前記デコーディング部出力端につながり制御信号φの電位レベルに従い、デコーディング部（１０）から出力されるデコーディング信号をそのまま出力するか反転させて出力する選択部（２０）でなる。
【００３９】
前記デコーディング部（１０）は、第１ナンドゲート（ＮＤ１）と第１インバータ（ＩＶ１）でなる。
【００４０】
前記選択部（２０）は、前記デコーディング部の出力を反転させる第２インバータ（ＩＶ２）と、制御信号によりターンオンされ前記第２インバータ（ＩＶ２）の出力を伝える第１トランスミッションゲート（ＴＧ１）と、前記制御信号によりターンオンされ、前記デコーディング部の出力を伝える第２トランスミッションゲート（ＴＧ２）でなる。
【００４１】
ローアドレスax2＜0：1＞とax3＜0：1＞を受信するデコーディング部は、前記二アドレスが全て“ハイ”の場合にのみ“ハイ”レベルを出力する。
【００４２】
前記選択部（２０）は、制御信号の電位レベルに従い出力値が異なることになるが、制御信号が“ロー”の場合には１番経路の第２トランスミッションゲート（ＴＧ２）が開かれ２番経路の第１トランスミッションゲート（ＴＧ１）が閉ざされるので、前記デコーディング部の出力をそのまま出力する。
【００４３】
制御信号のレベルが“ハイ”の場合には１番経路の第２トランスミッションゲート（ＴＧ２）が閉ざされ、２番経路の第１トランスミッションゲート（ＴＧ１）が開くので、前記デコーディング部の出力は第２インバータ（ＩＶ２）により反転した後出力される。
【００４４】
即ち、制御信号が“ロー”レベルを有する場合には、“ハイ”レベルを有する一つのデコーディング信号と“ロー”レベルを有する三つのデコーディング信号が出力され、制御信号が“ハイ”レベルを有する場合には“ハイ”レベルを有する三つのデコーディング信号と、“ロー”レベルを有する一つのデコーディング信号が出力される。
【００４５】
以上で検討して見たように本発明によるプリデコーダは、出力されるデコーディング信号の電位レベルを必要に従い選択的に調節することができるので、プリデコーダを利用する或るシステムの状況変化に伴うシステムの回路を再び構成しなくとも、これに対処する能力が向上される。
【００４６】
図６ｂは前記図５に対する別の実施例で、前記図６ａで反転選択部をロジック回路を用いて作ったものである。その構成を検討して見れば、デコーディング部は第２ナンドゲート（ＮＤ２）と第３インバータ（ＩＶ３）でなる。
【００４７】
選択部（２０）は制御信号とデコーディング部の出力信号を受信して論理演算するノアゲート（ＮＲ）と、制御信号とデコーディング部の出力信号を受信して論理演算する第３ナンドゲート（ＮＤ３）と、前記ノアゲート（ＮＲ）の出力を反転する第４インバータ（ＩＶ４）と、前記第４インバータ（ＩＶ４）出力と、前記第３ナンドゲート（ＮＤ３）出力を受信する第４ナンドゲート（ＮＤ４）と、前記第４ナンドゲート（ＮＤ４）出力を反転させデコーディング信号を出力する第５インバータ（ＩＶ５）でなる。
【００４８】
これに対する動作を検討してみれば、制御信号の電位レベルが“ロー”の場合にはデコーディング部の出力信号がそのまま反転選択部の出力となり、制御信号の電位レベルが“ハイ”の場合にはデコーディング部の出力が反転され反転選択部の出力に出る。
【００４９】
これは前述した図６ａの動作と同様であり、回路構成上において差があるだけである。
【００５０】
以上で検討してみたように、本発明ではデコーディング部の出力端にデコーディング信号を選択的に制御することができる反転選択部を追加することにより、或る条件でシステムの回路構成を変化させずにプリデコーダの出力を選択的に有用に利用することができるようになる。
【００５１】
以下では図７ｂと図８ｂを介して本発明が適用される一例を検討して見る。
【００５２】
図７ｂは正常セルに欠陥の発生時、リペアセルに取り替える機能を果たすリペア回路を示したものである。この回路は、リペア動作時ノードＡ上の電位は“ハイ”レベルを維持しなければならない。この回路は、フリーチャージ信号（xdp）により初期にはＡノードが“ハイ”レベルの電源電圧でフリーチャージされており、このときのデコーディング信号等のax23＜0：3＞、ax45＜0：3＞、ax67＜0：3＞は入力されない。
【００５３】
以後、デコーディング信号等が入力されると各デコーディング信号等の電圧レベルに従いリペア動作や正常動作を行うことになるが、図７ｂは、各プログラムされたアンチヒューズを選択するデコーディング信号が全て“ロー”レベルを有する場合、リペア動作が進められる。
【００５４】
即ち、デコーディング信号ax23＜0＞、ax45＜1＞、ax67＜2＞が全て“ロー”レベルを有する場合に限り、リペア動作が進められる。
【００５５】
一方、リペア回路に入力されるデコーディング信号等は、図７ａのプリデコーダにより発生するが、図７ａで分かるように各デコーディング部はアンドゲートの組合わせでなされている。
【００５６】
従って、各デコーディング部の出力は一つの“ハイ”レベルを有するデコーディング信号と、三つの“ロー”レベルを有するデコーディング信号が出力される。
【００５７】
図７ｂのリペア回路では、リペア動作時各プログラムされたアンチヒューズを選択するデコーディング信号等は“ロー”レベルを有する信号が印加されなければならない。従って、このようなリペア回路というシステムの条件を満足するため、前記図７ａでは制御信号が“ハイ”レベルを有するようにする。
【００５８】
これに従い、図７ａの各単位等は最終出力端子で一つの“ロー”レベルを有するデコーディング信号と、三つの“ハイ”レベルを有するデコーディング信号が出力されリペア回路に印加される。
【００５９】
従って、リペア回路はノードＡと接地端の間に電流パスが形成されず、ノードＡ上の“ハイ”レベルはそのまま維持されリペア動作を進めることになる。若し、図７ｂにおいて三つのプログラムされたアンチヒューズを選択するデコーディング信号中で或る一つでも“ハイ”レベルが印加されると、ノードＡと接地端の間に電流パスが形成されノードＡ上の電位は“ロー”レベルに落ちることになるのでリペア動作は起こらない。
【００６０】
以上で検討して見たように、デコーディング信号の電位レベルが“ハイ”のときリペア動作を行っていた図２の場合とは別に、デコーディング信号の電位レベルが“ロー”のときリペア動作を行う図７ｂの場合のように、システムの環境が変化したとしてもプリデコーダの出力を制御信号を介して適切に選択することにより、リペアを可能にするためプリデコーダの活用度はそれほど大きくなる。
【００６１】
図８ｂの場合も図２の場合とは別に、リペア回路という一つのシステムのノードＡが“ロー”の場合にリペア動作が進められる状況である。
【００６２】
この回路の場合、リペア動作が行われるためにはプログラムされた三つのアンチヒューズを選択するデコーディング信号が全て“ハイ”レベルを有し、残りの三つのデコーディング信号等は“ロー”レベルの状態にいなければならない。
【００６３】
これは、図８ａの各プリデコーダで一つの“ハイ”レベルを有するデコーディング信号と、三つの“ロー”レベルを有するデコーディング信号が出力されなければならない。
【００６４】
このためには、制御信号が“ロー”レベルを有するよう制御すればよい。従って、制御信号が“ロー”レベルを有することになるのでデコーディング部の出力がそのまま出力されリペア回路に印加されるので、正常的なリペア動作を進めることができるようになる。
【００６５】
今まで検討して見たように、本発明によるプリデコーダ装置は元来のデコーディング信号と反転したデコーディング信号を、制御信号の状態に従い選択的に出力することができ、アンチヒューズを利用するリペア回路と同じシステムにさらに容易に用いることができる。
【００６６】
一方、本発明はプリデコーダを例に挙げて説明したが、これをメインデコーダに適用しても前述した内容と同一の作用／効果を得ることができる。
【００６７】
【発明の効果】
本発明は、アンチヒューズを利用したリペア回路に適用してレイアウト面積を減少することができるのでチップの大きさが減少し、これに伴いチップの単価が下がり製品の競争力を確保することができる効果がある。
【００６８】
本発明の好ましい実施例は、例示の目的のためのもので当業者であれば添付の特許請求の範囲に開示された本発明の思想と範囲を介して各種修正、変更、取り替え、及び付加が可能のはずである。
【図面の簡単な説明】
【図１ａ】 一般的なプリデコーダ回路図である。
【図１ｂ】 プログラムされたヒューズが全て選択されたときのみリペア動作が行われる一般的なリダンダンシー回路図である。
【図２】 従来技術でプログラムされたアンチヒューズ（Antifuse）が全て選択されるか、一つだけ選択されてもリペア動作が行われるリダンダンシー回路図である。
【図３】 前記図２のリダンダンシー回路を改善するための第１リダンダンシー回路図である。
【図４】 前記図２のリダンダンシー回路を改善するための第２リダンダンシー回路図である。
【図５】 本発明の一実施例でプリデコーダ出力端に反転選択部を追加して反転されたアドレスを選択的に出力できるようにした、プリデコーダ制御ブロック図である。
【図６ａ】 前記図５の第１実施例でトランスミッションゲートを用いてプリデコーダ出力を制御した、プリデコーダ制御回路図である。
【図６ｂ】 前記図５の第２実施例でロジック回路を用いてプリデコーダ出力を制御した、プリデコーダ制御回路図である。
【図７ａ】 前記図６ａを利用して入力アドレス等をプリデコーディングした、プリデコーダの出力を制御するプリデコーダ制御回路図である。
【図７ｂ】 本発明の適用例で制御信号が“ハイ”のときプログラムされたアンチヒューズ（Antifuse）を利用し、欠陥が発生したセルをリペアセルに取り替えるリダンダンシー回路図である。
【図８ａ】 前記図６ａを利用して入力アドレス等をプリデコーディングしたプリデコーダの出力を制御する、プリデコーダ制御回路図である。
【図８ｂ】 本発明の適用例で制御信号が“ロー”のときプログラムされたアンチヒューズ（Antifuse）を利用し、欠陥が発生したセルをリペアセルに取り替えるリダンダンシー回路図である。
【符号の説明】
１０ デコーディング部
２０ 選択部

Claims (12)

1. プリデコーダを含むリダンダンシー回路において、
   アドレス入力バッファから生成された内部アドレスをデコーディングするデコーディング部と、
   前記デコーディング部の出力端につながり、制御信号の電位レベルに従い前記デコーディング部の出力信号の互いに論理レベルが異なる信号中一つを選択的に出力させる選択部と、
   前記選択部から出力された信号に応じて選択的にプログラムされる多数のアンチヒューズを備えることを特徴とするリダンダンシー回路。
2. 前記選択部は、前記制御信号の電位レベルに従い前記デコーディング部の出力信号をそのまま出力するか、反転させ出力することを特徴とする請求項１記載のリダンダンシー回路。
3. 前記選択部は、前記制御信号のレベルが高電位のときデコーディング信号を反転させ出力する第１トランスミッションゲートと、
   前記制御信号のレベルが低電位のとき、デコーディング信号をそのまま出力する第２トランスミッションゲートでなることを特徴とする請求項２記載のリダンダンシー回路。
4. 前記選択部は、前記制御信号とデコーディング信号を受信する第１論理ゲートと、
   前記制御信号と前記デコーディング信号を受信する第２論理ゲートと、
   前記第１論理ゲートの反転出力と、前記第２論理ゲートの出力を受信する第３論理ゲートでなることを特徴とする請求項２記載のリダンダンシー回路。
5. 前記第１論理ゲートは、ノアゲートでなることを特徴とする請求項４記載のリダンダンシー回路。
6. 前記第２論理ゲート及び第３論理ゲートは、ナンドゲートでなることを特徴とする請求項４記載のリダンダンシー回路。
7. 半導体メモリ素子で欠陥のあるセルをリペアセルに取り替えることができるよう、選択的にプログラムされる多数のアンチヒューズ等と、前記リペアセルをイネーブルさせるよう前記プログラムされたアンチヒューズ等を選択する入力アドレスを発生させる手段を含み、前記入力アドレス発生手段は、前記半導体メモリ素子に含まれるアドレス入力バッファから生成された内部アドレスをデコーディングする、デコーディング部を含んでなるリダンダンシー回路において、
   前記デコーディング部の出力端に接続されて、制御信号の電位レベルに従い前記デコーディング部の出力信号の互いに論理レベルが異なる信号中一つを選択的に出力させる選択部を備えることを特徴とするリダンダンシー回路。
8. 前記選択部は、前記制御信号の電位レベルに従い前記デコーディング部の出力信号をそのまま出力するか、反転させ出力することを特徴とする請求項７記載のリダンダンシー回路。
9. 前記選択部は、前記制御信号のレベルが高電位のときデコーディング信号を反転させ出力する第１トランスミッションゲートと、
   前記制御信号のレベルが低電位のとき、前記デコーディング信号をそのまま出力する第２トランスミッションゲートでなることを特徴とする請求項８記載のリダンダンシー回路。
10. 前記選択部は、前記制御信号とデコーディング信号を受信する第１論理ゲートと、
    前記制御信号と前記デコーディング信号を受信する第２論理ゲートと、
    前記第１論理ゲートの反転出力と、前記第２論理ゲートの出力を受信する第３論理ゲートでなることを特徴とする請求項８記載のリダンダンシー回路。
11. 前記第１論理ゲートは、ノアゲートでなることを特徴とする請求項１０記載のリダンダンシー回路。
12. 前記第２論理ゲート及び第３論理ゲートは、ナンドゲートでなることを特徴とする請求項１０記載のリダンダンシー回路。