JP4430298B2

JP4430298B2 - 半導体メモリ装置のポストリペア回路及び方法

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Publication number: JP4430298B2
Application number: JP2002381962A
Authority: JP
Inventors: 張星珍; 金圭現
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2001-12-28
Filing date: 2002-12-27
Publication date: 2010-03-10
Anticipated expiration: 2022-12-27
Also published as: DE10261571A1; JP2003288795A; DE10261571B4

Description

【０００１】
【発明の属する従来技術】
本発明は半導体メモリ装置のリペア構造及びリペア方法に係り、より詳細にはポストリペア構造及び方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置、例えば、ＤＲＡＭ（Dynamic Random Access Memory）はロー／カラムアレイに配列される非常に多くのメモリセルを含む。各メモリセルは通常１ビットの情報を貯蔵する。アレイはロー信号線（ローライン）とロー信号線に直交して配列されるカラム信号線（カラムライン）とを含む。メモリセルはローラインとカラムラインとの各交差点に位置する。特定のメモリセルに連結されたアレイローラインとアレイカラムラインとをアドレッシングすることによって対応するメモリセルにアクセスする。
【０００３】
半導体メモリ装置では、メモリラインのあらゆるメモリセル、ローライン、カラムラインが正常に動作せねばならない。実際には、与えられたウェーハ上にあるメインメモリセルアレイが１００％動作可能なわけではない。したがって、大部分の半導体装置はいくつかの不良セルを代替できる比較的少ない冗長メモリセルアレイを具備するように設計される。
【０００４】
一つの通常的な設計方法によれば、冗長アレイは冗長メモリセルカラムで構成される。この方法によれば、冗長メモリセルのそれぞれはメインメモリセルアレイローラインと交差する冗長カラムラインに連結される。各冗長カラムラインは一つ以上の不良セルを有すると考えられるメインメモリセルアレイカラムを代替できる。メインアレイカラムがアドレスされるごとに、冗長性制御ブロックはカラムアドレスを欠陥カラムアドレスと比較する。欠陥カラムがアドレスされるごとに、冗長性制御ブロックは欠陥カラムの代りに欠陥カラムに関連する（または結合された）冗長カラムを選択する。
【０００５】
欠陥ローを冗長ローに取り替える冗長性スキームも使われる。一部の半導体装置は関連回路内に冗長ロー及び冗長カラムを含む。
【０００６】
冗長性制御ブロック及びこれに関する冗長カラム／ローを使用する前に、欠陥ラインアドレスが制御ブロックにプログラムされねばならない。プログラミングするために冗長性制御ブロックはヒューズブロックを含む。半導体メモリ装置がウェーハ状態である場合、メインメモリアレイをテストして欠陥セルの位置を把握する。カラムの代替を仮定すると、与えられた欠陥カラムを代替するために冗長性制御ブロック及び冗長カラムが選択される。欠陥カラムのアドレスはヒューズブロックにあるヒューズを選択的に切断することによって、そのカラムアドレスを示すように冗長性制御ブロック内に設定される。ヒューズは一般的にレーザービームを使用して物理的に切断される。
【０００７】
大部分のメモリアレイ欠陥はウェーハ状態でのテスト過程で検出可能であるが、一部の欠陥は半導体装置のパッケージング後に発生する。その欠陥に対してパッケージング後にメモリアレイをリペア（救済）できるか否かによって半導体装置が良品になるか、不良品になるかが決定される。パッケージング後のアレイのリペアをポストリペアという。
【０００８】
ポストリペアの冗長性は、パッケージング中に発生する欠陥を修正できる長所があるが、ポストリペア冗長性制御ブロック及びこれに関する電気的プログラミング回路はレーザー切断されたヒューズによる冗長性制御ブロックに比べて多くの回路領域を占めるので、コスト面で不利な短所がある。
【０００９】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、ウェーハ状態（例えば、レーザー切断）のヒューズプログラミングの長所とポストリペアプログラミングの長所とを調和させて、リペア効率を向上させうるデュアルモード冗長性回路を含む半導体メモリ装置を提供することである。
【００１０】
本発明が解決しようとする他の技術的課題は、ウェーハ状態（例えば、レーザー切断）のヒューズプログラミングの長所とポストリペアプログラミングの長所とを調和させて、リペア効率を向上させうる半導体メモリ装置のリペア方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の一態様は、デュアルモード冗長性回路を含む半導体メモリ装置である。デュアルモード冗長性回路は複数の冗長メモリラインを含む。各冗長メモリラインは一つの冗長性制御ブロックと結合（関連）される。冗長性制御ブロックの大部分は半導体装置のパッケージング前にのみプログラムされるレーザーヒューズブロックを含む。冗長性制御ブロックの少なくとも一つは半導体装置のパッケージング後にのみプログラムされる電気的にプログラム可能なヒューズブロックを含む。したがって、前記装置はデュアル−サイクルリペア方法を可能にする。デュアル−サイクルリペア方法によれば、大部分のリペアはもっと経済的なレーザーヒューズブロックを利用してウェーハ状態で行われ、少数の電気的ヒューズブロックは場合（例えば、パッケージングに関連した欠陥が発生した場合）によってポストリペアモードでパッケージング後に利用される。
【００１２】
前記リペアスキームは、レーザーリペア専用の一部の冗長メモリライン及びポストリペア専用の一部の冗長メモリラインを有する。ポストリペア専用の冗長メモリライン自体が不良であればポストリペアは不可能である。不良のないレーザーリペア用の冗長メモリラインが使われずに残っていても、ポストリペアは不可能である。
【００１３】
したがって、本発明の他の一態様は、ポストリペア効率性を高めるデュアルモード冗長性回路を含む半導体メモリ装置である。前記回路はウェーハ状態アドレス貯蔵部（すなわち、レーザーヒューズブロック）を一つの冗長ラインと結合させる。第２構成では、前記回路はポストリペアアドレス貯蔵部（すなわち、電気的ヒューズブロック）を同じ冗長メモリラインと結合させる。したがって、前記デュアルモードの冗長性を採用する半導体メモリ装置はさらにリペア自由度を有する。例えば、ウェーハ状態のテスト中には各冗長メモリラインはレーザーヒューズブロックと結合される。欠陥のない一つの冗長メモリラインはテスト中にポストリペア用に割当てられる。割当てられた冗長メモリラインはポストリペアを可能にするために、ポストリペアアドレス貯蔵部と結合される。
【００１４】
かかる方法によれば、半導体メモリ装置は、それぞれが一つのレーザーヒューズ／比較器に結合されている複数の冗長メモリラインを具備する。各ラインの良否を調べるためにメイン及び冗長メモリラインがテストされる。各不良メインメモリラインに対して、前記不良メインメモリラインを代替するために割当てられる前記不良のない冗長メモリラインのうち一つと結合された前記レーザーヒューズ／比較器を構成する。前記欠陥メモリラインの代替後にも不良のない冗長メモリラインが残っている場合、残っている不良のない冗長メモリラインをポストリペア用に割当てる。前記割当てられたポストリペア用の冗長メモリラインを前記割当てられたポストリペア用の冗長メモリラインと結合されたレーザーヒューズ／比較器の代りにポストリペア比較器と結合させる。
【００１５】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
【００１６】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００１７】
図１は、本発明の１実施形態による半導体メモリ装置２０を示すブロック図である。図１に示された半導体メモリ装置２０は同期式ＤＲＡＭ（ＳＤＲＡＭ）である。メインセルアレイ３０及び冗長カラムセルアレイ３２はロー及びカラム回路部により動作する。カラム回路部は感知増幅器３４及びカラムデコーダ５０を具備する。カラムデコーダ５０は各カラムアドレスＣＡに対してデータの書込みあるいは読出しが行われるカラムラインを選択する。カラムデコーダ５０内で、冗長メモリライン制御回路１００はカラムアドレスＣＡ及びカラム選択イネーブル信号ＣＳＬＥＮによってメインカラムを代替する冗長カラムを決定する。
【００１８】
ロー回路部は、ローデコーダ４０及びローアドレスマルチプレクサ４２を含む。ローデコーダ４０は各ローアドレスＲＡに対して活性化されるロー（ワード）ラインを選択する。ロー選択イネーブル信号ＲＳＬＥＮはＲＡが有効な時点を示す。半導体メモリ装置２０には冗長ローライン及び回路部は図示されていないが、冗長カラムセルアレイ３２及び冗長メモリライン制御回路１００と類似した冗長ローライン及び回路部が備わりうる。ローアドレスマルチプレクサ４２は、アドレスレジスタ８０から出力される外部ローアドレスと、リフレッシュ制御器４４により制御されるリフレッシュカウンタ４６から出力されるリフレッシュローアドレスとを受信していずれか一つをローアドレスＲＡに出力する。
【００１９】
回路入力及び出力は３つのレジスタセットを通じて行われる。命令語レジスタ７０は外部メモリコントローラから命令語バスＣＭＤを通じてワードライン活性化、読出し、書込み、プリチャージ、オートリフレッシュ、モードレジスタ印加のような命令語信号を受信する。アドレスレジスタ８０はメモリコントローラからアドレスバスを通じてアドレス信号ＡＤＤ［０：ｍ］を受信する。そして、データＩ／Ｏレジスタは両方向データラインＤＱ［０：ｗ］に連結される。
【００２０】
命令語デコーダ６０は受信された命令語を解釈して他のメモリ装置ブロックに適切な制御信号を生じる。モードレジスタセット（ＭｏｄｅＲｅｇｉｓｔｅｒＳｅｔ：ＭＲＳ）６２はモードレジスタ印加命令がＣＭＤバスに受信される場合には、アドレスバスＡＤＤを通じて装置設定信号を受信する。一般的に、ＭＲＳはバーストタイプ、バースト長、レイテンシなどＳＤＲＡＭの動作パラメータを定義するために使われるレジスタである。望ましい実施形態で、ＭＲＳの機能の一つは、特定の命令がＣＭＤバスに受信される場合には、ＡＤＤバスに提供されるアドレスによって電気的ヒューズボックス内のヒューズ部を設定することである。
【００２１】
本発明が適用されるメモリ装置により多くの進歩的な特性がありうるが、前述した特徴は本発明の一実施形態を支援できる大部分のＳＤＲＡＭに共通する基本的な特徴である。本発明の実施形態に特に関連のある半導体メモリ装置２０の特徴は詳細に後述される。
【００２２】
図２は、本発明の第１実施形態による基本的なデュアルモード冗長カラム制御回路１００のブロック図である。図２を参照すれば、デュアルモード冗長カラム制御回路１００は電気的ヒューズボックス１１０、アドレス比較器１２０、電気的冗長性制御ブロック１３１、レーザー冗長性制御ブロック１３２〜１３ｎ（ｎは整数）及びＲＣＳＬ発生器１４ｉ（ｉ＝１〜ｎ）を具備する。
【００２３】
冗長カラム制御回路１００は冗長カラムセルアレイ（図１の３２）でのｎ個の冗長カラムに対するアクセスを制御する。ＲＣＳＬ発生器１４ｉが対応する冗長性カラム選択信号ＲＣＳＬｉ（ｉ＝１〜ｎ）を生じると、欠陥のあるメインアレイカラムの代りにｎ個の冗長カラムのうち一つが選択される。
【００２４】
各ＲＣＳＬ発生器１４ｉ（ｉ＝１〜ｎ）は冗長性制御ブロックから出力される対応するＲＣＳＬイネーブル信号ＲＣＳＬＥＮｉ（ｉ＝１〜ｎ）に応答して活性化される。各ＲＣＳＬ発生器１４ｉ（ｉ＝１〜ｎ）は直列で連結される二つのインバータ（図示せず）を利用して具現できる。
【００２５】
図３は、電気的冗長性制御ブロック１３１及びレーザー冗長性制御ブロック１３２〜１３ｎの詳細な回路図である。各レーザー冗長性制御ブロック１３２〜１３ｎはレーザーヒューズボックス及びアドレス比較器、すなわち、レーザーヒューズ／比較器１５０を含む。レーザービームはウェーハ段階のリペア動作中にレーザーヒューズボックスにある選択されたヒューズを切断する。その後、レーザーヒューズ／比較器１５０はカラムアドレスＣＡをレーザーヒューズボックスに貯蔵された欠陥カラムアドレスと比較して、カラムアドレスＣＡが貯蔵されたアドレスと一致すればＯＵＴを出力する。直列で連結されたインバータ１５４と共にＮＡＮＤゲート１５２はＯＵＴとＣＳＬＥＮとを論理積演算してＲＣＳＬＥＮｉを生じる。ＲＣＳＬＥＮｉが発生すれば、冗長カラムｉが選択される。
【００２６】
電気的冗長性制御ブロック１３１はＮＡＮＤゲート１６０とこれに直列で連結されたインバータ１６２とを含み、ＥＮとＣＳＬＥＮとを論理積（ＡＮＤ）演算してＲＣＳＬＥＮ１を生じる。ＲＣＳＬＥＮ１が発生すれば、冗長カラム１が選択される。
【００２７】
ＥＮはアドレス比較器１２０の出力であり、ＣＡがＥＣＡと一致する時に発生する（図２参照）。ＥＣＡは電気的ヒューズボックス１１０に電気的に貯蔵された欠陥カラムアドレスである。したがって、冗長カラムライン２〜ｎはウェーハ段階リペア過程でのみプログラムされるのに対して、冗長カラム１はいずれの段階でも、すなわち、ポストリペア過程でもプログラムされる。
【００２８】
図４及び図５は電気的ヒューズボックス１１０の一例を示す。まず図４を参照すれば、電気的ヒューズボックス１１０はバッファリングされる出力を有する多数の電気的ヒューズ部３１ａ、３１ｉ（ｉ＝０〜ｋ）を含む。各電気的ヒューズ部は１ビットのデータを貯蔵する。ヒューズ部３１ａはＯＵＴａビットを貯蔵する。ＯＵＴａはバッファリングされて、電気的ヒューズボックス１１０がプログラムされたかどうかを示すマスタアクセス信号ＭＡになる。ヒューズ部３１ｉ（ｉ＝０〜ｋ）はＯＵＴｉを貯蔵する。ＯＵＴｉはバッファリングされて電気的カラムアドレス信号ビットＥＣＡｉになる。
【００２９】
ＭＲＳ（図１の６２）は、外部命令語に応答してヒューズボックス１１０にプログラミング入力ＭＲＳＡ、ＭＲＳＣＡ０〜ＭＲＳＣＡｋを生じる。各電気的ヒューズ部は最初には第１状態にあるように、例えば、非設定アドレスビットを示すように組立てられる。ＭＲＳプログラミング入力が印加されれば対応する電気的ヒューズ部は第２状態、すなわち、設定アドレスビットを示すように設定される。したがって、ヒューズボックス１１０をプログラムするために、ＭＲＳ６２はリペアされるカラムアドレスをプログラムするために対応するカラムアドレスをＭＲＳＣＡ０〜ｋに印加し、マスタアクセスビットをプログラムするためにＭＲＳＡを活性化する。
【００３０】
図５は、電気的ヒューズ部３１ｉ（ｉ＝ａ、０〜ｋ）の一具現例を示す詳細な回路図である。各電気的ヒューズ部３１ａ、３１ｉ（ｉ＝０〜ｋ）は第１及び第２ヒューズ素子Ｆ１、Ｆ２、第１〜第５ＮＭＯＳトランジスタＮ１〜Ｎ５、第１〜第２ＰＭＯＳトランジスタＰ１、Ｐ２を含む。
【００３１】
第１及び第２ＮＭＯＳトランジスタＮ１、Ｎ２のドレーン、第１ＰＭＯＳトランジスタＰ１のドレーン、第２ＰＭＯＳトランジスタＰ２のゲート及び第３ＮＭＯＳトランジスタＮ３のゲートが第１ノード４１１に共通で接続される。そして、第１ＰＭＯＳトランジスタＰ１のゲート、第２ＮＭＯＳトランジスタＮ２のゲート、第３及び第４トランジスタＮ３、Ｎ４のドレーン及び第２ＰＭＯＳトランジスタＰ２のドレーンが第２ノード４１２に共通で接続される。第２ノード４１２の信号が出力信号ＯＵＴになる。各ＮＭＯＳトランジスタのソースはグラウンドに接続され、Ｐ１、Ｐ２のソースはそれぞれヒューズＦ１、Ｆ２を通じてＶＤＤに接続される。そして、Ｎ５のドレーンはＰ１のソースに接続される。
【００３２】
ヒューズ部３１ｉはヒューズＦ２の抵抗をヒューズＦ１の抵抗より大きくする。したがって、両ヒューズがいずれも切断されなければ、ヒューズ部に電源が供給される場合にノード４１２はロジックロー状態で駆動し、ノード４１１はロジックハイ状態で駆動する。
【００３３】
第１及び第４ＮＭＯＳトランジスタＮ１、Ｎ４のゲートに正常状態がロジックロー状態である第１入力信号ＭＲＳ１が入力される。第１入力信号ＭＲＳ１はヒューズＦ１が切断されているか否かを調べるために必要な信号であり、簡略に後述される。
【００３４】
第５ＮＭＯＳトランジスタＮ５のゲートには第２入力信号ＭＲＳ２が入力される。第２入力信号ＭＲＳ２は第１ヒューズ素子Ｆ１を電気的に切断するために使われる。第２入力信号ＭＲＳ２がハイレベルになれば、第５ＮＭＯＳトランジスタＮ５がターンオンされて第１ヒューズ素子Ｆ１に過電流が流れる。よって、第１ヒューズ素子Ｆ１が燃えて電気的に切断される。第１ヒューズ素子Ｆ１が切断されれば、第１ＰＭＯＳトランジスタＰ１のソースがターンオンされる第５ＮＭＯＳトランジスタＮ５によって低電位になり、したがって、第１ノード４１１の電圧が下降する。第１ノード４１１の電圧が下降するにつれて第２ＰＭＯＳトランジスタＰ２はターンオンされて第２ノード４１２の電圧は上昇する。第２ノード４１２の電圧が上昇するにつれて、第２ＮＭＯＳトランジスタＮ２がさらにターンオンされて第１ノード４１１の電圧はさらに下降する。このような過程を通じて結局出力信号ＯＵＴはハイレベルになる。
【００３５】
プログラミング後、第１入力信号ＭＲＳ１は第２入力信号ＭＲＳ２の印加によりヒューズＦ１が完全に切断されたかどうかを決定するのに使われうる。テストモードで、ＭＲＳ１は瞬間的にロジックハイ状態になって、両側ノード４１１、４１２をロジックロー状態にする。もし、ヒューズＦ１が切断されなかったならば、ノード４１１はＭＳＲ１がロー状態に回復される時にハイ状態に復帰する。
【００３６】
ＭＲＳ１の印加／非印加によってリペアされたアドレスラインがテストされる。テストが成功しなければ、一つ以上のヒューズが完全に切断されず、したがって冗長カラムが欠陥カラムを正常に代替できなかったことを意味する。その場合には、電気的プログラミング及びテスト過程がヒューズ切断を再試行するために反復されることがある。
【００３７】
図６は、図２のアドレス比較器の一具現例を詳細に示す回路図である。アドレス比較器１２０は、多数の比較部５１ｉ（ｉ＝０〜ｋ）、多数の論理積ゲート５２０、５２２、５２４を含む。各論理積ゲートはＮＡＮＤゲートとインバータとで構成される。
【００３８】
各比較部５１ｉ（ｉ＝０〜ｋ）は１ビットＸＮＯＲ（ｅｘｃｌｕｓｉｖｅ−ＮＯＲ）機能を実行する。各比較部５１ｉ（ｉ＝０〜ｋ）は電気的リペアアドレスビットＥＣＡｉ（ｉ＝０〜ｋ）及び外部アドレスの対応するビットＣＡｉ（ｉ＝０〜ｋ）を受信して同一かどうかを比較する。両ビットが同一であれば、ハイレベルの信号が出力され、両ビットが相異なればローレベルの信号が出力される。
【００３９】
各比較部５１ｉ（ｉ＝０〜ｋ）から出力される信号とマスタ信号ＭＡとが論理積演算されて電気的リペア活性信号ＥＮに出力される。したがって、各比較部５１ｉ（ｉ＝０〜ｋ）から出力される出力信号がいずれもハイレベルである場合には、電気的リペア活性信号ＥＮがハイレベルに活性化される。
【００４０】
図２〜図６に図示及び説明されたように、冗長カラム制御ブロックは一つの冗長カラムをポストリペア用に使用するために、レーザーヒューズだけの冗長性スキームに比べてリペア能力を向上させる。同時に、本実施形態は、大部分のアレイ欠陥がウェーハ段階のリペア過程で存在して検出できるという認識に基づいて、大部分の冗長カラムをより経済的なレーザーヒューズ制御回路で駆動する。
【００４１】
図２に示された実施形態によれば、電気的冗長性制御ブロックに関連する冗長カラムに不良が発生すれば、リペアが不可能である。すなわち、この冗長カラムが不良であれば、冗長カラム２〜ｎのうち一つ以上の冗長カラムが欠陥がなくて使われなかったしてもポストリペアは不可能である。これに対し、第２実施形態によれば、電気的冗長性制御信号に関するいくつかの冗長カラムのうち一つを選択させることによってポストリペアを実施する可能性を向上させる。望ましくは、ウェーハ組立て後に、欠陥のない冗長カラムがポストリペア用に割当てられる。また望ましくは、それぞれの欠陥のない冗長カラムはレーザーリペアにも割当てられる。
【００４２】
図７は、第２実施形態による冗長カラム制御回路２００を示すブロック図である。いろいろな面で図２と類似しているが、図７はポストリペア制御ブロック２５１〜２５ｎ、他の冗長性制御ブロック２３１〜２３ｎを含み、制御信号が異なる。このような相異点は図７〜図１０を参照して後述される。簡単に言えば、各冗長性制御ブロック２３ｉはレーザーヒューズ機能を有するが、電気的リペア活性信号ＥＮにも応答するように構成される。したがって、ポストリペア用にのみ具現される冗長カラムはなく、あらゆる冗長カラムはレーザーリペア用に使われてもよく、必要であれば欠陥のない冗長カラムはウェーハ組立て後にポストリペア電気的ヒューズ回路に割当てられる。このような融通性により、ウェーハ段階及びポストリペア段階で欠陥のない冗長カラムを効率的に使用できる。
【００４３】
図２の冗長カラム制御回路と類似して、図７の制御回路２００はＭＲＳを利用して所望のポストリペアカラムアドレスに設定されうる電気的ヒューズボックス２１０を具備する。アドレス比較器２２０は、電気的ヒューズボックス２１０にプログラムされたアドレスＥＣＡとカラムアドレスＣＡとを比較する。アドレス比較器２２０はプログラムされたアドレスＥＣＡと外部アドレスＣＡとが一致すれば、電気的リペア活性信号ＥＮをハイレベルに活性化する。
【００４４】
図２では、電気的冗長性制御ブロック１３１だけが電気的リペアアドレス比較器１２０からＥＮを受信するのに対し、図７では、各冗長性制御ブロック２３１〜２３ｎはアドレス比較器２２０からＥＮを受信する。各冗長性制御ブロック２３ｉはまたカラムアドレスＣＡ、及び対応するポストリペア制御ブロック２５ｉから制御信号ＣＳｉを受信する。制御信号ＣＳｉは冗長性制御ブロック２３ｉがＥＮに応答するか、レーザーヒューズ／比較器と結合してＣＡを使用するかを決定する。典型的には、ポストリペア制御ブロック２５ｉのうち１ブロックのヒューズだけ切断されるであろう。ポストリペア制御ブロック２５ｉ内のヒューズが切断されれば対応する制御信号ＣＳｉが活性化されるが、これは対応する冗長カラムがポストリペア用に使われうることを意味する。
【００４５】
図８は、冗長性制御ブロックを詳細に示す図面である。冗長性制御ブロック２３ｉは対応するＲＣＳＬ発生器２４ｉ（ｉ＝１〜ｎ）に冗長性活性信号ＲＣＳＬＥＮｉ（ｉ＝１〜ｎ）を出力する。各冗長性制御ブロック２３ｉはレーザーリペアのためにレーザーリペア処理パート６１０、ポストリペアのためにポストリペア処理パート６２０を含む。
【００４６】
レーザーリペア処理パート６１０は、レーザーヒューズボックス６１１、アドレス比較部６１２及び第１論理部６１３を含む。
【００４７】
レーザーヒューズボックス６１１は、多数のレーザーで切断されるヒューズを含む。レーザーヒューズは、レーザーによって選択的に切断されることによって不良セルが発生したカラムを指定するアドレスＬＣＡにプログラムされる。
【００４８】
アドレス比較部６１２はアドレス比較器２２０と同じく、レーザーヒューズボックス６１１にプログラムされたアドレスＬＣＡと外部から印加されるアドレスＣＡとが同一であれば活性化される出力信号ＯＵＴを生じる。
【００４９】
第１論理部６１３は、アドレス比較部６１２から出力される出力信号ＯＵＴと制御信号ＣＳｉとを論理和演算して第１論理信号ＴＳ１を出力する。制御信号ＣＳｉは前述したようにポストリペア制御ブロック２５ｉから出力される信号であり、第１レベル（ここでは、ハイレベル）である場合にはポストリペアを指示する。
【００５０】
ポストリペア処理パート６２０はインバータ６２１と第２論理部６２２とを含む。インバータ６２１はＣＳｉの反転信号ＣＳｉ＃を生じる。第２論理部６２２は、制御信号ＣＳｉの反転信号ＣＳｉ＃と電気的リペア活性信号ＥＮとを論理和演算して第２論理信号ＴＳ２を出力する。
【００５１】
第３論理部６３１は、レーザーリペア処理パート６１０及びポストリペア処理パート６２０に共有されるものであり、第１及び第２論理信号ＴＳ１、ＴＳ２とカラム選択信号ＣＳＬＥＮとを論理積演算して冗長性活性化信号ＲＣＳＬＥＮｉ（ｉ＝１〜ｎ）を出力する。
【００５２】
読出しまたは書込み命令が半導体メモリ装置に受信される時、外部カラムアドレスＣＡも共に受信される。ＣＡにより指定されたメインカラムがリペアされなければ、いかなるリペアヒューズボックスもそのアドレスを含んでいない。ＣＡにより指定されたメインカラムがウェーハ段階のレーザーリペア過程で代替されれば、そのカラムアドレスは冗長性制御ブロック２３ｉのうち一つのレーザーヒューズボックス６１１に貯蔵される。そして、ＣＡにより指定されたメインカラムがポストリペア過程で代替されれば、そのカラムアドレスは電気的ヒューズボックス２１０に貯蔵される。ＣＡは電気的ヒューズアドレス比較器２２０だけでなく、各冗長性制御ブロック２３ｉのアドレス比較器６１２にも提供される。各アドレス比較器はＣＡをそれ自体の貯蔵されたアドレスと比較する。すなわち、アドレス比較器６１２はＣＡをレーザーヒューズアドレスＬＣＡと比較し、アドレス比較器２２０はＣＡを電気的ヒューズアドレスＥＣＡと比較する。欠陥のあるメインカラムがリペアされたとすれば、アドレス比較器のうち一つはＣＡと貯蔵されたアドレスとが一致することを検出して出力信号ＯＵＴまたはＥＮを活性化する。ＣＡにより指定されたメインカラムがリペアされなかったならば、どの比較器も出力信号を活性化しないであろう。
【００５３】
第１または主要動作モードでは各冗長性制御回路２３ｉはレーザーヒューズ−プログラムによるリペアアドレスに応答する。このモードで制御信号ＣＳｉは非活性化され、ＴＳ１はＯＵＴに応答し、ＴＳ２は常に活性化される。したがって、ＣＡとＬＣＡとが一致してＣＳＬＥＮが活性化されれば、冗長カラム選択信号ＲＣＳＬＥＮｉが活性化される。そうでなければ、冗長カラム選択信号ＲＣＳＬＥＮｉは非活性状態に維持される。
【００５４】
代替動作モードでは各冗長性制御回路２３ｉは、電気的ヒューズプログラムによるリペアアドレスに応答する。このモードで制御信号ＣＳｉは活性化され、ＴＳ１は常に活性化され、ＴＳ２はＥＮに応答する。したがって、ＣＡとＥＣＡとが一致してＣＳＬＥＮが活性化されれば、冗長カラム選択信号ＲＣＳＬＥＮｉが活性化される。そうでなければ、冗長カラム選択信号ＲＣＳＬＥＮｉは非活性状態に維持される。
【００５５】
図７の実施形態では冗長性制御ブロック２３ｉのうち多くとも一つのブロックが代替動作モードに設定される。他のあらゆる冗長性制御ブロックは主要動作モードに設定される。どの制御ブロック２３ｉが代替動作モードに設定されるかはポストリペア制御ブロック２５ｉの状態によって決定される。各ポストリペア制御ブロック２５ｉはヒューズまたは他の設定可能な素子を含む。例えば、図９はポストリペア制御ブロックの一具現例を示す。
【００５６】
図９で、ポストリペア制御ブロック２５ｉはポストリペアヒューズ７１０を含む。ポストリペアヒューズ７１０はウェーハ段階でレーザーで切断可能なヒューズであることが望ましい。制御信号ＣＳｉが活性されるか否かはポストリペアヒューズ７１０が切断されるか否かによって決定される。すなわち、ポストリペアヒューズ７１０が切断されていない場合には制御信号ＣＳｉはローレベルに非活性化され、ポストリペアヒューズ７１０が切断される場合には制御信号ＣＳｉはハイレベルに活性化される。
【００５７】
ポストリペア制御ブロック２５ｉは、ヒューズ７１０以外に二つのＰＭＯＳトランジスタＰ３、Ｐ４、一つのＮＭＯＳトランジスタＮ６及び二つのインバータ７１２、７１４を含む。ＰＭＯＳトランジスタＰ３、Ｐ４のそれぞれはそのソースはＶＤＤに、そのドレーンはヒューズ７１０の一端のノード８１０に接続される。ＮＭＯＳトランジスタＮ６は、そのソースはグラウンドに、そのドレーンはヒューズ７１０の他の一端に接続される。
【００５８】
ノード８１０はインバータ７１２の入力に接続される。ノード８１２はインバータ７１２の出力をインバータ７１４の入力及びＰＭＯＳトランジスタＰ４のゲートに連結させる。インバータ７１４の出力は制御信号ＣＳｉになる。
【００５９】
ポストリペア制御ブロック２５ｉの入力信号はパワーアップ信号ＶＣＣＨである。パワーアップ信号ＶＣＣＨの波形は図１０に示されている。パワーアップ信号ＶＣＣＨは半導体メモリ装置に電源ＰＯＷＥＲが印加されれば（Ｔ１）、初期にはローレベルであるが、電源レベルが一定レベル以上になれば（Ｔ２）ハイレベルになる信号である。パワーアップ信号ＶＣＣＨはトランジスタＰ３、Ｎ６のゲートに印加される。
【００６０】
ポストリペア制御ブロック２５ｉの動作は次の通りである。まず、ポストリペアヒューズ７１０が切断された状態であると仮定する。半導体メモリ装置がパワーオンされれば（図１０のＴ１時点）、パワーアップ信号ＶＣＣＨはローレベル状態にあり、ＰＭＯＳトランジスタＰ３はターンオンされる。ヒューズ７１０は切断された状態であるためノード８１０はハイレベルになる。インバータ７１２によってノード８１２はローレベルになり、制御信号ＣＳｉはハイレベルになる。
【００６１】
図１０のＴ２時点後にパワーアップ信号ＶＣＣＨがハイレベルになってＰＭＯＳトランジスタＰ３がターンオフされても、ＰＭＯＳトランジスタＰ４のゲートに印加される信号はローレベルであるため、ＰＭＯＳトランジスタＰ４がターンオンされてノード８１０はハイレベルに維持され、制御信号ＣＳｉもハイレベルに維持される。
【００６２】
一方、ポストリペア制御用ヒューズ７１０がレーザーで切断されていない状態であると仮定する。この状態でパワーアップ信号ＶＣＣＨが入力されれば、ＰＭＯＳトランジスタＰ３がターンオンされてノード８１０が一時的にハイレベルになるが、まもなくパワーアップ信号ＶＣＣＨがハイレベルになれば、ＮＭＯＳトランジスタＮ６がターンオンされてＰＭＯＳトランジスタＰ３はターンオフされて、ノード８１０はローレベルになる。インバータ７１２によってノード８１２はハイレベルになり、ＰＭＯＳトランジスタＰ４をターンオフさせる。インバータ７１４はローレベルの制御信号ＣＳｉを出力する。
【００６３】
本実施形態で、ポストリペア用に使われる冗長カラムラインｉはウェーハ状態で決定されることが望ましい。例えば、不良が発生しない冗長カラムを調べるために冗長カラムラインがテストされる。欠陥のない冗長メモリラインはポストリペア用に割当てられる。ポストリペア用への割当ては、そのメモリラインに関するポストリペア制御ブロックのヒューズ７１０の切断により行われる。
【００６４】
また望ましくは、ポストリペア用に使われる冗長メモリラインの選択はウェーハ段階のレーザーヒューズリペア動作と関連して行われる。例えば、どんなラインが不良であるかを調べるためにメイン及び冗長カラムラインがウェーハ段階でテストされる。各不良メインアレイカラムラインに対しては欠陥のない冗長メモリラインが指定され、冗長メモリラインに関するレーザーヒューズボックス（図８の６１１）が不良メインアレイカラムラインのアドレスでプログラムされる。あらゆる不良メインメモリラインがリペアされて欠陥のない冗長メモリラインが指定されないまま残っている場合、残っている欠陥のない冗長メモリラインのうち一つがポストリペア用に割当てられる。ポストリペア用への割当ては、そのメモリラインに関するポストリペア制御ブロックのヒューズ７１０の切断により行われる。
【００６５】
そして、半導体メモリ装置はパッケージングされ、パッケージ状態で第２のテストが行われる。
【００６６】
前記半導体メモリ装置のパッケージ状態で不良メモリカラムが発生すると、ＭＲＳ２６０を利用して電気的ヒューズボックス２１０を欠陥カラムアドレスでプログラムする命令語を印加することによってリペアが行われる。ポストリペア制御ブロック２５ｉがレーザーリペア後に使用可能でありポストリペア用に割当てられたならば、ポストリペアが可能になる。
【００６７】
ウェーハ段階テスト及びプログラミング中にポストリペア用カラムを選択することが望ましいが、他の実施形態も可能である。例えば、図１１は、ボンディングパッド８３０を通じてポストリペア用カラムを選択する他のポストリペア制御ブロック２７ｉの具現例を示す。一状態ではボンディングパッド８３０は連結されないまま残っている。ＮＭＯＳトランジスタＮ７、Ｎ８、Ｎ９はノード８２０をローレベルに引き下げることによって、インバータ７２０、７２２によりローレベルの制御信号ＣＳｉが出力されるようにする。
【００６８】
他の状態ではボンディングパッド８３０はＶＤＤに接続される。したがって、ノード８２０及び制御信号ＣＳｉはハイレベルになる。制御信号ＣＳｉをハイレベルにしてポストリペア用冗長カラムを選択するためには、ボンディングパッド８３０はワイヤボンディング中にＶＤＤパッドにワイヤボンディングされねばならない。ポストリペア用冗長カラムを選択するための他の方法は、ボンディングパッド８３０を半導体メモリ装置外部のチップキャリア上のリード（ｌｅａｄ）線でＶＤＤに接続されるリード線にワイヤボンディングすることである。
【００６９】
さらに他の選択方法の実施形態が図１２及び図１３に示される。この例はパッケージング後にポストリペア比較器２２０に関する冗長カラムの選択を可能にする。図１２で、各ポストリペア制御ブロック２８ｉ（ｉ＝１〜ｎ）はＭＲＳ２９０から出力される対応する制御ラインＭＲＳＰＲＣｉを通じて電気的にプログラム可能である。与えられたポストリペア制御ブロック２８ｉを電気的ヒューズボックスアドレス比較器２２０と結合させるために制御ラインＭＲＳＰＲＣｉを活性化する命令が印加される。すると、ポストリペア制御ブロック２８ｉ内の電気的ヒューズが切断されて、制御信号ＣＳｉが活性化される。
【００７０】
この例では、どの冗長性制御ブロック２３ｉが相変らず使用可能であり、欠陥がないかを調べるのが困難である。このような問題を解決するために、各ポストリペア制御ブロック２８ｉはポストリペア制御ブロック２８ｉ内の電気的ヒューズが切断されることを防止するレーザーヒューズを含む。したがって、ウェーハ段階プログラミング中に各冗長性制御ブロック２３ｉはレーザーリペア用に使われ、対応するポストリペア制御ブロック２８ｉ内のレーザーヒューズは対応するポストリペア制御ブロックの電気的プログラミングを防止するためにまた切断される。与えられた冗長カラムが不良であると分かれば、対応するポストリペア制御ブロック内のレーザーヒューズはまた、そのポストリペア制御ブロックの電気的プログラミングを防止するために切断される。
【００７１】
その後、欠陥カラムのポストリペア中に、最初のｉに対してポストリペア制御ブロックの選択及び電気的ヒューズ切断が行われる。この最初の選択後、欠陥カラムがリペアされなかったならば、対応するポストリペア制御ブロックはディスエーブルされたと推定される。すると、リペアが正常に完了するまで新しいｉを選択して前記過程を繰り返し、全てのｉに対してリペアが成功しなければ、ポストリペアは失敗したことになる。
【００７２】
図１３は、図１２に示されたポストリペア制御ブロック２８ｉの一具現例を示す回路図である。
【００７３】
制御ブロック２８ｉは、ヒューズ７３０が切断されていない状態ではパワーアップ後に制御信号ＣＳｉがロジックローレベルになり、ヒューズ７３０が切断された状態ではパワーアップ後に制御信号ＣＳｉがロジックハイレベルになるという点で、図９に示された制御ブロック２５ｉと類似して動作する。ヒューズ７３０を切断するために、ＭＲＳＰＲＣｉが活性化されてトランジスタＰ７をターンオンさせることによってヒューズ７３０を通じて過電流を流す。この過電流はヒューズ７４０を通じて流れる。したがって、ヒューズ７４０は切断されずに、これを通じて電流が流れねばならない。
【００７４】
制御ブロック２８ｉのプログラミングを防止するためには、ヒューズ７４０がレーザーで切断される。ヒューズ７４０が切断されればＭＲＳＰＲＣｉが活性化された場合には、ヒューズ７３０を通じて過電流が流れられない。
【００７５】
前記実施形態は一回のポストリペア動作を行うが、本発明はこれに限定されない。すなわち、ポストリペア用冗長性カラムの数は可変である。例えば、図１４は、２回のポストリペア動作を行えるリペア回路９００を示すブロック図である。リペア回路９００は、図７に示されたポストリペア回路２００と類似して、冗長性制御ブロック９３ｉ（ｉ＝１〜ｎ）、ＲＣＳＬ発生器９４ｉ（ｉ＝１〜ｎ）及びポストリペア制御ブロック９５ｉ（ｉ＝１〜ｎ）を具備する。図７に示されたポストリペア回路２００との差異点は、リペア回路９００は２つの電気的ヒューズボックス９１１、９１２及びアドレス比較器９２１、９２２を具備するという点である。
【００７６】
２つの電気的ヒューズボックス９１１、９１２は、ＭＲＳ２６０から出力される多数の信号ＭＲＳ１、ＭＲＳＣＡｉにより制御されて、内部の電気的ヒューズが選択的に切断されることによって欠陥カラムを指定する第１及び第２電気的カラムアドレスＥＣＡ１、ＥＣＡ２でそれぞれプログラムされる。ヒューズボックスのプログラムが独立して行われるように、電気的ヒューズボックスは一つのＭＲＳ信号を他のＭＲＳ信号をゲート制御するのに使用できる。
【００７７】
アドレス比較器９２１は、第１電気的ヒューズボックス９１１にプログラムされた第１電気的カラムアドレスＥＣＡ１と外部から印加されるアドレスＣＡとを比較して両アドレスＥＣＡ１、ＣＡが一致すれば、第１電気的リペア活性信号ＥＮ１を活性化する。アドレス比較器９２２は、第２電気的ヒューズボックス９１２にプログラムされた第２電気的カラムアドレスＥＣＡ２と外部から印加されるアドレスＣＡとを比較して両アドレスＥＣＡ２、ＣＡが一致すれば第２電気的リペア活性信号ＥＮ２を活性化する。
【００７８】
第１及び第２電気的リペア活性信号ＥＮ１、ＥＮ２は冗長性制御ブロック９３ｉ（ｉ＝１〜ｎ）に入力される。
【００７９】
冗長性制御ブロック９３ｉ（ｉ＝１〜ｎ）はポストリペア制御ブロック９５ｉ（ｉ＝１〜ｎ）から入力される制御信号ＣＳｉ（ｉ＝１〜ｎ）、第１及び第２電気的リペア活性信号ＥＮ１、ＥＮ２によって、レーザーリペアを行うこともあり、ポストリペアを行うこともある。回路９００で各制御信号ＣＳｉは２つの信号線で構成されて、一つの信号線ＣＳｉ＿１はＥＮ１と、もう一つの信号線ＣＳｉ＿２はＥＮ２と対をなす。冗長性制御ブロック９３ｉはＣＳｉ＿１とＣＳｉ＿２がいずれもローレベルである時はレーザーリペアブロックとして動作する。冗長性制御ブロック９３ｉはＣＳｉ＿１がハイレベルであり、ＣＳｉ＿２がローレベルである場合はリペアアドレスＥＣＡ１に応答してポストリペアブロックとして動作する。冗長性制御ブロック９３ｉはＣＳｉ＿１がローレベルであり、ＣＳｉ＿２がハイレベルである場合はリペアアドレスＥＣＡ２に応答してポストリペアブロックとして動作する。
【００８０】
２つの制御信号を生じるために各ポストリペア制御ブロック９５ｉは、２つのレーザーヒューズ及び図９に示された回路と類似した回路を２セット含む。
【００８１】
図１５は、図１２に示されたリペア回路２００に一部の変更を加えた回路のブロック図である。この実施形態は、図１２に示された実施形態により修正されない、２つの起こりうる失敗の場合を修正できるようにする。第１の失敗の場合は、メインカラムをレーザーリペアしたが、そのレーザーリペアに関するリペアカラムも不良である場合である。第２の失敗の場合は、ポストリペア用に割当てられたカラムがこのリペア後に不良であると明らかになった場合である。両方の場合において、図１２に示された実施形態は、特定アドレスを他の冗長カラムに更にリペアできない。
【００８２】
このような失敗の場合をカバーするために、図１５に示された実施形態は、ポストリペア制御ブロックのオーバーライドの概念を導入する。その概念は冗長性制御ブロック間に適用される。図１５に示されたように、冗長性制御ブロック２９１は冗長性制御ブロック２９２にオーバーライド信号ＯＶＲ１を生じ、冗長性制御ブロック２９２は冗長性制御ブロック２９３にオーバーライド信号ＯＶＲ２を生じ、前記パターンは冗長性制御ブロック２９ｎまで続く。ある冗長性制御ブロックがロジックローレベルのオーバーライド信号を受信すれば、これに応答して２つの動作を行う。一つはロジックローレベルのオーバーライド信号を次の冗長性制御ブロックにパスする動作であり、もう一つはアドレスマッチが発生してもそれ自体のＲＣＳＬＥＮが活性化されないように遮断する動作である。冗長性制御ブロックはまた、遮断されずにそれ自体のプログラムされたアドレスとアドレスマッチが発生すれば、それ自体のオーバーライド信号を活性化する。
【００８３】
実際に、本実施形態で冗長性制御ブロック２９ｉ及びポストリペア制御ブロック２８ｉはブロックｎから始まってブロック１に上がりながら使用できる。例えば、レーザーリペア中にいくつかの不良カラムがリペアされると仮定する。そのうち最後のものは冗長性制御ブロック２９３をリペアアドレスＲＡ３でレーザープログラミングすることによってリペアされ、冗長性制御ブロック２９２、２９１はポストリペア用に利用できると仮定する。この場合、ポストリペア制御ブロック２８３〜２８ｎは前述したように、レーザーリペア中にディスエーブルされる。冗長性制御ブロック２９３はＣＡがＲＡ３と一致して、ＣＳＬＥＮが活性化されるごとにＲＣＳＬＥＮ３を活性化する。
【００８４】
その後、パッケージング後にポストリペアテスト中にアドレスＲＡ３に対して不良が検出されたと仮定する。これは冗長制御ブロック２９３に関する冗長カラムに不良が発生した可能性が高い。しかし、ポストリペアテスト過程でこのアドレスが一回リペアされたかどうかが分からない。したがって、このアドレスに対して再びリペアする。アドレスＲＡ３は電気的ヒューズボックス２１０にプログラムされる。リペアシステムはポストリペア制御ブロック２８ｎをプログラミングしようとするが、このポストリペア制御ブロック２８ｎはレーザーリペア中にディスエーブルされたため、その試みは失敗する。リペアシステムは次のポストリペア制御ブロック２８ｎ−１をプログラミングしようとし、その試みはポストリペア制御ブロック２８２まで続く。ポストリペア制御ブロック２８２はレーザーリペアに使われないため、ポストリペアに使われうる。プログラミングが完了すれば、ＣＳ２がハイレベルに活性化される。
【００８５】
カラムＲＡ３がテストされる場合には、ＣＡとＥＣＡとが一致する。したがって、ＥＮとＣＳ２とがいずれも活性化されれば、制御ブロック２９２は対応する冗長カラムを選択するためにＲＣＳＬＥＮ２を活性化する。同時に、冗長制御ブロック２９２はオーバーライド信号ＯＶＲ２をロジックローレベルにする。ロジックローレベルのＯＶＲ２を受信する冗長性制御ブロック２９３はそれ自体の内部アドレス比較器がアドレスマッチを検出しても、ＲＣＳＬＥＮ３が活性化されることを遮断する。
【００８６】
前記例で一段階進めると、ＲＣＳＬ２に関するリペアカラムが不良である場合も可能である。すると、電気的ポストリペアにもかかわらず、カラムＲＡ３がテストされる場合に不良が発生する。ポストリペアシステムは他のポストリペア制御ブロック２８１を使用してプログラムする。すると、ＣＳ１とＣＳ２とがいずれも活性化される。ＣＡとＲＡ３とが一致するごとに、冗長性制御ブロック２９１、２９２、２９３は内部アドレスマッチを検出する、しかし、冗長性制御ブロック２９１の優先度が高いので、ＯＶＲ１信号を利用して冗長性制御ブロック２９２がＲＣＳＬＥＮ２を活性化することを遮断する。また、ブロック２９２は冗長性制御ブロック２９３を遮断する。
【００８７】
図１６は、前記の機能を行う冗長性制御ブロック２９ｉの一例を示す。レーザーヒューズボックス６１１及びアドレス比較器６１２は図８に示されたブロックと同様に動作する。ロジック素子６１３は、ＯＵＴを制御信号ＣＳｉと否定論理和演算して第１ロジック信号ＴＳ１＃を出力する。ロジック素子６２２はＣＳｉ＃を電気的リペア活性信号ＥＮと否定論理和演算して第２ロジック信号ＴＳ２＃を出力する。ＮＯＲゲート６４１は、第１ロジック信号ＴＳ１＃及び第２ロジック信号ＴＳ２＃を受信してロジック素子６３１に入力される信号を生じる。ロジック素子６３１の他の入力はＣＳＬＥＮ及びＯＶＲ（ｉ−１）である。ロジック素子６３１は前記３つの信号を論理積演算してカラム選択イネーブル信号ＲＣＳＬＥＮｉを生じる。ＯＶＲ（ｉ−１）がロジックローレベルである場合には、ＲＣＳＬＥＮｉの活性化が防止される。
【００８８】
さらにもう２つのロジックゲートは出力優先信号ＯＶＲｉを生じるのに使われる。インバータ６４２はＯＶＲ（ｉ−１）を反転する。ＮＯＲゲート６４３はＮＯＲゲート６４１の出力及びインバータ６４２の出力を受信して出力優先信号ＯＶＲ（ｉ）を出力する。ＯＶＲ（ｉ−１）がロジックローであればＯＶＲ（ｉ）もロジックローになる。ＯＶＲ（ｉ）はまた、冗長性制御ブロック２９ｉがアドレスマッチを検出して第１及び第２ロジック信号ＴＳ１＃、ＴＳ２＃がいずれもローレベルになれば、ロジックローになる。
【００８９】
本発明は図面に示された一実施形態を参考して説明されたが、これは例示的なものに過ぎず、当業者によればこれより多様な変形及び均等な他の実施形態が可能であるという点を理解できよう。例えば、冗長性制御ブロックと冗長性メモリラインとの関連性は多様な構成で表現可能である。一部の冗長性制御ブロックだけデュアルモード（ウェーハ段階のレーザープログラミング及びポストリペアプログラミング）機能を有し、残りの冗長性制御ブロックはデュアルモード機能を有しなくてもよい。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。
【００９０】
【発明の効果】
本発明によれば、ポストリペア用冗長性ラインがレーザーリペア用冗長性ラインと別途に備わる必要がない。そして、レーザーリペアに使われない冗長性ラインを予めテストして不良のない良品の冗長性ラインをポストリペア用に選択することによってポストリペアの成功確率が非常に高まる。
【００９１】
したがって、本発明によればリペア効率が向上して半導体メモリ装置の収率が大きく増加する効果がある。
【図面の簡単な説明】
【図１】本発明の１実施形態による半導体メモリ装置を示すブロック図である。
【図２】デュアルモードリペア回路の一実施形態を示すブロック図である。
【図３】図２の冗長性制御ブロックを詳細に図示する回路図である。
【図４】図２の電気的ヒューズブロック及びアドレス比較器の詳細な回路図である。
【図５】図２の電気的ヒューズブロック及びアドレス比較器の詳細な回路図である。
【図６】図２の電気的ヒューズブロック及びアドレス比較器の詳細な回路図である。
【図７】電気的ヒューズブロックを多数の冗長カラムのうち一つに結合させる手段を有するデュアルモードリペア回路の第２実施形態を示すブロック図である。
【図８】図７の冗長性制御ブロックを詳細に示す回路図である。
【図９】図７のポストリペア制御ブロックの詳細な回路図である。
【図１０】図９のポストリペア制御ブロックに入力されるパワーアップ信号の波形図である。
【図１１】図７のポストリペア制御ブロックの他の具現例を示す図面である。
【図１２】電気的ヒューズポストリペアブロックを有するデュアルモードリペア回路の第３実施形態を示すブロック図及びポストリペア制御ブロックの回路図である。
【図１３】電気的ヒューズポストリペアブロックを有するデュアルモードリペア回路の第３実施形態を示すブロック図及びポストリペア制御ブロックの回路図である。
【図１４】２回のポストリペア動作を行える電気的なヒューズブロックを有するデュアルモードリペア回路の第４実施形態を示すブロック図である。
【図１５】以前の失敗したリペア動作の試みをオーバーライドする機能を有する冗長性制御ブロックを有するデュアルモードリペア回路の第５実施形態を示すブロック図である。
【図１６】図１５の冗長性制御ブロックの一具現例である。
【符号の説明】
２１０電気的ヒューズボックス
２２０アドレス比較器
２３１、２３２、２３３、２３ｎ冗長性制御ブロック
２４１、２４２、２４３、２４ｎＲＣＳＬ発生器
２５１、２５２、２５３、２５ｎポストリペア制御ブロック
２６０モードレジスタセット(ＭＲＳ)

Claims

それぞれが対応する複数のメインメモリセルに連結されてアドレス可能なメインメモリラインの集合と、
複数の第１冗長メモリセルに連結される第１冗長メモリラインと、
入力アドレスが選択されたメモリラインアドレスと一致する度に前記第１冗長メモリラインを選択できる冗長メモリライン制御回路と、
を具備し、
前記冗長メモリライン制御回路は、前記入力アドレスを第１主要貯蔵アドレスと比較する第１比較に基づいて前記複数の第１冗長メモリラインのいずれかを選択する主要モードと、前記入力アドレスを第１代替貯蔵アドレスと比較する第２比較に基づいて前記複数の第１冗長メモリラインのいずれかを選択する代替モードとを有し、
前記冗長メモリライン制御回路は、前記代替モードでは、前記第１主要貯蔵アドレスに対して不良が検出された場合に、前記第１主要貯蔵アドレスが入力されると、前記主要モードで使用するために選択された第１冗長メモリラインを前記代替モードで選択される第１冗長メモリラインで代替し、
前記第１代替貯蔵アドレスはメモリ装置がパッケージングされた後に貯蔵されうることを特徴とする半導体メモリ装置。
前記冗長メモリライン制御回路は、
前記第１主要貯蔵アドレスを貯蔵する第１レーザーヒューズボックスと、
前記第１代替貯蔵アドレスを貯蔵する第１ポストリペアアドレスボックスと、
前記第１比較を行って前記第１比較結果が真である時に第１主要信号をイネーブルする第１主要アドレス比較器と、
前記第２比較を行って前記第２比較結果が真である時に第１代替信号をイネーブルする第１ポストリペアアドレス比較器と、
前記主要モードでは前記第１主要信号に応答して前記第１冗長メモリラインを選択し、前記代替モードでは前記第１代替信号に応答して前記第１冗長メモリラインを選択するモード選択回路と、
を含むことを特徴とする請求項１に記載の半導体メモリ装置。
前記半導体メモリ装置はモードレジスタセット回路をさらに具備し、
前記第１ポストリペアアドレスボックスは前記第１代替貯蔵アドレスを貯蔵する多数の電気的ヒューズ部を含み、
前記電気的ヒューズ部は、半導体メモリ装置のパッケージング後に印加される外部命令語に応答して前記モードレジスタセット回路から発生するモードレジスタセット信号の集合に応答して前記第１代替貯蔵アドレスを貯蔵することを特徴とする請求項２に記載の半導体メモリ装置。
前記モード選択回路は、
レーザーヒューズを含んで制御信号を生じるポストリペア制御ブロックを有し、前記ポストリペア制御ブロックは、前記レーザーヒューズが切断されていない場合には前記制御信号を第１ロジックレベルに設定し、前記レーザーヒューズが切断された場合には前記制御信号を第２ロジックレベルに設定することを特徴とする請求項２に記載の半導体メモリ装置。
前記半導体メモリ装置は、前記半導体メモリ装置のパワーアップ後に前記半導体メモリ装置に供給される電圧が所定の閾値に到達するまではロジックローレベルのパワーアップ信号を生じるパワーアップ信号回路をさらに具備し、
前記ポストリペア制御ブロックは、前記パワーアップ信号がロジックハイレベルにスイッチングされた後に前記パワーアップ信号に応答することを特徴とする請求項４に記載の半導体メモリ装置。
前記ポストリペア制御ブロックは前記パワーアップ信号に応答するラッチを含み、
前記ポストリペア制御ブロックは前記パワーアップ信号がロジックローレベルである間には前記ラッチを前記第１ロジックレベルに設定し、前記パワーアップ信号がロジックハイレベルに転換された後にはレーザーヒューズが切断されるか否かによって前記第１ロジックレベルに維持されるか、又は前記第２ロジックレベルに転換されることを特徴とする請求項５に記載の半導体メモリ装置。
前記モード選択回路は、
前記制御信号が前記第１または第２ロジックレベルのうちいずれに設定されるかによって前記第１主要信号及び前記第１代替信号のうち一つを複製するゲートロジックをさらに含むことを特徴とする請求項４に記載の半導体メモリ装置。
前記モード選択回路はカラム選択信号をさらに受信し、
前記第１冗長メモリラインは前記カラム選択信号の状態によってイネーブルされることを特徴とする請求項７に記載の半導体メモリ装置。
前記モード選択回路は、
ボンディングパッドを含んで制御信号を生じるポストリペア制御ブロックを有し、前記ポストリペア制御ブロックは、前記ボンディングパッドが基準電圧にワイヤされた場合には前記制御信号を第１ロジックレベルに設定し、前記ボンディングパッドが前記基準電圧にワイヤされていない場合には前記制御信号を第２ロジックレベルに設定することを特徴とする請求項２に記載の半導体メモリ装置。
前記ポストリペア制御ブロックはプルダウン回路及びバッファをさらに具備し、
前記プルダウン回路は前記バッファ入力及び前記ボンディングパッドに連結されるプルダウンノードを有し、前記ボンディングパッドが前記基準電圧にワイヤされていない場合には前記バッファ入力をロジックローレベルに引き下げて、前記ボンディングパッドが前記基準電圧にワイヤされた場合には前記バッファ入力を前記基準電圧に実質的に維持させることを特徴とする請求項９に記載の半導体メモリ装置。
前記モード選択回路は、
ボンディングパッドを含んで制御信号を生じるポストリペア制御ブロックを有し、前記ポストリペア制御ブロックは、前記ボンディングパッドが電源供給電圧にワイヤされている場合には前記制御信号を第１ロジックレベルに設定し、前記ボンディングパッドが前記グラウンド電圧にワイヤされている場合には前記制御信号を第２ロジックレベルに設定することを特徴とする請求項２に記載の半導体メモリ装置。
前記半導体メモリ装置はモードレジスタセット回路をさらに具備し、
前記モード選択回路は電気的ヒューズを含んで制御信号を生じるポストリペア制御ブロックを有し、前記ポストリペア制御ブロックは、前記電気的ヒューズが切断されていない場合には前記制御信号を第１ロジックレベルに設定し、前記電気的ヒューズが切断された場合には前記制御信号を第２ロジックレベルに設定し、
前記電気的ヒューズは、半導体メモリ装置のパッケージング後に印加される外部命令に応答して前記モードレジスタセットから発生するモードレジスタセット信号に応答して切断されることを特徴とする請求項２に記載の半導体メモリ装置。
前記ポストリペア制御ブロックは、
電気的プログラミングによって前記制御信号の状態が変更されることを防止するレーザーヒューズをさらに含むことを特徴とする請求項１２に記載の半導体メモリ装置。
前記半導体メモリ装置は複数の第２冗長メモリセルに連結される第２冗長メモリラインをさらに具備し、
前記冗長メモリライン制御回路は、
前記第２主要貯蔵アドレスを貯蔵する第２レーザーヒューズボックス、及び前記入力アドレスを前記第２主要貯蔵アドレスと比較して比較結果が真である時に第２主要信号をイネーブルする第２主要アドレス比較器を含み、前記主要モードで前記第２主要信号に応答して前記第２冗長メモリラインを選択することを特徴とする請求項２に記載の半導体メモリ装置。
前記モード選択回路は、
前記代替モードでは前記第１代替信号に応答して前記第１冗長メモリラインの代りに前記第２冗長メモリラインを選択できることを特徴とする請求項１４に記載の半導体メモリ装置。
前記半導体メモリ装置は、
第２代替貯蔵アドレスを貯蔵する第２ポストリペアアドレスボックスと、
前記入力アドレスを前記第２代替アドレスと比較する第３比較を行って、前記第３比較結果が真である時に第２代替信号をイネーブルする第２ポストリペアアドレス比較器とを具備し、
前記モード選択回路は前記代替モードで前記第２代替信号に応答して前記第１冗長メモリラインを選択できることを特徴とする請求項１４に記載の半導体メモリ装置。
それぞれが対応する複数のメインメモリセルに連結されてアドレス可能なメインメモリラインの集合と、
複数の第１冗長メモリセルに連結される第１冗長メモリラインと、
複数の第２冗長メモリセルに連結される第２冗長メモリラインと、
それぞれがメモリラインアドレスを貯蔵でき、前記メモリラインアドレスを入力アドレスと比較して前記比較結果が真である時に比較器の出力信号をイネーブルする第１及び第２レーザーヒューズ／比較器と第１電気的ヒューズ／比較器と、
第１プログラムによる構成で前記第１レーザーヒューズ／比較器出力信号及び前記第１電気的ヒューズ／比較器出力信号の選択に基づいて前記第１冗長メモリラインを選択でき、第２プログラムによる構成で前記第２レーザーヒューズ／比較器出力信号及び前記第１電気的ヒューズ／比較器出力信号の選択に基づいて前記第２冗長メモリラインを選択できる冗長メモリライン制御回路と、
を具備し
前記冗長メモリライン制御回路は、前記メモリラインアドレスに対して不良が検出された場合に、前記メモリラインアドレスが入力されると、前記第１プログラムによる構成で選択された第１冗長メモリラインを前記第２プログラムによる構成で選択される第２冗長メモリラインで代替することを特徴とする半導体メモリ装置。
前記半導体メモリ装置は前記第１電気的ヒューズ／比較器と類似した第２電気的ヒューズ／比較器をさらに具備し、
前記冗長メモリライン制御回路は、また第３プログラムによる構成で前記第２電気的ヒューズ／比較器出力信号の選択に基づいて前記第１冗長メモリラインを選択できることを特徴とする請求項１７に記載の半導体メモリ装置。
前記半導体メモリ装置は外部命令の一部として電気的ヒューズプログラミング信号を受信することができるモードレジスタセット回路をさらに具備し、
前記モードレジスタセット回路は前記プログラミング信号のプログラミングターゲットが前記第１電気的ヒューズ／比較器か、あるいは前記第２電気的ヒューズ／比較器かを検出して、前記プログラミング信号の一部として提供されるリペアアドレスで前記プログラミングターゲットをプログラミングすることを特徴とする請求項１８に記載の半導体メモリ装置。
前記半導体メモリ装置は、外部命令の一部として電気的ヒューズプログラミング信号を受信できるモードレジスタセット回路をさらに具備し、
前記モードレジスタセット回路は、前記プログラミング信号の一部として提供されるリペアアドレスで前記第１電気的ヒューズ／比較器をプログラミングすることを特徴とする請求項１７に記載の半導体メモリ装置。
前記冗長メモリライン制御回路は、
電気的ヒューズを含み、前記プログラムによる構成を選択するのに使われる制御信号を生じるポストリペア制御ブロックを有し、前記ポストリペア制御ブロックは、前記電気的ヒューズが切断されていない場合には前記制御信号を第１ロジックレベルに設定し、前記電気的ヒューズが切断された場合には前記制御信号を第２ロジックレベルに設定し、
前記電気的ヒューズは、半導体メモリ装置のパッケージング後に印加される外部命令語に応答して前記モードレジスタセット回路から発生するモードレジスタセット信号に応答して切断されることを特徴とする請求項２０に記載の半導体メモリ装置。
前記半導体メモリ装置は、
前記冗長メモリライン制御回路が前記第１及び第２冗長メモリラインの両方を選択しても強制的に前記第１冗長メモリラインを選択させるオーバーライド回路をさらに具備することを特徴とする請求項２１に記載の半導体メモリ装置。
前記半導体メモリ装置は、前記第１及び第２冗長メモリラインと前記第１及び第２レーザーヒューズ／比較器と類似した第３冗長メモリライン及び第３レーザーヒューズ／比較器をさらに具備し、
前記冗長メモリライン制御回路は、第３プログラムによる構成で前記第３レーザーヒューズ／比較器出力信号または前記第１電気的ヒューズ／比較器出力信号の選択に基づいて前記第３冗長メモリラインを選択でき、
前記オーバーライド回路は、前記冗長メモリライン制御回路が前記第２及び第３冗長メモリラインの両方を選択しても強制的に前記第２冗長メモリラインを選択させ、前記冗長メモリライン制御回路が前記第１及び第３冗長メモリラインの両方を選択しても強制的に前記第１冗長メモリラインを選択させることを特徴とする請求項２２に記載の半導体メモリ装置。
前記ポストリペア制御ブロックはレーザーで切断可能なヒューズを含み、
前記レーザーで切断可能なヒューズが切断されたかどうかによって、前記電気的ヒューズがモードレジスタセット信号に応答して切断されるかどうかが決定されることを特徴とする請求項２１に記載の半導体メモリ装置。
前記半導体メモリ装置は、
前記冗長メモリライン制御回路が前記第１及び第２冗長メモリラインの両方を選択しても強制的に前記第１冗長メモリラインを選択させるオーバーライド回路をさらに具備することを特徴とする請求２０に記載の半導体メモリ装置。
それぞれが一つのレーザーヒューズ／比較器に結合されている複数の冗長メモリライン及びメインメモリラインの集合を具備する半導体メモリ装置をリペアする方法において、
前記半導体メモリ装置をパッケージに組立てる前には、
どのラインが不良であり、どのラインが不良でないかを決定するために前記メインメモリラインをテストする段階と、
各不良メインメモリラインに対して、前記不良メインメモリラインを代替するために割当てられる前記冗長メモリラインのうち一つと結合された前記レーザーヒューズ／比較器を構成する段階とを具備し、
前記半導体メモリ装置をパッケージに組立てた後には、
不良メモリラインが存在するかどうかを調べるために前記外部でアドレス可能なメモリラインをテストする段階と、
前記レーザーヒューズ／比較器を構成する段階で結合された前記冗長メモリラインに不良が検出された場合、前記不良が検出された冗長メモリラインを代替するために他の冗長メモリラインを電気的に割当てる段階とを具備する半導体メモリ装置のリペア方法。
前記半導体メモリ装置のリペア方法は、
前記組立て前に、前記割当てられた冗長メモリラインのそれぞれが前記半導体メモリ装置の組立て後に電気的に割当てられることを防止するために、前記割当てられた冗長メモリラインのそれぞれと結合されたレーザーで設定可能なヒューズを設定する段階をさらに具備することを特徴とする請求項２６に記載の半導体メモリ装置のリペア方法。
前記半導体メモリ装置のリペア方法は、
前記組立て前に、どの冗長メモリラインが不良でないかを調べるために前記冗長メモリラインをテストする段階をさらに具備することを特徴とする請求項２７に記載の半導体メモリ装置のリペア方法。
前記半導体メモリ装置のリペア方法は、
前記組立て前に、前記割当てられた冗長メモリラインのそれぞれが前記半導体メモリ装置の組立て後に電気的に割当てられることを防止するために、前記割当てられた冗長メモリラインのそれぞれと結合されたレーザーで設定可能なヒューズを設定する段階をさらに具備することを特徴とする請求項２８に記載の半導体メモリ装置のリペア方法。
前記不良メモリラインを代替するために冗長メモリラインを電気的に割当てる段階は、
前記不良メモリラインと結合されたアドレスを電気的ヒューズボックスに設定する段階と、
利用可能な冗長メモリラインが全部試みられるか、または前記不良メモリラインが代替されるまで、冗長メモリラインに関するリペアアドレスの集合をルーピングする段階と、
前記リペアアドレスに関する電気的ヒューズを設定するように試みる段階と、
前記リペアアドレスに関するメモリラインが相変らず不良であるかどうかを調べるために前記不良メモリラインに関するアドレスをテストする段階とを具備することを特徴とする請求項２７に記載の半導体メモリ装置のリペア方法。
前記リペアアドレスの集合をルーピングする段階は、
前記リペアアドレスをこれらの各々の冗長メモリラインに対するオーバーライド優先度によって所定の順序に配列する段階を含み、
前記所定の順序で後ろのアドレスはより高いオーバーライド優先度を有し、
高いオーバーライド優先度に基づいて、低い優先度を有するメモリラインが不良メモリラインアドレスと既に関連しているとしても、前記高いオーバーライド優先度を有するリペアアドレスに関する冗長メモリラインを選択することを特徴とする請求項３０に記載の半導体メモリ装置のリペア方法。
前記半導体メモリ装置のリペア方法は、
前記組立て前に、前記冗長メモリラインのうち一つを不良メインメモリラインの代替のために割当てる場合には、前記オーバーライド優先度に対応する所定の順序に冗長メモリラインを割当てる段階をさらに具備することを特徴とする請求項３１に記載の半導体メモリ装置のリペア方法。
それぞれが一つのレーザーヒューズ／比較器に結合されている複数の冗長メモリライン及びメインメモリラインの集合を具備する半導体メモリ装置をリペアする方法において、
前記半導体メモリ装置をパッケージに組立てる前に、
どのラインが不良であり、どのラインが不良でないかを調べるために前記メインメモリライン及び前記冗長メモリラインをテストする段階と、
各不良メインメモリラインに対して、前記不良メインメモリラインを代替するために割当てられる前記不良のない冗長メモリラインのうち一つと結合された前記レーザーヒューズ／比較器を構成する段階と、
欠陥メモリラインの代替後にも前記不良のない冗長メモリラインが残っている場合、前記残っている不良のない冗長メモリラインをポストリペア用に割当てる段階と、
前記レーザーヒューズ／比較器を構成する段階において結合された前記冗長メモリラインに不良が検出された場合、前記不良が検出された冗長メモリラインを、前記割当てられたポストリペア用冗長メモリラインと代替するために前記レーザーヒューズ／比較器の代りに前記ポストリペア比較器と結合させる段階とを具備する半導体メモリ装置のリペア方法。
前記半導体メモリ装置のリペア方法は、
前記半導体メモリ装置をパッケージに組立てた後に、
前記メインメモリラインのうちどのラインが不良かを調べるために前記メインメモリラインを再びテストする段階と、
前記再テスト過程中に前記メインメモリラインのうち一ラインが不良であると決定されれば、前記不良メインメモリラインを代替するために前記割当てられたポストリペア冗長メモリラインと結合されたポストリペア比較器を構成する段階とをさらに具備することを特徴とする請求項３３に記載の半導体メモリ装置のリペア方法。
前記割当てられたポストリペア用冗長メモリラインを前記ポストリペア比較器と結合させる段階は、
ヒューズを切断することによって、前記ポストリペア比較器が前記割当てられたポストリペア用冗長メモリラインと結合されるように選択ロジックを構成する段階と、
前記割当てられたポストリペア用冗長メモリラインに結合されたレーザーヒューズ／比較器との結合を遮断する段階とを含むことを特徴とする請求項３３に記載の半導体メモリ装置のリペア方法。
前記ヒューズの切断は、前記半導体メモリ装置のパッケージング後に外部命令により行われることを特徴とする請求項３５に記載の半導体メモリ装置のリペア方法。