KR100498456B1

KR100498456B1 - 반도체 메모리 장치의 포스트 리페어 회로 및 방법

Info

Publication number: KR100498456B1
Application number: KR10-2002-0069420A
Authority: KR
Inventors: 장성진; 김규현
Original assignee: 삼성전자주식회사
Priority date: 2001-12-28
Filing date: 2002-11-09
Publication date: 2005-07-01
Also published as: KR20030057299A; ITMI20022775A1; US6704228B2; US20030123301A1

Abstract

반도체 메모리 장치의 포스트 리페어 회로 및 방법이 개시된다. 본 발명은 두 가지 종류의 리던던시 프로그래밍을 채용하는 리던던트 메모리 라인 제어 회로를 사용하여, 메모리 어레이 내의 결함 셀들을 리던던트 셀들로 대체함으로써 결함 셀들을 리페어하는 능력을 향상시킨다. 대부분의 또는 모든 리던던트 메모리 라인은 웨이퍼 상태에서 레이저 퓨즈의 절단을 통해 프로그램될 수 있다. 그러나, 적어도 하나의 메모리 라인은 반도체 장치의 패키징 후에 전기적 퓨즈를 절단하는 명령을 이용하여 프로그램될 수 있다(포스트 리페어). 바람직하기로는, 포스트 리페어용으로 할당되는 리던던트 메모리 라인은 레이저 퓨즈를 이용하여 프로그램될 수 있는 동일한 리던던트 메모리 라인들 중에서 선택된다. 이는 모든 리던던트 메모리 라인을 레이저 리페어용으로 사용할 수 있도록 할 뿐만 아니라, 필요하다면, 그 리던던트 메모리 라인이 불량이 아닌 것으로 결정된 후 포스트 리페어용으로 사용될 수도 있도록 한다. 이로 인하여, 반도체 장치의 리페어 가능성이 향상되며, 또한, 리던던트 메모리 라인을 레이저 리페어용 또는 포스트 리페어용으로 미리 지정함으로 인해 생길 수 있는 불필요한 리던던시의 낭비를 방지할 수 있다.

Description

반도체 메모리 장치의 포스트 리페어 회로 및 방법{Semiconductor memory device post-repair circuit and Method}

본 발명은 반도체 메모리 장치의 리페어 구조 및 리페어 방법에 관한 것으로서, 보다 상세하게는 포스트 리페어 구조 및 방법에 관한 것이다.

반도체 메모리 장치, 예를 들어 디램(DRAM: Dynamic Random Access Memory)은 로우/칼럼 어레이(row/column array)로 배열되는 무수히 많은 메모리 셀들을 포함한다. 각 메모리셀은 통상 한 비트의 정보를 저장한다. 어레이는 로우 라인(신호선)과 로우 라인에 직교하게 배열되는 칼럼 라인을 포함한다. 메모리 셀은 로우 라인과 칼럼 라인의 각 교차점에 위치한다. 특정 메모리 셀에 연결된 로우 라인과 칼럼 라인을 어드레싱함으로써 해당 메모리 셀에 억세스한다.

반도체 메모리 장치는 메모리 라인의 모든 메모리 셀, 로우 라인, 칼럼 라인이 정상적으로 동작하여야 한다. 실제로는, 주어진 웨이퍼 상에 있는 메인 메모리 셀 어레이들이 100% 동작 가능할 수는 없다. 따라서, 대부분의 반도체 장치는 몇몇의 불량 셀들을 대체할 수 있는 비교적 적은 리던던트 메모리 셀 어레이를 구비하도록 설계된다.

하나의 통상적인 설계 방법에서는, 리던던트 어레이는 리던던트 메모리 셀 칼럼으로 구성된다. 이 방법에서, 리던던트 메모리 셀 각각은 메인 메모리 셀 어레이 로우 라인과 교차되는 리던던트 칼럼 라인에 연결된다. 각 리던던트 칼럼 라인은 하나 이상의 불량셀을 가지는 것으로 판명되는 메인 메모리 셀 어레이 칼럼을 대체할 수 있다. 메인 어레이 칼럼이 어드레스될 때마다, 리던던시 제어 블락은 칼럼 어드레스를 결함 칼럼 어드레스와 비교한다. 결함 칼럼이 어드레스될 때마다, 리던던시 제어 블락은 결함 칼럼 대신에 결함 칼럼과 관련된 리던던트 칼럼을 선택한다.

결함 로우를 리던던트 로우로 대체하는 리던던시 스킴 역시 사용된다. 일부 반도체 장치는 관련 회로 내에 리던던트 로우와 리던던트 칼럼을 포함하기도 한다.

리던던시 제어 블락과 이에 관련된 리던던트 칼럼/로우를 사용하기 전에, 결함 라인 어드레스가 리던던시 제어 블락에 프로그램되어야 한다. 프로그래밍을 하기 위해 리던던시 제어 블락은 퓨즈 블락을 포함한다. 반도체 메모리 장치가 웨이퍼 상태일 때, 메인 메모리 어레이를 테스트하여, 결함 셀의 위치를 파악한다. 칼럼 대체 방식에서는, 주어진 결함 칼럼을 대체하기 위해 리던던시 제어 블락과 리던던트 칼럼이 선택된다. 결함 칼럼의 어드레스는 퓨즈 블락에 있는 퓨즈들을 선택적으로 절단함으로써, 그 칼럼 어드레스를 나타내도록 리던던시 제어 블락 내에 설정된다. 퓨즈는 일반적으로 레이저 빔을 사용하여 물리적으로 절단된다.

대부분의 메모리 어레이 결함은 웨이퍼 단계 테스트 과정에서 검출 가능하지만, 일부 결함은 반도체 장치의 패키징 후에 발생된다. 그러한 결함에 대해서 패키징 후에 메모리 어레이를 리페어할 수 있느냐에 따라 반도체 장치는 양품이 될 수도 있고, 불량품이 될 수도 있다.

패키징 후의 어레이의 리페어를 포스트 리페어(post-repair)라 한다.

포스트 리페어 리던던시는 패키징 동안에 발생되는 결함을 정정할 수 있다는 점에서 장점이 있지만, 단점 또한 있다. 포스트 리페어 리던던시 제어 블락 및 이와 관련된 전기적 프로그래밍 회로는 레이저 절단 퓨즈 리던던시 제어 블락에 비하여 많은 회로 영역을 차지하므로, 비용면에서 불리한 단점이 있다.

따라서 본 발명이 이루고자 하는 기술적 과제는 웨이퍼 상태(즉, 레이저 절단) 퓨즈 프로그래밍의 장점과 포스트 리페어 프로그래밍의 장점을 조화시켜, 리페어 효율을 향상시킬 수 있는 듀얼-모드 리던던시 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는 웨이퍼 상태(즉, 레이저 절단) 퓨즈 프로그래밍의 장점과 포스트 리페어 프로그래밍의 장점을 조화시켜, 리페어 효율을 향상시킬 수 있는 반도체 메모리 장치의 리페어 방법을 제공하는 것이다.

본 발명의 일면은 듀얼-모드 리던던시 회로를 포함하는 반도체 메모리 장치이다. 듀얼-모드 리던던시 회로는 복수개의 리던던트 메모리 라인들을 포함한다. 각 리던던트 메모리 라인은 하나의 리던던시 제어 블락과 결합(연관)된다. 리던던시 제어 블락의 대부분은 반도체 장치의 패키징 전에만 프로그램될 수 있는 레이저 퓨즈 블락을 포함한다. 리던던시 제어 블락의 적어도 하나는 반도체 장치의 패키징 후에 프로그램될 수 있는 전기적으로 프로그램 가능한 퓨즈 블락을 포함한다. 따라서, 상기 장치는 듀얼-싸이클 리페어 방법을 가능하게 한다. 듀얼-싸이클 리페어 방법에서, 대부분의 리페어는 좀 더 경제적인 레이저 퓨즈 블락을 이용하여 웨이퍼 상태에서 이루어지고, 적은 수의 전기적 퓨즈 블락들은 경우(에를 들어, 패키징 관련 결함이 발생한 경우)에 따라 포스트 리페어 모드에서 패키징 후에 이용된다.

상기 리페어 스킴은 레이저 리페어 전용의 일부 리던던트 메모리 라인과 포스트 리페어 전용의 일부 리던던트 메모리 라인을 가진다. 포스트 리페어 전용 리던던트 메모리 라인 자체가 불량이면 포스트 리페어는 불가능하다. 불량없는 레이저 리페어용의 리던던트 메모리 라인이 사용되지 않고 남아 있다 하더라도, 포스트 리페어를 할 수 없다.

따라서, 본 발명의 다른 일면은 포스트 리페어 효율성을 증가시키는 듀얼-모드 리던던시 회로를 포함하는 반도체 메모리 장치이다. 상기 회로는 웨이퍼 상태 어드레스 저장부(즉, 레이저 퓨즈 블락)를 하나의 리던던트 라인과 결합되도록 한다. 제2 구성에서는, 상기 회로는 포스트 리페어 어드레스 저장부(즉, 전기적 퓨즈 블락)를 동일한 리던던트 메모리 라인과 결합되도록 한다. 따라서, 상기 듀얼-모드 리던던시를 채용하는 반도체 메모리 장치는 추가적인 리페어 융통성을 가진다. 예를 들어, 웨이퍼 상태 테스트 동안에는 각 리던던트 메모리 라인은 레이저 퓨즈 블락과 결합된다. 하나의 결함없는 리던던트 메모리 라인은 테스트 동안에 포스트 리페어용으로 할당된다. 할당된 리던던트 메모리 라인은 포스트 리페어를 가능하게 하기 위해, 포스트 리페어 어드레스 저장부와 결합된다.

관련된 방법에서는, 반도체 메모리 장치는 각각이 하나의 레이저 퓨즈/비교기에 결합되어 있는 복수 개의 리던던트 메모리 라인들을 구비한다. 어떤 라인이 불량이고 어떤 라인이 불량이 아닌지를 결정하기 위하여 메인 및 리던던트 메모리 라인들이 테스트된다. 각 불량 메인 메모리 라인에 대해서, 불량없는 리던던트 메모리 라인들 중의 하나를 할당하고 상기 리던던트 메모리 라인과 결합된 레이저 퓨즈/비교기를 구성한다. 상기 결함 메모리 라인의 대체 후에도 불량없는 리던던트 메모리 라인이 남아 있는 경우, 남아 있는 불량없는 리던던트 메모리 라인을 포스트 리페어용으로 할당한다. 상기 할당된 포스트 리페어용 리던던트 메모리 라인을 상기 할당된 포스트 리페어용 리던던트 메모리 라인과 결합된 레이저 퓨즈/비교기 대신에 포스트 리페어 비교기와 결합시킨다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치(20)를 나타내는 블록도이다. 도 1에 도시된 반도체 메모리 장치(20)는 동기식 디램(SDRAM)이다. 메인 셀 어레이(30)와 리던던트 칼럼 셀 어레이(32)는 로우 및 칼럼 회로부에 의해 동작된다. 칼럼 회로부는 감지 증폭기(sense amplifier)(34) 및 칼럼 디코더(50)를 구비한다. 칼럼 디코더(50)는 각 칼럼 어드레스(CA)에 대하여 데이터가 쓰여지거나 독출될 칼럼 라인을 선택한다. 칼럼 디코더(50) 내에서, 리던던트 칼럼 제어 회로(100)는 칼럼 어드레스(CA)와 칼럼 선택 신호(CSLEN)에 따라 메인 칼럼을 대체할 리던던트 칼럼을 결정한다.

로우 회로부는 로우 디코더(40) 및 로우 어드레스 멀티플렉서(42)를 포함한다. 로우 디코더(40)는 각 로우 어드레스(RA)에 대해 활성화될 로우(워드) 라인을 선택한다. 로우 선택 인에이블 신호(RSLEN)는 로우 어드레스(RA)가 유효한 시점을 나타낸다. 반도체 메모리 장치(20)에는 리던던트 로우 라인 및 회로부는 도시되어 있지 않지만, 리던던트 칼럼 셀 어레이(32) 및 제어 회로(100)와 유사한 리던던트 로우 셀 어레이 및 제어 회로가 구비될 수 있다. 멀티플렉서(42)는 어드레스 레지스터(80)로부터 출력되는 외부 로우 어드레스와 리프레쉬 제어기(44)의 제어를 받는 리프레쉬 카운터(46)로부터 출력되는 리프레쉬 로우 어드레스를 수신하여 둘 중의 어느 하나를 로우 어드레스(RA)로 출력한다.

회로 입력과 출력은 세 개의 레지스터 셋(register set)을 통해 이루어진다. 명령어 레지스터(70)는 외부 메모리 컨트롤러로부터 명령어 버스(CMD)를 통해 워드라인 활성, 독출, 기입, 프리차아지, 오토-리프레쉬, 모드 레지스터 인가(load mode register) 등과 같은 명령어 신호를 수신한다. 어드레스 레지스터(80)는 메모리 컨트롤러로부터 어드레스 버스를 통하여 어드레스 신호(ADD[0:m])을 수신한다. 그리고, 데이터 I/O 레지스터는 양방향 데이터 라인(DQ[0:w])에 연결된다.

명령어 디코더(60)는 수신된 명령어를 해석하여 다른 메모리 장치 블락들로 적절한 제어 신호를 발생한다. 모드 레지스터 셋(Mode Register Set, 이하 MRS라 함)(62)은 모드 레지스터 인가 명령이 명령어 버스(CMD)로 수신될 때 어드레스 버스(ADD)를 통하여 장치 설정 신호들을 수신한다. 일반적으로, MRS는 일반적으로 버스트 타입(burst type), 버스트 길이(burst length), 레이턴시(latency) 등 동기식 디램의 동작 파라미터를 정의하기 위해 사용되는 레지스터이다. 바람직한 실시예에서, MRS의 하나의 기능은 특정의 명령이 명령어 버스(CMD)로 수신될 때 어드레스 버스(ADD)로 제공되는 어드레스에 따라 전기적 퓨즈 박스 내의 퓨즈부를 설정하는 것이다.

본 발명이 적용될 메모리 장치에 보다 많은 진보적인 특성이 있을 수 있지만, 상술한 특징들은 본 발명의 일 실시예를 지원할 수 있는 대부분의 SDRAM에 공통되는 기본적인 특징들이다. 본 발명의 실시예에 특별히 관련 있는 반도체 메모리 장치(20)의 특징은 상세하게 후술될 것이다.

도 2는 본 발명의 제1 실시예에 따른 기본적인 듀얼-모드 리던던트 칼럼 제어 회로(100)의 블록도이다. 도 2를 참조하면, 리던던트 칼럼 제어 회로(100)는 전기적 퓨즈 박스(110), 어드레스 비교기(120), 전기적 리던던시 제어 블록(131), 레이저 리던던시 제어 블락들(132~13n) 및 RCSL 발생기들(14i, i=1~n)을 구비한다.

리던던트 칼럼 제어 회로(100)는 리던던트 셀 어레이(도 1의 32)에서의 n 개의 리던던트 칼럼에 대한 억세스(access)를 제어한다. RCSL 발생기(14i)가 해당 리던던시 칼럼 선택 신호(RCSLi, i=1~n)를 발생하면, 결함이 있는 메인 어레이 칼럼 대신에 n 개의 리던던트 칼럼들 중 하나가 선택된다.

각 RCSL 발생기(14i, i=1~n)는 리던던시 제어 블락(131~13n)으로부터 출력되는 해당 리던던시 활성 신호(RCSLENi, i=1~n)에 응답하여 활성화된다. 각 RCSL 발생기(14i, i=1~n)는 직렬로 연결되는 두 개의 인버터들(미도시)을 이용하여 구현될 수 있다.

도 3은 전기적 리던던시 제어 블락(131)과 레이저 리던던시 제어 블락들(132~13n)의 상세 회로도이다. 각 레이저 리던던시 제어 블락들(132~13n)은 레이저 퓨즈 박스 및 어드레스 비교기, 즉 레이저 퓨즈/비교기(150)를 포함한다. 레이저 빔은 웨이퍼 단계 리페어 동작 동안에 레이저 퓨즈 박스에 있는 선택된 퓨즈를 절단한다. 그 후, 레이저 퓨즈/비교기(150)는 칼럼 어드레스(CA)를 레이저 퓨즈 박스에 저장된 결함 칼럼 어드레스와 비교하여, 칼럼 어드레스(CA)가 저장된 어드레스와 일치하면 출력 신호(OUT)를 출력한다. 직렬로 연결된 인버터(154)와 함께 낸드(NAND) 게이트(152)는 레이저 퓨즈/비교기(150)의 출력 신호(OUT)와 칼럼 선택 신호(CSLEN)를 논리곱하여 리던던시 활성 신호(RCSLENi)를 발생한다. 리던던시 활성 신호(RCSLENi)가 발생되면, 리던던트 칼럼 i가 선택된다.

전기적 리던던시 제어 블락(131)은 낸드 게이트(160)와 이에 직렬로 연결된 인버터(162)를 포함하며, 전기적 리페어 활성 신호(EN) 과 칼럼 선택 신호(CSLEN)를 논리곱(AND)하여 리던던시 활성 신호(RCSLEN1)를 발생한다. 리던던시 활성 신호(RCSLEN1)가 발생되면, 리던던트 칼럼 1이 선택된다.

전기적 리페어 활성 신호(EN)은 어드레스 비교기(120)의 출력으로서, 칼럼 어드레스(CA)가 ECA와 일치할 때 발생된다(도 2 참조). ECA는 전기적 퓨즈 박스(110)에 전기적으로 저장된 결함 칼럼 어드레스이다. 따라서, 리던던트 칼럼 라인 2 내지 n은 웨이퍼 단계 리페어 과정에서만 프로그램될 수 있는데 반하여 리던던트 칼럼 1은 어느 단계에서나, 즉 포스트 리페어 과정에서도 프로그램될 수 있다.

도 4 및 도 5는 전기적 퓨즈 박스(110)의 일 구현예를 나타낸다. 먼저 도 4를 참조하면, 전기적 퓨즈 박스(110)는 버퍼링되는 출력을 가지는 다수개의 전기적 퓨즈부들(31a, 31i, i=0~k)을 포함한다. 각 전기적 퓨즈부는 한 비트의 데이터를 저장한다. 퓨즈부(31a)는 OUTa 비트를 저장한다. OUTa 는 버퍼링되어, 전기적 퓨즈 박스(110)가 프로그램되었는지 여부를 나타내는 마스터 억세스 신호(MA)가 된다. 퓨즈부(31i, i=0~k)는 OUTi를 저장한다. OUTi는 버퍼링되어 전기적 칼럼 어드레스 신호 비트 ECAi가 된다.

모드 레지스터 셋(MRS)(도 1의 62)은 외부 명령어에 응답하여 전기적 퓨즈 박스(110)로 프로그래밍 입력들(MRSA, MRSCA0~MRSCAk)을 발생한다. 각 전기적 퓨즈부는 처음에는 제1 상태에 있도록, 예를 들어 비설정(unset) 어드레스 비트를 나타내도록 조립된다. MRS 프로그래밍 입력이 인가되면 해당 전기적 퓨즈부는 제2 상태, 즉 설정 어드레스 비트를 나타내도록 설정된다. 따라서, 전기적 퓨즈 박스(110)를 프로그램하기 위하여, MRS(62)는 리페어될 칼럼 어드레스를 프로그램하기 위해 해당 칼럼 어드레스를 MRSCA0~k 로 인가하고, 마스터 억세스 비트를 프로그램하기 위해 MRSA를 활성화한다.

도 5는 전기적 퓨즈부(31i, i=a, 0~k)의 일 구현예를 나타내는 상세 회로도이다. 각 전기적 퓨즈부(31a, 31i, i=0~k)는 제1 및 제2 퓨즈 소자(F1, F2), 제1 내지 제5 엔모스 트랜지스터들(N1~N5), 제1 내지 제2 피모스 트랜지스터들(P1~P2)을 포함한다.

제1 및 제2 엔모스 트랜지스터(N1, N2)의 드레인들, 제1 피모스 트랜지스터(P1)의 드레인, 제2 피모스 트랜지스터(P2)의 게이트 및 제3 엔모스 트랜지스터(N3)의 게이트가 제1 노드(411)에 공통으로 접속된다. 그리고, 제1 피모스 트랜지스터(P1)의 게이트, 제2 엔모스 트랜지스터(N2)의 게이트, 제3 및 제4 트랜지스터(N3, N4)의 드레인들 및 제2 피모스 트랜지스터(P2)의 드레인이 제2 노드(412)에 공통으로 접속된다. 제2 노드(412)의 신호가 출력 신호(OUT)가 된다. 각 엔모스 트랜지스터의 소오스는 그라운드에 접속되고, 제1 및 제2 피모스 트랜지스터(P1, P2)의 소오스는 각각 퓨즈(F1, F2)를 통하여 전원 전압(VDD)에 접속된다. 그리고, 제5 엔모스 트랜지스터(N5)의 드레인은 제1 피모스 트랜지스터(P1)의 소오스에 접속된다.

퓨즈부(31i)는 퓨즈(F2)의 저항이 퓨즈(F1)의 저항보다 크도록 만들어진다. 따라서, 양 퓨즈들이 모두 절단되지 않으면, 퓨즈부에 전원이 공급될 때 노드(412)는 로직 로우 상태로 구동되고, 노드(411)는 로직 하이 상태로 구동된다.

제1 및 제4 엔모스 트랜지스터(N1, N4)의 게이트들로 정상상태가 로직 로우 상태인 제1 입력 신호(MRS1)가 입력된다. 제1 입력 신호(MRS1)는 퓨즈(F1)의 절단 여부를 테스트하기 위해 필요한 신호로서, 간략하게 설명될 것이다.

제5 엔모스 트랜지스터(N5)의 게이트로는 제2 입력 신호(MRS2)가 입력된다. 제2 입력 신호(MRS2)는 제1 퓨즈 소자(F1)를 전기적으로 절단하기 위해 사용된다. 제2 입력 신호(MRS2)가 하이레벨이 되면, 제5 엔모스 트랜지스터(N5)가 턴온되어, 제1 퓨즈 소자(F1)에 과도 전류가 흐른다. 그러면, 제1 퓨즈 소자(F1)가 타서 전기적으로 절단된다. 제1 퓨즈 소자(F1)가 절단되면, 제1 피모스 트랜지스터(P1)의 소오스가 턴온되는 제5 엔모스 트랜지스터(N5)에 의하여 저 전위가 되고, 따라서 제1 노드(411)의 전압이 내려간다. 제1 노드(411)의 전압이 내려감에 따라 제2 피모스 트랜지스터(P2)는 턴온되어 제2 노드(412)의 전압은 올라간다. 제2 노드(412)의 전압이 올라감에 따라, 제2 엔모스 트랜지스터(N2)가 더욱 턴온되어 제1 노드(411)의 전압은 더욱 내려간다. 이와 같은 과정을 통해 결국 출력 신호(OUT)는 하이레벨이 된다.

프로그래밍 후, 제1 입력 신호(MRS1)는 제2 입력 신호(MRS2)의 인가에 의해 퓨즈(F1)가 완전히 절단되었는지 여부를 결정하는데 사용될 수 있다. 테스트 모드에서, 제1 입력 신호(MRS1)는 순간적으로 로직 하이 상태로 되어, 양쪽 노드(411, 412)를 로직 로우 상태가 되게 한다. 만약 퓨즈(F1)가 절단되지 않았다면 노드(411)는 제1 입력 신호(MSR1)가 로우 상태로 회복될 때 하이 상태로 복귀한다.

제1 입력 신호(MRS1)의 인가/비인가에 따라 리페어된 어드레스 라인이 테스트된다. 테스트가 성공적이지 못하면, 하나 이상의 퓨즈가 완전하게 절단되지 않았으며, 따라서 리던던트 칼럼이 결함 칼럼을 성공적으로 대체하지 못하였음을 의미한다. 그러한 경우에는, 전기적 프로그래밍 및 테스트 과정이 퓨즈 절단을 재시도하기 위하여 반복될 수 있다.

도 6은 도 2의 어드레스 비교기의 일 구현예를 상세하게 나타내는 회로도이다. 어드레스 비교기(120)는 다수개의 비교부들(51i, i=0~k), 다수개의 논리곱 게이트들(520, 522, 524)을 포함한다. 각 논리곱 게이트는 낸드 게이트(NAND gate)와 인버터로 이루어진다.

각 비교부(51i, i=0~k)는 1비트 XNOR(exclusive-NOR) 기능을 수행한다. 각 비교부(51i, i=0~k)는 전기적 리페어 어드레스 비트(ECAi, i=0~k)와 외부 어드레스의 해당 비트(CAi, i=0~k)를 수신하여 동일한지를 비교한다. 두 비트가 동일하면, 하이레벨의 신호가 출력되고, 두 비트가 다르면 로우레벨의 신호가 출력된다.

각 비교부(51i, i=0~k)에서 출력되는 신호들과 마스터 신호(MA)가 논리곱되어 전기적 리페어 활성 신호(EN)로 출력된다. 따라서, 각 비교부(51i, i=0~k)로부터 출력되는 출력 신호가 모두 하이레벨이어야 전기적 리페어 활성 신호(EN)가 하이레벨로 활성화된다.

도 2 내지 도 6에 도시되고 상술한 바와 같이, 리던던트 칼럼 제어 회로는 하나의 리던던트 칼럼을 포스트 리페어용으로 사용하기 때문에, 레이저-퓨즈만의 리던던시 스킴에 비하여 리페어 가능성을 향상시킨다. 동시에, 본 실시예는 대부분의 어레이 결함이 웨이퍼 단계 리페어 과정에서 존재하고 검출가능하다는 인식에 기초하여, 대부분의 리던던트 칼럼을 좀 더 경제적인 레이저-퓨즈 제어 회로로 구동한다.

도 2에 도시된 실시예는 전기적 리던던시 제어 블록과 관련된 리던던트 칼럼에 불량이 발생하면, 리페어가 불가능하다. 즉, 이 리던던트 칼럼이 불량이면, 리던던트 칼럼 2~n 중에서 하나 이상의 리던던트 칼럼이 결함이 없고 사용되지 않았다 하더라도 포스트 리페어는 불가능하다. 대조적으로, 제2 실시예는 전기적 리던던시 제어 신호에 관련되는 여러 개의 리던던트 칼럼들 중 하나를 선택할 수 있게 함으로써 포스트 리페어 가능성을 향상시킨다. 바람직하기로는, 웨이퍼 조립 후에, 결함없는 리던던트 칼럼이 포스트 리페어용으로 할당된다. 또한 바람직하기로는, 각각의 결함없는 리던던트 칼럼은 레이저 리페어에도 할당될 수 있다.

도 7은 제2 실시예에 따른 리던던트 칼럼 제어 회로(200)를 나타내는 블록도이다. 여러 면에서 도 2와 유사하지만, 도 7은 포스트 리페어 제어 블락들(251~25n), 다른 리던던시 제어 블락들(231~23n)을 포함하며, 제어 신호에서 차이가 있다. 이러한 차이점들은 도 7~10을 참조하여 후에 상술될 것이다. 간단하게, 각 리던던시 제어 블락들(23i)은 레이저 퓨즈 기능을 갖지만, 전기적 리페어 활성 신호(EN)에도 응답하도록 구성될 수 있다. 따라서, 포스트-리페어용으로만 구현되는 리던던트 칼럼은 없으며, 모든 리던던트 칼럼은 레이저 리페어용으로 사용될 수도 있고, 필요하다면 결함없는 리던던트 칼럼은 웨이퍼 조립 후에 포스트 리페어 전기적 퓨즈 회로에 할당될 수 있다. 이러한 융통성으로 인해 웨이퍼 단계에서 그리고 포스트 리페어 단계에서 결함없는 리던던트 칼럼을 효율적으로 사용할 수 있다.

도 2의 리던던트 칼럼 제어 회로와 유사하게, 도 7의 제어 회로(200)는 모드 레지스터 셋을 이용하여 원하는 포스트 리페어 칼럼 어드레스로 설정될 수 있는 전기적 퓨즈 박스(210)를 구비한다. 어드레스 비교기(220)는 전기적 퓨즈 박스(210)에 프로그램된 어드레스(ECA)와 칼럼 어드레스(CA)를 비교한다. 어드레스 비교기(220)는 프로그램된 어드레스(ECA)와 외부 어드레스(CA)가 일치하면, 전기적 리페어 활성 신호(EN)를 하이레벨로 활성화한다.

도 2에서는 전기적 리던던시 제어 블락(131)만이 전기적 리페어 어드레스 비교기(120)로부터 전기적 리페어 활성 신호(EN)를 수신하는데 반하여, 도 7에서는 각 리던던시 제어 블락(231~23n)은 어드레스 비교기(220)로부터 전기적 리페어 활성 신호(EN)를 수신한다. 각 리던던시 제어 블락(23i)은 또한 칼럼 어드레스(CA)와, 해당 포스트 리페어 제어 블락(25i)으로부터 제어 신호(CSi)를 수신한다. 제어 신호(CSi)는 리던던시 제어 블락(23i)이 전기적 리페어 활성 신호(EN)에 응답할지, 레이저 퓨즈/비교기와 결합하여 칼럼 어드레스(CA)를 사용할 것인지를 결정한다. 전형적으로는 포스트 리페어 제어 블락들(25i) 중의 하나의 블락의 퓨즈만 절단될 것이다. 포스트 리페어 제어 블락(25i) 내의 퓨즈가 절단되면 해당 제어 신호(CSi)가 활성화되고, 이는 해당 리던던트 칼럼이 포스트 리페어용으로 사용될 수 있음을 나타낸다.

도 8은 리던던시 제어 블록을 상세히 도시하는 도면이다. 리던던시 제어 블록(23i)은 해당 RCSL 발생기(24i, i=1~n)로 리던던시 활성 신호(RCSLENi, i=1~n)를 출력한다. 각 리던던시 제어 블록(23i)은 레이저 리페어를 위해서 레이저 리페어 처리 파트(610), 포스트 리페어를 위해서 포스트 리페어 처리 파트(620)를 포함한다.

레이저 리페어 처리 파트(610)는 레이저 퓨즈 박스(611), 어드레스 비교부(612) 및 제1 논리부(613)를 포함한다.

레이저 퓨즈 박스(611)는 다수개의 레이저로 절단되는 퓨즈들을 포함한다. 레이저 퓨즈들은 레이저에 의하여 선택적으로 절단됨으로써 불량 셀이 발생한 칼럼을 지정하는 어드레스(LCA)로 프로그램된다.

어드레스 비교부(612)는 어드레스 비교기(220)와 마찬가지로, 레이저 퓨즈 박스에 프로그램된 어드레스(LCA)와 외부로부터 인가되는 어드레스(CA)가 동일하면 활성화되는 출력 신호(OUT)를 발생한다.

제1 논리부(613)는 어드레스 비교부(612)로부터 출력되는 출력 신호(OUT)와 제어 신호(CSi)를 논리합하여 제1 논리 신호(TS1)를 출력한다. 제어 신호(CSi)는 상술한 바와 같이 포스트 리페어 제어 블록(25i)에서 출력되는 신호로서 제1레벨(여기서는, 하이레벨)인 경우에는, 포스트 리페어를 지시한다.

포스트 리페어 처리 파트(620)는 인버터(621)와 제2 논리부(622)를 포함한다. 인버터(621)는 제어 신호(CSi)의 반전 신호인 CSi#을 발생한다. 제2 논리부(622)는 제어 신호(CSi)의 반전 신호(CSi#)와 전기적 리페어 활성 신호(EN)를 논리합하여 제2 논리 신호(TS2)를 출력한다.

제3 논리부(631)는 레이저 리페어 처리 파트(610) 및 포스트 리페어 처리 파트(620)에 공유되는 것으로서, 제1 및 제2 논리신호들(TS1, TS2)과 칼럼 선택 신호(CSLEN)를 논리곱하여 리던던시 활성 신호(RCSLENi, i=1~n)를 출력한다.

독출 또는 기입 명령이 반도체 메모리 장치에 수신될 때, 외부 칼럼 어드레스(CA)도 함께 수신된다. 외부 칼럼 어드레스(CA)에 의해 지정된 메인 칼럼이 리페어되지 않으면, 어떠한 리페어 퓨즈 박스도 그 어드레스를 포함하고 있지 않다. 외부 칼럼 어드레스(CA)에 의해 지정된 메인 칼럼이 웨이퍼 단계의 레이저 리페어 과정에서 대체되면, 그 칼럼 어드레스는 리던던시 제어 블락(23i) 중의 하나의 레이저 퓨즈 박스(611)에 저장된다. 그리고, 외부 칼럼 어드레스(CA)에 의해 지정된 메인 칼럼이 포스트 리페어 과정에서 대체되면, 그 칼럼 어드레스는 전기적 퓨즈 박스(210)에 저장된다. 외부 칼럼 어드레스(CA)는 전기적 퓨즈 어드레스 비교기(220) 뿐만 아니라, 각 리던던시 제어 블락(23i)의 어드레스 비교기(612)로도 제공한다, 각 어드레스 비교기(220, 612)는 외부 칼럼 어드레스(CA)를 자신의 저장된 어드레스와 비교한다. 즉, 어드레스 비교기(612)는 외부 칼럼 어드레스(CA)를 레이저 퓨즈 어드레스(LCA)와 비교하고, 어드레스 비교기(220)는 외부 칼럼 어드레스(CA)를 전기적 퓨즈 어드레스(ECA)와 비교한다. 결함 있는 메인 칼럼이 리페어되었다면, 어드레스 비교기(612, 220) 중의 하나는 외부 칼럼 어드레스(CA)와 저장된 어드레스가 일치함을 검출할 것이고, 그러면, 출력 신호(OUT 또는 EN)를 활성화할 것이다. 외부 칼럼 어드레스(CA)에 의해 지정된 메인 칼럼이 리페어되지 않았다면 어떠한 어드레스 비교기도 출력 신호를 활성화하지 않을 것이다.

제1 또는 주요 동작 모드에서는 각 리던던시 제어 회로(23i)는 레이저-퓨즈- 프로그램된 리페어 어드레스에 응답한다. 이 모드에서 제어 신호(CSi)는 비활성화되고, 제1 논리 신호(TS1)는 OUT에 응답하며, 제2 논리 신호(TS2)는 항상 비활성화된다. 따라서, CA와 LCA가 일치하고 칼럼 선택 신호(CSLEN) 이 활성화되면, 리던던시 활성 신호(RCSLENi)가 활성화된다. 그렇지 않으면, 리던던시 활성 신호(RCSLENi)는 비활성 상태로 유지된다.

대체 동작 모드에서는 각 리던던시 제어 회로(23i)는 전기적-퓨즈-프로그램된 리페어 어드레스에 응답한다. 이 모드에서 제어 신호(CSi)는 활성화되고, 제1 논리 신호(TS1)는 항상 활성화되며, 제2 논리 신호(TS2)는 전기적 리페어 활성 신호(EN)에 응답한다. 따라서, CA와 ECA가 일치하고 칼럼 선택 신호(CSLEN)이 활성화되면, 리던던시 활성 신호(RCSLENi)가 활성화된다. 그렇지 않으면, 리던던시 활성 신호(RCSLENi)는 비활성 상태로 유지된다.

도 7의 실시예에서는 리던던시 제어 블락들(23i) 중 하나의 블락이 대체 동작 모드로 설정될 것이다. 다른 모든 리던던시 제어 블락들은 주요 동작 모드로 설정될 것이다. 어떤 제어 블락(23i)이 대체 동작 모드로 설정될 것인지는 포스트 리페어 제어 블락들(25i)의 상태에 의하여 결정된다. 각 포스트 리페어 제어 블락(25i)은 퓨즈 또는 다른 설정 가능한 소자를 포함한다. 예를 들어, 도 9는 포스트 리페어 제어 블락의 일 구현예를 나타낸다.

도 9에서, 포스트 리페어 제어 블록(25i)은 포스트 리페어 퓨즈(710)를 포함한다. 포스트 리페어 퓨즈(710)는 웨이퍼 단계에서 레이저로 절단 가능한 퓨즈인 것이 바람직하다. 제어 신호(CSi)의 활성 여부는 포스트 리페어 퓨즈(710)의 절단 여부에 의하여 결정된다. 즉, 포스트 리페어 퓨즈(710)가 절단되지 않는 경우에는 제어 신호(CSi)는 로우레벨로 비활성화되고, 포스트 리페어 퓨즈(710)가 절단되는 경우에는 제어 신호(CSi)는 하이레벨로 활성화된다.

포스트 리페어 제어 블락(25i)은 퓨즈(710) 외에 두 개의 PMOS 트랜지스터(P3, P4), 하나의 NMOS 트랜지스터(N6) 및 두 개의 인버터들(712, 714)을 포함한다. PMOS 트랜지스터(P3, P4) 각각은 그 소오스는 전원 전압(VDD)에, 그 드레인은 퓨즈(710)의 일측 노드(810)에 접속된다. NMOS 트랜지스터(N6)는 그 소오스는 그라운드에 그 드레인은 퓨즈(710)의 다른 일측에 접속된다.

노드(810)는 인버터(712)의 입력에 접속된다. 노드(812)는 인버터(712)의 출력을 인버터(714)의 입력과 PMOS 트랜지스터(P4)의 게이트에 연결시킨다. 인버터(714)의 출력은 제어 신호(CSi)가 된다.

포스트 리페어 제어 블락들(25i)의 입력 신호는 파워업 신호(VCCH)이다. 파워업 신호(VCCH)의 파형은 도 10에 도시되어 있다. 파워업 신호(VCCH)는 반도체 메모리 장치에 전원(POWER)이 인가되면(T1), 초기에는 로우레벨이다가, 전원 레벨이 일정 레벨 이상이 되면(T2) 하이레벨이 되는 신호이다. 파워업 신호(VCCH)는 트랜지스터(P3, N6)의 게이트에 인가된다.

포스트 리페어 제어 블록(25i)의 동작은 다음과 같다. 먼저, 포스트 리페어 퓨즈(710)가 절단된 상태라고 가정한다. 반도체 메모리 장치가 파워-온되면(도 10의 T1 시점), 파워업 신호(VCCH)는 로우레벨 상태에 있게 되고, PMOS 트랜지스터(P3)는 턴온된다. 퓨즈(710)는 절단된 상태이므로 노드(810)는 하이레벨이 된다. 인버터(712)에 의하여 노드(812)는 로우레벨이 되고, 제어 신호(CSi)는 하이레벨이 된다.

도 8의 T2 시점 이후 파워업 신호(VCCH)가 하이레벨이 되어 PMOS 트랜지스터(P3)가 턴오프되더라도 PMOS 트랜지스터(P4)의 게이트로 인가되는 신호는 로우레벨이므로 PMOS 트랜지스터(P4)가 턴온되어 노드(810)는 하이레벨로 유지되고, 제어 신호(CSi) 역시 하이레벨로 유지된다.

반면, 포스트 리페어 제어용 퓨즈(710)가 레이저로 절단되지 않은 상태라고 가정한다. 이 상태에서 파워업 신호(VCCH)가 입력되면, PMOS 트랜지스터(P3)가 턴온되어 노드(810)가 일시적으로 하이레벨이 되지만, 곧 파워업 신호(VCCH)가 하이레벨이 되면, NMOS 트랜지스터(N6)가 턴온되고 PMOS 트랜지스터(P3)는 턴오프되어, 노드(810)는 로우레벨이 된다. 인버터(712)에 의하여 노드(812)는 하이레벨이 되어, PMOS 트랜지스터(P4)를 턴오프시킨다. 인버터(714)는 로우레벨의 제어 신호(CSi)를 출력한다.

본 실시예에서, 포스트 리페어용으로 사용될 리던던트 칼럼 라인 i는 웨이퍼 상태에서 결정되는 것이 바람직하다. 예를 들어, 불량이 발생하지 않은 리던던트 칼럼을 결정하기 위하여 리던던트 칼럼 라인들이 테스트된다. 결함이 없는 리던던트 메모리 라인은 포스트 리페어용으로 할당된다. 포스트 리페어용으로 할당은 그 메모리 라인과 관련된 포스트 리페어 제어 블락의 퓨즈(710)의 절단에 의해 이루어진다.

또한 바람직하기로는, 포스트 리페어용으로 사용될 리던던트 메모리 라인의 선택은 웨이퍼 단계 레이저 퓨즈 리페어 동작과 결합하여 이루어질 수 있다. 예를 들어, 어떤 라인들이 불량인지를 결정하기 위하여 메인 및 리던던트 칼럼 라인들이 웨이퍼 단계에서 테스트된다. 각 불량 메인 어레이 칼럼 라인에 대해서는 결함없는 리던던트 메모리 라인이 지정되고, 리던던트 메모리 라인과 관련된 레이저 퓨즈 박스(도 8의 611)가 불량 메인 어레이 칼럼 라인의 어드레스로 프로그램된다. 모든 불량 메인 메모리 라인이 리페어되고 결함없는 리던던트 메모리 라인이 지정되지 않은 채 남아 있는 경우, 남아 있는 결함없는 리던던트 메모리 라인들 중 하나가 포스트 리페어용으로 할당된다. 포스트 리페어용으로 할당은 그 메모리 라인과 관련된 포스트 리페어 제어 블락의 퓨즈(710)의 절단에 의해 이루어진다.

그리고, 반도체 메모리 장치는 패키징되고, 패키지 상태에서 두 번째 테스트가 이루어진다.

상기 반도체 메모리 장치의 패키지 상태에서 불량 메모리 칼럼이 발생되면, 모드 레지스터 셋(260)을 이용하여 전기적 퓨즈 박스(210)를 결함 칼럼 어드레스로 프로그램하는 명령어를 인가함으로써 리페어가 시도된다. 포스트 리페어 제어 블락(25i)가 레이저 리페어 후에 사용가능하고 포스트 리페어용으로 할당되었다면, 포스트 리페어가 가능해진다.

웨이퍼 단계 테스트 및 프로그래밍 동안에 포스트 리페어용 칼럼을 선택하는 것이 바람직하지만, 다른 실시예도 가능하다. 예를 들어, 도 11은 본딩 패드(830)를 통해 포스트 리페어용 칼럼을 선택하는 다른 포스트 리페어 제어 블락(27i)의 구현예를 나타낸다. 일 상태에서 본딩 패드(830)는 연결되지 않은 채로 남아 있다. NMOS 트랜지스터(N7, N8, N9)는 노드(820)를 로우레벨로 끌어내림으로써, 인버터들(720, 722)에 의해 로우 레벨의 제어 신호(CSi)가 출력되도록 한다.

다른 상태에서는 본딩 패드(830)는 전원 전압(VDD)에 접속된다. 따라서, 노드(820) 및 제어 신호(CSi)는 하이레벨이 된다. 제어 신호(CSi)를 하이레벨로 하여 포스트 리페어용 리던던트 칼럼을 선택하기 위해서는 본딩 패드(830)는 와이어-본딩(wire-bonding) 도중에 전원 전압(VDD) 패드에 와이어-본딩되어야 한다. 포스트 리페어용 리던던트 칼럼을 선택하기 위한 다른 방법으로는, 본딩 패드(830)를 반도체 메모리 장치 외부의 칩 캐리어(chip carrier)상의 리드(lead) 선으로서 전원 전압(VDD)에 접속되는 리드선에 와이어-본딩하는 것이다.

또 다른 선택 방법의 실시예가 도 12 및 도 13에 도시된다. 이 예는 패키징 후에 포스트 리페어 비교기(220)와 관련된 리던던트 칼럼의 선택을 가능하게 한다. 도 12에서 각 포스트 리페어 제어 블락(28i, i=1~n)은 모드 레지스터 셋(290)으로부터 출력되는 해당 제어 라인(MRSPRCi)을 통해 전기적으로 프로그램 가능하다. 주어진 포스트 리페어 제어 블락(28i)을 전기적 퓨즈 박스 어드레스 비교기(220)와 결합시키기 위하여 제어 라인(MRSPRCi)을 활성화하는 명령이 인가된다. 그러면, 포스트 리페어 제어 블락(28i) 내의 전기적 퓨즈가 절단되어, 제어 신호(CSi)가 활성화된다.

이 예에서는, 어떤 리던던시 제어 블락(23i)이 여전히 사용가능하고 결함이 없는지를 결정하는데 어려움이 있을 수 있다. 이러한 문제를 해결하기 위해, 각 포스트 리페어 제어 블락(28i)은 포스트 리페어 제어 블락(28i) 내의 전기적 퓨즈가 절단되는 것을 방지하는 레이저 퓨즈를 포함한다. 따라서, 웨이퍼 단계 프로그래밍 동안에, 각 리던던시 제어 블락(23i)은 레이저 리페어용으로 사용되고, 해당 포스트 리페어 제어 블락(28i) 내의 레이저 퓨즈는 해당 포스트 리페어 제어 블락의 전기적 프로그래밍을 방지하기 위하여 또한 절단된다. 주어진 리던던트 칼럼이 불량인 것으로 드러나면, 해당 포스트 리페어 제어 블락 내의 레이저 퓨즈는 또한, 그 포스트 리페어 제어 블락의 전기적 프로그래밍을 방지하기 위해 절단된다.

그 다음, 결함 칼럼의 포스트 리페어 동안에, 첫 번째 i에 대하여 포스트 리페어 제어 블락의 선택 및 전기적 퓨즈 절단이 시도된다. 이 첫 번째 선택 후, 결함 칼럼이 리페어되지 않았다면, 해당 포스트 리페어 제어 블락은 디스에이블되었다고 추정된다. 그러면, 리페어가 성공적으로 완료될 때가지 새로운 i를 선택하여, 상기 과정을 반복하고, 모든 i에 대하여 리페어가 성공하지 못하면, 포스트 리페어는 실패한 것이다.

도 13은 도 12에 도시된 포스트 리페어 제어 블락(28i)의 일 구현예를 나타내는 회로도이다.

제어 블락(28i)은 퓨즈(730)가 절단되지 않은 상태에서는 파워-업 후 제어 신호(CSi)가 로직 로우레벨이 되고, 퓨즈(730)가 절단된 상태에서는 파워-업 후 제어 신호(CSi)가 로직 하이레벨이 된다는 점에서, 도 9에 도시된 제어 블락(25i)과 유사하게 동작한다. 퓨즈(730)를 절단하기 위해, 제어 라인(MRSPRCi)이 활성화되어 트랜지스터(P7)를 턴온시킴으로써 퓨즈(730)를 통하여 과도한 전류가 흐르게 한다. 이 과도 전류는 퓨즈(740)를 통하여 흐른다. 따라서, 퓨즈(740)가 절단되지 않아 이를 통해 전류가 흐를 수 있어야 한다.

제어 블락(28i)의 프로그래밍을 막기 위해서는, 퓨즈(740)가 레이저로 절단된다. 퓨즈(740)가 절단되면 제어 라인(MRSPRCi)이 활성화되었을 때, 퓨즈(730)를 통하여 과도 전류가 흐를 수 없다.

상기 실시예들은 한 번의 포스트 리페어 동작을 수행하지만, 본 발명은 이에 한정되지 않는다. 즉, 포스트 리페어용 리던던시 칼럼의 수는 가변될 수 있다. 예를 들어, 도 14는 두 번의 포스트 리페어 동작을 수행할 수 있는 리페어 회로(900)를 나타내는 블록도이다. 리페어 회로(900)는 도 7에 도시된 포스트 리페어 회로(200)와 유사하게, 리던던시 제어 블록들(93i, i=1~n), RCSL 발생기들(94i, i=1~n) 및 포스트 리페어 제어 블록들(95i, i=1~n)을 구비한다. 도 7에 도시된 포스트 리페어 회로(200)와의 차이점은, 리페어 회로(900)는 두 개의 전기적 퓨즈 박스(911, 912) 및 어드레스 비교기(921, 922)를 구비한다는 점이다.

두 개의 전기적 퓨즈 박스(911, 912)는 모드 레지스터 셋(260)으로부터 출력되는 다수개의 신호들(MRS1, MRSCAi)의 제어를 받아, 내부의 전기적 퓨즈들이 선택적으로 절단됨으로써 결함 칼럼을 지정하는 제1 및 제2 전기적 칼럼 어드레스(ECA1, ECA2)로 각각 프로그램된다. 퓨즈 박스의 프로그램이 독립적으로 이루어질 수 있도록, 전기적 퓨즈 박스는 하나의 모드 레지스터 셋 신호를 다른 모드 레지스터 셋 신호를 게이팅(gating)하는데 사용할 수 있다.

어드레스 비교기(921)는 제1 전기적 퓨즈 박스(911)에 프로그램된 제1 전기적 칼럼 어드레스(ECA1)와 외부로부터 인가되는 어드레스(CA)를 비교하여 두 어드레스(ECA1, CA)가 일치하면 제1 전기적 리페어 활성 신호(EN1)를 활성화한다. 어드레스 비교기(922)는 제2 전기적 퓨즈 박스(912)에 프로그램된 제2 전기적 칼럼 어드레스(ECA2)와 외부로부터 인가되는 어드레스(CA)를 비교하여 두 어드레스(ECA2, CA)가 일치하면 제2 전기적 리페어 활성 신호(EN2)를 활성화한다.

제1 및 제2 전기적 리페어 활성 신호(EN1, EN2)는 리던던시 제어 블록들(93i, i=1~n)로 입력된다.

리던던시 제어 블록들(93i, i=1~n)은 포스트 리페어 제어 블록들(95i, i=1~n)로부터 입력되는 제어 신호(CSi, i=1~n), 제1 및 제2 전기적 리페어 활성 신호(EN1, EN2)에 따라, 레이저 리페어를 수행할 수도 있고 포스트 리페어를 수행할 수도 있다. 회로(900)에서 각 제어 신호(CSi)는 두 개의 신호선으로 구성되는데, 하나의 신호선(CSi_1)은 제1 전기적 리페어 활성 신호(EN1)와, 다른 하나의 신호선(CSi_2)은 제2 전기적 리페어 활성 신호(EN2)와 짝을 이룬다. 리던던시 제어 블락(93i)은 CSi_1과 CSi_2가 모두 로우 레벨일 때는 레이저 리페어 블락으로 동작한다. 리던던시 제어 블락(93i)은 CSi_1가 하이레벨이고 CSi_2가 로우 레벨일 때는 리페어 어드레스(ECA1)에 응답하여 포스트 리페어 블락으로 동작한다. 리던던시 제어 블락(93i)은 CSi_1가 로우 레벨이고 CSi_2가 하이 레벨일 때는 리페어 어드레스(ECA2)에 응답하여 포스트 리페어 블락으로 동작한다.

두 개의 제어 신호를 발생하기 위해 각 포스트 리페어 제어 블락(95i)은 두 개의 레이저 퓨즈 및 도 9에 도시된 회로와 유사한 회로를 두 세트 포함한다.

도 15는 도 12에 도시된 리페어 회로(200)에 일부 변경을 가한 회로의 블록도이다. 이 실시예는 도 12에 도시된 실시예에 의해 정정될 수 없는 두 가지 실패 가능한 경우를 정정할 수 있게 한다. 첫 번째 실패 경우는, 메인 칼럼을 레이저 리페어하였는데, 그 레이저 리페어에 관련한 리페어 칼럼도 불량인 경우이다. 두 번째 실패 경우는 포스트 리페어용으로 할당된 칼럼이 이 리페어 시도 후에 불량인 것으로 밝혀진 경우이다. 두 경우에 도 12에 도시된 실시예는 특정 어드레스를 다른 리던던트 칼럼으로 더 이상 리페어할 수 없다.

이러한 실패 경우를 극복하기 위하여, 도 15에 도시된 실시예는 포스트 리페어 제어 블락의 오버라이드(override) 개념을 도입한다. 그 개념은 리던던시 제어 블락들 간에 적용된다. 도 15에 도시된 바와 같이, 리던던시 제어 블락(291)은 리던던시 제어 블락(292)으로 오버라이드 신호(OVR1)를 발생하고, 리던던시 제어 블락(292)은 리던던시 제어 블락(293)으로 오버라이드 신호(OVR2)를 발생하며, 상기 패턴은 리던던시 제어 블락(29n)까지 계속된다. 어떤 리던던시 제어 블락이 로직 로우레벨의 오버라이드 신호를 수신하면, 이에 응답하여 두 가지 동작을 수행한다. 하나는 로직 로우레벨의 오버라이드 신호를 다음 리던던시 제어 블락으로 패스하는 것이고, 다른 하나는 어드레스 매치(address match)가 발생해도 자기 자신의 리던던시 활성 신호(RCSLENi)가 활성화되지 못하도록 차단하는 것이다. 리던던시 제어 블락은 또한, 차단되지 않고 자신의 프로그램된 어드레스와 어드레스 매치가 발생하면, 자기 자신의 오버라이드 신호를 활성화한다.

실제로, 본 실시예에서 리던던시 제어 블락들(29i)과 포스트 리페어 제어 블락들(28i)은 블락 n으로부터 시작하여 블락 1로 올라가면서 사용할 수 있다. 예를 들어, 레이저 리페어 동안에 여러 개의 불량 칼럼이 리페어된다고 가정하자. 그 중 마지막은 리던던시 제어 블락(293)을 리페어 어드레스 RA3으로 레이저-프로그래밍함으로써 리페어되고, 리던던시 제어 블락(292, 291)은 포스트 리페어용으로 이용할 수 있다고 가정한다. 이 경우 포스트 리페어 제어 블락들(283~28n)은 상술한 바와 같이, 레이저 리페어 동안에 디스에이블된다. 리던던시 제어 블락(293)은 CA가 RA3과 일치하고, 칼럼 선택 신호(CSLEN)가 활성화될 때마다, 리던던시 활성 신호(RCSLEN3)을 활성화한다.

그 다음, 패키징 후 포스트 리페어 테스트 동안에 어드레스(RA3)에 대해 불량이 검출되었다고 가정한다. 이는 리던던트 제어 블락(293)과 관련한 리던던트 칼럼에 불량이 발생했을 가능성이 높다. 그러나, 포스트 리페어 테스트 과정에서 이 어드레스가 한 번 리페어되었는지 여부를 알 수 없고, 따라서, 이 어드레스에 대해 다시 리페어를 시도하게 된다. 어드레스(RA3)는 전기적 퓨즈 박스(210)에 프로그램된다. 리페어 시스템은 포스트 리페어 제어 블락(28n)을 프로그래밍하려고 시도하지만, 이 블락(28n)은 레이저 리페어 동안에 디스에이블되었으므로, 그 시도는 실패한다. 리페어 시스템은 다음 포스트 리페어 제어 블락(28n-1)을 프로그래밍하려고 시도하며, 그 시도는 포스트 리페어 제어 블락(282)까지 계속된다. 포스트 리페어 제어 블락(282)은 레이저 리페어에 사용되지 않았으므로, 포스트 리페어 사용될 수 있다. 프로그래밍이 완료되면, CS2가 하이레벨로 활성화된다.

칼럼(RA3)이 테스트될 때, CA와 ECA가 일치하게 된다. 따라서, 전기적 리페어 활성 신호(EN)과 CS2가 모두 활성화되면, 제어 블락(292)은 해당 리던던트 칼럼을 선택하기 위해 리던던시 활성 신호(RCSLEN2)를 활성화한다. 동시에, 리던던트 제어 블락(292)은 오버라이드 신호(OVR2)를 로직 로우레벨이 되게 한다. 로직 로우레벨의 OVR2를 수신하는 리던던시 제어 블락(293)은 자신의 내부 어드레스 비교기가 어드레스 매치를 검출하더라도, 리던던시 활성 신호(RCSLEN3)가 활성화되는 것을 차단한다.

상기 예에서 한 단계 더 나아가, RCSL2와 관련된 리페어 칼럼이 불량인 경우도 가능하다. 그러면, 전기적 포스트 리페어에도 불구하고, 칼럼(RA3)이 테스트될 때 불량이 발생한다. 포스트 리페어 시스템은 다른 포스트 리페어 제어 블락(281)을 사용하여 프로그램한다. 그러면, 제어 신호들(CS1과 CS2)이 모두 활성화된다. CA와 RA3가 일치할 때마다, 리던던시 제어 블락들(291,292,293)은 내부 어드레스 매치를 검출한다, 그러나, 리던던시 제어 블락(291)이 우선권을 가지므로, OVR1 신호를 이용하여 리던던시 제어 블락(292)이 리던던시 활성 신호(RCSLEN2)를 활성화하는 것을 차단한다. 또한, 리던던시 제어 블락(292)은 리던던시 제어 블락(293)을 차단한다.

도 16은 상기 기술한 기능을 수행하는 리던던시 제어 블락(29i)의 일 예를 나타낸다. 레이저 퓨즈 박스(611)와 어드레스 비교기(612)는 도 8에 도시된 블락과 동일하게 동작한다. 로직 소자(613)는 OUT를 제어 신호(CSi)와 부정논리합(NOR)하여 제1 로직 신호(TS1#)를 출력한다. 로직 소자(622)는 CSi#을 전기적 리페어 활성 신호(EN)와 부정논리합(NOR)하여 제2 로직 신호(TS2#)를 출력한다. 노아(NOR) 게이트(641)는 제1 로직 신호(TS1#) 및 제2 로직 신호(TS2#)를 수신하여 로직 소자(631)로 입력되는 신호를 발생한다. 로직 소자(631)의 다른 입력은 칼럼 선택 신호(CSLEN)과 OVR(i-1)이다. 로직 소자(631)는 상기 세 신호를 논리곱(AND)하여, 리던던시 활성 신호(RCSLENi)를 발생한다. OVR(i-1)이 로직 로우레벨일 때, 리던던시 활성 신호(RCSLENi)의 활성화가 방지된다.

두 개의 다른 로직 게이트는 출력 우선 신호(OVRi)를 발생하는데 사용된다. 인버터(642)는 OVR(i-1)을 반전한다. 노아(NOR) 게이트(643)는 NOR 게이트(641)의 출력과 인버터(642)의 출력을 수신하여, 출력 우선 신호(OVRi)를 출력한다. OVR(i-1)가 로직 로우이면 OVRi 역시 로직 로우가 된다. OVRi은 또한, 리던던시 제어 블락(29i)이 어드레스 매치를 검출하여 제1 및 제2 로직 신호(TS1#, TS2#)가 모두 로우 레벨이 되면, 로직 로우가 된다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 예를 들어 리던던시 제어 블락과 리던던시 메모리 라인 간의 관련성은 다양한 구성으로 가능할 것이다. 일부 이던더시 제어 블락들만 듀얼-모드(웨이퍼 단게 레이저 프로그래밍과 포스트 리페어 프로그래밍) 기능을 가지고, 나머지 리던던시 제어 블락은 듀얼-모드 기능을 가지 않을 수 있다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 의하면, 포스트 리페어용 리던던시 라인이 레이저 리페어용 리던던시 라인과 별도로 구비될 필요가 없다. 그리고, 레이저 리페어에 사용되지 않은 리던던시 라인들을 미리 테스트하여 불량이 없는 양품의 리던던시 라인을 포스트 리페어용으로 선택함으로써 포스트 리페어의 성공 확률이 매우 높아진다.

따라서, 본 발명에 의하면 리페어 효율이 향상되어, 반도체 메모리 장치의 수율이 크게 증가되는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.

도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.

도 2는 듀얼-모드 리페어 회로의 일 실시예를 나타내는 블록도이다.

도 3은 도 2의 리던던시 제어 블락을 상세하게 도시하는 회로도이다.

도 4, 5 및 6은 도 2의 전기적 퓨즈 블락과 어드레스 비교기의 상세 회로도이다.

도 7은 전기적 퓨즈 블락을 다수의 리던던트 칼럼들 중 하나에 결합시키는 수단을 가지는 듀얼-모드 리페어 회로의 제2 실시예를 나타내는 블록도이다.

도 8은 도 7의 리던던시 제어 블락을 상세하게 도시하는 회로도이다.

도 9는 도 7의 포스트 리페어 제어 블락의 상세 회로도이다.

도 10은 도 9의 포스트 리페어 제어 블락으로 입력되는 파워-업 신호의 파형도이다.

도 11은 도 7의 포스트 리페어 제어 블락의 다른 구현예를 나타내는 도면이다.

도 12 및 13은 각각 전기적 퓨즈 포스트 리페어 블락을 가지는 듀얼-모드 리페어 회로의 제3 실시예를 나타내는 블록도와 포스트 리페어 제어 블락의 회로도이다.

도 14는 두 개의 별도의 포스트 리페어 전리적 퓨즈 블락을 가지는 듀얼 모드 리페어 회로의 제4 실시예를 나타내는 블록도이다.

도 15는 이전의 실패한 리페어 시도를 오버라이드(override)하는 기능을 가지는 리던던시 제어 블락을 가지는 듀얼 모드 리페어 회로의 제5 실시예를 나타내는 블록도이다.

도 16은 도 15의 리던던시 제어 블락의 일 구현예이다.

Claims

각각이 해당되는 복수개의 메인 메모리셀들에 연결되고 어드레스 가능한 메인 메모리 라인들의 집합;

복수개의 제1 리던던트 메모리 셀에 연결되는 제1 리던던트 메모리 라인; 및

입력 어드레스가 선택된 메모리 라인 어드레스와 일치할 때마다 제1 리던던트 메모리 라인을 선택할 수 있는 리던던트 메모리 라인 제어 회로를 구비하며,

상기 리던던트 메모리 라인 제어 회로는 상기 입력 어드레스를 제1 주요 저장 어드레스와 비교하는 제1 비교에 근거하여 상기 리던던트 메모리 라인을 선택하는 주요 모드와 상기 입력 어드레스를 제1 대체 저장 어드레스와 비교하는 제2 비교에 근거하여 상기 리던던트 메모리 라인을 선택하는 대체 모드를 가지며,

상기 제1 대체 저장 어드레스는 메모리 장치가 패키징된 후에 저장될 수 있으며,

상기 리던던트 메모리 라인 제어 회로는

상기 제1 주요 저장 어드레스를 저장하는 제1 레이저 퓨즈 박스;

상기 제1 대체 저장 어드레스를 저장하는 제1 포스트 리페어 어드레스 박스;

상기 제1 비교를 수행하여 상기 제1 비교 결과가 진실(true)일 때 제1 주요 신호를 인에이블하는 제1 주요 어드레스 비교기;

상기 제2 비교를 수행하여 상기 제2 비교 결과가 진실(true)일 때 제1 대체 신호를 인에이블하는 제1 포스트 리페어 어드레스 비교기; 및

상기 주요 모드에서는 상기 제1 주요 신호에 응답하여 상기 리던던트 메모리 라인을 선택하고 상기 대체 모드에서는 상기 제1 대체 신호에 응답하여 상기 리던던트 메모리 라인을 선택하는 모드 선택 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
삭제
제 1 항에 있어서,

상기 반도체 메모리 장치는 모드 레지스터 셋 회로를 더 구비하며,

상기 제1 포스트 리페어 어드레스 박스는 상기 제1 대체 저장 어드레스를 저장하는 다수의 전기적 퓨즈부들을 포함하며,

상기 전기적 퓨즈부들은 반도체 메모리 장치의 패키징 후에 인가되는 외부 명령어에 응답하여 상기 모드 레지스터 셋 회로로부터 발생되는 모드 레지스터 셋 신호의 집합에 응답하여 상기 제1 대체 저장 어드레스를 저장하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 모드 선택 회로는

레이저 퓨즈를 포함하고 제어 신호를 발생하는 포스트 리페어 제어 블락으로서, 상기 레이저 퓨즈가 절단되지 않은 경우에는 상기 제어 신호를 제1 로직 레벨로 설정하고, 상기 레이저 퓨즈가 절단된 경우에는 상기 제어 신호를 제2 로직 레벨로 설정하는 상기 포스트 리페어 제어 블락을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 반도체 메모리 장치는 상기 반도체 메모리 장치의 파워-업 후 상기 반도체 메모리 장치에 공급되는 전압이 소정의 임계값에 도달할 때까지는 로직 로우 레벨인 파워-업 신호를 발생하는 파워-업 신호 회로를 더 구비하며,

상기 포스트 리페어 제어 블락은 상기 파워-업 신호가 로직 하이 레벨로 스위칭된 후에 상기 파워-업 신호에 응답하는 것을 특징으로 하는 반도체 메모리 장치.
제 5 항에 있어서,

상기 포스트 리페어 제어 블락은 상기 파워-업 신호에 응답하는 래치를 포함하고,

상기 포스트 리페어 제어 블락은 상기 파워업 신호가 로직 로우 레벨인 동안에는 상기 래치를 상기 제1 로직 레벨로 설정하고, 상기 파워업 신호가 로직 하이레벨로 전환된 후에는 레이저 퓨즈의 절단 여부에 따라, 상기 제1 로직 레벨로 유지되거나 상기 제2 로직 레벨로 전환되는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서, 상기 모드 선택 회로는

상기 제어 신호가 상기 제1 또는 제2 로직 레벨로 설정되는지에 따라 제1 주요 신호와 제1 대체 신호 중 하나를 복제하는 게이팅 로직을 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 7 항에 있어서,

상기 모드 선택 회로는 칼럼 선택 신호를 더 수신하고,

상기 리던던트 메모리 라인은 상기 칼럼 선택 신호의 상태에 따라 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 모드 선택 회로는

본딩 패드를 포함하고 제어 신호를 발생하는 포스트 리페어 제어 블락으로서, 상기 본딩 패드가 기준 전압에 와이어(wire)된 경우에는 상기 제어 신호를 제1 로직 레벨로 설정하고, 상기 본딩 패드가 상기 기준 전압에 와이어(wire)되지 않은 경우에는 상기 제어 신호를 제2 로직 레벨로 설정하는 상기 포스트 리페어 제어 블락을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 9 항에 있어서,

상기 포스트 리페어 제어 블락은 풀다운 회로와 버퍼를 더 구비하고,

상기 풀다운 회로는 상기 버퍼 입력과 상기 본딩 패드에 연결되는 풀다운 노드를 가지며, 상기 본딩 패드가 상기 기준 전압에 와이어(wire)되지 않은 경우에는 상기 버퍼 입력을 로직 로우 레벨로 끌어내리고, 상기 본딩 패드가 상기 기준 전압에 와이어(wire)된 경우에는 상기 버퍼 입력을 상기 기준 전압으로 실질적으로 유지시키는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서, 상기 모드 선택 회로는

본딩 패드를 포함하고 제어 신호를 발생하는 포스트 리페어 제어 블락으로서, 상기 본딩 패드가 전원 공급 전압에 와이어(wire)된 경우에는 상기 제어 신호를 제1 로직 레벨로 설정하고, 상기 본딩 패드가 그라운드 전압에 와이어(wire)된 경우에는 상기 제어 신호를 제2 로직 레벨로 설정하는 상기 포스트 리페어 제어 블락을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 반도체 메모리 장치는 모드 레지스터 셋 회로를 더 구비하고,

상기 모드 선택 회로는 전기적 퓨즈를 포함하고 제어 신호를 발생하는 포스트 리페어 제어 블락으로서, 상기 전기적 퓨즈가 절단되지 않은 경우에는 상기 제어 신호를 제1 로직 레벨로 설정하고, 상기 전기적 퓨즈가 절단된 경우에는 상기 제어 신호를 제2 로직 레벨로 설정하는 상기 포스트 리페어 제어 블락을 구비하며,

상기 전기적 퓨즈는 반도체 메모리 장치의 패키징 후에 인가되는 외부 명령에 응답하여 상기 모드 레지스터 셋으로부터 발생되는 모드 레지스터 셋 신호에 응답하여 절단되는 것을 특징으로 하는 반도체 메모리 장치.
제 12 항에 있어서, 상기 포스트 리페어 제어 블락은

전기적 프로그래밍에 의하여 상기 제어 신호의 상태가 변경되는 것을 방지하는 레이저 퓨즈를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 반도체 메모리 장치는 복수개의 제2 리던던트 메모리 셀에 연결되는 제2 리던던트 메모리 라인을 더 구비하며,

상기 리던던트 메모리 라인 제어 회로는,

상기 제2 주요 저장 어드레스를 저장하는 제2 레이저 퓨즈 박스; 및 상기 입력 어드레스를 상기 제2 주요 저장 어드레스와 비교하여 비교 결과가 진실(true)일 때 제2 주요 신호를 인에이블하는 제2 주요 어드레스 비교기를 포함하며, 상기 주요 모드에서 상기 제2 주요 신호에 응답하여 상기 제2 리던던트 메모리 라인을 선택하는 것을 특징으로 하는 반도체 메모리 장치.
제 14 항에 있어서, 상기 모드 선택 회로는

상기 대체 모드에서는 상기 제1 대체 신호에 응답하여 상기 제1 리던던트 메모리 라인 대신에 상기 제2 리던던트 메모리 라인을 선택할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
제 14 항에 있어서, 상기 반도체 메모리 장치는

제2 대체 저장 어드레스를 저장하는 제2 포스트 리페어 어드레스 박스; 및

상기 입력 어드레스를 상기 제2 대체 어드레스와 비교하는 제3 비교를 수행하여, 상기 제3 비교 결과가 진실(true)일 때 제2 대체 신호를 인에이블하는 제2 포스트 리페어 어드레스 비교기를 구비하며,

상기 모드 선택 회로는 상기 대체 모드에서 상기 제2 대체 신호에 응답하여 상기 제1 리던던트 메모리 라인을 선택할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
각각이 해당되는 복수개의 메인 메모리 셀들에 연결되고 어드레스 가능한 메인 메모리 라인들의 집합;

복수개의 제1 리던던트 메모리 셀들에 연결되는 제1 리던던트 메모리 라인;

복수개의 제2 리던던트 메모리 셀들에 연결되는 제2 리던던트 메모리 라인;

각각이 메모리 라인 어드레스를 저장할 수 있고, 상기 메모리 라인 어드레스를 입력 어드레스와 비교하여 상기 비교 결과가 진실일 때 비교기 출력 신호를 인에이블하는 제1 및 제2 레이저 퓨즈/비교기와 제1 전기적 퓨즈/비교기; 및

제1 프로그램된 구성에서 상기 제1 레이저 퓨즈/비교기 출력 신호와 상기 제1 전기적 퓨즈/비교기 출력 신호의 선택에 근거하여 상기 제1 리던던트 메모리 라인을 선택할 수 있고, 제2 프로그램된 구성에서 상기 제2 레이저 퓨즈/비교기 출력 신호와 상기 제1 전기적 퓨즈/비교기 출력 신호의 선택에 근거하여 상기 제2 리던던트 메모리 라인을 선택할 수 있는 리던던트 메모리 라인 제어 회로를 구비하는 반도체 메모리 장치.
제 17 항에 있어서,

상기 반도체 메모리 장치는 상기 제1 전기적 퓨즈/비교기와 유사한 제2 전기적 퓨즈/비교기를 더 구비하며,

상기 리던던트 메모리 라인 제어 회로는 또한 제3 프로그램된 구성에서 상기 제2 전기적 퓨즈/비교기 출력 신호의 선택에 근거하여 상기 제1 리던던트 메모리 라인을 선택할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
제 18 항에 있어서,

상기 반도체 메모리 장치는 외부 명령의 일부로서 전기적 퓨즈 프로그래밍 신호들을 수신할 수 있는 모드 레지스터 셋 회로를 더 구비하며,

상기 모드 레지스터 셋 회로는 상기 프로그래밍 신호의 프로그래밍 타겟이 상기 제1 전기적 퓨즈/비교기인지 상기 제1 전기적 퓨즈/비교기인지를 검출하여, 상기 프로그래밍 신호의 일부로서 제공되는 리페어 어드레스로 상기 프로그래밍 타겟을 프로그래밍하는 것을 특징으로 반도체 메모리 장치.
제 17 항에 있어서,

상기 반도체 메모리 장치는 외부 명령의 일부로서 전기적 퓨즈 프로그래밍 신호들을 수신할 수 있는 모드 레지스터 셋 회로를 더 구비하며,

상기 모드 레지스터 셋 회로는 상기 프로그래밍 신호의 일부로서 제공되는 리페어 어드레스로 상기 제1 전기적 퓨즈/비교기를 프로그래밍하는 것을 특징으로 반도체 메모리 장치.
제 20 항에 있어서,

상기 리던던트 메모리 라인 제어 회로는

전기적 퓨즈를 포함하고, 상기 프로그램된 구성을 선택하는데 사용되는 제어 신호를 발생하는 포스트 리페어 제어 블락으로서, 상기 전기적 퓨즈가 절단되지 않은 경우에는 상기 제어 신호를 제1 로직 레벨로 설정하고, 상기 전기적 퓨즈가 절단된 경우에는 상기 제어 신호를 제2 로직 레벨로 설정하는 상기 포스트 리페어 제어 블락을 구비하며,

상기 전기적 퓨즈는 반도체 메모리 장치의 패키징 후에 인가되는 외부 명령어에 응답하여 상기 모드 레지스터 셋 회로로부터 발생되는 모드 레지스터 셋 신호에 응답하여 절단되는 것을 특징으로 하는 반도체 메모리 장치.
제 21 항에 있어서, 상기 반도체 메모리 장치는

상기 리던던트 메모리 라인 제어 회로가 상기 제1 및 제2 리던던트 메모리 라인을 모두 선택하더라도 상기 제1 리던던트 메모리 라인의 선택을 강제하는 오버라이드(override) 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 22 항에 있어서,

상기 반도체 메모리 장치는 상기 제1 및 제2 리던던트 메모리 라인과 상기 제1 및 제2 레이저 퓨즈/비교기와 유사한 제3 리던던트 메모리 라인 및 제3 레이저 퓨즈/비교기를 더 구비하며,

상기 리던던트 메모리 라인 제어 회로는, 제3 프로그램된 구성에서 상기 제3 레이저 퓨즈/비교기 출력 신호 또는 상기 제1 전기적 퓨즈/비교기 출력 신호의 선택에 근거하여 상기 제3 리던던트 메모리 라인을 선택할 수 있고,

상기 오버라이드 회로는, 상기 리던던트 메모리 라인 제어 회로가 상기 제2 및 제3 리던던트 메모리 라인을 모두 선택하더라도 상기 제2 리던던트 메모리 라인의 선택을 강제할 수 있고, 상기 리던던트 메모리 라인 제어 회로가 상기 제1 및 제3 리던던트 메모리 라인을 모두 선택하더라도 상기 제1 리던던트 메모리 라인의 선택을 강제할 수 있는 것을 특징으로 하는 반도체 메모리 장치.
제 21 항에 있어서,

상기 포스트 리페어 제어 블락은 레이저로 절단가능한 퓨즈를 포함하며,

상기 레이저로 절단가능한 퓨즈가 절단되었는지 여부는 상기 전기적 퓨즈가 모드 레지스터 셋 신호에 응답하여 절단될 수 있는지 여부를 결정하는 것을 특징으로 하는 반도체 메모리 장치.
제 20 항에 있어서, 상기 반도체 메모리 장치는

상기 리던던트 메모리 라인 제어 회로가 상기 제1 및 제2 리던던트 메모리 라인을 모두 선택하더라도 상기 제1 리던던트 메모리 라인의 선택을 강제하는 오버라이드(override) 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
각각이 하나의 레이저 퓨즈/비교기에 결합되어 있는 복수 개의 리던던트 메모리 라인들과 메인 메모리 라인들의 집합을 구비하는 반도체 메모리 장치의 포스트 리페어를 인에이블하는 방법에 있어서,

결함없는 리던던트 메모리 라인을 결정하기 위하여 상기 리던던트 메모리 라인들을 테스트하는 단계;

결함없는 리던던트 메모리 라인을 포스트 리페어용으로 할당하는 단계; 및

상기 리던던트 메모리 라인과 결합된 레이저 퓨즈/비교기 대신에 상기 할당된 결함없는 리던던트 메모리 라인을 포스트 리페어 비교기와 결합시키는 단계를 구비하는 반도체 메모리 장치의 포스트 리페어 인에이블 방법.
각각이 하나의 레이저 퓨즈/비교기에 결합되어 있는 복수 개의 리던던트 메모리 라인들과 메인 메모리 라인들의 집합을 구비하는 반도체 메모리 장치를 리페어하는 방법에 있어서,

상기 반도체 메모리 장치를 패키지로 조립하기 전에,

어떤 라인이 불량이고 어떤 라인이 불량이 아닌지를 결정하기 위하여 상기 메인 메모리 라인들을 테스트하는 단계; 및

각 불량 메인 메모리 라인에 대해서, 상기 리던던트 메모리 라인들 중의 하나를 할당하고 상기 불량 메인 메모리 라인을 대체하는 상기 리던던트 메모리 라인과 결합된 상기 레이저 퓨즈/비교기를 구성하는 단계를 구비하며,

상기 반도체 메모리 장치를 패키지로 조립한 후에,

불량 메모리 라인이 존재하는지 여부를 결정하기 위해 상기 외부에서 어드레스 가능한 메모리 라인들을 테스트하는 단계;

상기 패키지 조립 전에 불량 메인 메모리 라인을 대체하는 리던던트 메모리 라인 이외의 리던던트 메모리 라인을 포스트 리페어 용으로 할당하는 단계; 및

불량 메모리 라인이 존재하는 경우, 상기 불량 메모리 라인을 대체하기 위해 상기 포스트 리페어 용으로 할당된 리던던트 메모리 라인을 전기적으로 할당하는 단계를 구비하는 반도체 메모리 장치의 리페어 방법.
제 27 항에 있어서, 상기 반도체 메모리 장치의 리페어 방법은

상기 조립 전에, 상기 할당된 리던던트 메모리 라인들 각각이 상기 반도체 메모리 장치의 조립 후에 전기적으로 할당되는 것을 방지하기 위하여 상기 할당된 리던던트 메모리 라인들 각각과 결합된 레이저로 설정가능한 퓨즈를 설정하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제 28 항에 있어서, 상기 반도체 메모리 장치의 리페어 방법은

상기 조립 전에, 어떤 리던던트 메모리 라인이 불량이 아닌지를 결정하기 위하여 상기 리던던트 메모리 라인들을 테스트하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제 29 항에 있어서, 상기 반도체 메모리 장치의 리페어 방법은

상기 조립 전에, 상기 할당된 리던던트 메모리 라인들 각각이 상기 반도체 메모리 장치의 조립 후에 전기적으로 할당되는 것을 방지하기 위하여 상기 할당된 리던던트 메모리 라인들 각각과 결합된 레이저로 설정가능한 퓨즈를 설정하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제 28 항에 있어서, 상기 불량 메모리 라인을 대체하기 위해 리던던트 메모리 라인을 전기적으로 할당하는 단계는

상기 불량 메모리 라인과 결합된 어드레스를 전기적 퓨즈 박스에 설정하는 단계;

모든 이용 가능한 리던던트 메모리 라인들이 모두 시도되거나 또는 상기 불량 메모리 라인이 대체될 때까지, 리던던트 메모리 라인과 관련된 리페어 어드레스의 집합을 루핑(looping)하는 단계;

상기 리페어 어드레스와 관련된 전기적 퓨즈를 설정하기 위해 시도하는 단계; 및

상기 리페어 어드레스와 관련된 메모리 라인이 여전히 불량인지를 결정하기 위해 상기 불량 메모리 라인과 관련된 어드레스를 테스트하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제 31 항에 있어서, 상기 리페어 어드레스의 집합을 루핑(looping)하는 단계는

상기 리페어 어드레스를 그들 각각의 리던던트 메모리 라인에 대한 오버라이드(override) 우선권에 따라 소정의 순서로 배열하는 단계를 포함하며,

상기 소정 순서에서 늦은 어드레스는 더 높은 오버라이드 우선권을 가지고,

높은 오버라이드 우선권은 낮은 우선권을 가지는 메모리 라인이 불량 메모리 라인 어드레스와 이미 관련되었다고 하더라도, 상기 높은 오버라이드 우선권을 가지는 리페어 어드레스와 관련된 리던던트 메모리 라인을 선택하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제 32 항에 있어서, 상기 반도체 메모리 장치의 리페어 방법은

상기 조립 전에, 상기 리던던트 메모리 라인들 중의 하나를 불량 메인 메모리 라인의 대체를 위하여 할당할 때, 상기 오버라이드 우선권에 해당하는 소정의 순서대로 리던던트 메모리 라인을 할당하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
각각이 하나의 레이저 퓨즈/비교기에 결합되어 있는 복수 개의 리던던트 메모리 라인들과 메인 메모리 라인들의 집합을 구비하는 반도체 메모리 장치를 리페어하는 방법에 있어서,

상기 반도체 메모리 장치를 패키지로 조립하기 전에,

어떤 라인이 불량이고 어떤 라인이 불량이 아닌지를 결정하기 위하여 상기 메인 메모리 라인들과 상기 리던던트 메모리 라인들을 테스트하는 단계;

각 불량 메인 메모리 라인에 대해서, 상기 불량없는 리던던트 메모리 라인들 중의 하나를 할당하고 상기 불량 메인 메모리 라인을 대체하는 상기 리던던트 메모리 라인과 결합된 상기 레이저 퓨즈/비교기를 구성하는 단계;

결함 메모리 라인의 대체 후에도 상기 불량없는 리던던트 메모리 라인이 남아 있는 경우, 상기 남아 있는 불량없는 리던던트 메모리 라인을 포스트 리페어용으로 할당하는 단계; 및

상기 할당된 포스트 리페어용 리던던트 메모리 라인을 상기 할당된 포스트 리페어용 리던던트 메모리 라인과 결합된 레이저 퓨즈/비교기 대신에 포스트 리페어 비교기와 결합시키는 단계를 구비하는 반도체 메모리 장치의 리페어 방법.
제 34 항에 있어서, 상기 반도체 메모리 장치의 리페어 방법은

상기 반도체 메모리 장치를 패키지로 조립한 후에,

상기 메인 메모리 라인들 중 어느 라인이 불량인지를 결정하기 위해 상기 메인 메모리 라인들을 다시 테스트하는 단계; 및

상기 재테스트 과정 중에 상기 메인 메모리 라인들 중 한 라인이 불량인 것으로 결정되면, 상기 불량 메인 메모리 라인을 대체하기 위하여 상기 할당된 포스트 리페어 리던던트 메모리 라인과 결합된 포스트 리페어 비교기를 구성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제 34 항에 있어서, 상기 할당된 포스트 리페어용 리던던트 메모리 라인을 상기 포스트 리페어 비교기와 결합시키는 단계는

퓨즈를 절단함으로써, 상기 포스트 리페어 비교기를 상기 할당된 포스트 리페어용 리던던트 메모리 라인과 결합되도록 선택 로직을 구성하는 단계; 및

상기 할당된 포스트 리페어용 리던던트 메모리 라인에 결합된 레이저 퓨즈/비교기와의 결합을 차단하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
제 36 항에 있어서, 상기 퓨즈의 절단은 상기 반도체 메모리 장치의 패키징 후 외부 명령에 의해 수행되는 것을 특징으로 하는 반도체 메모리 장치의 리페어 방법.
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로우(row)와 칼럼(column)의 매트릭스 구조에 배열되는 복수개의 노말 메모리 셀들을 포함하는 반도체 메모리 장치에 있어서,

상기 노말 메모리 셀의 결함 라인들을 대체할 수 있는 둘 이상의 리던던시 라인들;

레이저로 절단 가능한 다수개의 레이저 퓨즈들의 선택적 절단에 따라 상기 결함 라인을 대신하여 해당 리던던시 라인을 선택하는 레이저 리페어를 수행하며, 소정의 제어 신호 및 전기적 리페어 활성 신호에 응답하여 상기 결함 라인을 대신하여 상기 해당 리던던시 라인을 선택하는 포스트 리페어를 수행하는 상기 리던던시 라인들 각각에 대응하여 구비하는 상기 리던던시 제어 블록들; 및

상기 리던던시 제어 블록들 중에서 적어도 2개의 상기 리던던시 제어 블록들 각각에 대응하여 하나씩 구비되고, 상기 지정된 리던던시 라인에 대응하는 상기 리던던시 제어 블록으로 소정 레벨의 상기 제어 신호를 출력하는 포스트 리페어 제어 블록들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 41항에 있어서, 상기 반도체 메모리 장치는

전기적으로 절단 가능한 다수 개의 전기적 퓨즈들을 포함하며, 선택적으로 절단되는 상기 전기적 퓨즈들의 조합에 의하여 상기 결함 라인들 중의 어느 하나를 지정하는 어드레스로 프로그램되는 전기적 퓨즈 박스; 및

상기 프로그램된 어드레스와 외부 어드레스가 일치하면, 상기 전기적 리페어 활성 신호를 활성화하는 어드레스 비교기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 42항에 있어서,

상기 반도체 메모리 장치는 외부로부터 다수의 커멘드 신호 및 다수의 어드레스 신호를 수신하는 모드 레지스터 셋을 더 구비하며,

상기 전기적 퓨즈 박스는 상기 외부 신호들에 응답하여 상기 모드 레지스터 셋으로부터 출력되는 신호에 의하여 제어되는 것을 특징으로 하는 반도체 메모리 장치.
제 42항에 있어서, 상기 어드레스 비교기는

상기 전기적 퓨즈 박스에 프로그램된 어드레스의 한 비트와 상기 외부 어드레스의 한 비트씩을 각각 수신하여 상기 수신되는 두 비트가 일치하면 제1 로직 레벨의 신호를 각각 출력하는 다수개의 비교부들을 포함하며, 상기 비교부들의 출력신호들이 모두 상기 제1 로직 레벨일 때 상기 전기적 리페어 활성 신호를 활성화하는 것을 특징으로 하는 반도체 메모리 장치.
제 42항에 있어서,

상기 리던던시 제어 블록들 각각은 상기 레이저 리페어의 수행을 위한 레이저 리페어 처리 파트를 포함하며,

상기 리페어 처리 파트는, 선택적으로 절단되는 상기 레이저 퓨즈들의 조합에 의하여 상기 결함 라인들 중의 어느 하나를 지정하는 어드레스로 프로그램되는 레이저 퓨즈 박스; 및 상기 레이저 퓨즈 박스에 프로그램된 어드레스와 상기 외부 어드레스가 동일하면 활성화되는 출력 신호를 발생하는 어드레스 비교부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 42항에 있어서, 상기 포스트 리페어 제어 블록들은

상기 리던던시 제어 블록들의 각각에 대응하여 하나씩 구비되는 것을 특징으로 하는 반도체 메모리 장치.
제 42항에 있어서,

상기 포스트 리페어 제어 블록들 각각은 레이저로 절단 가능한 포스트 리페어 제어용 퓨즈를 포함하며,

상기 포스트 리페어 제어 블록에서 출력되는 상기 제어 신호는 상기 포스트 리페어 제어용 퓨즈의 절단 여부에 따라 로직 레벨을 달리하는 것을 특징으로 하는 반도체 메모리 장치.
제 47항에 있어서,

상기 포스트 리페어 제어용 퓨즈의 절단은, 상기 반도체 장치의 웨이퍼 상태에서 이루어지고,

상기 포스트 리페어는, 상기 반도체 장치의 패키지 상태에서 이루어지는 것을 특징으로 하는 반도체 메모리 장치.
로우(row)와 칼럼(column)의 매트릭스 구조에 배열되는 복수개의 노말 메모리 셀들과, 상기 노말 메모리 셀의 결함 라인들을 대체할 수 있는 둘 이상의 리던던시 라인들을 포함하는 반도체 메모리 장치에서, 상기 결함 라인들을 상기 리던던시 라인들로 대체하는 리페어 방법에 있어서,

(a) 상기 반도체 장치의 웨이퍼 상태에서 레이저를 이용하여 레이저 리페어를 하는 단계;

(b) 상기 리던던시 라인들 중에서 상기 (a) 단계에서의 레이저 리페어에 사용되지 않은 리던던시 라인들을 테스트하는 단계;

(c) 상기 (b) 단계의 테스트에서 양품으로 인정된 리던던시 라인들 중에서 적어도 하나를 전기적 리페어용 라인으로 선택하는 단계;

(d) 패키지 상태에서 상기 반도체 장치를 테스트하는 단계; 및

(e) 상기 (d) 단계에서 발생된 결함 라인을 상기 전기적 리페어용 라인으로 리페어하는 단계를 구비하는 것을 특징으로 하는 포스트 리페어 방법.
제 49항에 있어서, 상기 (a) 단계는

레이저로 절단 가능한 다수개의 레이저 퓨즈들을 선택적으로 절단하여 상기 결함 라인을 지정하는 어드레스를 프로그램하는 단계를 포함하는 것을 특징으로 하는 포스트 리페어 방법.
제 49항에 있어서, 상기 (e) 단계는

전기적으로 절단 가능한 다수개의 전기적 퓨즈들을 선택적으로 절단하여 상기 (d) 단계에서 발생한 결함 라인을 지정하는 어드레스를 프로그램하는 단계를 포함하는 것을 특징으로 하는 포스트 리페어 방법.