KR101196968B1 - 불휘발성 메모리 소자 - Google Patents

불휘발성 메모리 소자 Download PDF

Info

Publication number
KR101196968B1
KR101196968B1 KR1020100033718A KR20100033718A KR101196968B1 KR 101196968 B1 KR101196968 B1 KR 101196968B1 KR 1020100033718 A KR1020100033718 A KR 1020100033718A KR 20100033718 A KR20100033718 A KR 20100033718A KR 101196968 B1 KR101196968 B1 KR 101196968B1
Authority
KR
South Korea
Prior art keywords
address
repair
input
defective column
column address
Prior art date
Application number
KR1020100033718A
Other languages
English (en)
Other versions
KR20110114209A (ko
Inventor
조호엽
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100033718A priority Critical patent/KR101196968B1/ko
Priority to US13/085,028 priority patent/US20110249480A1/en
Priority to JP2011088171A priority patent/JP2011222114A/ja
Priority to CN201110092114XA priority patent/CN102290104A/zh
Publication of KR20110114209A publication Critical patent/KR20110114209A/ko
Application granted granted Critical
Publication of KR101196968B1 publication Critical patent/KR101196968B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/785—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes
    • G11C29/789—Masking faults in memories by using spares or by reconfiguring using programmable devices with redundancy programming schemes using non-volatile cells or latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 메인 셀들과 리던던시 셀들을 포함하는 메모리 셀 어레이; 상기 메인 셀들 중 결함이 발생된 메모리 셀이 포함되는 컬럼의 어드레스인 결함 컬럼 어드레스를 저장하기 위한 캠(Content Addressable Memory; CAM)셀부; 상기 캠셀부에 저장된 데이터에 따라 결함 컬럼 어드레스를 임시 저장하고, 상기 저장된 결함 컬럼 어드레스와 동작 명령에 의해 입력되는 입력 어드레스를 비교하고, 비교결과에 따른 매칭 제어신호들과 결함 컬럼 어드레스가 있는 것을 나타내는 리던던시 체크 인에이블 신호를 출력하는 복수개의 어드레스 래치 및 비교 회로와, 상기 매칭 제어신호들 및 싱가 리던던시 체크 인에이블 신호의 조합에 따라 리페어 제어신호를 출력하는 리페어 신호 생성부를 포함하는 리페어 제어부를 포함하는 불휘발성 메모리 소자를 제공한다.

Description

불휘발성 메모리 소자{Non volatile memory device}
본 발명은 불휘발성 메모리 소자에 관한 것이다
반도체 메모리 장치, 특히 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 소거하기 위한 소거동작과 상기 메모리 셀에 데이터를 저장하기 위한 프로그램 동작은 F-N 터널링(Fowler-Nordheim tunneling)과 핫 일렉트론 인젝션(hot electron injection) 방식을 사용하고 있다.
불휘발성 메모리 소자는 컬럼라인에 연결되는 메모리 셀에 결함이 있는 경우, 이를 리던던시 셀로 보상하는 리페어 과정을 거친다.
리페어를 위해서는 테스트를 통해서 결함이 발생한 컬럼 어드레스를 파악하여, 결함이 발생된 컬럼 어드레스를 캠(Content Addressable Memory; CAM)셀에 저장한다.
캠 셀은 별도의 저장부나 메모리 셀들 중 일부를 이용한다. 그리고 초기 동작시에 캠셀에 저장된 결함 컬럼 어드레스 정보를 로딩하여 래치하고, 이후의 프로그램이나 데이터 독출 동작을 위해 입력되는 어드레스와 비교하여 결함 컬럼 어드레스가 입력된 경우, 리던던시된 컬럼이 결함 컬럼을 대신하여 선택되도록 한다.
이를 위해서 불휘발성 메모리 소자는 결함 컬럼 어드레스를 저장하기 위한 래치회로와, 입력 어드레스와 래치회로에 저장된 결함 컬럼 어드레스를 비교하여 리페어 신호를 제공하기 위한 비교 회로를 포함한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 리던던시된 결함 컬럼 어드레스를 래치하고, 비교하기 위한 회로의 소자개수를 줄여서 면적을 줄이고 성능을 향상시킬 수 있는 불휘발성 메모리 소자를 제공하는데 있다.
본 발명의 특징에 따른 불휘발성 메모리 소자는,
메인 셀들과 리던던시 셀들을 포함하는 메모리 셀 어레이; 상기 메인 셀들 중 결함이 발생된 메모리 셀이 포함되는 결함 컬럼 어드레스를 저장하기 위한 캠(Content Addressable Memory; CAM)셀부; 상기 저장된 결함 컬럼 어드레스와 동작 명령에 의해 입력되는 입력 어드레스를 비교하고, 비교결과에 따른 매칭 제어신호들과 결함 컬럼 어드레스가 있는 것을 나타내는 리던던시 체크 인에이블 신호를 출력하는 복수개의 어드레스 래치 및 비교 회로와, 상기 매칭 제어신호들 및 싱가 리던던시 체크 인에이블 신호의 조합에 따라 리페어 제어신호를 출력하는 리페어 신호 생성부를 포함하는 리페어 제어부를 포함한다.
상기 결함 컬럼 어드레스 마다 각각 어드레스 래치 및 비교 회로가 연결되고, 각각의 어드레스 래치 및 비교 회로는, 상기 결함 컬럼 어드레스를 한 비트씩 저장하는 복수개의 래치 회로와, 상기 래치 회로들 각각으로부터 출력되는 결함 컬럼 어드레스와 상기 입력 어드레스를 비교하여 매칭 제어신호를 출력하는 복수개의 비교 회로를 포함한다.
상기 비교회로는 각각, 상기 래치회로에 저장된 결함 어드레스와 상기 입력 어드레스의 논리 레벨이 동일한 경우에는, 상기 매칭 제어신호가 제 1 논리 레벨을 갖도록 출력하는 것을 특징으로 한다.
상기 비교회로는 각각, 상기 입력 어드레스의 논리레벨을 갖는 신호 또는 상기 입력 어드레스의 논리레벨과 반대되는 신호를 상기 래치의 제 1 및 제 2 노드에 논리레벨 상태에 따라 선택하여 출력하는 제 1 및 제 2 스위칭 소자를 포함한다.
상기 리페어 신호 생성부는, 상기 복수개의 매칭 제어신호와 상기 리던던시 체크 인에이블 신호가 모두 제 1 논리 레벨인 경우, 상기 입력 어드레스가 결함 컬럼 어드레스인 것을 나타내는 리페어 제어신호를 출력하는 것을 특징으로 한다.
상기 리페어 신호 생성부는, 상기 복수개의 매칭 제어신호들과 상기 리던던시 체크 인에이블 신호를 낸드(NAND) 논리조합하기 위한 하나 이상의 논리 조합 게이트; 상기 논리 조합 게이트들의 출력신호를 논리 조합하여 상기 리페어 제어신호로 출력하기 위한 논리 조합부를 포함한다.
상기 논리 조합부는, 상기 논리 조합 게이트들의 출력신호를 노아(NOR) 논리 조합하는 노아 게이트와, 상기 노아 게이트의 출력신호를 반전하여 상기 리페어 제어신호로 출력하는 인버터를 포함한다.
상기 리페어 제어신호에 의해서, 상기 메인 셀들 또는 리던던시 셀들을 선택하여 상기 동작 명령을 수행하는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 불휘발성 메모리 소자는,
메인 셀들과 리던던시 셀들을 포함하는 메모리 셀 어레이; 상기 메인 셀들 중 결함이 발생된 메모리 셀의 결함 컬럼 어드레스를 저장하기 위한 퓨즈 회로들을 포함하는 퓨즈 회로부; 상기 퓨즈 회로부에 저장된 결함 컬럼 어드레스와 동작 명령에 의해 입력되는 입력 어드레스를 비교하고, 비교결과에 따른 매칭 제어신호들과 결함 컬럼 어드레스가 있는 것을 나타내는 리던던시 체크 인에이블 신호를 출력하는 복수개의 비교 회로와, 상기 매칭 제어신호들 및 싱가 리던던시 체크 인에이블 신호의 조합에 따라 리페어 제어신호를 출력하는 리페어 신호 생성부를 포함하는 리페어 제어부를 포함한다.
상기 비교회로는 각각, 상기 결함 어드레스와 상기 입력 어드레스의 논리 레벨이 동일한 경우에는, 상기 매칭 제어신호가 제 1 논리 레벨을 갖도록 출력하는 것을 특징으로 한다.
상기 비교회로는 각각, 상기 입력 어드레스의 논리레벨을 갖는 신호 또는 상기 입력 어드레스의 논리레벨과 반대되는 신호를 제 1 및 제 2 노드에 논리레벨 상태에 따라 선택하여 출력하는 제 1 및 제 2 스위칭 소자를 포함한다.
상기 리페어 신호 생성부는, 상기 복수개의 매칭 제어신호와 상기 리던던시 체크 인에이블 신호가 모두 제 1 논리 레벨인 경우, 상기 입력 어드레스가 결함 컬럼 어드레스인 것을 나타내는 리페어 제어신호를 출력하는 것을 특징으로 한다.
상기 리페어 신호 생성부는, 상기 복수개의 매칭 제어신호들과 상기 리던던시 체크 인에이블 신호를 낸드(NAND) 논리조합하기 위한 하나 이상의 논리 조합 게이트; 상기 논리 조합 게이트들의 출력신호를 논리 조합하여 상기 리페어 제어신호로 출력하기 위한 논리 조합부를 포함한다.
상기 논리 조합부는, 상기 논리 조합 게이트들의 출력신호를 노아(NOR) 논리 조합하는 노아 게이트와, 상기 노아 게이트의 출력신호를 반전하여 상기 리페어 제어신호로 출력하는 인버터를 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리 소자는 리페어된 결함 컬럼 어드레스를 임시 저장할 래치회로와, 상기 결함 컬럼 어드레스와 입력 어드레스를 비교하여 리페어 신호를 출력할 비교 회로를 구성하는 소자의 개수를 줄여 회로의 면적을 줄이고, 성능을 개선시킬 수 있다.
도 1은 불휘발성 메모리 소자를 나타낸다.
도 2a는 도1의 리페어 제어부의 일실시 예를 나타낸다.
도 2b는 도 2a의 리던던시 정보 래치부의 래치회로를 나타낸다.
도 2c는 도 2a의 어드레스 비교부의 리던던시 회로를 나타낸다.
도 3a 및 도 3b는 도 2a의 일실시 예에 따른 어드레스 비교에 따른 타이밍 도를 나타낸다.
도 4a는 본 발명의 실시 예에 따른 리페어 제어부를 나타낸다.
도 4b는 도 4a의 제 1 래치 및 비교부의 래치 및 비교회로를 나타낸다.
도 4c는 도 4a의 리페어 신호 생성부를 나타낸다.
도 4d는 도 4a의 제 1 래치 및 비교부의 래치 및 비교회로를 나타낸 다른 실시 예이다.
도 4e는 도 4a의 제 1 래치 및 비교부의 래치 및 비교회로를 나타낸 또 다른 실시 예이다.
도 5a 및 도 5b는 도 4a 내지 도 4d에 나타난 본 발명의 다양한 실시 예에 따른 리페어 제어부(170)에서의 리페어 제어신호 출력을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 불휘발성 메모리 소자를 나타낸다.
도 1을 참조하면, 불휘발성 메모리 소자(100)는 메모리 셀 어레이(110), 페이지 버퍼부(120), Y 디코더(130), X 디코더(140), 전압 제공부(150), 제어부(160) 및 리페어 제어부(170)를 포함한다.
메모리 셀 어레이(110)는 메인 셀부(111)와 리던던시 셀부(112)를 포함한다. 메인 셀부(111)와 리던던시 셀부(112)는 각각 복수개의 메모리 셀들이 비트라인과 워드라인으로 연결된다. 불휘발성 메모리 소자(100)는 데이터를 프로그램할 때, 비트라인과 워드라인을 선택함으로써 메모리 셀을 선택한다.
메인 셀부(111)의 메모리 셀에 결함이 발생되면, 결함이 발생된 메모리 셀이 연결되는 비트라인의 컬럼 어드레스를 결함 컬럼 어드레스로 하고, 리던던시 셀부(112)에 컬럼과 대체하여 동작하도록 하는 리페어를 수행한다.
메인 셀부(111)와 리던던시 셀부(112)의 일부를 캠셀(Content Addressable Memory; CAM)(미도시)로 정의하여 결함 컬럼 어드레스들이나, 불휘발성 메모리 소자의 동작을 위한 옵션 정보 등이 저장된다.
페이지 버퍼부(120)는 하나 이상의 비트라인에 연결되는 페이지 버퍼들을 포함한다. 각각의 페이지 버퍼는 선택된 메모리 셀에 저장하기 위한 데이터를 래치하거나, 선택된 메모리 셀에 저장된 데이터를 독출하여 저장한다.
Y 디코더(130)는 입력 어드레스에 따라 페이지 버퍼들의 데이터 입출력 경로를 제공한다. 이때 리페어 제어신호에 의해서 메인 셀부(111)에 연결되는 페이지 버퍼와 리던던시 셀부(112)에 연결된 페이지 버퍼들 중 어느 하나를 연결한다.
X 디코더(140)는 상기 입력 어드레스에 따라서 메모리 셀 어레이(110)의 워드라인(Word Line)을 선택하여 동작 전압 제공을 위한 글로벌 워드라인(Global Word Line)에 연결한다.
전압 제공부(150)는 프로그램, 독출, 소거 동작을 위한 동작 전압을 생성하여 글로벌 워드라인에 제공한다. 그리고 제어부(160)는 프로그램, 독출 및 소거 동작을 위한 제어신호를 출력한다.
리페어 제어부(170)는 캠셀에 저장된 결함 컬럼 어드레스를 래치하고, 프로그램이나 데이터 독출 동작을 위해 입력되는 입력 어드레스와 결함 컬럼 어드레스를 비교하여 리페어 제어신호를 출력한다.
도 2a는 도1의 리페어 제어부의 일실시 예를 나타낸다.
도 2a를 참조하면, 일실시 예에 따른 리페어 제어부(170)는 제 1 내지 제 3 리던던시 정보 래치부(210 내지 230)와 어드레스 비교부(240)를 포함한다. 상기 제 1 내지 제 3 리던던시 정보 래치부(210 내지 230)와 어드레스 비교부(240)는 결함이 발생된 컬럼 어드레스별로 각각 구성된다.
제 1 내지 제 3 리던던시 정보 래치부(210 내지 230)는 제 1 및 제 2 제어신호(BYTE<0> 및 BYTE<1>)에 응답하여 제 1 내지 제 8 데이터(DATLOAD<7:0>)에 따라서 결함 컬럼 어드레스를 래치하기 위한 래치회로들을 각각 포함한다. 제 1 내지 제 8 데이터 (DATLOAD<7:0>)의 반전된 데이터는 제 9 내지 제 16 데이터 (DATLOAD_N<7:0>)이다.
제 1 및 제 2 리던던시 정보 래치부(210, 220)는 제 1 내지 제 11 결함 컬럼 어드레스(FAX<12:2>)를 출력하고, 제 3 리던던시 정보 래치부(230)는 리던던시 체크 인에이블 신호(REDCHKEN)를 출력한다. 제 1 내지 제 11 결함 컬럼 어드레스(FAX<12:2>)의 반전된 데이터는 제 12 내지 제 22 결함 컬럼 어드레스(FAX_N<12:2>)이다.
상기 제 1 내지 제 11 결함 컬럼 어드레스(FAX<12:2>)는 결함이 발생된 하나의 비트라인의 컬럼 어드레스이다. 즉, 결함이 발생된 비트라인마다 제 1 내지 제 11 결함 컬럼 어드레스(FAX<12:2>)가 다르다.
어드레스 비교부(240)는 제 1 내지 제 11 입력 어드레스(AX<12:2>)및 제 12 내지 제 22 입력 어드레스(AX_N<12:2>)와 상기 제 1 내지 제 3 리던던시 정보 래치부(210 내지 230)가 제공하는 제 1 내지 제 22결함 컬럼 어드레스(FAX<12:2>, FAX_N<12:2>)와 리던던시 체크 인에이블 신호(REDCHKEN)를 비교하여 리페어 제어신호(REP_N)를 출력한다.
상기 제 1 내지 제 2 리던던시 정보 래치부(210 내지 220)에는 각각의 결함 컬럼 어드레스 비트를 한 비트씩 저장하기 위한 복수개의 래치 회로들을 포함한다. 그리고 제 3 리던던시 정보 래치부(230)는 리페어 체크를 위한 리던던시 체크 인에이블 신호(REDCHKEN)를 출력한다.
어드레스 비교부(240)는 제 1 내지 제 22 결함 컬럼 어드레스(FAX<12:2>, FAX_N<12:2>)와 제 1 내지 제 22 입력 어드레스(AX<12:2>, AX_N<12:2>)를 비교하여 리페어 제어신호(REP_N)를 출력하기 위한 리던던시 회로들이 포함된다.
도 2b는 도 2a의 리던던시 정보 래치부의 래치회로를 나타낸다.
도 2b는 제 1 내지 제 2 리던던시 정보 래치부(210 내지 220)에 포함되는 래치 회로들 중 하나를 대표적으로 나타낸 것이다.
도 2b를 참조하면, 래치회로(211)는 제 1 내지 제 4 NMOS 트랜지스터(N1 내지 N4)와 제 1 래치(L1)를 포함한다.
제 1 NMOS 트랜지스터(N1)는 노드(K1)와 접지노드 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 래치 리셋 신호(RST_CAM)가 입력된다.
제 1 래치(L1)는 노드(K1)와 노드(K2)의 사이에 연결되는 래치 회로이다.
제 2 NMOS 트랜지스터(N2)는 노드(K1)와 노드(K3)의 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)는 노드(K2)와 노드(K3)의 사이에 연결된다. 제 2 NMOS 트랜지스터(N2)의 게이트에는 제 K(
Figure 112010023411602-pat00001
) 데이터(DATLOAD<K>)가 입력되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 제 (K+8) 데이터(DATLOAD_N<K>)가 입력된다.
제 4 NMOS 트랜지스터(N4)는 노드(K3)와 접지노드 사이에 연결되고, 제 4 NMOS 트랜지스터(N4)의 게이트에는 제 1 또는 제 2 제어신호(BYTE<0> 또는 BYTE<1>)가 입력된다.
래치회로(211)가 제 1 리던던시 정보 래치부(210)에 포함된 경우에는 제 4 NMOS 트랜지스터(N1)의 게이트에 제 1 제어신호(BYTE<0>)가 입력된다.
그리고 래치회로(211)가 제 2 리던던시 정보 래치부(220)에 포함된 경우에는 제 4 NMOS 트랜지스터(N4)의 게이트에 제 2 제어신호(BYTE<1>)가 입력된다.
래치 회로(211)의 동작은 다음과 같다.
불휘발성 메모리 소자(100)가 초기 구동을 시작하면 제어부(160)는 먼저 래치회로(211)에 리셋하기 위한 래치 리셋신호(RST_CAM)를 하이 레벨로 입력한다.
래치 리셋신호(RST_CAM)가 하이 레벨로 입력되면, 제 1 NMOS 트랜지스터(N1)는 턴온된다. 제 1 NMOS 트랜지스터(N1)가 턴온되면 노드(K1)가 접지노드로 연결된다.
노드(K1)가 접지노드에 연결되면 제 1 래치(L1)가 리셋된다.
그리고 제어부(160)가 캠셀에 저장된 결함 컬럼 어드레스 정보를 로딩하여 제 1 내지 16 데이터(DATLOAD<7:0>, DATLOAD_N<7:0>)와 제 1 및 제 2 제어신호(BYTE<0>, BYTE<1>)를 리페어 제어부(170)로 제공한다.
래치회로(211)가 제 1 리던던시 정보 래치부(210)에 포함된 래치회로인 경우, 제 4 NMOS 트랜지스터(N4)의 게이트에 하이 레벨의 제 1 제어신호(BYTE<0>)가 입력되면, 노드(K3)는 접지노드와 연결된다.
그리고 제 K 데이터 비트(DATLOAD<K>)와 제 (K+8) 데이터 비트(DATLOAD_N<K>)가 입력되어 제 1 래치(L1)에 데이터 래치된다. 제 1 래치(L1)에 저장된 데이터가 제 N(
Figure 112010023411602-pat00002
) 결함 컬럼 어드레스(FAX<N>)와 제 N+11 결함 컬럼 어드레스(FAX_N<N>)이다.
한편, 상기와 같이 래치회로(211)들에 저장되는 제 1 내지 제 22 결함 컬럼 어드레스(FAX<12:2>, FAX_N<12:2>)와 제 1 내지 제 22 입력 어드레스(AX<12:2>, AX_N<12:2>)를 비교하기 위한 리던던시 회로는 다음과 같다.
도 2c는 도 2a의 어드레스 비교부의 리던던시 회로를 나타낸다.
도 2c를 참조하면, 리던던시 회로(241)는 제 1 PMOS 트랜지스터(P1), 제 1 내지 제 3 인버터(IN1 내지 IN3), 제 1 낸드 게이트(NA1), 복수개의 어드레스 비교회로(241a)들 및 제 9 NMOS 트랜지스터(N9)가 포함된다. 각각의 어드레스 비교회로(241a)는 제 5 내지 제 8 NMOS 트랜지스터(N5 내지 N8)가 포함된다.
제 1 PMOS 트랜지스터(P1)는 전원전압 입력단과 노드(K4)의 사이에 연결되고, 제 1 PMOS 트랜지스터(P1)의 게이트에는 제 1 인버터(IN1)의 출력신호가 입력된다.
제 1 인버터(IN1)는 제 1 낸드 게이트(NA1)의 출력신호를 반전 출력한다. 제 1 낸드 게이트(NA1)에는 리던던시 인에이블 신호(RDEN_N)와 노드(K5)의 신호가 입력된다.
제 2 인버터(IN2)는 노드(K4)와 노드(K5)의 사이에 연결되고, 제 3 인버터(IN3)는 노드(K5)의 전압 레벨을 반전하여 출력한다. 제 3 인버터(IN3)의 출력신호는 리페어 제어 신호(REP_N)이다.
제 5 및 제 6 NMOS 트랜지스터(N5, N6)는 노드(K4)와 노드(K6)의 사이에 직렬로 연결된다. 제 5 NMOS 트랜지스터(N5)의 게이트에는 제 1 입력 어드레스(AX<2>)가 입력되고, 제 6 NMOS 트랜지스터(N6)의 게이트에는 제 1 결함 컬럼 어드레스(FAX<2>)가 입력된다.
제 7 및 제 8 NMOS 트랜지스터(N7, N8)는 노드(K4)와 노드(K6)의 사이에 직렬로 연결되고, 제 7 NMOS 트랜지스터(N7)의 게이트에는 제 12 입력 어드레스(AX_N<2>)가 입력되고, 제 8 NMOS 트랜지스터(N8)의 게이트에는 제 12 결함 컬럼 어드레스(FAX_N<2>)가 입력된다.
상기 어드레스 비교회로(241a)에 의해서 제 1 내지 제 22 결함 컬럼 어드레스(FAX<12:2>, FAX_N<12:2>)가 비교된다.
그리고 제 9 NMOS 트랜지스터(N9)는 노드(K7)와 접지노드 사이에 연결되고, 제 9 NMOS 트랜지스터(N9)의 게이트에는 리던던시 체크 인에이블 신호(REDCHKEN)가 입력된다.
상기의 도 2a 내지 도 2c와 같이 구성되는 일 실시 예에 따른 리페어 제어부(170)는 어드레스가 입력되는 순서에 따라서 리페어 제어신호(REP_N)가 출력되는 타이밍이 다르다.
도 3a 및 도 3b는 도 2a의 일실시 예에 따른 어드레스 비교에 따른 타이밍 도를 나타낸다.
도 3a는 제 1 입력 어드레스(AX<2>)를 제외한 제 2 내지 제 11 입력 어드레스(AX<12:3>)가 매칭(Matching)된 상태에서 제 1 입력 어드레스(AX<2>)가 매칭되는 경우에 타이밍도이고, 도 3b는 제 1 내지 제 10 입력 어드레스(AX<11:2>)는 매칭이 되어 있고, 제 11 입력 어드레스(AX<12>)가 매칭되는 경우의 타이밍 도를 나타낸다.
도 3a 및 도 3b를 비교하면, 앞선 어드레스인 제 1 입력 어드레스(AX<2>)가 다른 어드레스들에 비해서 늦게 매칭이 되는 경우에는 노드(K4)의 전압 레벨이 제 1 입력 어드레스(AX<2>)가 입력과 거의 동시에 변경되고 리페어 제어신호(REP_N)도 딜레이가 없이 어드레스 입력됨과 동시에 변경되는 것을 확인할 수 있다.
그러나 도 3b에 보인 바와 같이, 마지막으로 입력되는 제 11 입력 어드레스(AX<12>)가 늦게 매칭되는 경우에는 노드(K4)의 전압 변화가 불안정하고, 이에 따라서 리페어 제어신호(REP_N)가 출력되는 시간이 딜레이 되는 것을 확인할 수 있다.
도 4a는 본 발명의 실시 예에 따른 리페어 제어부를 나타낸다.
도 4a를 참조하면, 본 발명의 실시 예에 따른 리페어 제어부(170)는 제 1 및 제 2 래치 및 비교부(410, 420)와, 리던던시 제어부(430) 및 리페어 신호 생성부(440)를 포함한다. 제 1 및 제 2 래치 및 비교부(41, 420)와 리던던시 제어부(430), 및 리페어 신호 생성부(440)는 결함 컬럼 어드레스 별로 각각 구성된다.
제 1 래치 및 비교부(410)는 제 1 내지 제 8 데이터(DATLOAD<7:0>)와 제 9 내지 제 16 데이터(DATLOAD_N<7:0>)와 제 1 제어신호(BYTE<0>)에 따라 제 1 내지 제 8 결함 컬럼 어드레스(FAX<9:2>)와 제 12 내지 제 19 결함 컬럼 어드레스(FAX_N<9:2>)를 래치한다.
그리고 제 1 래치 및 비교부(410)는 제 1 내지 제 8 입력 어드레스(AX<9:2>)및 제 12 내지 제 19 입력 어드레스(AX_N<9:2>)를 상기 래치된 제 1 내지 제 8 결함 컬럼 어드레스(FAX<9:2>)및 제 12 내지 제 19 결함 컬럼 어드레스(FAX_N<9:2>)와 비교하여 결과에 따라 제 1 내지 제 8 어드레스 매칭 신호(REDHIT<9:2>)를 출력한다.
제 2 래치 및 비교부(420)는 제 1 내지 제 3 데이터(DATLOAD<2:0>)와 제 9 내지 제 11 데이터(DATLOAD_N<2:0>)와 제 2 제어신호(BYTE<1>)에 따라서 제 9 내지 제 11 결함 컬럼 어드레스(FAX<12:10>)와 제 20 내지 제 22 결함 컬럼 어드레스(FAX_N<12:10>)를 래치하고, 제 9 내지 제 11 입력 어드레스(AX<12:10>)와 제 20 내지 22 입력 어드레스(AX_N<12:10>)에 따라서 제 9 내지 제 11 어드레스 매칭 신호(REDHIT<12:10>)를 출력한다.
리던던시 제어부(430)는 제 1 내지 제 3 데이터(DATLOAD<2:0>)와 제 9 내지 제 11 데이터(DATLOAD_N<2:0>)및 제 2 제어신호(BYTE<1>)에 따라서 리던던시 체크 인에이블 신호(REDCHKEN)를 출력한다.
리페어 신호 생성부(440)는 제 1 내지 제 11 어드레스 매칭 신호(REDHIT<12:2>)와 리던던시 체크 인에이블 신호(REDCHKEN)에 응답하여 리페어 제어신호(REP_N)를 출력한다.
상기 제 1 및 제 2 래치 및 비교부(410)에서 각각의 결함 컬럼 어드레스를 저장하는 래치 및 비교 회로는 다음과 같이 구성된다.
도 4b는 도 4a의 제 1 래치 및 비교부의 래치 및 비교회로를 나타낸다.
도 4b는 복수개의 래치 및 비교회로들 중 제 1 래치 비교부(410)에 포함되는 래치 및 비교회로(411)를 대표적으로 나타낸 것이다.
도 4b를 참조하면, 래치 및 비교회로(411)는 래치부(411a)와 비교부(411b)를 포함한다.
비교부(411b)는 제 1 내지 제 4 NMOS 트랜지스터(NM1 내지 NM4)와 제 1 및 제 2 인버터(I1, I2)를 포함하고, 래치부(411a)는 제 5 및 제 6 NMOS 트랜지스터(NM5, NM6)와 제 1 및 제 2 PMOS 트랜지스터(PM1, PM2)를 포함한다.
제 1 NMOS 트랜지스터(NM1)는 노드(D1)와 접지노드 사이에 연결되고, 제 1 NMOS 트랜지스터(NM1)의 게이트에는 래치 리셋신호(RST_CAM)가 입력된다.
제 1 및 제 2 인버터(I1, I2)는 노드(D1)와 노드(D2)의 사이에서 제 1 래치(L1)를 형성한다.
제 2 NMOS 트랜지스터(NM2)는 노드(D1)와 노드(D3)의 사이에 연결되고, 제 3 NMOS 트랜지스터(NM3)는 노드(D2)와 노드(D3)의 사이에 연결된다. 제 2 NMOS 트랜지스터(NM2)의 게이트에는 제 K(
Figure 112010023411602-pat00003
) 데이터(DATLOAD<K>)가 입력되고, 제 3 NMOS 트랜지스터(NM3)의 게이트에는 제 (K+8) 데이터(DATLOAD_N<K>)가 입력된다.
제 4 NMOS 트랜지스터(NM4)는 노드(D3)와 접지노드 사이에 연결되고, 제 4 NMOS 트랜지스터(NM4)의 게이트에는 제 1 제어신호(BYTE<0>)가 입력된다.
제 5 NMOS 트랜지스터(NM5)와 제 1 PMOS 트랜지스터(PM1)는 제 N (
Figure 112011018732108-pat00017
)입력 어드레스(AX<N>) 입력단과, 노드(D4)의 사이에 연결되고, 제 6 NMOS 트랜지스터(NM6)와 제 2 PMOS 트랜지스터(PM2)는 제 (N+11) 입력 어드레스(AX_N<N>) 입력단과 노드(D4)의 사이에 연결된다.
즉, 제 5 NMOS 트랜지스터(NM5)와 제 1 PMOS 트랜지스터(PM1) 및 제 6 NMOS 트랜지스터(NM6)와 제 2 PMOS 트랜지스터(PM2)는 각각 스위치 회로로 사용된다.
제 1 PMOS 트랜지스터(PM1)와 제 6 NMOS 트랜지스터(NM6)의 게이트는 서로 연결되어 있고, 또한 노드(D2)에 연결된다.
제 2 PMOS 트랜지스터(PM2)와 제 5 NMOS 트랜지스터(NM5)의 게이트는 서로 연결되어 있고, 또한 노드(D1)에 연결된다.
노드(D1)는 제 N 결함 컬럼 어드레스(FAX<N>)가 출력되고, 노드(D2)는 제 N+11 결함 컬럼 어드레스(FAX_N<N>)가 출력된다.
그리고 노드(D4)로부터 제 N 어드레스 매칭 신호(REDHIT<N>)가 출력된다.
상기 래치 및 비교회로(411)의 동작은 다음과 같다.
먼저 래치 리셋 신호(RST_CAM)에 의해서 노드(D1)는 로우 레벨로 리셋된다. 그리고 제 1 제어신호(BYTE<0>)와 제 K 데이터(DATLOAD<K>)와 제 K+8 데이터(DATLOAD_N<K>)가 입력된다. 이때 제 K 데이터(DATLOAD<K>)가 하이 레벨이면, 제 K+8 데이터(DATLOAD_N<K>)는 로우 레벨이다. 그리고 제 1 제어신호(BYTE<0>)가 하이 레벨로 인가되는 경우, 제 2 및 제 4 NMOS 트랜지스터(NM2, NM4)가 턴온 된다.
따라서 노드(D1)에는 로우 레벨 데이터가 래치되고, 노드(D2)는 하이 레벨 데이터가 래치된다. 즉, 제 N 결함 컬럼 어드레스(FAX<N>)는 '0'이고, 제 N+11 결함 컬럼 어드레스(FAX_N<N>)는 '1'이다.
따라서 제 2 PMOS 트랜지스터(PM2)와 제 6 NMOS 트랜지스터(NM6)는 턴온되고, 제 1 PMOS 트랜지스터(PM1)와 제 5 NMOS 트랜지스터(NM5)는 턴 오프 된다. 따라서 제 N+11 입력 어드레스(AX_N<N>) 입력단이 노드(D4)에 연결된다.
그리고 제 N 입력 어드레스(AX<N>)가 '1'로 입력되는 경우와 제 N 입력 어드레스(AX<N>)가 '0'으로 입력되는 두 가지 경우를 각각 설명하면 다음과 같다.
먼저 제 N 입력 어드레스(AX<N>)가 '1'이면, 제 N+11 입력 어드레스(AX_N<N>)는 '0'이다. 따라서 제 N 어드레스 매칭 신호(REDHIT<N>)는 '0'이 된다.
그리고 제 N 입력 어드레스(AX<N>)가 '0'이면, 제 N+11 입력 어드레스(AX_N<N>)는 '1'이다. 따라서 제 N 어드레스 매칭 신호(REDHIT<N>)는 '1'이 된다.
상기한 래치 및 비교회로(411)에서 제공되는 제 1 내지 제 11 어드레스 매칭 신호(REDHIT<12:2>)에 따라서 리페어 제어신호(REP_N)가 출력되는 리페어 신호 생성부(440)는 다음과 같이 구성된다.
도 4c는 도 4a의 리페어 신호 생성부를 나타낸다.
도 4c를 참조하면, 리페어 신호 생성부(440)는 제 1 내지 제 3 낸드 게이트(NAND1 내지 NAND3), 노아 게이트(NOR) 및 제 3 인버터(I3)가 포함된다.
제 1 낸드 게이트(NAND1)에는 제 1 내지 제 4 어드레스 매칭 신호(REDHIT<2:5>)가 입력되고, 제 2 낸드 게이트(NAND2)에는 제 5 내지 제 8 어드레스 매칭 신호(REDHIT<6:9>)가 입력된다.
그리고 제 3 낸드 게이트(NAND3)에는 제 9 내지 제 11 어드레스 매칭신호(REDHIT<10:12>)가 입력되고, 리던던시 체크 인에이블 신호(REDCHKEN)가 입력된다.
제 1 내지 제 3 낸드 게이트(NAND1 내지 NAND3)는 입력단으로 입력되는 신호가 모두 하이 레벨인 경우에만 로우 레벨 신호를 출력한다.
따라서 제 1 내지 제 11 어드레스 매칭 신호(REDHIT<12:2>)가 모두 하이 레벨로 인가되고, 리던던시 체크 인에이블 신호(REDCHKEN)가 하이 레벨이면, 제 1 내지 제 3 낸드 게이트(NAND1 내지 NAND3)가 모두 로우 레벨 신호를 출력한다.
제 1 내지 제 3 낸드 게이트(NAND1 내지 NAND3)가 출력하는 출력신호는 모두 노아게이트(NOR)로 입력된다. 노아 게이트(NOR)는 입력되는 신호가 모두 로우 레벨인 경우에만 하이 레벨 신호를 출력한다.
노아 게이트(NOR)의 출력신호는 제 3 인버터(I3)로 입력되고, 제 3 인버터(I3)의 출력신호는 리페어 제어신호(REP_N)이다.
따라서 제 1 내지 제 2 래치 및 비교부(410, 420)와 리던던시 제어부(430)는 결함 컬럼 어드레스와 입력 어드레스가 모두 동일한 경우에만 제 1 내지 제 11 어드레스 매칭 신호(REDHIT<12:2>)가 하이 레벨로 출력하고, 리던던시 체크 인에이블 신호(REDCHKEN)도 하이 레벨로 출력한다.
이에 따라 리페어 신호 생성부(440)는 로우 레벨의 리페어 제어신호(REP_N)를 출력한다. 리페어 제어신호(REP_N)가 로우 레벨로 출력되면 해당 입력 어드레스가 결함 컬럼 어드레스인 것으로 판단한다.
한편, 상기 래치 및 비교부(411)의 회로는 다음과 같이 구성될 수도 있다.
도 4d는 도 4a의 제 1 래치 및 비교부의 래치 및 비교회로를 나타낸 다른 실시 예이다.
도 4d를 참조하면, 상기 도 4b의 래치부(411b)와 동일한 래치부에 비교부(411c)만이 다르게 구성된다. 따라서 비교부(411c)만을 설명하기로 한다.
비교부(411c)는 제 7 및 제 8 NMOS 트랜지스터(NM7, NM8)를 포함한다.
제 7 NMOS 트랜지스터(NM7)는 제 N 입력 어드레스(AX<N>)의 입력단과 노드(D5)들 사이에 연결되고, 제 8 NMOS 트랜지스터(NM8)는 제 N+11 입력 어드레스(AX_N<N>)가 입력단과 노드(D5)의 사이에 연결된다.
제 7 NMOS 트랜지스터(NM7)의 게이트에는 노드(D1)가 연결되고, 제 8 NMOS 트랜지스터(NM8)가 게이트에는 노드(D2)가 연결된다.
도 4d의 비교부(411c)를 도 4b에 나타난 비교부(411b)와 비교하면, 스위칭 회로의 역할을 PMOS 트랜지스터와 NMOS 트랜지스터를 이용하던 비교부(411b)의 회로를 단순히 NMOS 트랜지스터만을 이용하도록 변경한 것으로, 동작 특성은 동일하다.
또한, 불휘발성 메모리 소자(100)는 캠셀에 결함 컬럼 어드레스를 저장하는 방식과 다르게 퓨즈(Fuse) 컷팅을 이용해서 결함 컬럼 어드레스 정보를 저장하는 경우도 있다.
이러한 경우에는 결함 컬럼 어드레스들이 저장되는 퓨즈 회로를 도 4b에 나타난 래치부(411a)에 대신하여 연결함으로써 동일한 래치 및 비교부(411)의 동작이 가능하게 한다.
도 4e는 도 4a의 제 1 래치 및 비교부의 래치 및 비교회로를 나타낸 또 다른 실시 예이다.
도 4e를 참조하면, 퓨즈 컷팅을 통해서 결함 컬럼 어드레스가 저장되는 퓨즈 회로부(411d)에서 제 N 및 제 N+11 결함 컬럼 어드레스(FAX<N>, FAX_N<N>)가 출력되고, 이에 따라 제 N 및 제 N+11 입력 어드레스(AX<N>, AX_N<N>)를 노드(D4)로 출력하는 비교부(411b)가 연결된다.
도 5a 및 도 5b는 도 4a 내지 도 4d에 나타난 본 발명의 다양한 실시 예에 따른 리페어 제어부(170)에서의 리페어 제어신호 출력을 설명하기 위한 타이밍도이다.
도 5a는 제 1 입력 어드레스(AX<2>)를 제외한 제 2 내지 제 11 입력 어드레스(AX<12:3>)가 매칭(Matching)된 상태에서 제 1 입력 어드레스(AX<2>)가 매칭되는 경우에 타이밍도이고, 도 5b는 제 1 내지 제 10 입력 어드레스(AX<11:2>)는 매칭이 되어 있고, 제 11 입력 어드레스(AX<12>)가 매칭되는 경우의 타이밍 도를 나타낸다.
도 5a 및 도 5b에 나타난 바와 같이 본 발명의 다양한 실시 예에 따른 래치 비교부와 리페어 신호 생성부를 포함하는 리페어 제어부(170)에서는 어드레스의 입력순서에 따른 매칭순서와 무관하게 리페어 제어신호(REP_N)가 출력되는 것을 확인할 수 있다.
따라서 어드레스 매칭의 효율이 높아지고, 리페어 제어신호(REP_N)를 출력하기 위한 회로보다 소자가 상대적으로 줄어들어 전체 면적도 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 불휘발성 메모리 소자 110 : 메모리 셀 어레이
120 : 페이지 버퍼부 130 : Y 디코더
140 : X 디코더 150 : 전압 제공부
160 : 제어부 170 : 리페어 제어부
410, 420 : 제 1 및 제 2 래치 및 비교부
430 : 리던던시 제어부
440 : 리페어 제어신호 생성부

Claims (14)

  1. 메인 셀들과 리던던시 셀들을 포함하는 메모리 셀 어레이;
    상기 메인 셀들 중 결함이 발생된 메모리 셀이 포함되는 결함 컬럼 어드레스를 저장하기 위한 캠(Content Addressable Memory; CAM)셀부;
    상기 결함 컬럼 어드레스를 저장하고, 상기 저장된 컬럼 어드레스와 동작 명령에 의해 입력되는 입력 어드레스를 비교하고, 비교결과에 따른 매칭 제어신호들과 결함 컬럼 어드레스가 있는 것을 나타내는 리던던시 체크 인에이블 신호를 출력하는 복수개의 어드레스 래치 및 비교 회로와,
    상기 매칭 제어신호들 및 상기 리던던시 체크 인에이블 신호의 조합에 따라 리페어 제어신호를 출력하는 리페어 신호 생성부를 포함하는 리페어 제어부를 포함하고,
    상기 결함 컬럼 어드레스의 각 비트마다 어드레스 래치 및 비교 회로가 구비되고, 상기 복수개의 어드레스 래치 및 비교 회로 각각은,
    상기 결함 컬럼 어드레스 중 한 비트의 결함 컬럼 어드레스를 저장하는 래치 회로와,
    상기 래치 회로로부터 출력되는 상기 한 비트의 결함 컬럼 어드레스와 상기 입력 어드레스 중 한 비트의 입력 어드레스를 비교하여 상기 매칭 제어신호를 출력하는 비교 회로를 포함하되,
    상기 래치 회로는 상기 한 비트의 결함 컬럼 어드레스의 논리 레벨 및 반전된 논리 레벨을 각각 래치하는 제 1 및 제 2 노드를 포함하되, 상기 제 1 및 제 2 노드는 상기 비교 회로에 직접적으로 연결되고,
    상기 래치 회로가 리셋된 후에, 상기 한 비트의 결함 컬럼 어드레스가 상기 래치 회로에 저장되는 불휘발성 메모리 소자.
  2. 삭제
  3. 제 1항에 있어서,
    상기 비교회로는,
    상기 래치회로에 저장된 상기 한 비트의 결함 어드레스와 상기 한 비트의 입력 어드레스의 논리 레벨이 동일한 경우에는, 상기 매칭 제어신호가 제 1 논리 레벨을 갖도록 출력하는 것을 특징으로 하는 불휘발성 메모리 소자.
  4. 제 1항에 있어서,
    상기 비교회로는,
    상기 한 비트의 입력 어드레스의 논리레벨을 갖는 신호 또는 상기 한 비트의 입력 어드레스의 논리레벨과 반대되는 신호를 상기 제 1 및 제 2 노드에 논리레벨 상태에 따라 선택하여 출력하는 제 1 및 제 2 스위칭 소자
    를 포함하는 불휘발성 메모리 소자.
  5. 제 4항에 있어서,
    상기 리페어 신호 생성부는,
    상기 매칭 제어신호들과 상기 리던던시 체크 인에이블 신호가 모두 제 1 논리 레벨인 경우, 상기 입력 어드레스가 상기 결함 컬럼 어드레스인 것을 나타내는 상기 리페어 제어신호를 출력하는 것을 특징으로 하는 불휘발성 메모리 소자.
  6. 제 5항에 있어서,
    상기 리페어 신호 생성부는,
    상기 매칭 제어신호들과 상기 리던던시 체크 인에이블 신호를 낸드(NAND) 논리조합하기 위한 하나 이상의 논리 조합 게이트;
    상기 논리 조합 게이트들의 출력신호를 논리 조합하여 상기 리페어 제어신호로 출력하기 위한 논리 조합부
    를 포함하는 불휘발성 메모리 소자.
  7. 제 6항에 있어서,
    상기 논리 조합부는,
    상기 논리 조합 게이트들의 출력신호를 노아(NOR) 논리 조합하는 노아 게이트와, 상기 노아 게이트의 출력신호를 반전하여 상기 리페어 제어신호로 출력하는 인버터를 포함하는 불휘발성 메모리 소자.
  8. 제 7항에 있어서,
    상기 리페어 제어신호에 의해서,
    상기 메인 셀들 또는 리던던시 셀들을 선택하여 상기 동작 명령을 수행하는 것을 특징으로 하는 불휘발성 메모리 소자.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
KR1020100033718A 2010-04-13 2010-04-13 불휘발성 메모리 소자 KR101196968B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020100033718A KR101196968B1 (ko) 2010-04-13 2010-04-13 불휘발성 메모리 소자
US13/085,028 US20110249480A1 (en) 2010-04-13 2011-04-12 Nonvolatile memory device
JP2011088171A JP2011222114A (ja) 2010-04-13 2011-04-12 不揮発性メモリ素子
CN201110092114XA CN102290104A (zh) 2010-04-13 2011-04-13 非易失性存储器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100033718A KR101196968B1 (ko) 2010-04-13 2010-04-13 불휘발성 메모리 소자

Publications (2)

Publication Number Publication Date
KR20110114209A KR20110114209A (ko) 2011-10-19
KR101196968B1 true KR101196968B1 (ko) 2012-11-05

Family

ID=44760812

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100033718A KR101196968B1 (ko) 2010-04-13 2010-04-13 불휘발성 메모리 소자

Country Status (4)

Country Link
US (1) US20110249480A1 (ko)
JP (1) JP2011222114A (ko)
KR (1) KR101196968B1 (ko)
CN (1) CN102290104A (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9218879B2 (en) 2010-12-01 2015-12-22 Crocus Technology Inc. Apparatus, system, and method for matching patterns with an ultra fast check engine based on flash cells
KR20140013695A (ko) * 2012-07-26 2014-02-05 에스케이하이닉스 주식회사 페일 어드레스 감지기, 그것을 포함하는 반도체 메모리 장치 및 페일 어드레스 감지 방법
TWI476775B (zh) * 2012-07-27 2015-03-11 Eon Silicon Solution Inc Acquisition Method of Damaged Bit Line in Nonvolatile Memory Device
US8923083B2 (en) * 2012-08-23 2014-12-30 Eon Silicon Solution Inc. Method of identifying damaged bitline address in non-volatile
KR101984789B1 (ko) * 2012-10-12 2019-06-04 에스케이하이닉스 주식회사 반도체 메모리 장치
CN103778965B (zh) * 2012-10-18 2016-08-03 宜扬科技股份有限公司 非挥发性存储装置中的毁损位线地址的取得方法
US9343184B2 (en) * 2014-04-07 2016-05-17 Micron Technology, Inc. Soft post package repair of memory devices
US9543014B2 (en) 2015-04-14 2017-01-10 Bertrand F. Cambou Memory circuits using a blocking state
US9804974B2 (en) 2015-05-11 2017-10-31 Bertrand F. Cambou Memory circuit using dynamic random access memory arrays
EP3304561B1 (en) 2015-06-02 2020-08-26 Cambou, Bertrand, F. Memory circuit using resistive random access memory arrays in a secure element
KR20170036884A (ko) * 2015-09-18 2017-04-03 에스케이하이닉스 주식회사 리페어 회로, 이를 이용한 반도체 장치 및 반도체 시스템
KR102415835B1 (ko) * 2016-01-08 2022-07-01 삼성전자주식회사 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템
JP2018160303A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置
CN108735268B (zh) * 2017-04-19 2024-01-30 恩智浦美国有限公司 非易失性存储器修复电路
US10381103B2 (en) * 2017-08-18 2019-08-13 Micron Technology, Inc. Apparatuses and methods for latching redundancy repair addresses to avoid address bits overwritten at a repair block
KR102627228B1 (ko) * 2018-09-14 2024-01-22 에스케이하이닉스 주식회사 반도체 장치의 퓨즈 래치
KR20200106736A (ko) * 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 결함구제회로
EP4030436B1 (en) 2020-10-20 2024-05-29 Changxin Memory Technologies, Inc. Repair circuit and memory
CN114388048A (zh) * 2020-10-20 2022-04-22 长鑫存储技术有限公司 修复电路和存储器
US11984185B2 (en) 2021-04-07 2024-05-14 Micron Technology, Inc. Apparatuses and methods for zone-based soft post-package repair
CN115132246A (zh) * 2022-06-27 2022-09-30 长鑫存储技术有限公司 一种半导体存储器及其控制方法、存储器系统

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100624285B1 (ko) * 1999-12-28 2006-09-13 주식회사 하이닉스반도체 플래시 메모리의 리페어 회로

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6704228B2 (en) * 2001-12-28 2004-03-09 Samsung Electronics Co., Ltd Semiconductor memory device post-repair circuit and method
KR100460993B1 (ko) * 2002-12-27 2004-12-09 주식회사 하이닉스반도체 워드라인 리페어가 가능한 플래시 메모리 소자
JP5157388B2 (ja) * 2007-11-26 2013-03-06 日本電気株式会社 半導体記憶装置及び劣化セル列救済方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100624285B1 (ko) * 1999-12-28 2006-09-13 주식회사 하이닉스반도체 플래시 메모리의 리페어 회로

Also Published As

Publication number Publication date
CN102290104A (zh) 2011-12-21
KR20110114209A (ko) 2011-10-19
JP2011222114A (ja) 2011-11-04
US20110249480A1 (en) 2011-10-13

Similar Documents

Publication Publication Date Title
KR101196968B1 (ko) 불휘발성 메모리 소자
KR100923818B1 (ko) 퓨즈 회로와 이를 구비한 플래시 메모리 소자
US7768831B2 (en) Flash memory device and method of controlling flash memory device
US7760579B2 (en) Flash memory device and block selection circuit thereof
JP5855150B2 (ja) 半導体記憶装置
US9362007B2 (en) Semiconductor memory device
US7236397B2 (en) Redundancy circuit for NAND flash memory device
JP2010176831A (ja) ページバッファー回路
JP5548341B2 (ja) フラッシュメモリ装置及びその駆動方法
JP4646608B2 (ja) 半導体記憶装置
JP4499111B2 (ja) 不揮発性記憶装置の情報設定方法、および不揮発性記憶装置
KR101088450B1 (ko) 반도체 메모리 장치
US7102925B2 (en) Flash memory device
KR100855994B1 (ko) 플래시 메모리 장치 및 그 구동방법
JP4593089B2 (ja) フラッシュメモリ素子におけるトリムビット信号生成回路
KR100908541B1 (ko) 불휘발성 메모리 소자의 카피백 프로그램 방법
KR100953028B1 (ko) Ｉｏ 리페어 회로 및 이를 구비한 불휘발성 메모리 소자
KR100865822B1 (ko) 낸드 플래시 메모리의 리던던시 어드레스 퓨즈 회로
KR20090011211A (ko) 플래시 메모리 소자의 리페어 어드레스 회로
KR20060022362A (ko) 낸드 플래시 메모리 장치의 리던던시 어드레스 퓨즈 회로
JP2006338780A (ja) 半導体記憶装置
KR20050073295A (ko) 플래쉬 메모리 소자 및 그 소거 검증 방법
KR20120069952A (ko) 비휘발성 메모리 장치
KR20100111011A (ko) 데이터 입출력 회로 및 이를 구비한 불휘발성 메모리 소자

Legal Events

Date Code Title Description
A201 Request for examination
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee