KR20100111011A - 데이터 입출력 회로 및 이를 구비한 불휘발성 메모리 소자 - Google Patents

데이터 입출력 회로 및 이를 구비한 불휘발성 메모리 소자 Download PDF

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KR20100111011A
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Abstract

본 발명은 하나 이상의 래치회로의 양 노드에 각각 연결되는 제 1 및 제 2 데이터 출력 라인; 상기 제 1 및 제 2 데이터 출력라인의 사이에 연결되고, 제 1 제어신호에 따라 상기 제 1 및 제 2 데이터 출력라인을 연결하기 위한 제 1 스위칭 소자; 및 상기 제 1 데이터 출력 라인에 연결되고, 상기 제 1 제어신호에 따라 설정된 전류를 상기 제 1 데이터 출력라인에 제공하는 전압 드라이버부를 포함하는 데이터 입출력 회로 및 이를 구비한 불휘발성 메모리 소자를 제공한다.
데이터 입출력 라인, 이퀄라이즈

Description

데이터 입출력 회로 및 이를 구비한 불휘발성 메모리 소자{Circuit of data inputting and outputting and non volatile memory device having the same}
본 발명은 데이터 입출력 회로 및 이를 구비한 불휘발성 메모리 소자에 관한 것이다.
반도체 메모리 장치, 특히 전기적으로 소거 및 프로그램이 가능한 불휘발성 반도체 메모리 장치의 경우 메모리 셀에 저장된 데이터를 소거하기 위한 소거동작과 상기 메모리 셀에 데이터를 저장하기 위한 프로그램 동작을 수행하는데 있어서, F-N 터널링(Fowler-Nordheim tunneling)과 핫 일렉트론 인젝션(hot electron injection) 방식을 사용하고 있다.
현재 메모리 소자 및 모든 칩을 개발하는 부분에 있어서 크기(size)를 줄이는 문제가 큰 이슈가 되고 있다. 그런 이유로 테크(tech)의 전환도 빨라지고 있고, 구동 전압을 낮추어 저전력을 이용하는 방향으로 개발되고 있다.
불휘발성 메모리 소자에서 낸드 플래시 메모리 소자는 메모리 셀에 저장된 데이터를 독출하여 저장하는 페이지 버퍼를 포함한다. 그리고 페이지 버퍼에 독출된 데이터를 출력시키기 위한 데이터 IO(Input) 라인은 페어(Pair) 구조이다.
페어 구조의 데이터 IO 라인은 데이터 출력을 하지 않을 때는 이퀄라이즈(equalize)하여 두 개의 라인을 연결함으로써 동일한 전압 레벨을 유지하게 한다. 이때 전압은 VCC/2 로 할 수 있다.
그러나 오랜 시간동안 데이터 출력이 없을 때, 누설전류로 인해서 전압 레벨을 VCC/2로 유지하지 못하고 떨어진다. 데이터 라인의 전압이 너무 떨어지면 데이터 출력을 시작할 때, 페이지 버퍼의 래치 데이터가 변경될 수 있는 문제가 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는 데이터 출력 라인을 이퀄라이즈한 이후에 전압이 변경되지 않도록 하는 전압 드라이버를 포함하는 데이터 입출력 회로 및 이를 구비한 불휘발성 메모리 소자를 제공하는데 있다.
본 발명의 특징에 따른 데이터 입출력 회로는,
하나 이상의 래치회로의 양 노드에 각각 연결되는 제 1 및 제 2 데이터 출력 라인; 상기 제 1 및 제 2 데이터 출력라인의 사이에 연결되고, 제 1 제어신호에 따라 상기 제 1 및 제 2 데이터 출력라인을 연결하기 위한 제 1 스위칭 소자; 및 상기 제 1 데이터 출력 라인에 연결되고, 상기 제 1 제어신호에 따라 설정된 전류를 상기 제 1 데이터 출력라인에 제공하는 전압 드라이버부를 포함한다.
상기 전압 드라이버부는, 전원전압과 접지노드 사이에 직렬로 연결되는 제 1 및 제 2 저항; 상기 제 1 및 제 2 저항의 접속점과 상기 제 1 데이터 출력라인 사이에 연결되고, 상기 제 1 제어신호에 따라 턴온 되는 제 2 스위칭 소자를 포함한다.
상기 래치회로의 양 노드 각각과 제 1 및 제 2 데이터 입출력 라인사이에 연결되고, 제 2 제어신호에 따라 턴온 되는 제 3 스위칭 소자들을 포함한다.
상기 제 1 및 제 2 데이터 입출력 라인 각각과 데이터 출력을 위한 출력부 사이에 연결되고, 제 3 제어신호에 따라 턴온 되는 제 4 스위칭 소자들을 포함한 다.
상기 제 1 제어신호는 상기 제 2 제어신호가 로우 레벨로 인가되는 동안 하이 레벨로 입력되는 것을 특징으로 한다.
본 발명의 다른 특징에 따른 데이터 입출력 회로는,
데이터를 임시저장하기 위한 래치의 제 1 노드와 제 1 데이터 출력라인 사이에 연결되고, 제 1 제어신호에 응답하여 턴온되는 제 1 스위칭 소자; 상기의 래치의 제 2 노드와 제 2 데이터 출력라인 사이에 연결되고, 상기 제 1 제어신호에 응답하여 턴온되는 제 2 스위칭 소자; 상기 제 1 및 제 2 데이터 출력라인의 사이에 연결되고, 제 2 제어신호에 응따라 턴온되는 제 3 스위칭 소자; 상기 제 1 데이터 출력라인과 데이터 출력단사이에 연결되고, 제 3 제어신호에 응답하여 턴온되는 제 4 스위칭 소자; 상기 제 2 데이터 출력라인과 상기 데이터 출력단 사이에 연결되고, 상기 제 3 제어신호에 응답하여 턴온되는 제 5 스위칭 소자; 및 상기 제 1 데이터 출력라인에 연결되고, 상기 제 2 제어신호에 응답하여 설정된 전압을 제공하는 전압 드라이버부를 포함하고, 상기 제 1 제어신호에 의해 상기 제 1 및 제 2 스위칭 소자가 턴온되어 있는 동안, 상기 제 2 제어신호에 의해 상기 제 3 스위칭 소자는 턴 오프 상태를 유지하고, 상기 전압 드라이버부는 설정된 전압을 제공하지 않고, 상기 제 2 제어신호에 의해 상기 제 3 스위칭 소자가 턴온되어 있는 동안, 상기 제 1 제어신호에 의해 상기 제 1 및 제 2 스위칭 소자는 턴오프 상태를 유지하는 것을 특징으로 한다.
상기 전압 드라이버부는, 전원전압과 접지노드 사이에 직렬로 연결되는 제 1 및 제 2 저항; 상기 제 1 및 제 2 저항의 접속점과 상기 제 1 데이터 출력라인 사이에 연결되고, 상기 제 2 제어신호에 따라 턴온 되는 제 6 스위칭 소자를 포함하고, 상기 제 3 및 제 6 스위칭 소자는 동시에 턴온 되는 것을 특징으로 한다.
본 발명의 특징에 따른 불휘발성 메모리 소자는
데이터 저장을 위한 메모리 셀이 비트라인들과 워드라인들에 연결되는 메모리 셀 어레이; 하나 이상의 비트라인에 연결되고, 프로그램할 데이터를 래치하거나 프로그램된 데이터를 독출하여 저장하기 위한 하나 이상의 래치회로들을 포함하는 페이지 버퍼회로들; 상기 래치회로들 중 데이터 출력을 위한 제 1 래치회로의 양 노드에 각각 제 1 및 제 2 데이터 입출력라인을 연결하여 데이터 입출력을 위한 경로를 제공하고, 데이터를 출력하지 않는 동안 상기 제 1 및 제 2 데이터 입출력라인을 연결하는 동시에 설정된 전압을 제공하여 상기 제 1 및 제 2 데이터 입출력라인이 연결된 상태의 전압이 유지되도록 하는 Y 디코더; 및 상기 제 1 및 제 2 데이터 입출력라인을 통해 출력되는 데이터를 센싱 하여 출력하는 데이터 입출력부를 포함한다.
상기 Y 디코더는, 상기 제 1 및 제 2 데이터 출력라인의 사이에 연결되고, 제 1 제어신호에 따라 상기 제 1 및 제 2 데이터 출력라인을 연결하기 위한 제 1 스위칭 소자; 및 상기 제 1 데이터 출력 라인에 연결되고, 상기 제 1 제어신호에 따라 설정된 전류를 상기 제 1 데이터 출력라인에 제공하는 전압 드라이버부를 포함하는 데이터 입출력 회로를 포함한다.
상기 전압 드라이버부는, 전원전압과 접지노드 사이에 직렬로 연결되는 제 1 및 제 2 저항; 상기 제 1 및 제 2 저항의 접속점과 상기 제 1 데이터 출력라인 사이에 연결되고, 상기 제 1 제어신호에 따라 턴온 되는 제 2 스위칭 소자를 포함한다.
상기 제 1 래치회로의 양 노드 각각과 제 1 및 제 2 데이터 입출력 라인사이에 연결되고, 제 2 제어신호에 따라 턴온 되는 제 3 스위칭 소자들을 포함한다.
상기 제 1 및 제 2 데이터 입출력 라인 각각과 상기 데이터 입출력부에 연결되고, 제 3 제어신호에 따라 턴온 되는 제 4 스위칭 소자들을 포함한다.
상기 데이터 입출력부는, 상기 제 1 및 제 2 데이터 입출력 라인에 연결되고, 출력되는 데이터를 센싱 하여 외부로 출력하기 위한 하나 이상의 센싱부를 포함하는 것을 특징으로 한다.
상기 제 1 제어신호는 상기 제 2 제어신호가 로우 레벨로 인가되는 동안 하이 레벨로 입력되는 것을 특징으로 한다.
상기 Y 디코더는, 상기 제 1 래치회로의 제 1 노드와 제 1 데이터 출력라인 사이에 연결되고, 제 1 제어신호에 응답하여 턴온되는 제 1 스위칭 소자; 상기의 래치회로의 제 2 노드와 제 2 데이터 출력라인 사이에 연결되고, 상기 제 1 제어신호에 응답하여 턴온되는 제 2 스위칭 소자; 상기 제 1 및 제 2 데이터 출력라인의 사이에 연결되고, 제 2 제어신호에 응따라 턴온되는 제 3 스위칭 소자; 상기 제 1 데이터 출력라인과 데이터 출력단사이에 연결되고, 제 3 제어신호에 응답하여 턴온되는 제 4 스위칭 소자; 상기 제 2 데이터 출력라인과 상기 데이터 출력단 사이에 연결되고, 상기 제 3 제어신호에 응답하여 턴온되는 제 5 스위칭 소자; 및 상기 제 1 데이터 출력라인에 연결되고, 상기 제 2 제어신호에 응답하여 설정된 전압을 제공하는 전압 드라이버부를 포함하고, 상기 제 1 제어신호에 의해 상기 제 1 및 제 2 스위칭 소자가 턴온되어 있는 동안, 상기 제 2 제어신호에 의해 상기 제 3 스위칭 소자는 턴 오프 상태를 유지하고, 상기 전압 드라이버부는 설정된 전압을 제공하지 않고, 상기 제 2 제어신호에 의해 상기 제 3 스위칭 소자가 턴온되어 있는 동안, 상기 제 1 제어신호에 의해 상기 제 1 및 제 2 스위칭 소자는 턴오프 상태를 유지하는 것을 특징으로 한다.
상기 전압 드라이버부는, 전원전압과 접지노드 사이에 직렬로 연결되는 제 1 및 제 2 저항; 상기 제 1 및 제 2 저항의 접속점과 상기 제 1 데이터 출력라인 사이에 연결되고, 상기 제 2 제어신호에 따라 턴온 되는 제 6 스위칭 소자를 포함하고, 상기 제 3 및 제 6 스위칭 소자는 동시에 턴온 되는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 데이터 입출력 회로 및 이를 구비한 불휘발성 메모리 소자는 데이터 출력 라인이 페어 구조로 되어 있을 때, 데이터 출력을 하지 않는 동안 이퀄라이즈(Equalize)한 데이터 출력라인 전압이 떨어지지 않도록 함으로써, 데이터 출력 시작할 때 데이터가 변경되지 않도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도 록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타낸다.
도 1a를 참조하면, 불휘발성 메모리 소자(100)는 메모리 셀 어레이(110), 페이지 버퍼부(120), Y 디코더(130), 데이터 입출력부(140), X 디코더(150), 전압 제공부(160) 및 제어부(170)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 블록들을 포함한다. 메모리 블록들은 각각 데이터 저장을 위한 메모리 셀들을 포함한다. 메모리 셀들은 비트라인과 워드라인에 연결된다.
페이지 버퍼부(120)는 하나 이상의 비트라인에 연결되는 페이지 버퍼들을 포함한다. 페이지 버퍼는 데이터 저장을 위한 래치회로를 포함하고 선택된 메모리 셀에 프로그램할 데이터를 래치하여 프로그램 동작을 수행하거나, 선택된 메모리 셀에 저장된 데이터를 독출하여 래치하고 외부로 출력한다.
Y 디코더(130)는 페이지 버퍼들에 데이터 입출력 경로를 제공하고, 데이터 입출력부(140)는 외부와 연결되어 외부에서 입력되는 명령어를 포함한 데이터를 입력받고 독출된 데이터를 출력한다.
X 디코더(150)는 메모리 블록들 중 하나를 선택하여 인에이블 시키고, 전압 제공부(160)는 동작을 위한 동작 전압을 생성하여 제공한다.
제어부(170)는 프로그램, 독출 또는 소거 동작을 위한 제어신호를 출력한다.
상기 Y 디코더(130)는 페이지 버퍼들에 래치된 데이터를 출력하기 위한 데이 터 입출력 라인(IO Line)을 포함하는데, 데이터 입출력 라인은 페어(Pair)로 구성된다.
다음은 Y 디코더(130)의 데이터 입출력라인의 회로를 나타낸다.
도 1b는 도 1a의 페이지 버퍼와 연결되는 Y 디코더의 회로를 일부 나타낸다.
도 1b를 참조하면, 페이지 버퍼부(120)에 포함되는 다수의 페이지 버퍼(PB<0>, PB<1>...PB<N>)들의 입출력 경로를 제공하는 Y 디코더(130)는 페이지 버퍼(PB<0>,PB<1>...PB<N>)의 래치회로와 데이터 입출력 라인이 공통 연결되고, 페이지 버퍼 선택 신호(YB<0:N>)에 의해서 차례로 래치에 저장된 데이터를 데이터 입출력부(140)로 전달한다.
즉, 각각의 페이지 버퍼(PB<0>,PB<1>...PB<N>)에서 예를 들어, 제 1 페이지 버퍼(PB<0>)의 래치회로에 경로 제공을 위한 제 1 및 제 2 NMOS 트랜지스터(N1, N2)를 포함하고, 모든 래치회로들에서 공통 연결되고 페어(Pair) 구조로 연결되는 데이터 입출력 라인(a, b)과 데이터 입출력부(140)의 사이에는 데이터 입출력 제어신호(YA)에 의해 턴온 되는 제 4 및 제 5 NMOS 트랜지스터(N4, N5)가 연결된다.
그리고 두 개의 데이터 입출력라인(a, b)을 이퀄라이즈(Equalize)하기 위한 제 3 NMOS 트랜지스터(N3)를 포함한다. 그리고 두 개의 데이터 입출력라인(a, b)중 어느 하나에는 전압 드라이버부(131)가 연결된다.
데이터 입출력라인(a, b)은 데이터 입출력부(140)로 연결된다. 데이터 입출력부(140)는 복수개의 센싱부(141)를 포함하는데, 상기 데이터 입출력라인(a, b)은 하나의 센싱부(141)에 연결된다. 그리고 센싱부(141)는 하나의 IO로 데이터를 출력 한다.
제 1 및 제 2 NMOS 트랜지스터(N1, N2)는 페이지 버퍼(PB<0>)에서 데이터 입출력을 담당하는 래치와 연결된다. 본 발명의 실시 예에서는 페이지 버퍼(PB<0>)의 노드(QC)와 노드(QC_N) 사이에 연결되는 래치에 연결된다.
제 1 NMOS 트랜지스터(N1)는 노드(QC)와 데이터 입출력 라인(a)의 사이에 연결되고, 제 2 NMOS 트랜지스터(N2)는 노드(QC_N)와 데이터 입출력 라인(b)의 사이에 연결된다.
그리고 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 게이트에는 제 1 페이지 버퍼 선택신호(YB<0>)가 입력된다.
제 3 NMOS 트랜지스터(N3)는 데이터 입출력라인(a, b)의 사이에 연결되고, 제 3 NMOS 트랜지스터(N3)의 게이트에는 이퀄라이즈 신호(EQU; Equalize)가 입력된다.
제 4 NMOS 트랜지스터(N4)는 데이터 입출력 라인(a)과 센싱부(141)에 연결되고, 제 5 NMOS 트랜지스터(N5)는 데이터 입출력라인(b)과 센싱부(141)에 연결된다. 제 4 및 제 5 NMOS 트랜지스터(N4, N5)의 게이트에는 데이터 입출력 제어신호(YA)가 입력된다.
그리고 데이터 입출력라인(a, b)들 중 어느 하나에 연결되는 전압 드라이버부(131)는 도 1c와 같이 구성된다.
도 1c는 도 1b의 전압 드라이버부를 나타낸다.
도 1c를 참조하면, 전압 드라이버부(131)는 제 6 NMOS 트랜지스터(N6)와 제 1 및 제 2 저항(R1, R2)을 포함한다.
제 6 NMOS 트랜지스터(N6)는 데이터 입출력 라인(a, b) 중 어느 하나와 노드(K) 사이에 연결된다. 제 6 NMOS 트랜지스터(N6)의 게이트에는 이퀄라이즈 신호(EQU)가 입력된다.
제 1 및 제 2 저항(R1, R2)은 전원전압(VCC) 입력단과 접지노드 사이에 직렬로 연결된다. 제 1 및 제 2 저항(R1, R2)의 접속점은 노드(K)이고, 제 1 및 제 2 저항(R1, R2)의 저항값은 동일하다.
전압 드라이버부(131)는 이퀄라이즈 신호(EQU)가 입력될 때 데이터 입출력라인(a, b)에 VCC/2 에 해당하는 전류를 제공하여 데이터 입출력라인(a, b)의 전압이 떨어지지 않도록 한다.
상기 전압 드라이버부(131)가 없는 경우 데이터 입출력라인(a, b)의 전압은 다음과 같이 떨어질 수 있다.
도 2는 전압 드라이버부가 없는 경우의 데이터 입출력라인 전압 변경을 설명하기 위한 도면이다.
도 2를 참조하면, 데이터 입출력라인(a, b)을 통해서 제 1 페이지 버퍼(PB<0>)에 래치에 저장된 데이터를 출력하기 위해서는 데이터 입출력 제어신호(YA)를 하이 레벨로 입력하고, 제 1 페이지 선택 신호(YB<0>)를 하이 레벨로 인가한다. 페이지 선택 신호(YB<0:N>)가 하이 레벨로 인가되는 동안에 이퀄라이즈 신호(EQU)는 로우 레벨이다.
그리고 페이지 버퍼 선택신호(YB<0:N>)가 로우 레벨을 유지하는 동안 이퀄라 이즈 신호(EQU)는 하이 레벨이 된다.
이퀄라이즈 신호(EQU)가 하이 레벨이면, 데이터 입출력 라인(a, b)은 연결되어 VCC/2 전압 레벨을 유지한다. 그러나 오랜 시간동안 이퀄라이즈 신호(EQU)가 하이 레벨로 인가되어 있는 동안 제 4 및 제 5 NMOS 트랜지스터(N4, N5)의 정션(Junction)으로의 누설전류로 인해서 전압이 떨어진다.
전압이 떨어진 상태에서 제 2 페이지 버퍼 선택신호(YB<1>)가 하이 레벨이 되면, 로우 레벨로 떨어진 데이터 입출력라인(a, b)에 연결된 래치회로의 데이터가 변경될 수 있다. 따라서 본 발명의 실시 예와 같이 전압 드라이버부(131)가 연결된다.
도 3은 본 발명의 실시 예에 따른 전압 드라이버부가 있는 경우의 데이터 입출력라인의 전압 변경을 설명하기 위한 도면이다.
도 3을 참조하면, 페이지 버퍼 선택신호(YB<0:N>)가 로우 레벨인 동안 이퀄라이즈 신호(EQU)가 하이 레벨로 입력되면, 전압 드라이버부(131)의 제 6 NMOS 트랜지스터(N6)가 턴온 된다.
제 6 NMOS 트랜지스터(N6)가 턴온 되면, 노드(K)를 통해서 전류(i)가 데이터 입출력 라인(a 또는 b)로 입력되어 누설전류에 의해 전압이 떨어지는 것을 방지한다.
따라서 오랜 시간동안 데이터 입출력이 없이 이퀄라이즈 신호(EQU)가 하이 레벨 상태인 경우에도 데이터 입출력 라인(a, b)의 전압은 VCC/2를 유지한다.
그리고 데이터 입출력을 위해서 페이지 버퍼(PB)의 래치회로와 연결되어도 래치 회로에 저장된 데이터에 영향을 주지 않는다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a는 본 발명의 실시 예에 따른 불휘발성 메모리 소자를 나타낸다.
도 1b는 도 1a의 페이지 버퍼와 연결되는 Y 디코더의 회로를 일부 나타낸다.
도 1c는 도 1b의 전압 드라이버부를 나타낸다.
도 2는 전압 드라이버부가 없는 경우의 데이터 입출력라인 전압 변경을 설명하기 위한 도면이다.
도 3은 본 발명의 실시 예에 따른 전압 드라이버부가 있는 경우의 데이터 입출력라인의 전압 변경을 설명하기 위한 도면이다.
*도면의 주요 부분의 간단한 설명*
100 : 불휘발성 메모리 소자 110 : 메모리 셀 어레이
120 : 페이지 버퍼부 130 : Y 디코더
140 : 데이터 입출력부 150 : X 디코더
160 : 전압 제공부 170 : 제어부

Claims (16)

  1. 하나 이상의 래치회로의 양 노드에 각각 연결되는 제 1 및 제 2 데이터 출력 라인;
    상기 제 1 및 제 2 데이터 출력라인의 사이에 연결되고, 제 1 제어신호에 따라 상기 제 1 및 제 2 데이터 출력라인을 연결하기 위한 제 1 스위칭 소자; 및
    상기 제 1 데이터 출력 라인에 연결되고, 상기 제 1 제어신호에 따라 설정된 전류를 상기 제 1 데이터 출력라인에 제공하는 전압 드라이버부;
    를 포함하는 데이터 입출력 회로.
  2. 제 1항에 있어서,
    상기 전압 드라이버부는,
    전원전압과 접지노드 사이에 직렬로 연결되는 제 1 및 제 2 저항;
    상기 제 1 및 제 2 저항의 접속점과 상기 제 1 데이터 출력라인 사이에 연결되고, 상기 제 1 제어신호에 따라 턴온 되는 제 2 스위칭 소자
    를 포함하는 데이터 입출력 회로.
  3. 제 2항에 있어서,
    상기 래치회로의 양 노드 각각과 제 1 및 제 2 데이터 입출력 라인사이에 연결되고, 제 2 제어신호에 따라 턴온 되는 제 3 스위칭 소자들을 포함하는 데이터 입출력 회로.
  4. 제 3항에 있어서,
    상기 제 1 및 제 2 데이터 입출력 라인 각각과 데이터 출력을 위한 출력부 사이에 연결되고, 제 3 제어신호에 따라 턴온 되는 제 4 스위칭 소자들을 포함하는 데이터 입출력 회로.
  5. 제 4항에 있어서,
    상기 제 1 제어신호는 상기 제 2 제어신호가 로우 레벨로 인가되는 동안 하이 레벨로 입력되는 것을 특징으로 하는 데이터 입출력 회로.
  6. 데이터를 임시저장하기 위한 래치의 제 1 노드와 제 1 데이터 출력라인 사이에 연결되고, 제 1 제어신호에 응답하여 턴온되는 제 1 스위칭 소자;
    상기의 래치의 제 2 노드와 제 2 데이터 출력라인 사이에 연결되고, 상기 제 1 제어신호에 응답하여 턴온되는 제 2 스위칭 소자;
    상기 제 1 및 제 2 데이터 출력라인의 사이에 연결되고, 제 2 제어신호에 응따라 턴온되는 제 3 스위칭 소자;
    상기 제 1 데이터 출력라인과 데이터 출력단사이에 연결되고, 제 3 제어신호에 응답하여 턴온되는 제 4 스위칭 소자;
    상기 제 2 데이터 출력라인과 상기 데이터 출력단 사이에 연결되고, 상기 제 3 제어신호에 응답하여 턴온되는 제 5 스위칭 소자; 및
    상기 제 1 데이터 출력라인에 연결되고, 상기 제 2 제어신호에 응답하여 설정된 전압을 제공하는 전압 드라이버부를 포함하고,
    상기 제 1 제어신호에 의해 상기 제 1 및 제 2 스위칭 소자가 턴온되어 있는 동안, 상기 제 2 제어신호에 의해 상기 제 3 스위칭 소자는 턴 오프 상태를 유지하고, 상기 전압 드라이버부는 설정된 전압을 제공하지 않고,
    상기 제 2 제어신호에 의해 상기 제 3 스위칭 소자가 턴온되어 있는 동안, 상기 제 1 제어신호에 의해 상기 제 1 및 제 2 스위칭 소자는 턴오프 상태를 유지하는 것을 특징으로 하는 데이터 입출력 회로.
  7. 제 6항에 있어서,
    상기 전압 드라이버부는,
    전원전압과 접지노드 사이에 직렬로 연결되는 제 1 및 제 2 저항;
    상기 제 1 및 제 2 저항의 접속점과 상기 제 1 데이터 출력라인 사이에 연결되고, 상기 제 2 제어신호에 따라 턴온 되는 제 6 스위칭 소자를 포함하고,
    상기 제 3 및 제 6 스위칭 소자는 동시에 턴온 되는 것을 특징으로 하는 데이터 입출력 회로.
  8. 데이터 저장을 위한 메모리 셀이 비트라인들과 워드라인들에 연결되는 메모리 셀 어레이;
    하나 이상의 비트라인에 연결되고, 프로그램할 데이터를 래치하거나 프로그램된 데이터를 독출하여 저장하기 위한 하나 이상의 래치회로들을 포함하는 페이지 버퍼회로들;
    상기 래치회로들 중 데이터 출력을 위한 제 1 래치회로의 양 노드에 각각 제 1 및 제 2 데이터 입출력라인을 연결하여 데이터 입출력을 위한 경로를 제공하고, 데이터를 출력하지 않는 동안 상기 제 1 및 제 2 데이터 입출력라인을 연결하는 동시에 설정된 전압을 제공하여 상기 제 1 및 제 2 데이터 입출력라인이 연결된 상태의 전압이 유지되도록 하는 Y 디코더; 및
    상기 제 1 및 제 2 데이터 입출력라인을 통해 출력되는 데이터를 센싱 하여 출력하는 데이터 입출력부
    를 포함하는 불휘발성 메모리 소자.
  9. 제 8항에 있어서,
    상기 Y 디코더는,
    상기 제 1 및 제 2 데이터 출력라인의 사이에 연결되고, 제 1 제어신호에 따라 상기 제 1 및 제 2 데이터 출력라인을 연결하기 위한 제 1 스위칭 소자; 및
    상기 제 1 데이터 출력 라인에 연결되고, 상기 제 1 제어신호에 따라 설정된 전류를 상기 제 1 데이터 출력라인에 제공하는 전압 드라이버부를 포함하는 데이터 입출력 회로를 포함하는 불휘발성 메모리 소자.
  10. 제 9항에 있어서,
    상기 전압 드라이버부는,
    전원전압과 접지노드 사이에 직렬로 연결되는 제 1 및 제 2 저항;
    상기 제 1 및 제 2 저항의 접속점과 상기 제 1 데이터 출력라인 사이에 연결되고, 상기 제 1 제어신호에 따라 턴온 되는 제 2 스위칭 소자
    를 포함하는 불휘발성 메모리 소자.
  11. 제 9항에 있어서,
    상기 제 1 래치회로의 양 노드 각각과 제 1 및 제 2 데이터 입출력 라인사이에 연결되고, 제 2 제어신호에 따라 턴온 되는 제 3 스위칭 소자들을 포함하는 불휘발성 메모리 소자.
  12. 제 9항에 있어서,
    상기 제 1 및 제 2 데이터 입출력 라인 각각과 상기 데이터 입출력부에 연결되고, 제 3 제어신호에 따라 턴온 되는 제 4 스위칭 소자들을 포함하는 불휘발성 메모리 소자.
  13. 제 8항에 있어서,
    상기 데이터 입출력부는,
    상기 제 1 및 제 2 데이터 입출력 라인에 연결되고, 출력되는 데이터를 센싱 하여 외부로 출력하기 위한 하나 이상의 센싱부를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자.
  14. 제 9항에 있어서,
    상기 제 1 제어신호는 상기 제 2 제어신호가 로우 레벨로 인가되는 동안 하이 레벨로 입력되는 것을 특징으로 하는 불휘발성 메모리 소자.
  15. 제 8항에 있어서,
    상기 Y 디코더는,
    상기 제 1 래치회로의 제 1 노드와 제 1 데이터 출력라인 사이에 연결되고, 제 1 제어신호에 응답하여 턴온되는 제 1 스위칭 소자;
    상기의 래치회로의 제 2 노드와 제 2 데이터 출력라인 사이에 연결되고, 상기 제 1 제어신호에 응답하여 턴온되는 제 2 스위칭 소자;
    상기 제 1 및 제 2 데이터 출력라인의 사이에 연결되고, 제 2 제어신호에 응따라 턴온되는 제 3 스위칭 소자;
    상기 제 1 데이터 출력라인과 데이터 출력단사이에 연결되고, 제 3 제어신호에 응답하여 턴온되는 제 4 스위칭 소자;
    상기 제 2 데이터 출력라인과 상기 데이터 출력단 사이에 연결되고, 상기 제 3 제어신호에 응답하여 턴온되는 제 5 스위칭 소자; 및
    상기 제 1 데이터 출력라인에 연결되고, 상기 제 2 제어신호에 응답하여 설 정된 전압을 제공하는 전압 드라이버부를 포함하고,
    상기 제 1 제어신호에 의해 상기 제 1 및 제 2 스위칭 소자가 턴온되어 있는 동안, 상기 제 2 제어신호에 의해 상기 제 3 스위칭 소자는 턴 오프 상태를 유지하고, 상기 전압 드라이버부는 설정된 전압을 제공하지 않고,
    상기 제 2 제어신호에 의해 상기 제 3 스위칭 소자가 턴온되어 있는 동안, 상기 제 1 제어신호에 의해 상기 제 1 및 제 2 스위칭 소자는 턴오프 상태를 유지하는 것을 특징으로 하는 불휘발성 메모리 소자.
  16. 제 15항에 있어서,
    상기 전압 드라이버부는,
    전원전압과 접지노드 사이에 직렬로 연결되는 제 1 및 제 2 저항;
    상기 제 1 및 제 2 저항의 접속점과 상기 제 1 데이터 출력라인 사이에 연결되고, 상기 제 2 제어신호에 따라 턴온 되는 제 6 스위칭 소자를 포함하고,
    상기 제 3 및 제 6 스위칭 소자는 동시에 턴온 되는 것을 특징으로 하는 불휘발성 메모리 소자.
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