JP2006331587A - 半導体メモリ回路駆動方法および半導体メモリ回路 - Google Patents

Abstract

【課題】リードモード、通常モードのみの長期間の使用において、ＣＭＯＳプレーナー型の不揮発性メモリセルに記憶されているデータの保持特性が良好で信頼性の高い半導体メモリ回路駆動方法を提供する。
【解決手段】不揮発性半導体メモリ回路の電源投入時と遮断時において、自動的に浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルへ書き込みを行う。更に、通常の回路動作時において、浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルのコントロールゲートにＨレベルの電圧、ソース、ドレインにＬレベル、浮遊ゲートに電子が蓄えられていない状態の不揮発性メモリセル１のコントロールゲート、ソースにＬレベル、ドレインにＨレベルを印加する。
【選択図】図２

Description

本発明は、ＣＭＯＳプレーナー型の不揮発性メモリセルを用いた半導体メモリ回路に関し、特に不揮発性メモリセルに記憶されているデータが長期間経過しても消えず、優れた保持特性を有する半導体メモリ回路駆動方法に関するものである。

従来から、ＥＥＰＲＯＭ（電気的に消去と再書き込み可能な読み出し専用メモリ）において、不揮発性メモリセルとして、積層ゲート構造（スタック・ゲート）を有するＭＯＳトランジスタ型セルやＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタのゲートを共通にしたＣＭＯＳプレーナー型セルが用いられる（例えば、特許文献１，特許文献２を参照）。

このメモリセルで構成する不揮発性半導体メモリ回路は、データの読み出しを行うリード（Read Mode）、データを動作回路へ出力する通常モード、データの書き込みを行うプログラムモード（Program Mode）、及びデータの消去を行う消去モード（Erase Mode）で動作する。不揮発性半導体メモリ回路へリードパルスを入力すると、不揮発性半導体メモリ回路はリードモードになり、各ビットの不揮発性メモリセルに記憶されているデータの読み出しを行う。その後、通常モードになり、リードモード時に読み出した各ビットのデータを動作回路へ出力する。データの書き込みや消去を行う、プログラムモードや消去モードは、ユーザーが外部信号を不揮発性半導体メモリ回路に入力し設定する方法及び回路構成が用いられている。

従来の不揮発性半導体メモリ回路について説明する（例えば、非特許文献１参照）。図１４は、従来の不揮発性半導体メモリ回路の動作フローチャートを示し、図１５（ａ）（ｂ）は従来の不揮発性半導体メモリ回路の１ビット分の回路図とタイミングチャートを示す。

図１５（ａ）において、１はデータを記憶する不揮発性メモリセル、２は不揮発性メモリセル１のドレインに電圧が直接に印加されないようにするための保護トランジスタである。

３はリードモード時に読み込んだ各ビットの不揮発性メモリセル１に記憶されているデータを動作回路へ出力するラッチ回路で、ＣＫ端子に入力されている信号に応じてＯＵＴ端子の信号が変化する。ＣＫ端子がＨレベル時は、ＩＮ端子の信号をそのままＯＵＴ端子へ出力し、ＣＫ端子がＬレベル時は、ＣＫ端子がＨレベルからＬレベルへ変化した時のＨレベル時に入力された信号をＯＵＴ端子に出力し、ＩＮ端子の信号が変化してもＯＵＴ端子の信号は変化しない。

４はＰチャネルＭＯＳトランジスタで、リードモード時に不揮発性メモリセル１へ電流を供給する。
５は不揮発性メモリセル１へ書き込みを実施するかしないかを選択する駆動用トランジスタである。

ここで、不揮発性メモリセル１のデータを読み出して動作回路に出力するまでの動作について説明する。
まず、ＲＳＴ１端子へ図１５（ｂ）に示すようにリセットパルスが入力されると、不揮発性半導体メモリ回路がリードモードとなり、各ビットの不揮発性メモリセル１に記憶されているデータを読み出し、ラッチ回路３のＩＮ端子に出力する。リードモード時のＲＳＴ１端子はＨレベルであり、電源電圧Ｖｃ（＝Ｖｒｅｇで、ここでは電源電圧Ｖｃｃを安定後の２．１ボルトである）で動作しているバッファ３０を介して前記ＲＳＴ１端子に接続されている不揮発性メモリセル１のコントロールゲートと保護トランジスタ２のゲート電圧がＶｃ（＝Ｖｒｅｇ）となる。また、ＲＳＴ１端子がＨレベルの時にインバータ３１を介して前記ＲＳＴ１端子にゲートが接続されているＰチャネルＭＯＳトランジスタ４がオンして、電源ラインの電圧Ｖｒｅｇが保護トランジスタ２を介して不揮発性メモリセル１のドレインに印加される。ここで不揮発性メモリセル１のソースが接続されているＰＥ端子は０ボルトであるため、不揮発性メモリセル１が未書き込み状態（浮遊ゲートに電子が保持されていない状態）の場合には、未書き込み状態の不揮発性メモリセル１の閾値電圧Ｖｔ０＜Ｖｒｅｇで、電源ラインよりＰチャネルＭＯＳトランジスタ４を通して不揮発性メモリセル１のドレインからソースに電流３２が流れ、ラッチ回路３のＩＮ端子にはバッファ３３を介してＬレベルが入力される。

また、不揮発性メモリセル１が既書き込み状態（浮遊ゲートに電子が保持されている状態）の場合には、既書き込み状態の不揮発性メモリセル１の閾値電圧Ｖｔ１＞Ｖｒｅｇとなり、不揮発性メモリセル１のドレインからソースに電流は流れず、ラッチ回路３のＩＮ端子はＶｒｅｇになり、Ｈレベルが入力される。

リセットパルスがオフした通常モード時において、リードモード時に不揮発性メモリセル１から読み込み出したデータを、ラッチ回路３が動作回路へ出力する。更に、不揮発性メモリセル１の浮遊ゲートに蓄えられている電子が減少及び増加して記憶されているデータが消えないように、不揮発性メモリセル１には電圧が印加されない状態にする。回路上では、ＲＳＴ１端子がＬレベルで不揮発性メモリセル１のコントロールゲートが０ボルト、ＰチャネルＭＯＳトランジスタ４がオフし、電圧Ｖｒｅｇの電源ラインと不揮発性メモリセル１のドレインとの接続がオープンとなる。同時に、リセットパルスはラッチ回路３のＣＫ端子にも入力されており、通常モード時、ラッチ回路３のＣＫ端子はＬレベルで、リードモード時（ＣＫ端子がＨレベル時）に読み込んだデータを出力端子より出力し続ける。
特許第２５９６６９５号（図１） 特許第２９０４６４９号（図１） Tsugio Takahashi et al., "A Multigigabit DRAM Technology With 6F2 Open-Bitline Cell, Distributed Overdriven Sensing, and Stacked-Flash Fuse", IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.36, NO.11, NOVEMBER 2001、Fig.9

しかしながら、上記従来の構成では、データの書き込みや消去を行わずにリードモードまたは通常モードのみで長期間使用した場合、不揮発性メモリセル１に電圧が印加されない状態においても、既書き込み状態の不揮発性メモリセル１の浮遊ゲートに蓄えられている電子は、時間の経過とともに減少する。また、未書き込み状態の不揮発性メモリセル１は、リードモード時におけるコントロールゲート−ソース電界により、電子が浮遊ゲートに蓄積される。

すなわち、従来の不揮発性半導体メモリ回路では、リードモードまたは通常モードのみで長期間にわたって使用すると、記憶されているデータが消え、製品の特性が変動し不良になると言う問題点がある。

特に、不揮発性メモリセル１がＣＭＯＳプレーナー型では、積層ゲート構造型に比べ浮遊ゲートに蓄えられている電子の保持特性が悪いため、データが保持できる期間は短くなる。

本発明は上記従来の問題点を解決するもので、リードモード、通常モードのみの長期間の使用において、ＣＭＯＳプレーナー型の不揮発性メモリセルを用いた不揮発性半導体メモリ回路内に記憶されているデータの保持特性が良好で信頼性の高い半導体メモリ回路駆動方法および半導体メモリ回路を提供することを目的とする。

本発明の請求項１記載の半導体メモリ回路駆動方法は、ＣＭＯＳプレーナー型の不揮発性メモリセルを用いた半導体メモリ回路をリードモード、通常モードのみで使用するに際し、電源投入時または電源遮断時に、前記不揮発性メモリセルの読み出しを実行して、浮遊ゲートに電子が保持されている既書き込み状態の前記不揮発性メモリセルに対して書き込みを実施することを特徴とする。

本発明の請求項２記載の半導体メモリ回路駆動方法は、請求項１において、ヒューズ又はアンチヒューズから成り既書き込みの不揮発性メモリセルへ書き込みを行うか行わないかを選択するメモリロックビットの設定に基づいて、メモリロックビット書き込み状態の設定の場合に限って既書き込み状態の前記不揮発性メモリセルに対して書き込みを実施することを特徴とする。

本発明の請求項３記載の半導体メモリ回路駆動方法は、ＣＭＯＳプレーナー型の不揮発性メモリセルを用いた半導体メモリ回路をリードモード、通常モードのみで使用するに際し、前記半導体メモリ回路から動作回路側へデータを出力している状態時において、浮遊ゲートに電子が保持されている既書き込み状態の前記不揮発性メモリセルのコントロールゲートにＨレベル、及びソースとドレインにＬレベルを印加し、浮遊ゲートに電子が保持されていない未書き込み状態の不揮発性メモリセルのコントロールゲートとソースにＬレベル、及びドレインにＨレベルを印加することを特徴とする。

本発明の請求項４記載の半導体メモリ回路駆動方法は、請求項３において、ヒューズ又はアンチヒューズから成り既書き込みの不揮発性メモリセルへ書き込みを行うか行わないかを選択するメモリロックビットの設定に基づいて、メモリロックビット書き込み状態の設定の場合に限って不揮発性メモリセルに対する電圧印加の設定を実行することを特徴とする。

本発明の請求項５記載の半導体メモリ回路は、データを記憶する不揮発性メモリセルと直列に保護の第１のトランジスタとリードモード時に不揮発性メモリセルへ電流を供給する第２のトランジスタを接続し、不揮発性メモリセルからの読み出しラインに、リードモード時に前記不揮発性メモリセルから読み出したデータをラッチして出力するラッチ回路ならびに前記不揮発性メモリセルへ書き込みを実施するかしないかを選択する駆動用の第３のトランジスタとを接続した不揮発性半導体メモリ回路において、前記第１のトランジスタと前記第２のトランジスタをオンし、前記第３のトランジスタをオフして、電源投入時に前記不揮発性メモリセルのデータを読み出して前記ラッチ回路を介して出力するリードモード実行手段と、前記第２のトランジスタと前記第３のトランジスタを共にオフして前記リードモード実行手段によって読み出し済みの不揮発性メモリセルのデータを前記ラッチ回路が動作回路へ出力する通常モード手段と、前記リードモード実行手段が不揮発性メモリセルのデータの読み出した後に前記第２のトランジスタをオフし、前記第３のトランジスタをオンして、前記ラッチ回路から既書き込み状態の前記不揮発性メモリセルに対して書き込みを実施するプログラムモード手段とを設けたことを特徴とする。

本発明の請求項６記載の半導体メモリ回路は、請求項５において、前記プログラムモード手段は、電源投入時に不揮発性メモリセルの書き込み用のパルス信号とラッチ回路の出力との論理積の出力信号を使って、浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルへ書き込みを実施するよう構成したことを特徴とする。

本発明の請求項７記載の半導体メモリ回路は、請求項５において、前記プログラムモード手段は、電源遮断時に浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルへ書き込みを実施するよう構成したことを特徴とする。

本発明の請求項８記載の半導体メモリ回路は、請求項６において、ヒューズ又はアンチヒューズから成るメモリロックビットを設け、メモリロックビット書き込み状態で、電源投入時に浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルへ書き込みを実施するよう構成したことを特徴とする。

本発明の請求項９記載の半導体メモリ回路は、請求項７において、ヒューズ又はアンチヒューズから成るメモリロックビットを設け、メモリロックビット書き込み状態で、電源遮断時に浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルへ書き込みを実施するよう構成したことを特徴とする。

本発明の請求項１０記載の半導体メモリ回路は、データを記憶する不揮発性メモリセルと直列に保護の第１のトランジスタとリードモード時に不揮発性メモリセルへ電流を供給する第２のトランジスタを接続し、不揮発性メモリセルからの読み出しラインに、リードモード時に前記不揮発性メモリセルから読み出したデータをラッチして出力するラッチ回路ならびに前記不揮発性メモリセルへ書き込みを実施するかしないかを選択する駆動用の第３のトランジスタとを接続した不揮発性半導体メモリ回路において、前記第１のトランジスタと前記第２のトランジスタをオンし、前記第３のトランジスタをオフして、電源投入時に前記不揮発性メモリセルのデータを読み出して前記ラッチ回路を介して出力するリードモード実行手段と、前記第２のトランジスタと前記第３のトランジスタを共にオフして前記リードモード実行手段によって読み出し済みの不揮発性メモリセルのデータを前記ラッチ回路が動作回路へ出力する通常モード手段とを設け、前記通常モード手段は、前記不揮発性メモリセルから読み出したデータを動作回路側へ出力している状態時に、浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルのコントロールゲートにＨレベル、及びソースとドレインにＬレベルを印加し、浮遊ゲートに電子が蓄えられていない状態の不揮発性メモリセルのコントロールゲートとソースにＬレベル、及びドレインにＨレベルを印加するよう構成したことを特徴とする。

本発明の請求項１１記載の半導体メモリ回路は、請求項１０において、ヒューズ又はアンチヒューズから成るメモリロックビットを設け、前記通常モード手段は、メモリロックビット書き込み状態で、前記不揮発性メモリセルから読み出したデータを動作回路側へ出力している状態時に、浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルのコントロールゲートにＨレベル、及びソースとドレインにＬレベルを印加し、浮遊ゲートに電子が蓄えられていない状態の不揮発性メモリセルのコントロールゲートとソースにＬレベル、及びドレインにＨレベルを印加するよう構成したことを特徴とする。

本発明の半導体メモリ回路駆動方法および半導体メモリ回路は、ＣＭＯＳプレーナー型の不揮発性メモリセルを用いた不揮発性半導体メモリ回路において、電源を投入してからリードモードになった後、自動的にプログラムモードになり、既書き込み状態の不揮発性メモリセル１へ書き込みを行う。また、電源を遮断した直後も、自動的にプログラムモードになり既書き込み状態の不揮発性メモリセル１へ書き込みを行う。すなわち、電源投入時と遮断時において自動的に、既書き込み状態の不揮発性メモリセル１へ書き込みを行う。

更に、通常モードにおいて既書き込み状態の不揮発性メモリセル１のコントロールゲートにＨレベル、ソース、ドレインにＬレベル、未書き込み状態の不揮発性メモリセル１のコントロールゲート、ソースにＬレベル、ドレインにＨレベルを印加する。

上記の構成によると、電源を投入又は遮断する毎に、既書き込み状態の不揮発性メモリセル１は書き込みが実施され、浮遊ゲートに電子が注入されるため、リードモードまたは通常モードのみで長期間使用しても、不揮発性メモリセル１に蓄えられている電子は減少せず、長期間既書き込み状態を保持し、データを長期間保持する。

また、通常モード時において、既書き込み状態の不揮発性メモリセル１のコントロールゲートにＨレベル、ソース、ドレインをＬレベルの状態にすることで、コントロールゲート−ソース、コントロールゲート−ドレイン間の電界により、ソース、ドレインから浮遊ゲートに電子が注入されるため、浮遊ゲートに蓄積されている電子は減少せず、既書き込みの状態を保持する。更に、未書き込み状態の不揮発性メモリセル１のコントロールゲート、ソースにＬレベル、ドレインにＨレベルを印加することで、コントロールゲート−ドレイン間の電界により、浮遊ゲートに蓄積した電子はドレインへ移動し、浮遊ゲートには電子が蓄積せず、未書き込みの状態を保持する。その結果、長期間電源をオンにして使用する場合（通常モードでの長期間使用）においても、不揮発性メモリセル１は既書き込み及び未書き込みの状態を長期間保持し、記憶しているデータを長期間保持できる。

以下、本発明の各実施の形態について図面を参照しながら説明する。なお、従来例と同一の構成については同一の符号を付けて説明する。
（第１の実施形態）
図１〜図１３は本発明の（第１の実施形態）を示している。

図１は本発明の不揮発性半導体メモリ回路を示し、従来例の図１５と異なるのは、ＮチャネルＭＯＳトランジスタ６，９，１１、オア回路７Ａ，７Ｂ、ＰチャネルＭＯＳトランジスタ８、アンド回路１０が追加されている点である。

データを記憶する不揮発性メモリセル１、不揮発性メモリセル１のドレインに直接に電圧がかからないようにするための保護トランジスタ２、リードモード時に読み出した各ビットの不揮発性メモリセル１のデータを動作回路へ出力するラッチ回路３、リードモード時に不揮発性メモリセル１へ電流を印加するＰチャネルＭＯＳトランジスタ４、各ビットの不揮発性メモリセル１へ書き込みを実施するかしないかを選択する駆動用トランジスタ５などは図１５と同じである。

詳しくは、オア回路７Ａはバッファ３０とＲＳＴ１端子との間に介装されている。オア回路７Ａの一方の入力がＲＳＴ１端子に接続され、オア回路７Ａの出力がバッファ３０の入力に接続されている。ＮチャネルＭＯＳトランジスタ６は、バッファ３０の電源端子とＶＣ端子の間に介装されており、不揮発性メモリセル１のコントロールゲート及び保護トランジスタ２のゲートをＶＣ端子電圧に接続するか接続しないかを前記ＲＳＴ１端子の信号に基づいて制御している。また、バッファ３０の電源端子とＶｐ端子の間にはＮチャネルＭＯＳトランジスタ１１も接続されている。

アンド回路１０の一方の入力には、ＲＳＴ２端子に接続され、アンド回路１０の他方の入力には、ラッチ回路３のＯＵＴ端子が接続されている。アンド回路１０の出力のＰＣ端子は、前記オア回路７Ａの他方の入力，オア回路７Ｂの一方の入力ならびにＮチャネルＭＯＳトランジスタ１１のゲートに接続されている。ここで、オア回路７Ｂの他方の入力にはＬレベルが供給されている。オア回路７Ｂの出力は駆動用トランジスタ５のゲートに接続されている。

Ｖｐ端子とＰＥ端子の間には、ＲＳＴ２端子にゲートが接続されたＮチャネルＭＯＳトランジスタ９が介装されている。ＰＥ端子と０ボルトの間には、ＲＳＴ２端子にゲートが接続されたＰチャネルＭＯＳトランジスタ８が介装されている。

前記オア回路７Ａは、アンド回路１０の出力のＰＣ端子の電圧とＲＳＴ１端子の電圧の論理和を出力し、不揮発性メモリセル１及び保護トランジスタ２のオン／オフを制御する。前記ＰチャネルＭＯＳトランジスタ８は、ＰＥ端子の電圧を０ボルトにする。前記ＮチャネルＭＯＳトランジスタ９は、ＰＥ端子の電圧をＶＰ（＝５〜１０ボルト＞閾値電圧Ｖｔ１−既書き込み状態の不揮発性メモリセル１）する。前記アンド回路１０は、ラッチ回路３の出力端子とＲＳＴ２端子との論理積をＰＣ端子に出力し、既書き込み状態の不揮発性メモリセル１のコントロールゲートをＶＰ（＝５〜１０ボルト＞閾値電圧Ｖｔ１−既書き込み状態の不揮発性メモリセル１）にする。前記ＮチャネルＭＯＳトランジスタ１１は不揮発性メモリセル１のコントロールゲート及び保護トランジスタ２のゲートの電圧をＶＰ（＝５〜１０ボルト＞閾値電圧Ｖｔ１−既書き込み状態の不揮発性メモリセル１）にする。

図２は動作フローチャートを示す。図３（ｂ）は図２の動作フローチャートに従って動作する不揮発性半導体メモリ回路の各部のレベルのタイミングチャートで、ハッチングで示されているリードモードにおける各部のレベルを回路図中に記入したものが図３（ａ）である。

動作に基づいて回路構成をさらに詳しく説明する。
電源が投入されると、図２のステップＳ１では、ＲＳＴ１端子にリセットパルスが入力され、不揮発性半導体メモリ回路はリードモードとなり、各ビットの不揮発性メモリセル１に記憶されているデータを読み出し、ラッチ回路３へ出力する。

ＲＳＴ１端子にリセットパルスが入力された後、ラッチ回路３は、電源が０ボルトになるまで、リードモード時に読み出したデータを動作回路へ出力し続ける。
ステップＳ２において、ＲＳＴ２端子にリセットパルスが入力されるとプログラムモードとなり、既書き込みビットの不揮発性メモリセル１の各端子にＨレベルを与えて書き込みを行う。なお、図４（ａ）は図４（ｂ）においてハッチングで示されているプログラムモードにおける各部のレベルを回路図中に記入したものである。

ステップＳ３において、通常モードとなり、不揮発性メモリセル１に記憶されているデータが消えないよう不揮発性メモリセル１に電圧がかからない状態にする。なお、図５（ａ）は図５（ｂ）においてハッチングで示されている通常モードにおける各部のレベルを回路図中に記入したものである。

ステップＳ４において電源がオフになり、ステップＳ５においてリセットパルスがＲＳＴ２端子に再び入力されるとプログラムモードとなり、既書き込みビットの不揮発性メモリセル１の各端子にＨレベルを与え、再び書き込みを行う。

上記の各モードにおける不揮発性半導体メモリ回路の状態について詳しく説明する。
リードモード時における各部のレベルは、図３（ａ）に示した通りで、ＲＳＴ１端子がＨレベルで、ＮチャネルＭＯＳトランジスタ６がオン、オア回路７Ａの出力がＨレベルになり、不揮発性メモリセル１のコントロールゲート、保護トランジスタ２のゲートがＶＣ端子電圧（＝Ｖｒｅｇ）になる。

同時にＰチャネルＭＯＳトランジスタ４がオンし、アンド回路１０の出力のＰＣ端子の電圧とＬレベルの制御信号の論理和を出力するオア回路７Ｂの出力で制御されている駆動用トランジスタ５がオフであることから、不揮発性メモリセル１のドレインとＶｒｅｇが電気的に接続される。

更に、ＲＳＴ２端子がＬレベルで、ＰチャネルＭＯＳトランジスタ８がオン、ＰＥ端子０ボルトで、不揮発性メモリセル１のソースが０ボルトとなる。その結果、不揮発性メモリセル１のコントロールゲートがＶＣ（＝Ｖｒｅｇ）、ドレインがＶｒｅｇ、ソースが０ボルトとなり、不揮発性メモリセル１が未書き込み状態（浮遊ゲートに電子が保持されていない状態）のビットでは、閾値電圧Ｖｔ０ ＜ Ｖｒｅｇ となり、ＶｒｅｇよりＰチャネルＭＯＳトランジスタ４を通して不揮発性メモリセル１のドレインからソースに電流が流れ、ラッチ回路３のＩＮ端子にＬレベルが入力される。不揮発性メモリセル１が既書き込み状態（浮遊ゲートに電子が保持されている状態）のビットでは、閾値電圧Ｖｔ１ ＞ Ｖｒｅｇ となり、不揮発性メモリセル１のドレインからソースに電流は流れず、ラッチ回路３のＩＮ端子はＶｒｅｇ（Ｈレベル）になり、Ｈレベルが入力される。

プログラムモード時における各部のレベルは、図４（ａ）に示した通りで、ＲＳＴ２端子がＨレベルで、ＮチャネルＭＯＳトランジスタ９がオンし、ＰＥ端子の電圧がＶＰ（５〜１０ボルト＞閾値電圧Ｖｔ１−既書き込み状態の不揮発性メモリセル１）で、不揮発性メモリセル１のソース電圧はＶＰ（５〜１０ボルト＞閾値電圧Ｖｔ１−既書き込み状態の不揮発性メモリセル１）になる。アンド回路１０がラッチ回路３の出力とＲＳＴ２端子との論理積をＰＣ端子に出力するため、不揮発性メモリセル１が既書き込み状態のビットのＰＣ端子はＨレベル、不揮発性メモリセル１が未書き込み状態のビットのＰＣ端子はＬレベルになる。その結果、不揮発性メモリセル１が既書き込み状態のビットでは、ＰＣ端子がＨレベルで駆動用トランジスタ５がオン、不揮発性メモリセル１のコントロールゲート及び保護トランジスタ２のゲート端子はＨレベルで、保護トランジスタ２がオンし、不揮発性メモリセル１のドレインがGNDに接続される。また、ＮチャネルＭＯＳトランジスタ１１がオンで、不揮発性メモリセル１のコントロールゲート電圧はＶＰ（５〜１０ボルト＞閾値電圧Ｖｔ１−既書き込み状態の不揮発性メモリセル１）になる。

逆に、不揮発性メモリセル１が未書き込み状態のビットでは、ＰＣ端子がＬレベルで駆動用トランジスタ５がオフ、不揮発性メモリセル１のコントロールゲート及び保護トランジスタ２のゲート端子がＬレベルで、不揮発性メモリセル１のコントロールゲートは０ボルト、駆動用トランジスタ５がオフで不揮発性メモリセル１のドレインはオープンとなる。

その結果、プログラムモードにおいて、既書き込み状態の不揮発性メモリセル１は、ドレインがＰＥ端子、ソース、コントロールゲートがＶＰ（５〜１０ボルト＞閾値電圧Ｖｔ１−既書き込み状態の不揮発性メモリセル１）になり、ソースからドレインへ電流が流れ、電子がコントロールゲート−ドレイン間の電界により不揮発性メモリセル１の浮遊ゲートへ移動し蓄えられる。すなわち、書き込みが行われる。未書き込み状態の不揮発性メモリセル１は、ドレインオープン、コントロールゲート ０ボルト、ソース ＶＰ（５〜１０ボルト＞閾値電圧Ｖｔ１−既書き込み状態の不揮発性メモリセル１）で浮遊ゲートへの電子の注入や放出はなく、そのままの状態を保持する。

通常モード時における各部のレベルは、図５（ａ）に示した通りで、ＲＳＴ１端子およびＲＳＴ２端子がＬレベルで、既書き込み及び未書き込み状態の不揮発性メモリセル１のコントロールゲート、ソースが０ボルト、ドレインはオープンになり、不揮発性メモリセル１には電圧が印加されない。

このように（第１の実施形態）によれば、電源を投入または遮断する毎に、既書き込み状態の不揮発性メモリセル１へ、ステップＳ２またはステップＳ５で書き込みを実行するので、浮遊ゲートに蓄積されている電子が常に補充されるため、既書き込み状態の不揮発性メモリセル１のデータは長期間消えず安定にデータを記憶できる。

（第２の実施形態）
図６は本発明の（第２の実施形態）の不揮発性半導体メモリ回路を示し、図１に示した（第１の実施形態）とは、アンド回路１０の一方に供給するリセットパルスの発生の仕方が異なっている。その他は図１と同じである。

具体的には、１２Ａは電源投入時と遮断時において、既書き込みの不揮発性メモリセル１へ書き込みを行うか行わないかを選択するメモリロックビット、１３は電圧又は電流が印加されることで溶断するヒューズ、１４はＲＳＴ２とメモリロックビットの信号との論理積を出力するアンド回路、１５はヒューズ１３へ電圧または電流を印加するためのパッド、２２は抵抗体であって、アンド回路１４の出力とラッチ回路３のＯＵＴ端子との論理和を前記アンド回路１０で検出している。

動作に基づいて図６の構成を（第１の実施形態）と比較して詳しく説明する。図７はタイミングチャートを示す。
（第１の実施形態）の構成では、電源投入時と遮断時において強制的に既書き込み状態の不揮発性メモリセル１へ書き込み実施するが、不揮発性メモリセル１は何度も書き込みが行われると、浮遊ゲートに蓄えられている電子が消去できなくなり、データの書き換えが行えなくなる。

これに対して、この（第２の実施形態）では、電源投入時と遮断時において既書き込み状態の不揮発性メモリセル１の書き込みを行うか、行わないかを選択できるメモリロックビット１２Ａを設けている。

このメモリロックビット１２Ａは書き込み状態で、電源投入時と遮断時において、既書き込み状態の不揮発性メモリセル１の書き込みを行い、メモリロックビット１２Ａは未書き込み状態では既書き込み状態の不揮発性メモリセル１の書き込みは行わない。

すなわち、不揮発性半導体メモリ回路の使用用途に応じ、不揮発性半導体メモリ回路の動作を選択する。不揮発性メモリ１に記憶されているデータの書き換えを行う使用では、不揮発性メモリセル１の書き込み特性や消去特性が低下しないようメモリロックビットを未書き込み状態に、長期間データの書き換えを行わず、同じデータで使用する場合は、メモリロックビットを書き込み状態にして使用する。

（第２の実施形態）の不揮発性半導体メモリ回路は、前記（第１の実施形態）の不揮発性半導体メモリ回路のＲＳＴ２端子をメモリロックビット１２Ａで置き換えたもので、回路動作は（第１の実施形態）と同じ動作をする。

すなわち、メモリロックビット１２Ａの出力端子よりパルスが出力されていている間、プログラムモードになり、既書き込み状態の不揮発性メモリセル１の書き込みを行う。メモリロックビット１２Ａはヒューズ１３、アンド回路１４からなり、ヒューズ１３が未書き込みの状態では、アンド回路１４にＬレベルが入力されるため、メモリロックビット１２Ａの出力は常時Ｌレベルとなり、不揮発性メモリセル１への書き込みは行わない。ヒューズ１３を溶断した状態（パッド１５より電圧又は電流を印加）では、アンド回路１４にＨレベルが入力されるため、メモリロックビット１２Ａの出力は、ＲＳＴ２端子の電圧となり、（第１の実施形態）の不揮発性半導体メモリ回路と同じ回路動作を行う。

すなわち、電源投入時と遮断時において、既書き込み状態の不揮発性メモリセル１の書き込みを行う。メモリロックビット１２Ａは物理的破壊するヒューズ１３を使用しているため、一旦、メモリロックビット１２Ａの書き込み状態にすると、未書き込みの状態にすることはできない。

この（第２の実施形態）によれば、電源投入時と遮断時において、既書き込み状態の不揮発性メモリセル１へ書き込みを実施するかしないかを選択できるメモリロックビット１２Ａを設けることで、不揮発性半導体メモリ回路の使用用途に応じて不揮発性半導体メモリ回路の動作を選択できる。データの書き換えを行う使用（外部より信号を不揮発性メモリ回路へ入力し、プログラムモード又は、消去モードにしてデータの書き込みや消去を行う）では、不揮発性メモリセル１の書き込み特性や消去特性が低下しないようメモリロックビットを未書き込み状態にし、不揮発性メモリセル１の書き込みは行わない。また、長期間データの書き換えは行わず同じデータで使用する場合は、メモリロックビット１２Ａを書き込み状態することで、電源投入時と遮断時、既書き込み状態の不揮発性メモリセル１へ書き込み行い、データが長期間安定に保持されるようにできる。

（第３の実施形態）
図８は本発明の（第３の実施形態）不揮発性半導体メモリ回路を示す。
前記（第２の実施形態）では、メモリロックビット１２Ａのトリミング素子として電気的に溶断するヒューズ１３を使用したが、通常は絶縁状態にあり書き込み電圧を加えることにより接続状態になるアンチヒューズ素子としてのツェナーザップダイオード１６を使用してメモリロックビット１２Ｂを構成している点が異なっている。なお、ツェナーザップダイオード１６が書き込み状態で、アンド回路１４の入力がＨレベルになるようツェナーザップダイオード１６とアンド回路１４との間にインバータ２３を接続している。

（第４の実施形態）
図９は本発明の（第４の実施形態）の不揮発性半導体メモリ回路を示す。上記の各実施形態では、不揮発性メモリセル１のコントロールゲートだけを制御していたが、この（第４の実施形態）では、ＮチャネルＭＯＳトランジスタ６，１７，１８，１９，２０，ＰチャネルＭＯＳトランジスタ２１などを設けて、さらに不揮発性メモリセルのソースとドレインの電圧を制御している。その他は図１５（ａ）と同じである。２４は抵抗体である。

図１０（ｂ）は不揮発性半導体メモリ回路の各部のレベルのタイミングチャートで、ハッチングで示されているリードモードにおける各部のレベルを回路図中に記入したものが図１０（ａ）である。図１１（ｂ）は不揮発性半導体メモリ回路の各部のレベルのタイミングチャートで、ハッチングで示されている通常モードにおける各部のレベルを回路図中に記入したものが図１１（ａ）である。

不揮発性メモリセル１、保護トランジスタ２、ラッチ回路３、ＰチャネルＭＯＳトランジスタ４、駆動用トランジスタ５は図１５（ａ）と同じである。６は不揮発性メモリセル１のコントロールゲート及び保護トランジスタ２のゲートをＶＣ（＝Ｖｒｅｇ）にするＮチャネルＭＯＳトランジスタ、１７は通常モード時、不揮発性メモリセル１のコントロールゲートをＶＣ（＝Ｖｒｅｇ）するＮチャネルＭＯＳトランジスタ、１８は通常モード時、既書き込み状態の不揮発性メモリセル１のコントロールゲートをＶＣ（＝Ｖｒｅｇ）するＮチャネルＭＯＳトランジスタ、１９は通常モード時、不揮発性メモリセル１のドレインに電圧（Ｖｒｅｇ又はＰＥ端子電圧＝０ボルト）を与えるＮチャネルＭＯＳトランジスタ、２０は通常モード時、不揮発性メモリセル１のドレインをＰＥ端子電圧（＝０ボルト）にするＮチャネルＭＯＳトランジスタ、２１は通常モード時、不揮発性メモリセル１のドレインをＶｒｅｇにするＰチャネルＭＯＳトランジスタである。

動作に基づいて構成を詳しく説明する。
電源が投入されると、まず、ＲＳＴ１端子にリセットパルスが入力されてリードモードとなり、各ビットの不揮発性メモリセル１に記憶されているデータを読み出し、ラッチ回路３へ出力する。その後に通常モードとなり、リードモード時に読み込み出したデータをラッチ回路３が動作回路へ出力する。通常モードにおいて、既書き込み状態の不揮発性メモリセル１は、コントロールゲートをＶＣ（＝Ｖｒｅｇ）、ソース及びドレインを０ボルトにすることで、コントロールゲート−ソース又はコントロール−ドレイン間の電界により、浮遊ゲートに電子が常に蓄積する。また、未書き込み状態の不揮発性メモリセル１は、コントロールゲート及びソースを０ボルト、ドレインをＶｒｅｇにすることで、ドレイン−コントロールゲート間の電界により、浮遊ゲートに蓄積されている電子がドレインへ移動し、浮遊ゲートは常に電子が蓄積されない状態になる。

リードモード時は、図１０（ａ）に示すようにＲＳＴ１端子はＨレベルで、ＮチャネルＭＯＳトランジスタ６がオン、不揮発性メモリセル１のコントロールゲート、保護トランジスタ２のゲート電圧がＶＣ（＝Ｖｒｅｇ）になる。同時にＰチャネルＭＯＳトランジスタ４がオンし、駆動用トランジスタ５がオフであることから、不揮発性メモリセル１のドレインとＶｒｅｇが電気的に接続される。すなわち、不揮発性メモリセル１のコントロールゲートがＶＣ（＝Ｖｒｅｇ）、ドレインがＶｒｅｇ、ソースが０ボルトとなり、不揮発性メモリセル１が未書き込み状態のビットでは、閾値電圧Ｖｔ０＜Ｖｒｅｇとなり、ＶｒｅｇよりＰチャネルＭＯＳトランジスタ４を通して不揮発性メモリセル１のドレインからソースに電流が流れ、ラッチ回路３のＩＮ端子にＬレベルが入力される。不揮発性メモリセル１が既書き込み状態のビットでは、閾値電圧Ｖｔ１＞Ｖｒｅｇとなり、不揮発性メモリセル１のドレインからソースに電流は流れず、ラッチ回路３のＩＮ端子はＶｒｅｇ（Ｈレベル）になり、Ｈレベルが入力される。

通常モード時は、図１１（ａ）に示すようにＲＳＴ１端子がＬレベル、ＳＴ端子がＨレベルで、ＲＳＴ１端子はラッチ回路３のＣＫ端子に入力されているため、ラッチ回路３のＣＫ端子はＬレベルで、リードモード時（ＣＫ端子がＨレベル時）に読み込んだデータを出力端子より出力し続ける。更に、ＳＴ端子がＨレベルでＮチャネルＭＯＳトランジスタ１７、ＮチャネルＭＯＳトランジスタ１９がオンする。不揮発性メモリセル１が既書き込み状態のビットでは、ラッチ回路３の出力がＨレベルで、ＮチャネルＭＯＳトランジスタ１８、ＮチャネルＭＯＳトランジスタ２０がオンし、既書き込み状態の不揮発性メモリセル１のコントロールゲートはＶＣ（＝Ｖｒｅｇ）、ドレインは０ボルトになる。不揮発性メモリセル１が未書き込み状態のビットでは、ラッチ回路３の出力がＬレベルで、ＮチャネルＭＯＳトランジスタ１８がオフ、ＰチャネルＭＯＳトランジスタ２１がオンし、未書き込み状態の不揮発性メモリセル１のコントロールゲートは０ボルト、ドレインがＶｒｅｇとなる。すなわち、通常モードにおいて、既書き込み状態の不揮発性メモリセル１は、コントロールゲート ＶＣ（＝Ｖｒｅｇ）、ソース及びドレインは０ボルトになり、コントロールゲート−ソース又はコントロール−ドレイン間の電界により、浮遊ゲートに電子が常に蓄積する。また、未書き込み状態の不揮発性メモリセル１は、コントロールゲート及びソースが０ボルト、ドレインがＶｒｅｇになり、ドレイン−コントロールゲート間の電界により、浮遊ゲートに蓄積されている電子がドレインへ移動し、浮遊ゲートは常に電子が蓄積されない状態になる。

このように（第４の実施形態）によれば、通常モードにおいて、既書き込み状態の不揮発性メモリセル１のコントロールゲートをＨレベル、ソース及びドレインをＬレベル。また、未書き込み状態の不揮発性メモリセル１は、コントロールゲート及びソースをＬレベル、ドレインをＶｒｅｇにすることで、既書き込み状態の不揮発性メモリセル１については、浮遊ゲートに常に電子が蓄積され、逆に未書き込み状態の不揮発性メモリセル１については、浮遊ゲートに電子が蓄積されない状態となる。すなわち、長期間電源をオンにして使用する場合（通常モードでの長期間使用）においても、不揮発性メモリセル１は、既書き込み及び未書き込みの状態を長期間保持し、記憶しているデータを長期間保持する。

（第５の実施形態）
図１２（ａ）（ｂ）は本発明の（第５の実施形態）を示し、（第４の実施形態）の不揮発性半導体メモリ回路において、長時間不揮発性メモリセル１の浮遊ゲートに電子が注入されている状態にすると、浮遊ゲートに蓄えられている電子が消去できなくなり、データの書き換えが行えなくなるため、通常モード時、不揮発性メモリセル１にＨレベルを印加するかしないかを選択できるようメモリロックビット１２Ａを設けたものである。メモリロックビット１２Ａは図６に示した（第２の実施形態）と同じである。

メモリロックビット１２Ａの書き込み状態で、通常モード時、不揮発性メモリセル１にＨレベルを与え、未書き込み状態で、不揮発性メモリセル１に電圧を与えないようにする。すなわち、不揮発性半導体メモリ回路の使用用途に応じ、不揮発性メモリ半導体回路の動作を選択する。不揮発性メモリ１に記憶されているデータの書き換えを行う使用では、不揮発性メモリセル１の書き込み特性や消去特性が低下しないようメモリロックビット１２Ａを未書き込み状態にして使用する。長期間データの書き換えを行わず、同じデータで使用する場合はメモリロックビットを書き込み状態にして使用する。

このように（第５の実施形態）の不揮発性半導体メモリ回路は、前記（第４の実施形態）の不揮発性半導体メモリ回路のＳＴ端子をメモリロックビット１２Ａで置き換えたもので、メモリロックビット１２Ａはヒューズ１３、アンド回路１４からなり、ヒューズ１３が未書き込み状態では、アンド回路１４にＬレベルが入力されるため、メモリロックビット１２Ａの出力は常時Ｌレベルとなり、ＮチャネルＭＯＳトランジスタ１７及び１９がオフで、コントロールゲート、ソースが０ボルト、ドレインがオープンとなる。ヒューズ１３を溶断した状態（パッド１５より電圧又は電流を印加）では、アンド回路１４にＨレベルが入力されるため、メモリロックビット１２Ａの出力は、ＳＴ端子電圧となり、前記（第４の実施形態）の不揮発性半導体メモリ回路と同じ回路動作を行う。すなわち、通常モード時、既書き込み状態の不揮発性メモリセル１のコントロールゲートにＨレベル、ソース及びドレインをＬレベル、未書き込み状態の不揮発性メモリセル１については、コントロールゲート及びソースをＬレベル、ドレインがＶｒｅｇになる。メモリロックビット１２Ａは物理的破壊するヒューズ１３を使用しているため、一旦、メモリロックビット１２Ａの書き込み状態にすると、未書き込みの状態にすることはできない。

このように（第５の実施形態）によれば、通常モード時、不揮発性メモリセル１の各端子へＨレベルを与える設定を実施するかしないかを選択できるメモリロックビット１２Ａを設けることで、不揮発性半導体メモリ回路の使用用途に応じ、回路動作を選択できる。常時、記憶データの書き換えを行う使用（外部より信号を不揮発性半導体メモリ回路へ入力し、プログラムモード又は消去モードにしてデータの書き込みや消去を行う）では、不揮発性メモリセル１の書き込み特性や消去特性が低下しないようメモリロックビット１２Ａを未書き込み状態にし、不揮発性メモリセル１へ電圧を印加せず、また、データを長期間変更しない使用ではメモリロックビット１２Ａを書き込み状態にすることで、各ビットの既書き込み及び未書き込み状態の不揮発性メモリセル１の各々に対し、各端子へＨレベルを与え、データが長期間安定に保持されるようにする。

（第６の実施形態）
図１３（ａ）（ｂ）は本発明の（第６の実施形態）を示し、図１２（ａ）に示した（第５の実施形態）の不揮発性半導体メモリ回路におけるメモリロックビット１２を、図８に示した（第３の実施形態）と同じようにアンチヒューズ１２Ｂにしたものである。

本発明は、記憶データを書き換えで回路特性のトリミングを実施した後、長期間同じ記憶データで使用を続ける携帯電話向けアナログＬＳＩ等の半導体製品分野において極めて有用である。

（第１の実施形態）における不揮発性半導体メモリ回路の回路図 同実施形態の動作フローチャート 同実施形態のリードモード時の回路図及びタイミングチャート 同実施形態のプログラムモード時の回路図及びタイミングチャート 同実施形態の通常モード時の回路図及びタイミングチャート （第２の実施形態）における不揮発性半導体メモリ回路の回路図 同実施形態のタイミングチャート （第３の実施形態）における不揮発性半導体メモリ回路の回路図 （第４の実施形態）における不揮発性半導体メモリ回路の回路図 同実施形態のリードモード時の回路図及びタイミングチャート 同実施形態の通常モード時の回路図及びタイミングチャート （第５の実施形態）における不揮発性半導体メモリ回路の回路図及びタイミングチャート （第６の実施形態）における不揮発性半導体メモリ回路の回路図及びタイミングチャート 従来の不揮発性半導体メモリ回路の動作フローチャート 従来の不揮発性半導体メモリ回路の回路図及びタイミングチャート

符号の説明

１ 不揮発性メモリセル
２ 保護トランジスタ
３ ラッチ回路
４ ＰチャネルＭＯＳトランジスタ
５ 駆動用トランジスタ
６ ＮチャネルＭＯＳトランジスタ
７ オア回路
８ ＰチャネルＭＯＳトランジスタ
９ ＮチャネルＭＯＳトランジスタ
１０ アンド回路
１１ ＮチャネルＭＯＳトランジスタ
１２Ａ，１２Ｂ メモリロックビット
１３ ヒューズ
１４ アンド回路
１５ テストパッド
１６ ツェナーザップダイオード（アンチヒューズ）
１７，１８，１９ ＮチャネルＭＯＳトランジスタ
２０ ＮチャネルＭＯＳトランジスタ
２１ ＰチャネルＭＯＳトランジスタ

Claims (11)

1. ＣＭＯＳプレーナー型の不揮発性メモリセルを用いた半導体メモリ回路をリードモード、通常モードのみで使用するに際し、
   電源投入時または電源遮断時に、前記不揮発性メモリセルの読み出しを実行して、浮遊ゲートに電子が保持されている既書き込み状態の前記不揮発性メモリセルに対して書き込みを実施する
   半導体メモリ回路駆動方法。
2. ヒューズ又はアンチヒューズから成り既書き込みの不揮発性メモリセルへ書き込みを行うか行わないかを選択するメモリロックビットの設定に基づいて、メモリロックビット書き込み状態の設定の場合に限って既書き込み状態の前記不揮発性メモリセルに対して書き込みを実施する
   請求項１記載の半導体メモリ回路駆動方法。
3. ＣＭＯＳプレーナー型の不揮発性メモリセルを用いた半導体メモリ回路をリードモード、通常モードのみで使用するに際し、
   前記半導体メモリ回路から動作回路側へデータを出力している状態時において、
   浮遊ゲートに電子が保持されている既書き込み状態の前記不揮発性メモリセルのコントロールゲートにＨレベル、及びソースとドレインにＬレベルを印加し、
   浮遊ゲートに電子が保持されていない未書き込み状態の不揮発性メモリセルのコントロールゲートとソースにＬレベル、及びドレインにＨレベルを印加する
   半導体メモリ回路駆動方法。
4. ヒューズ又はアンチヒューズから成り既書き込みの不揮発性メモリセルへ書き込みを行うか行わないかを選択するメモリロックビットの設定に基づいて、メモリロックビット書き込み状態の設定の場合に限って不揮発性メモリセルに対する電圧印加の設定を実行する
   請求項３記載の半導体メモリ回路駆動方法。
5. データを記憶する不揮発性メモリセルと直列に保護の第１のトランジスタとリードモード時に不揮発性メモリセルへ電流を供給する第２のトランジスタを接続し、不揮発性メモリセルからの読み出しラインに、リードモード時に前記不揮発性メモリセルから読み出したデータをラッチして出力するラッチ回路ならびに前記不揮発性メモリセルへ書き込みを実施するかしないかを選択する駆動用の第３のトランジスタとを接続した不揮発性半導体メモリ回路において、
   前記第１のトランジスタと前記第２のトランジスタをオンし、前記第３のトランジスタをオフして、電源投入時に前記不揮発性メモリセルのデータの読み出して前記ラッチ回路を介して出力するリードモード実行手段と、
   前記第２のトランジスタと前記第３のトランジスタを共にオフして前記リードモード実行手段によって読み出し済みの不揮発性メモリセルのデータを前記ラッチ回路が動作回路へ出力する通常モード手段と、
   前記リードモード実行手段が不揮発性メモリセルのデータの読み出した後に前記第２のトランジスタをオフし、前記第３のトランジスタをオンして、前記ラッチ回路から既書き込み状態の前記不揮発性メモリセルに対して書き込みを実施するプログラムモード手段と、
   を設けた半導体メモリ回路。
6. 前記プログラムモード手段は、電源投入時に不揮発性メモリセルの書き込み用のパルス信号とラッチ回路の出力との論理積の出力信号を使って、浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルへ書き込みを実施するよう構成した
   請求項５記載の半導体メモリ回路。
7. 前記プログラムモード手段は、電源遮断時に浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルへ書き込みを実施するよう構成した
   請求項５記載の半導体メモリ回路。
8. ヒューズ又はアンチヒューズから成るメモリロックビットを設け、メモリロックビット書き込み状態で、電源投入時に浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルへ書き込みを実施するよう構成した
   請求項６記載の半導体メモリ回路。
9. ヒューズ又はアンチヒューズから成るメモリロックビットを設け、メモリロックビット書き込み状態で、電源遮断時に浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルへ書き込みを実施するよう構成した
   請求項７記載の半導体メモリ回路。
10. データを記憶する不揮発性メモリセルと直列に保護の第１のトランジスタとリードモード時に不揮発性メモリセルへ電流を供給する第２のトランジスタを接続し、不揮発性メモリセルからの読み出しラインに、リードモード時に前記不揮発性メモリセルから読み出したデータをラッチして出力するラッチ回路ならびに前記不揮発性メモリセルへ書き込みを実施するかしないかを選択する駆動用の第３のトランジスタとを接続した不揮発性半導体メモリ回路において、
    前記第１のトランジスタと前記第２のトランジスタをオンし、前記第３のトランジスタをオフして、電源投入時に前記不揮発性メモリセルのデータの読み出して前記ラッチ回路を介して出力するリードモード実行手段と、
    前記第２のトランジスタと前記第３のトランジスタを共にオフして前記リードモード実行手段によって読み出し済みの不揮発性メモリセルのデータを前記ラッチ回路が動作回路へ出力する通常モード手段と
    を設け、
    前記通常モード手段は、前記不揮発性メモリセルから読み出したデータを動作回路側へ出力している状態時に、浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルのコントロールゲートにＨレベル、及びソースとドレインにＬレベルを印加し、浮遊ゲートに電子が蓄えられていない状態の不揮発性メモリセルのコントロールゲートとソースにＬレベル、及びドレインにＨレベルを印加するよう構成した
    半導体メモリ回路。
11. ヒューズ又はアンチヒューズから成るメモリロックビットを設け、
    前記通常モード手段は、メモリロックビット書き込み状態で、前記不揮発性メモリセルから読み出したデータを動作回路側へ出力している状態時に、浮遊ゲートに電子が蓄えられている状態の不揮発性メモリセルのコントロールゲートにＨレベル、及びソースとドレインにＬレベルを印加し、浮遊ゲートに電子が蓄えられていない状態の不揮発性メモリセルのコントロールゲートとソースにＬレベル、及びドレインにＨレベルを印加するよう構成した
    請求項１０記載の半導体メモリ回路。

Images