JP2003051196A5

JP2003051196A5 - 不揮発性メモリ及びそれを用いた電子機器

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Publication number: JP2003051196A5
Application number: JP2002154977A
Authority: JP
Filing date: 2002-05-29
Publication date: 2005-10-06
Anticipated expiration: 2022-05-29

Description

図２（Ｃ）の状態において、“k”の情報を有するメモリセル１００のしきい値電圧の分布における領域Ｉ（斜線で示す領域）のしきい値電圧は、参照電圧Ｖ_ref(d)よりも低くなっている。この状態において、通常の方法で、メモリセル１００の電気的読み出しを行うと、領域Ｉの範囲のしきい値電圧に属するメモリセル１００は、誤って“k-1”の情報を有しているとして電気的読み出しを行ってしまう。

また、“k-1”の情報を有するメモリセル１００のしきい値電圧の分布において、領域Ｈ（斜線で示す領域）のしきい値電圧は、参照電圧Ｖ_ref(a)よりも低い値になっている。この状態において、通常の方法で、メモリセル１００の電気的読み出しを行うと、領域Ｈの範囲のしきい値電圧に属するメモリセル１００は、誤って“k-2”の情報を有しているとして電気的読み出しを行ってしまう。

本発明はリファレンスメモリセル１０７を用いて、メモリセル１００の電気的読み出しを行う。そのため、本発明のリフレッシュ動作は、従来のリフレッシュ動作と比較すると、リフレッシュ動作を行う間隔を長くとることが出来る。また、電気的読み出しを行う際の読み出しマージンを広く保つことが出来るため、データ破壊が生じにくい不揮発性メモリを提供することが出来る。

またメモリトランジスタ１０４のドレイン電圧（Ｖ_d）は、メモリトランジスタ１０４の実効的な抵抗と、抵抗１２１との比によって決定する。同様に、リファレンスメモリトランジスタ１０８のドレイン電圧（Ｖ_d）は、リファレンスメモリトランジスタ１０８の実効的な抵抗値と、抵抗１２２との比によって決定する。従って、抵抗１２１の抵抗値と、抵抗１２２の抵抗値が等しく、且つ、メモリトランジスタ１０４のコントロールゲートに印加される電圧と、リファレンスメモリトランジスタ１０８のコントロールゲートに印加される電圧が等しい場合には、メモリトランジスタ１０４のドレイン電圧（Ｖ_d）及びリファレンスメモリトランジスタのドレイン電圧（Ｖ_d）の大小関係は、メモリトランジスタ１０４のしきい値電圧及びリファレンスメモリトランジスタ１０８のしきい値電圧の大小関係と一致する。そこで、本明細書においては、リファレンスメモリトランジスタ１０８のドレイン電圧（Ｖ_d）をメモリトランジスタ１０４のしきい値電圧に対応する電圧、リファレンスメモリトランジスタ１０８のドレイン電圧（Ｖ_d）をリファレンスメモリトランジスタ１０８のしきい値電圧に対応する電圧とも呼ぶ。また、このようにして決定されるメモリトランジスタ１０４のドレイン電圧（Ｖ_d）及びリファレンスメモリトランジスタのドレイン電圧（Ｖ_d）は、センスアンプ回路１２３の入力端子１及び入力端子２に入力される。

ここで、選択されたメモリトランジスタＭＴｒ２（ｘ、ｙ）に“０”の情報の電気的書き込みを行うので、メモリトランジスタＭＴｒ２（ｘ、ｙ）のしきい値電圧を５．５Ｖ〜７．０Ｖの範囲にする必要がある。メモリトランジスタＭＴｒ２（ｘ、ｙ）には、電気的消去が行われているため、メモリトランジスタＭＴｒ２（ｘ、ｙ）のしきい値電圧は４．５Ｖ以下となっている。そのため、フローティングゲート１１に電子を注入する必要がある。

上述した実施の形態では、図８に示すコントロールゲート１２、フローティングゲート１１、ソース領域１４及びドレイン領域１５を有する構成のメモリトランジスタを用いた場合について説明した。しかし本発明は、様々な構成のメモリトランジスタに適用することが出来る。そこで本実施例では、図８に示した構成以外のメモリトランジスタについて、図１２を用いて説明する。

Claims

メモリトランジスタと、
リファレンスメモリトランジスタと、
前記リファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記リファレンスメモリトランジスタの各々のしきい値電圧が参照電圧よりも高くなるまで、前記メモリトランジスタと前記リファレンスメモリトランジスタに電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記リファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有することを特徴とする不揮発性メモリ。
メモリトランジスタと、
リファレンスメモリトランジスタと、
前記リファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記リファレンスメモリトランジスタの各々のしきい値電圧が参照電圧よりも高くなるまで、前記メモリトランジスタと前記リファレンスメモリトランジスタに電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記リファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記第１の回路は、センスアンプ回路とデータラッチ群を有し、
前記センスアンプ回路の第１の入力端子は、前記メモリトランジスタのソース領域とドレイン領域の一方に接続され、
前記センスアンプ回路の第２の入力端子は、前記リファレンスメモリトランジスタのソース領域とドレイン領域の一方に接続され、
前記センスアンプ回路の出力端子は、前記データラッチ群に接続され、
前記メモリトランジスタのソース領域とドレイン領域の他方と前記リファレンスメモリトランジスタのソース領域とドレイン領域の他方は、共通電極に接続されていることを特徴とする不揮発性メモリ。
メモリトランジスタと、
リファレンスメモリトランジスタと、
前記リファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記リファレンスメモリトランジスタの各々のしきい値電圧が参照電圧よりも高くなるまで、前記メモリトランジスタと前記リファレンスメモリトランジスタに電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記リファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記第１の回路は、センスアンプ回路、データラッチ群、第１の抵抗及び第２の抵抗を有し、
前記センスアンプ回路の第１の入力端子は、前記メモリトランジスタのソース領域とドレイン領域の一方と前記第１の抵抗の一方の端子に接続され、
前記センスアンプ回路の第２の入力端子は、前記リファレンスメモリトランジスタのソース領域とドレイン領域の一方と前記第２の抵抗の一方の端子に接続され、
前記センスアンプ回路の出力端子は、前記データラッチ群に接続され、
前記メモリトランジスタのソース領域とドレイン領域の他方と前記リファレンスメモリトランジスタのソース領域とドレイン領域の他方は、第１の電位に保たれており、
前記第１の抵抗の他方の端子と前記第２の抵抗の他方の端子は、第２の電位に保たれていることを特徴とする不揮発性メモリ。
メモリトランジスタと、
リファレンスメモリトランジスタと、
前記リファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記リファレンスメモリトランジスタの各々のしきい値電圧が参照電圧よりも高くなるまで、前記メモリトランジスタと前記リファレンスメモリトランジスタに電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記リファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記第１の回路は、センスアンプ回路、データラッチ群、第１の抵抗、第２の抵抗、第１のトランジスタ及び第２のトランジスタを有し、
前記センスアンプ回路の第１の入力端子は、前記第１のトランジスタのソース領域とドレイン領域の一方と前記第１の抵抗の一方の端子に接続され、
前記センスアンプ回路の第２の入力端子は、前記第２のトランジスタのソース領域とドレイン領域の一方と前記第２の抵抗の一方の端子に接続され、
前記センスアンプ回路の出力端子は、前記データラッチ群に接続され、
前記第１のトランジスタのソース領域とドレイン領域の他方は、前記メモリトランジスタのソース領域とドレイン領域の一方に接続され、
前記第２のトランジスタのソース領域とドレイン領域の他方は、前記リファレンスメモリトランジスタのソース領域とドレイン領域の一方に接続され、
前記メモリトランジスタのソース領域とドレイン領域の他方と前記リファレンスメモリトランジスタのソース領域とドレイン領域の他方は、第１の電位に保たれており、
前記第１の抵抗の他方の端子と前記第２の抵抗の他方の端子は、第２の電位に保たれていることを特徴とする不揮発性メモリ。
メモリトランジスタと、
複数のリファレンスメモリトランジスタと、
前記複数のリファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々のしきい値電圧が参照電圧よりも高くなるまで、前記メモリトランジスタと前記複数のリファレンスメモリトランジスタに電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有することを特徴とする不揮発性メモリ。
メモリトランジスタと、
複数のリファレンスメモリトランジスタと、
前記複数のリファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々のしきい値電圧が参照電圧よりも高くなるまで、前記メモリトランジスタと前記複数のリファレンスメモリトランジスタに電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記第１の回路は、センスアンプ回路、データラッチ群、第１の抵抗、第２の抵抗、第１のトランジスタ及び複数の第２のトランジスタを有し、
前記センスアンプ回路の第１の入力端子は、前記第１のトランジスタのソース領域とドレイン領域の一方と前記第１の抵抗の一方の端子に接続され、
前記センスアンプ回路の第２の入力端子は、前記複数の第２のトランジスタのソース領域とドレイン領域の一方と前記第２の抵抗の一方の端子に接続され、
前記センスアンプ回路の出力端子は、前記データラッチ群に接続され、
前記第１のトランジスタのソース領域とドレイン領域の他方は、前記メモリトランジスタのソース領域とドレイン領域の一方に接続され、
前記第２のトランジスタの各々のソース領域とドレイン領域の他方は、前記リファレンスメモリトランジスタの各々のソース領域とドレイン領域の一方に接続され、
前記メモリトランジスタのソース領域とドレイン領域の他方と前記リファレンスメモリトランジスタのソース領域とドレイン領域の他方は、第１の電位に保たれており、
前記第１の抵抗の他方の端子と前記第２の抵抗の他方の端子は、第２の電位に保たれていることを特徴とする不揮発性メモリ。
メモリトランジスタと、
複数のリファレンスメモリトランジスタと、
前記複数のリファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々のしきい値電圧が参照電圧よりも高くなるまで、前記メモリトランジスタと前記複数のリファレンスメモリトランジスタに電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記第１の回路は、センスアンプ回路、データラッチ群、第１の抵抗及び第２の抵抗を有し、
前記複数のリファレンスメモリトランジスタのゲートは互いに接続され、
前記センスアンプ回路の第１の入力端子は、前記メモリトランジスタのソース領域とドレイン領域の一方と前記第１の抵抗の一方の端子に接続され、
前記センスアンプ回路の第２の入力端子は、前記複数のリファレンスメモリトランジスタの各々のソース領域とドレイン領域の一方と前記第２の抵抗の一方の端子に接続され、
前記センスアンプ回路の出力端子は、前記データラッチ群に接続され、
前記メモリトランジスタのソース領域とドレイン領域の他方と前記複数のリファレンスメモリトランジスタの各々のソース領域とドレイン領域の他方は、第１の電位に保たれており、
前記第１の抵抗の他方の端子と前記第２の抵抗の他方の端子は、第２の電位に保たれていることを特徴とする不揮発性メモリ。
メモリトランジスタと、
複数のリファレンスメモリトランジスタと、
前記複数のリファレンスメモリトランジスタを用いて、前記メモリトランジスタの電気的読み出しを行う第１の回路と、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々のしきい値電圧が参照電圧よりも高くなるまで、前記メモリトランジスタと前記複数のリファレンスメモリトランジスタに電気的書き込みを行う第２の回路とを有し、
前記メモリトランジスタと前記複数のリファレンスメモリトランジスタの各々は、ソース領域と、活性領域と、ドレイン領域と、前記活性領域上に設けられた第１のゲートと、前記第１のゲート上に設けられた第２のゲートとを有し、
前記第１の回路は、センスアンプ回路、データラッチ群、第１の抵抗及び第２の抵抗を有し、
前記複数のリファレンスメモリトランジスタのゲートは互いに接続され、
前記複数のリファレンスメモリトランジスタは直列に接続され、
前記センスアンプ回路の第１の入力端子は、前記メモリトランジスタのソース領域とドレイン領域の一方と前記第１の抵抗の一方の端子に接続され、
前記センスアンプ回路の第２の入力端子は、前記複数のリファレンスメモリトランジスタから選択された１つの前記リファレンスメモリトランジスタのソース領域とドレイン領域の一方と前記第２の抵抗の一方の端子に接続され、
前記センスアンプ回路の出力端子は、前記データラッチ群に接続され、
前記メモリトランジスタのソース領域とドレイン領域の他方と、前記複数のリファレンスメモリトランジスタから選択された１つの前記リファレンスメモリトランジスタのソース領域とドレイン領域の他方は、第１の電位に保たれており、
前記第１の抵抗の他方の端子と前記第２の抵抗の他方の端子は、第２の電位に保たれていることを特徴とする不揮発性メモリ。
請求項１乃至請求項８のいずれか１項において、
タイマーを有し、
前記第２の回路は、前記タイマーにより測定された時間が設定時間に達する毎に、電気的書き込みを行うことを特徴とする不揮発性メモリ。
請求項１乃至請求項９のいずれか一項において、
前記第１のゲートは、複数のクラスタを有することを特徴とする不揮発性メモリ。
請求項１乃至請求項９のいずれか一項において、
前記第１のゲートは、窒化膜からなることを特徴とする不揮発性メモリ。
請求項１乃至請求項１１のいずれか一項に記載の前記不揮発性メモリを用いることを特徴とする電子機器。