KR100610490B1

KR100610490B1 - Ｅｅｐｒｏｍ 셀 및 ｅｅｐｒｏｍ 블록

Info

Publication number: KR100610490B1
Application number: KR1020050052306A
Authority: KR
Inventors: 조기석
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2005-06-17
Filing date: 2005-06-17
Publication date: 2006-08-08
Also published as: US20060285389A1; US7554845B2; JP2006351176A

Abstract

본 발명은 외부 전원이 차단된 상태에서 저장된 정보를 유지할 수 있는 불휘발성 메모리에 관한 것으로, 특히, 원칩형 마이크로 컨트롤러 등의 SOC 소자에 내장되는 임베디드 EEPROM에 관한 것이다.

본 발명의 EEPROM 셀은, 게이트로 외부에서 인가되는 게이트 선택 신호를 입력받으며, 드레인으로 외부에서 인가되는 드레인 선택 신호를 입력받으며, 1비트 데이터를 기록하기 위한 플래시 셀 모스와, 게이트로 상기 게이트 선택 신호를 입력받으며, 상기 플레시 셀 모스와 소스가 서로 연결되어, 대칭 구조를 이루는 고전압용 모스를 구비하는 기록단; 및 소스가 전원전압단에 연결되며, 게이트가 하기 제2 센싱 모스의 드레인에 연결되며, 드레인이 상기 플레시 셀 모스의 드레인에 연결될 수 있는 제1 센싱 모스와, 소스가 전원전압단에 연결되며, 게이트가 상기 제1 센싱 모스의 드레인에 연결되며, 드레인이 상기 고전압용 모스의 드레인에 연결될 수 있는 제2 센싱 모스를 구비하는 센싱단을 포함하며,

상기 제1 센싱 모스의 게이트 전압을 정(+)출력 신호로, 상기 제2 센싱 모스의 게이트 전압을 부(-)출력 신호로 출력하는 것을 특징으로 한다.

EERPOM, 플래시 셀, 메모리 셀, 임베디드 메모리, SoC

Description

ＥＥＰＲＯＭ 셀 및 ＥＥＰＲＯＭ 블록{EEPROM Cell and EEPROM Block}

도 1은 종래기술에 의한 EEPROM 셀 및 그 센스앰프 구조를 도시한 회로도,

도 2는 도 1의 EEPROM 플래시 셀 구조를 도시한 회로도,

도 3은 본 발명 일실시예에 따른 EEPROM 셀의 구조를 도시한 회로도,

도 4는 도 3의 EEPROM 셀을 포함하는 EEPROM 블록의 구조를 도시한 블록도,

도 5는 도 4의 바이어스 전압 생성기의 구조를 도시한 회로도,

도 6은 본 발명의 EEPROM 셀에 가해지는 신호들의 파형을 도시한 흐름도,

도 7은 본 발명 다른 실시예에 따른 EEPROM 블록의 구조를 도시한 블록도,

도 8은 도 7의 EEPROM 셀을 포함하는 EEPROM 블록의 구조를 도시한 블록도.

* 도면의 주요부분에 대한 부호의 설명

300, 700 : EEPROM 셀

320, 720 : 기록단 340, 740 : 센싱단

400 : 래치부 500 : 바이어스 전압 생성기

800 : 드레인 레벨 시프터 900 : 게이트 레벨 시프터

본 발명은 외부 전원이 차단된 상태에서 저장된 정보를 유지할 수 있는 불휘발성 메모리에 관한 것으로, 특히, 원칩형 마이크로 컨트롤러 등의 소자에 내장되는 임베디드 EEPROM에 관한 것이다.

EEPROM은 모스 트랜지스터 소자의 형태를 가지는 플래시 셀 모스트랜지스터에 유전체로 형성되는 플로팅 게이트에 축전된 전하로써, 데이터를 기록하는 전자 회로이다. EEPROM은 독립된 칩 소자로 제작하여 컴퓨터 시스템 등에서 하나의 보조 메모리 수단으로 사용하도록 구현할 수도 있고, 원칩형 마이크로컨트롤러에서 전원이 차단된 상태에서 보존해야 할 데이터의 저장 수단으로서 내장되는 임베디드(embedded) 형태로 구현할 수도 있다.

일반적인 범용 마이크로 컨트롤러나, 스마트 카드용 스마트 칩의 경우 임베디드 EEPROM으로서 수 킬로바이트 이상의 용량을 필요로 하기 때문에, 독립된 소자의 경우와 유사하게 특정 셀의 리드/라이트 엑세스를 위해 로/컬럼 디코더를 사용하며, 각 단위 플래시 셀은 셀렉션 트랜지스터를 구비하게 되며, 리드/라이트할 때 각각 2가지의 전원이 공급되어야 한다.

그러나, LCD 드라이버에서 디스플레이 패널의 계조값을 보정해 주는 용도나, 발진기의 주파수를 보정하는 용도 등에 사용하기 위한 임베디드 EEPROM의 경우에는 불과 수십 바이트 이내의 셀만이 요구되는데, 이런 분야에서 종래기술과 같이 로/컬럼 디코더 및 셀렉션 트랜지스터를 사용하는 구조는 비효율적이며, 비경제적이라 는 문제점이 있었다.

본 발명은 상기 문제점들을 해결하기 위하여 안출된 것으로서, 전체 칩의 제작비용을 절감할 수 있는 임베디드 EEPROM 셀 및 이를 포함하는 EEPROM 블록을 제공하는데 그 목적이 있다.

또한, 본 발명은 설계 부담을 줄일 수 있는 구조의 EEPROM 셀 및 이를 포함하는 EEPROM 블록을 제공하는데, 다른 목적이 있다.

또한, 본 발명은 노이즈에 대한 저항력을 강화하고 신뢰성을 향상시킨 구조의 EEPROM 셀 및 이를 포함하는 EEPROM 블록을 제공하는데 또 다른 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 EEPROM 셀은, 게이트로 외부에서 인가되는 게이트 선택 신호를 입력받으며, 드레인으로 외부에서 인가되는 드레인 선택 신호를 입력받으며, 1비트 데이터를 기록하기 위한 플래시 셀 모스와, 게이트로 상기 게이트 선택 신호를 입력받으며, 상기 플레시 셀 모스와 소스가 서로 연결되어, 대칭 구조를 이루는 고전압용 모스를 구비하는 기록단; 및 소스가 전원전압단에 연결되며, 게이트가 하기 제2 센싱 모스의 드레인에 연결되며, 드레인이 상기 플레시 셀 모스의 드레인에 연결될 수 있는 제1 센싱 모스와, 소스가 전원전압단에 연결되며, 게이트가 상기 제1 센싱 모스의 드레인에 연결되며, 드레인이 상기 고전압용 모스의 드레인에 연결될 수 있는 제2 센싱 모스를 구비하는 센싱단을 포함하며, 상기 제1 센싱 모스의 게이트 전압을 정(+)출력 신호로, 상기 제2 센싱 모스의 게이트 전압을 부(-)출력 신호로 출력하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

(실시예 1)

도 3에 도시한 바와 같은 본 실시예의 EEPROM 셀은, 게이트로 외부에서 인가되는 게이트 선택 신호를 입력받으며, 드레인으로 외부에서 인가되는 드레인 선택 신호를 입력받으며, 1비트 데이터를 기록하기 위한 플래시 셀 모스(MC)와, 게이트로 상기 게이트 선택 신호를 입력받으며, 상기 플래시 셀 모스(MC)와 소스가 서로 연결되어, 대칭 구조를 이루는 고전압용 모스(MH1)를 구비하는 기록단(320); 및 소스가 전원전압단에 연결되며, 게이트가 하기 제2 센싱 모스(MP2)의 드레인에 연결되며, 드레인이 상기 플레시 셀 모스의 드레인에 연결될 수 있는 제1 센싱 모스(MP1)와, 소스가 전원전압단에 연결되며, 게이트가 상기 제1 센싱 모스(MP1)의 드레인에 연결되며, 드레인이 상기 고전압용 모스(MH1)의 드레인에 연결될 수 있는 제2 센싱 모스(MP2)를 구비하는 센싱단(340)을 포함한다.

상기 고전압용 모스(MH1)는 상기 플래시 셀 모스(MC)가 가질 수 있는 문턱전압값의 최소값 및 최대값 사이의 중간 부근값의 문턱전압값을 가진다. 일반적인 플래시 셀 모스가 플로팅 게이트가 축전되었을때 약 4V, 방전되었을때 약 -3V의 문턱전압을 가지므로, 상기 전압비교를 위한 고전압용 모스(MH1)의 문턱전압은 4+(-3)/2 = 0.5V를 가지는 것이 바람직하나, 일반적인 고전압용 모스의 문턱전압이 1V 근처임을 감안하더라도 충분한 마진이 있기 때문에 일반적인 고전압용 모스를 그대로 사용할 수도 있다. 이때, 고전압용 모스트랜지스터 소자를 사용하는 것은 데이터의 프로그램시 드레인에 인가되는 약 14V 정도의 고전압에 견디도록 하기 위함이다.

도시한 제1 차단 모스(MH2) 및 제2 차단 모스(MH3)는 프로그래밍시 상기 센싱단(340)에 의한 센싱 작용을 방지하는 역할을 수행하며, 또한, 고전압용 모스트랜지스터로 이루어져 프로그래밍시 드레인 라인으로 인가되는 고전압이 상기 센싱단(340)으로 전달되는 것을 차단하는 역할도 수행한다.

도시한 센싱단(340)이 각 메모리 셀마다 존재하는 것은 본 발명의 특징부 중 하나를 이루는데, 이는 상기 센싱단(340)으로 고전압이 인가되는 것이 차단되므로 센싱 모스(MP1, MP2)를 저전압용 소자로 구현하여 면적을 줄일 수 있으며, 본 실시예로 구현하는 임베디드 EEPROM은 그 용량이 작기 때문에, 하나의 센스 앰프와 이를 연결하기 위한 디코딩 수단을 구비하는 것보다는, 도시한 바와 같이 각 셀마다 센싱단(340)을 구현하는 것이 더 간편한 점을 활용한 것이다.

본 실시예의 EEPROM 메모리 셀은, 1쌍의 출력 라인을 통해 외부 플립플롭에 리드한 데이터를 전송하는데, 상기 제1 센싱 모스(MP1)의 게이트 전압을 정(+)출력 신호(D0)로, 상기 제2 센싱 모스(MP2)의 게이트 전압을 부(-)출력 신호(DOb)로 하여, 상기 플립플롭으로 출력한다.

도 4는 도 3의 EEPROM 메모리 셀을 포함하는 EEPROM 메모리의 블록 구조를 도시하고 있다. 도시한 바와 같이 하나의 비트를 저장하는 단위 저장 구조는 도 2의 EEPROM 메모리 셀(300); 상기 메모리 셀(300)로부터 저장 데이터를 입력받아 래치하기 위한 래치부(400); 및 프로그램시 데이터를 인가하기 위한 드레인 레벨 시프터(800)를 포함한다.

상기 래치부(400)는 본 발명의 EEPROM 메모리가 내장되는 칩내의 연산장치 등이 데이터를 리드할 수 있도록 플립플롭으로 구현할 수 있으며, 상기 연상장치가 각 저장 위치별로 식별값(예: 어드레스)을 부여하는 경우, 상기 식별값으로 다수개의 상기 플립플롭 중 하나를 선택하도록 구현할 수 있다.

상기 드레인 레벨 시프터(800)는 프로그램시(즉, 셀 데이터의 write시) 각 자리의 비트값에 따라 14V 또는 0V의 전위를 인가한다. 만약 본 실시예의 EEPROM이 프로그램시 '1'값의 기록을 EEPROM 셀 모스의 플로팅 게이트에 음전하의 축전으로써 표시하는 경우라면, 상기 드레인 레벨 시프터는 '1'의 비트값이 입력되면 14V의 전위를 출력하며, '0'의 비트값이 입력되면 0V의 전위를 출력한다.

도시한 EEPROM 셀(300)의 모든 단위 저장 구조에 공통적으로 인가되는 신호로서, 라이트 인에이블 신호(W/E)와 리드 인에이블 신호(Ren)가 있다. 상기 라이트 인에이블 신호(W/E)는 각 EEPROM 셀(300)의 컨트롤 게이트로 인가되는데, 도시한 구조에서는 프로그램(write)시 상기 컨트롤 게이트에 인가하는 고전위를 생성하기 위한 게이트 레벨 시프터(900)와, 리드시 상기 컨트롤 게이트에 인가하는 저전위(1.2V)를 생성하기 위한 바이어스 전압 생성기(500)를 구비한다. 상기 바이어스 전압 생성기(500)에는 프로그램시 인가될 수 있는 고전압을 차단하기 위한 장치가 있어야 한다. 상기 게이트 레벨 시프터(900)는 활성화된 라이트 인에이블 신호에 대응하여 고전위의 출력을 생성하는 것으로 당업계에서 자명하므로 설명을 생략한다.

도 5는 상기 바이어스 전압 생성기(500)의 일실시예를 나타내고 있다. 도시한 바이어스 전압 생성기(500)는, 일단이 전원전압단쪽에 연결되는 제1 분압 저항(R1); 일단이 상기 제1 분압 저항(R1)의 타단에 연결되며, 타단이 접지전압단쪽에 연결되는 제2 분압 저항(R2); 상기 리드 인에이블 신호(Ren)를 입력받으며, 드레인이 상기 제1 분압 저항(R1)의 타단에 연결되며, 소스로 생성한 바이어스 전압이 출력되는 출력단 모스(MH4); 및 상기 리드 인에이블 신호(Ren)에 따라, 상기 제1 분압 저항(R1) 및 제2 분압 저항(R2)과 전원전압단 및/또는 접지전압단의 연결을 스위칭하기 위한 전원 제어부(MP3, MN2)를 포함한다.

상기 제1 분압 저항(R1) 및 제2 분압 저항(R2)에 따른 바이어스 전압 생성은 자명한 공지기술이므로 설명을 생략한다. 상기 전원 제어부는, 게이트로 상기 리드 인에이블 신호의 반전 신호를 입력받으며, 드레인이 상기 제1 분압 저항(R1)의 일단에 연결되며, 소스가 전원전압단에 연결되는 제1 전원 제어 모스(MP3); 및 게이트로 상기 리드 인에이블 신호를 입력받으며, 드레인이 상기 제2 분압 저항(R2)의 타단에 연결되며, 소스가 접지전압단에 연결되는 제2 전원 제어 모스(MP4)를 포함한다. 상기 전원 제어부는 바이어스 전압의 생성이 필요없는 구간, 즉 리드 인에이블 신호(Ren)가 비활성화된 구간에서 상기 제1 분압 저항(R1) 및 제2 분압 저항(R2)으로 공급되는 전원을 차단하기 위한 구성이며, 절전이 중요하지 않는 경우에는 생략할 수도 있다.

상기 출력단 모스(MH4)는 리드 인에이블 신호(Ren)의 활성화시에만 생성된 바이어스 전압을 출력하는 역할을 수행할 뿐만 아니라, 프로그램시 출력 라인에 실리는 고전압(약 14V)이 바이어스 전압 생성기 내부로 유입되는 것을 차단하는 역할도 수행한다. 따라서, 고전압을 차단하기에 충분한 고전압용 모스트랜스터로 구현하는 것이 바람직하다.

도 6은 라이트 인에이블 신호(W/E)와 리드 인에이블 신호(Ren) 및 각 비트별 데이터 신호(O)의 이레이즈, 프로그램, 리드시 논리상태를 나타낸 것이다. 보다 구체적인 레벨값으로 각 동작별로 상기 EEPROM 메모리 셀에 대한 각 입력 라인에 인 가되는 전압을 살펴보면, 프로그램시에는 "On"의 비트값이 입력되는 메모리 셀의 경우 VCG=0, Ren=0, DR1=14V의 전압 레벨이 인가되며, 이레이즈시에는 VCG=14V, Ren=0, DR1=0의 전압 레벨이 인가되며, 리드시에는 VCG=1.2V, Ren=high(2.4V), DR1=floating의 전압 레벨이 인가된다.

이하, 도 3 내지 도 5를 참조하여 본 실시예의 EEPROM 메모리 셀(300)의 동작을 설명하기로 한다.

상기 EEPROM 메모리 셀을 구성하는 플래시 셀 모스의 프로그래밍/리딩 조건은 다음과 같다. 플래시 셀 모스에 라이트 하기 위해서는 컨트롤 게이트에 0V를 인가하고, 드레인에 고전압(예: 14V)를 인가한다. 이때 라이트된 플래시 셀 모스의 문턱전압은 약 -3V정도로 일반적인 고전압 엔모스소자보다 훨씬 낮아진다. 반대로 이레이즈하기 위해서는 컨트롤 게이트에 고전압을 인가하고 드레인에는 0V를 인가한다. 이때 이레이즈된 셀의 문턱전압은 약 4V정도로 일반적인 고전압 엔모스 소자보다 훨씬 높아진다. 이렇게 프로그램된 셀을 리드할 때에는 컨트롤 게이트에 저전압(1.2V), 드레인에 1.2V를 가한 후 셀의 전류를 읽어 기준값 이상이면(여기서는 약 50마이크로A) 프로그램된 셀(하이값)로 인식하고, 전류가 거의 흐르지 않으면 프로그램되지 않은 셀(로우값)로 인식한다.

리드 인에이블 신호(Ren)가 활성화되었을때 형성되는 센스 앰프 구조는, 기록단(320)에 속하는 하나의 메모리 셀 모스와 하나의 일반 고전압 엔모스소자가 서로 이루는 차동증폭쌍 구조이다. 고전압 보호 스위치인 제1 차단 모스(MH2)와 제2 차단 모스(MH3)를 제외하고는 일반적인 레벨 시프터의 구조와 동일하다. 즉, 플래시 셀 모스(MP1)가 프로그램되어 있으면 고전압용 모스(MH1)에 비해 문턱전압이 훨씬 낮아져 있기 때문에 플래시 셀 모스(MP1)와 고전압용 모스(MH2)가 서로 파이팅(fighting)하여 출력(D0)는 VDD에 가까워진다. 리드 인에이블 신호(Ren)는 리드시에 활성화 상태로 되며, 상기 센스 앰프 구조의 전원전압과 접지전압을 잡아주는 역할을 수행한다. 프로그래밍시에 리드 인에이블 신호(Ren)는 로우상태로 되어 센싱단(340) 및 기록단(320)을 전원전압단과 접지전압단으로부터 플로팅시킨다. 제1 차단 모스(MH2)와 제2 차단 모스(MH3)는 프로그래밍시 메모리 셀의 드레인에 가해지는 고전압으로부터 저전압 피모스트랜지스터 소자인 센싱단(140)을 보호하기 위한 보호 스위치로 기능한다.

바이어스 전압 생성기(500)는 컨트롤 게이트에 저전압을 인가하기 위한 바이어스 생성기 회로이다. 컨트롤 게이트에는 고전압이 걸리기 때문에 바이어스 전압 생성기(500)에도 고전압을 차단하기 위한 수단이 구비되어야 하며, 본 실시예에서는 출력단 모스(MH4)를 고전압용 모스트랜지스터로 구현하였다. 리드시 컨트롤 게이트 전압(1.2V)을 생성하기 위해, 본 실시예의 바이어스 전압생성기(500)는 제1 분압 저항(R1) 및 제2 분압 저항(R2)을 구비한다. 리드시 리드 인에이블 신호(Ren)가 하이상태가 되어 제1 전원 제어 모스(MN2) 및 제2 전원 제어 모스(MP3)가 턴온되고 R1=R2라면 컨트롤 게이트=0.5*Vdd(2.4V) = 1.2V에 해당되는 전압이 생성된다. 프로그래밍시에는 리드 인에이블 신호(Ren)가 로우 상태가 되어 제1 분압 저항(R1) 및 제2 분압 저항(R2)에는 관통전류가 전혀 흐르지 않게 된다.

(실시예 2)

도 7에 도시한 바와 같은 본 실시예의 EEPROM 셀(700)은, 게이트로 외부에서 인가되는 게이트 선택 신호를 입력받으며, 드레인으로 외부에서 인가되는 드레인 선택 신호를 입력받으며, 1비트 데이터를 기록하기 위한 플래시 셀 모스(MC0)와, 게이트로 외부에서 인가되는 게이트 선택 신호를 입력받으며, 드레인으로 외부에서 인가되는 제2 드레인 선택 신호를 입력받으며, 상기 제1 플래시 셀 모스(MC0)에 기록되는 데이터와 상보적인 데이터를 기록하기 위한 제2 플래시 셀 모스(MC1)를 구비하는 기록단(720); 및 소스가 전원전압단에 연결되며, 게이트가 하기 제2 센싱 모스(MP4)의 드레인에 연결되며, 드레인이 상기 플래시 셀 모스(MC0)의 드레인에 연결될 수 있는 제1 센싱 모스(MP3)와, 소스가 전원전압단에 연결되며, 게이트가 상기 제1 센싱 모스(MP3)의 드레인에 연결되며, 드레인이 제2 플래시 셀 모스(MC1)의 드레인에 연결될 수 있는 제2 센싱 모스(MP4)를 구비하는 센싱단(740)을 포함한다.

본 실시예에서는 상기 제1 플래시 셀 모스(MC0) 및 제2 플래시 셀 모스(MC1)에 서로 상보적인 관계로 데이터를 프로그래밍한다. 즉, 기록되는 논리값에 따라 어느 한 쪽의 플래시셀 모스의 플로팅 게이트에만 전하를 주입하게 된다. 따라서, 센싱 마진이 종래 기술 및 상기 제1 실시예의 경우에 비해 2배로 증가되며, 이점을 제외한 다른 구성은 상기 제1 실시예와 동일하므로 설명을 생략한다.

도 8은 도 7의 EEPROM 메모리 셀(700)을 포함하는 EEPROM 메모리의 블록 구 조를 도시하고 있다. 도시한 바와 같이 하나의 비트를 저장하는 단위 저장 구조는 도 7의 EEPROM 메모리 셀(700); 상기 메모리 셀(700)로부터 저장 데이터를 입력받아 래치하기 위한 래치부(400); 상기 메모리 셀(700)의 비반전 데이터 단자에 프로그램시 데이터를 인가하기 위한 드레인 레벨 시프터(800); 및 프로그램시 상기 드레인 레벨 시프터(900)의 출력 신호의 반전 신호를 상기 메모리 셀(700)의 비반전 데이터 단자에 인가하기 위한 반전 입력기(802)를 포함한다.

본 실시예에서는 상기 반전 입력기(802)를 라이트 인에이블 신호(W/E) 및 상기 드레인 레벨 시프터(900)의 출력 신호를 입력받아 NOR 연산한 결과값을 상기 메모리 셀(700)의 비반전 데이터 단자로 출력하는 NOR 게이트로 구현하였다. 상기 반전 입력기(802)의 출력 신호는 프로그램시에 맞추어 고전압(14V)의 논리 레벨을 가져야 한다. 상기 반전 입력기(802)를 제외한 구성은 상기 제1 실시예의 경우와 동일하므로 설명을 생략한다.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

SOC 칩 등에 본 발명에 따른 임베디드 EEPROM을 실시함에 따라, 전체 칩의 제작비용 및/또는 면적을 절감할 수 있는 효과가 있다.

또한, 본 발명에 따른 임베디드 EEPROM은, 이를 내장하는 SOC 칩 등의 설계부담을 줄일 수 있는 효과도 있다.

또한, 본 발명에 따른 임베디드 EEPROM은 노이즈에 대한 저항력을 강화하여 신뢰성을 향상하는 효과도 있다.

Claims

게이트로 외부에서 인가되는 게이트 선택 신호를 입력받으며, 드레인으로 외부에서 인가되는 드레인 선택 신호를 입력받으며, 1비트 데이터를 기록하기 위한 플래시 셀 모스와,

게이트로 상기 게이트 선택 신호를 입력받으며, 상기 플레시 셀 모스와 소스가 서로 연결되어, 대칭 구조를 이루는 고전압용 모스

를 구비하는 기록단; 및

소스가 전원전압단에 연결되며, 게이트가 하기 제2 센싱 모스의 드레인에 연결되며, 드레인이 상기 플레시 셀 모스의 드레인에 연결될 수 있는 제1 센싱 모스와,

소스가 전원전압단에 연결되며, 게이트가 상기 제1 센싱 모스의 드레인에 연결되며, 드레인이 상기 고전압용 모스의 드레인에 연결될 수 있는 제2 센싱 모스

를 구비하는 센싱단을 포함하며,

상기 제1 센싱 모스의 게이트 전압을 정(+)출력 신호로, 상기 제2 센싱 모스의 게이트 전압을 부(-)출력 신호로 출력하는

EEPROM 셀.
제1항에 있어서,

게이트로 외부에서 인가되는 리드 인에이블 신호를 입력받으며, 드레인이 상기 제1 센싱 모스의 드레인에 연결되며, 소스가 상기 플래시 셀 모스의 드레인에 연결되는 제1 차단 모스와,

게이트로 외부에서 인가되는 리드 인에이블 신호를 입력받으며, 드레인이 상기 제2 센싱 모스의 드레인에 연결되며, 소스가 상기 고전압용 모스의 드레인에 연결되는 제2 차단 모스

를 구비하는 고전압 보호단을 더 포함하는 EEPROM 셀.
제1항에 있어서,

게이트로 외부에서 인가되는 리드 인에이블 신호를 입력받으며, 드레인이 상기 플래시 셀 모스의 소스 및 상기 고전압용 모스의 소스에 연결되며, 소스가 접지전압단에 연결되는 인에이블 모스를 더 포함하는 EEPROM 셀.
게이트로 외부에서 인가되는 게이트 선택 신호를 입력받으며, 드레인으로 외부에서 인가되는 제1 드레인 선택 신호를 입력받으며, 1비트 데이터를 기록하기 위한 제1 플래시 셀 모스와,

게이트로 외부에서 인가되는 게이트 선택 신호를 입력받으며, 드레인으로 외부에서 인가되는 제2 드레인 선택 신호를 입력받으며, 상기 제1 플래시 셀 모스에 기록되는 데이터와 상보적인 데이터를 기록하기 위한 제2 플래시 셀 모스

를 구비하는 기록단; 및

소스가 전원전압단에 연결되며, 게이트가 하기 제2 센싱 모스의 드레인에 연결되며, 드레인이 상기 제1 플래시 셀 모스의 드레인에 연결될 수 있는 제1 센싱 모스와,

소스가 전원전압단에 연결되며, 게이트가 상기 제1 센싱 모스의 드레인에 연결되며, 드레인이 상기 제2 플래시 셀 모스의 드레인에 연결될 수 있는 제2 센싱 모스

를 구비하는 센싱단을 포함하며,

상기 제1 센싱 모스의 게이트 전압을 정(+)출력 신호로, 상기 제2 센싱 모스의 게이트 전압을 부(-)출력 신호로 출력하는

EEPROM 셀.
제4항에 있어서,

게이트로 외부에서 인가되는 리드 인에이블 신호를 입력받으며, 드레인이 상기 제1 센싱 모스의 드레인에 연결되며, 소스가 상기 제1 플래시 셀 모스의 드레인에 연결되는 제1 차단 모스와,

게이트로 외부에서 인가되는 리드 인에이블 신호를 입력받으며, 드레인이 상기 제2 센싱 모스의 드레인에 연결되며, 소스가 상기 제2 플래시 셀 모스의 드레인 에 연결되는 제2 차단 모스

를 구비하는 고전압 보호단을 더 포함하는 EEPROM 셀.
제4항에 있어서,

게이트로 외부에서 인가되는 리드 인에이블 신호를 입력받으며, 드레인이 상기 제1 및 제2 플래시 셀 모스의 소스에 연결되며, 소스가 접지전압단에 연결되는 인에이블 모스를 더 포함하는 EEPROM 셀.
플래시 메모리 내에서 리드 인에이블 신호가 활성화되었을때, 플래시 셀 모스의 게이트로 리드 바이어스 전압을 인가하기 위한 바이어스 전압 생성기에 있어서,

일단이 전원전압단쪽에 연결되는 제1 분압 저항;

일단이 상기 제1 분압 저항의 타단에 연결되며, 타단이 접지전압단쪽에 연결되는 제2 분압 저항;

상기 리드 인에이블 신호를 입력받으며, 드레인이 상기 제1 분압 저항의 타단에 연결되며, 소스로 생성한 바이어스 전압이 출력되는 출력 모스; 및

상기 리드 인에이블 신호에 따라, 상기 제1 분압 저항 및 제2 분압 저항과 전원전압단 및/또는 접지전압단의 연결을 스위칭하기 위한 전원 제어부

를 포함하는 바이어스 전압 생성기.
제7항에 있어서, 상기 전원 제어부는,

게이트로 상기 리드 인에이블 신호의 반전 신호를 입력받으며, 드레인이 상기 제1 분압 저항의 일단에 연결되며, 소스가 전원전압단에 연결되는 제1 전원 제어 모스; 및

게이트로 상기 리드 인에이블 신호를 입력받으며, 드레인이 상기 제2 분압 저항의 타단에 연결되며, 소스가 접지전압단에 연결되는 제2 전원 제어 모스

를 포함하는 바이어스 전압 생성기.
제4항 내지 제6항 중 어느 한 항의 구성을 가지는 EEPROM 셀;

제7항 또는 제8항의 구성을 가지며, 리드시 상기 EEPROM 셀의 플래시 셀 모스의 컨트롤 게이트 전압을 생성하기 위한 바이어스 전압 생성기;

상기 EEPROM 셀의 출력 데이터를 일시적으로 래치하기 위한 래치부;

프로그램 또는 이레이즈시 상기 EEPROM 셀의 플래시 셀 모스의 드레인 전압을 생성하기 위한 드레인 레벨 시프터; 및

프로그램 또는 이레이즈시 상기 EEPROM 셀의 플래시 셀 모스의 컨트롤 게이트 전압을 생성하기 위한 게이트 레벨 시프터

를 포함하는 EEPROM 블록.
제1항 내지 제3항 중 어느 한 항의 구성을 가지는 EEPROM 셀;

제7항 또는 제8항의 구성을 가지며, 리드시 상기 EEPROM 셀의 제1 및 제2 플래시 셀 모스의 컨트롤 게이트 전압을 생성하기 위한 바이어스 전압 생성기;

상기 EEPROM 셀의 출력 데이터를 일시적으로 래치하기 위한 래치부;

프로그램 또는 이레이즈시 상기 EEPROM 셀의 제1 및 제2 플래시 셀 모스의 드레인 전압을 생성하기 위한 드레인 레벨 시프터; 및

프로그램 또는 이레이즈시 상기 EEPROM 셀의 제1 및 제2 플래시 셀 모스의 컨트롤 게이트 전압을 생성하기 위한 게이트 레벨 시프터

를 포함하는 EEPROM 블록.